JP2003110093A - 交点アレイ内のメモリセルの分離 - Google Patents
交点アレイ内のメモリセルの分離Info
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- 230000015654 memory Effects 0.000 title claims abstract description 171
- 238000002955 isolation Methods 0.000 title abstract description 8
- 239000004020 conductor Substances 0.000 abstract description 54
- 239000000758 substrate Substances 0.000 abstract description 24
- 230000007246 mechanism Effects 0.000 abstract description 14
- 230000000694 effects Effects 0.000 abstract description 5
- 150000001875 compounds Chemical group 0.000 abstract 1
- 230000000717 retained effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 27
- 230000008569 process Effects 0.000 description 20
- 230000004888 barrier function Effects 0.000 description 17
- 230000006870 function Effects 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 239000012212 insulator Substances 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 239000000377 silicon dioxide Substances 0.000 description 14
- 230000008859 change Effects 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 230000002441 reversible effect Effects 0.000 description 9
- 238000003860 storage Methods 0.000 description 9
- 239000007789 gas Substances 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000002253 acid Substances 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000000704 physical effect Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000005055 memory storage Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- SZUVGFMDDVSKSI-WIFOCOSTSA-N (1s,2s,3s,5r)-1-(carboxymethyl)-3,5-bis[(4-phenoxyphenyl)methyl-propylcarbamoyl]cyclopentane-1,2-dicarboxylic acid Chemical compound O=C([C@@H]1[C@@H]([C@](CC(O)=O)([C@H](C(=O)N(CCC)CC=2C=CC(OC=3C=CC=CC=3)=CC=2)C1)C(O)=O)C(O)=O)N(CCC)CC(C=C1)=CC=C1OC1=CC=CC=C1 SZUVGFMDDVSKSI-WIFOCOSTSA-N 0.000 description 1
- 241001279686 Allium moly Species 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 241000238558 Eucarida Species 0.000 description 1
- WTDRDQBEARUVNC-LURJTMIESA-N L-DOPA Chemical compound OC(=O)[C@@H](N)CC1=CC=C(O)C(O)=C1 WTDRDQBEARUVNC-LURJTMIESA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 101000585507 Solanum tuberosum Cytochrome b-c1 complex subunit 7 Proteins 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229940126543 compound 14 Drugs 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
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Abstract
(57)【要約】
【課題】基板面積を占有しない、メモリセルのための分離機
構の実現。 【解決手段】メモリアレイ(100)は、第１(30)および第２の導
体(50)の交点に配置されたメモリセル(10)を含む。そのメモリセル
(10)は、テ゛ータを格納することができ、かつスニークハ゜ス電流
からメモリセル(10)を分離することができる複合構造であ
る。メモリセル(10)は、不均一なケ゛ート酸化物(14)を有するトンネ
ルケ゛ート表面効果トランシ゛スタを含む。ケ゛ート酸化物(14)は、柱状
タ゛イオート゛構造(12)上に支持される。メモリセル(10)は、ケ゛ート酸
化物(15)のトンネル接合(17)に二値状態を格納する。更に、
トランシ゛スタ(62)の制御ケ゛ート(63)が、柱状体(12)の側壁からト
ンネル接合(17)を切り離し、電流が流れるのを防ぐ。従っ
て、制御ケ゛ート(63)はスニークハ゜ス電流が、メモリセル(10)に流れる
のを防ぐ。メモリセル(10)の分離機構は、基板(40)上の空間
を必要とせず、高いアレイの密度を可能にする。
構の実現。 【解決手段】メモリアレイ(100)は、第１(30)および第２の導
体(50)の交点に配置されたメモリセル(10)を含む。そのメモリセル
(10)は、テ゛ータを格納することができ、かつスニークハ゜ス電流
からメモリセル(10)を分離することができる複合構造であ
る。メモリセル(10)は、不均一なケ゛ート酸化物(14)を有するトンネ
ルケ゛ート表面効果トランシ゛スタを含む。ケ゛ート酸化物(14)は、柱状
タ゛イオート゛構造(12)上に支持される。メモリセル(10)は、ケ゛ート酸
化物(15)のトンネル接合(17)に二値状態を格納する。更に、
トランシ゛スタ(62)の制御ケ゛ート(63)が、柱状体(12)の側壁からト
ンネル接合(17)を切り離し、電流が流れるのを防ぐ。従っ
て、制御ケ゛ート(63)はスニークハ゜ス電流が、メモリセル(10)に流れる
のを防ぐ。メモリセル(10)の分離機構は、基板(40)上の空間
を必要とせず、高いアレイの密度を可能にする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本技術分野は交点メモリアレ
イのためのメモリセルに関する。より具体的には、本技
術分野はメモリセルに組み込まれる分離機構を有するメ
モリセルに関する。 【０００２】 【従来の技術】交点メモリアレイは、垂直なビット線と
交差する水平なワード線を含む。メモリセルは、ワード
線とビット線との交点に配置され、メモリアレイの記憶
エレメントとして機能する。メモリセルはそれぞれ、
「１」または「０」のいずれかの二値状態を格納する。
選択されたメモリセルは、選択されたメモリセルにおい
て交差するワード線およびビット線に書込み電流を印加
することにより、その二値状態を変化させることができ
る。選択されたメモリセルの二値状態は、そのメモリセ
ルに読出し電圧を印加し、そのメモリセルを流れる電流
から、そのメモリセルにかかる抵抗を測定することによ
り読み出される。 【０００３】交点メモリアレイは、全てのメモリセルを
１つの大きな並列回路として互いに接続させる。理想的
には、読出し操作中に、電流は選択されたメモリセルに
のみ流れる。しかしながら、大きな並列回路メモリアレ
イでは、電流は読出し操作中に、選択されていないメモ
リエレメントを流れる。これらの電流は、「スニークパ
ス電流」と呼ばれる。交点メモリアレイが高密度のメモ
リセルを有する場合には、隣接するメモリセルが互いか
ら分離され、選択されたメモリセルが、読出し操作中に
スニークパス電流によって影響を受けないようにしなけ
ればならない。 【０００４】従来の並列接続された交点アレイは、スニ
ークパス電流を防ぐために、各メモリセルと直列に接続
された制御装置を含む。１つの従来の制御装置は、メモ
リセル内に配置された直列ＭＯＳトランジスタである。
直列ＭＯＳトランジスタは、メモリセルに接続されたワ
ード線によって制御される。直列ＭＯＳトランジスタ
は、メモリセルの並列接続を切断することにより、メモ
リアレイ内の選択されていないメモリセルから選択され
たメモリセルを分離する。読出し操作中に、選択された
メモリセル内のＭＯＳトランジスタのみがターンオンさ
れる。選択されていないセル内のＭＯＳトランジスタは
ターンオフされ、それにより、スニークパス電流が選択
されていないメモリセルに流れるのを防止する。 【０００５】ＭＯＳトランジスタに対する１つの欠点
は、ＭＯＳトランジスタが有用な基板面積を消費し、メ
モリセルから基板への電気接点を収容するために、メモ
リセルをさらに大きくしなければならないことである。 【０００６】スニークパス電流を防ぐための別の方法
は、メモリアレイの基板内に、すなわちメモリアレイの
メモリセルと同一面内に直列ダイオードを配置すること
である。これによりメモリセルは分離されるが、関連す
るダイオードの順方向電圧降下は大きい。大きな順方向
電圧降下は、メモリセルにおいてデータの読出しおよび
書込みを行う能力に悪影響を及ぼす。 【０００７】 【発明が解決しようとする課題】したがって、基板面積
を占有することがなく、かつメモリセルの読出しまたは
書込みを行うための能力に悪影響を及ぼすことのない、
メモリセルのための分離機構が必要とされている。 【０００８】 【課題を解決するための手段】第１の態様によれば、メ
モリアレイは、第１および第２の導体の交点に配置され
たメモリセルを含む。そのメモリセルは、データを格納
することができ、かつスニークパス電流からメモリセル
を分離することができる複合構造である。 【０００９】メモリセルは、不均一なゲート酸化物を有
するトンネルゲート表面効果トランジスタ（tunnel gat
e surface effect transistor）を含む。ゲート酸化物
は、柱状ダイオード構造上に支持される。メモリセル
は、ゲート酸化物のトンネル接合に二値状態を格納す
る。さらに、トランジスタの制御ゲートが、柱状体の側
壁からトンネル接合を切り離し、電流がメモリセルに流
れるのを防止する。したがって、制御ゲートはスニーク
パス電流が、そのメモリセルに流れるのを防止する。 【００１０】第１の態様によれば、ゲート酸化物がメモ
リセルに分離機構を与え、基板上の空間を必要としな
い。これにより、より多くのメモリセルが基板上に配置
されることが可能になり、アレイ密度が増加する。 【００１１】さらに、メモリセルは順方向電圧降下が小
さい。順方向電圧降下が小さいことにより、メモリセル
の二値状態を検出するための能力が高くなり、メモリア
レイを読み出すための能力が改善される。 【００１２】他の態様および利点は、添付図面に関連し
てなされる、以下の詳細な説明から明らかになるであろ
う。 【００１３】 【発明の実施の形態】詳細な説明は添付図面を参照して
おり、それらの図面において、同様の参照番号は類似の
構成要素を指している。 【００１４】メモリアレイ、およびメモリアレイに用い
るためのメモリセルが、好適な実施形態および図面を用
いて以下に説明される。 【００１５】図１は、第１の導体３０および第２の導体
５０の交点に配置されたメモリセル１０の平面図であ
る。図２は、交点メモリアレイ内のメモリセル１０と、
そのメモリセル１０を包囲する構造との側面立面図であ
る。メモリセル１０は柱状体１２およびゲート酸化物１
４を含む。メモリセル１０は、第１の導体３０上に支持
され、第１の導体３０は基板４０上に支持される。第２
の導体５０がゲート酸化物１４に結合され、第１の導体
３０に直交して延びる。 【００１６】図３は、メモリセル１０のアレイ１００を
示す。メモリセル１０は、第１および第２の導体３０、
５０の交点に配置される。第１の導体３０および第２の
導体５０は、書込み操作中にメモリセル１０の二値状態
を変化させ、読出し操作中にメモリセル１０の二値状態
を読み出すための電流を伝える。メモリセル１０は、た
とえば、「ライトワンスメモリ」（ＷＯＭ）セルとする
ことができ、その場合、メモリセル１０内のトンネル酸
化物の導通状態が、書込み操作中に電圧を印加すること
により変更される。 【００１７】再び図２を参照すると、柱状体１２は絶縁
体３２に埋め込まれる。絶縁体３２は、第１の導体３０
の長さに沿って延びる。絶縁体３２はメモリアレイ１０
０の各柱状体１２を包囲する。薄いトンネル接合（thin
tunnel junction：ＴＴＪ）層３４が絶縁体３２の上側
表面上に形成され、やはり第１の導体３０の長さに沿っ
て、かつメモリアレイ１００の範囲にわたって延びる。 【００１８】メモリアレイ１００内のＴＴＪ層３４は、
メモリセル１０内の第２の導体５０から柱状体１２の表
面に至るトンネル電流を制御する。図２に示されるよう
に、ＴＴＪ層３４は柱状体１２のエッジを越えて延びる
ことができる。柱状体１２間では、ＴＴＪ層３４は絶縁
体層３２の上側に存在する。ＴＴＪ層３４では横方向の
導通は存在しない。垂直方向では、ＴＴＪ層３４は、絶
縁体層３２にさらなる絶縁を提供し、第１の導体３０か
ら第２の導体５０を絶縁する。絶縁体３２は、たとえ
ば、二酸化シリコン（ＳｉＯ２）またはポリイミドとす
ることができる。ＴＴＪ層３４は、たとえば、アルミナ
（酸化アルミニウム、Ａｌ２Ｏ３）、ＳｉＯ２、または
他の酸化物とすることができる。 【００１９】ゲート酸化物１４は、図２の破線によって
示される、柱状体１２と第２の導体５０との間の体積に
対応する。ゲート酸化物１４は、不均一な厚みを有し、
トンネルゲート酸化物１５と、不均一なゲート酸化物１
６とを含む。不均一なゲート酸化物１６は、たとえばＳ
ｉＯ２ゲート酸化物とすることができる。トンネルゲー
ト酸化物１５は、ＴＴＪ層３４の、第２の導体５０と接
触し、柱状体１２上に位置する部分である。柱状体１２
と接触するトンネルゲート酸化物１５の中央部分は、ゲ
ート酸化物１４のためのトンネル接合１７である。ライ
トワンスメモリセル１０の場合、メモリセル１０の二値
状態を書き込むために、または読み出すために用いられ
る電流は、トンネル接合１７を流れる。 【００２０】トンネル接合１７の輪郭が、図１の破線に
よって示される。トンネル接合１７の物理的特性は、メ
モリセル１０間に書込み電圧を印加することにより変更
され得る。このようにして、トンネル接合１７は、メモ
リセル１０の二値状態を格納する。 【００２１】メモリセル１０のための記憶媒体として機
能することに加えて、ゲート酸化物１４はトランジスタ
のための制御ゲートとして機能する。そのトランジスタ
は実際には、メモリアレイ１００のエレメントから構成
され、図４において記号によって表される。トランジス
タ、ならびにゲート酸化物１４の記憶および分離機能
が、図４に関連して以下に詳細に説明される。 【００２２】再び図１および図２を参照すると、ゲート
酸化物１４の外側領域１８は、トンネル接合１７の周囲
に環体の形を有する。外側領域１８の厚みは、トンネル
接合１７から、ゲート酸化物１４の外側エッジに向かっ
て外側に増加し、「バーズビーク」断面を有するように
見えるかもしれない。不均一なゲート酸化物１６は、柱
状体１２とトンネルゲート酸化物１５との間にバーズビ
ークを形成する。したがって、ゲート酸化物１４は、ト
ンネル接合１７から外側に向かって増加する不均一な厚
みを有する。トンネルゲート酸化物１５は、たとえば、
０．７〜１．５ｎｍ（７〜１５オングストローム）の比
較的均一な厚みを有することができる。たとえば、ゲー
ト酸化物１４の厚みは、外側に向かって、ゲート酸化物
１４の周辺部において１．５〜１０ｎｍ（１５〜１００
オングストローム）まで増加することができる。 【００２３】柱状体１２は、Ｐ−コア領域２０と、その
Ｐ−コア領域２０を包囲するＮ＋領域２２とを含む。し
たがって、柱状体１２はダイオード構造を有する。柱状
体１２は、丸められたエッジを有する概ね長方形の柱の
形状を有することができる。ＰＮ接合２４は、Ｎ＋領域
２２とＰ−コア領域２０との間の境界に形成される。ま
た、柱状体１２は、たとえば、正方形または円形の断面
を有してもよい。柱状体１２の断面は、Ｐ−領域２０が
ＰＮ接合２４にかかるゼロ電圧バイアスで完全に空乏化
され得るように、十分に小さくしなければならない。柱
状体１２は、たとえば、基板から成長させた単結晶シリ
コン、アモルファスシリコン柱、またはポリシリコン柱
から形成され得る。柱状体１２の中央領域は完全に空乏
化され、側壁はＮ型ドーパントでドープされ、Ｎ＋領域
２２を形成できる。 【００２４】図４は、図１および図２に示されるメモリ
セル１０の側面立面図であり、その上に等価回路６０が
重ね合わされている。メモリセル１０の一態様によれ
ば、メモリセル１０は、メモリ記憶能力と分離能力との
両方を含む。メモリセル１０の記憶および分離能力を示
すために、図４には等価回路６０が含まれる。 【００２５】図４では、第１の導体３０が電圧Ｖｄに結
合され、第２の導体５０が電圧Ｖａに結合される。電圧
ＶｄおよびＶａは、メモリセル１０に印加される電圧を
表しており、たとえば、それぞれ、ビット線電圧および
ワード線電圧とすることができる。 【００２６】等価回路６０は、メモリセル１０の種々の
要素の機能に関する記号的表現である。等価回路６０
は、ＮＭＯＳトランジスタ６２と、ＪＦＥＴ６４と、ト
ンネル接合抵抗６６と、Ｎ＋領域抵抗６８とからなる。
柱状体１２の表面は、柱状体１２の周辺部にある制御ゲ
ート６３およびＮ＋領域２２とともに、ＮＭＯＳトラン
ジスタ６２を形成する。 【００２７】ゲート酸化物１４（トンネルゲート酸化物
１５および不均一酸化物１６を含む）は、ＮＭＯＳトラ
ンジスタ６２の制御ゲート６３に対応する。ＮＭＯＳト
ランジスタ制御ゲート６３は一般に、「水平方向に」向
けられていると呼ぶことができる。なぜなら、制御ゲー
ト６３の下側の柱状体１２の表面に沿って、柱状体１２
の中央から柱状体１２のエッジまで電流が水平方向に流
れるためである。ゲート酸化物１４は、トンネルゲート
表面効果トランジスタとして機能する。 【００２８】ゲート酸化物１４のトンネルゲート酸化物
１５は、ＮＭＯＳトランジスタ６２のドレインにも対応
する。ゲート酸化物１４の下に、拡散されたドレイン領
域は存在しないので、ＮＭＯＳトランジスタ６２のドレ
インは、トンネル接合１７の中央にある仮想的なドレイ
ンである。トンネルゲート酸化物１５を流れるトンネル
電流は、従来のＮＭＯＳトランジスタ内の物理的なドレ
イン接合の場合のように、電流をＮＭＯＳトランジスタ
６２のチャネル領域に注入する。ＮＭＯＳトランジスタ
６２のソースは、柱状体１２の表面の周囲に拡散された
Ｎ＋領域２２である。トンネル接合抵抗６６は、トンネ
ルゲート酸化物１５の両端の抵抗を表す。 【００２９】ＪＦＥＴ６４は、柱状体１２のＰ−領域２
０およびＮ＋領域２２に対応する。ＪＦＥＴ６４のソー
スは、Ｐ−領域２０の底面と、第１の導体３０との電気
的接触部に対応する。ＪＦＥＴ６４のドレインは、Ｐ−
領域２０の上側にあるＮＭＯＳチャネル領域に対応す
る。ＪＦＥＴ６４のゲートは、Ｎ＋拡散領域２２に対応
する。ＪＦＥＴ６４は一般に「垂直方向に」向けられて
いると呼ぶことができる。なぜなら、ＰＮ接合２４が、
基板４０の表面に垂直に延びるためである。柱状体１２
は、垂直エンハンスメントモードＪＦＥＴとして機能す
る。エンハンスメントモードＪＦＥＴにおけるＪＦＥＴ
ゲートとＪＦＥＴソースとの電気的接続が、Ｐ−領域２
０を、キャリアの空乏状態に維持する。Ｎ＋領域抵抗６
８は、Ｎ＋領域２２の抵抗を表す。 【００３０】等価回路６０を用いてメモリセル１０の記
憶および分離機能を説明する。ＪＦＥＴ６４の設計はエ
ンハンスメントモードＪＦＥＴのようであり、ゲート−
ソース間はゼロバイアスである。ＪＦＥＴ６４は、非導
通動作モードにある。非導通モードは、ＪＦＥＴ６４の
Ｐ−領域２０、すなわちコア領域が完全に空乏化される
ことを意味する。柱状体１２のコアが完全に空乏化され
る場合、柱状体１２の表面が反転できる場合にのみ（す
なわち、導通チャネルが形成される場合にのみ）、トン
ネル接合抵抗６６に電流が流れるであろう。柱状体１２
の表面は、柱状体１２の周辺部にある制御ゲート６３お
よびＮ＋領域２２とともに、ＮＭＯＳトランジスタ６２
を形成する。柱状体１２の表面は、第２の導体５０と第
１の導体３０との間に印加される電圧がＮＭＯＳトラン
ジスタ制御ゲート６３の閾値電圧より大きい場合に、反
転されるようになる。 【００３１】第１の導体３０に対して、第２の導体５０
に印加される電圧（Ｖａ）が、ＮＭＯＳトランジスタ制
御ゲート６３の閾値電圧（Ｖｔｈ）より大きい場合に
は、トンネルゲート酸化物１５の下側に蓄積層が形成さ
れる。トンネル電流は、トンネル接合１７を通って、Ｎ
ＭＯＳトランジスタ制御ゲート６３のチャネル領域（す
なわち、蓄積層）に流れ込むであろう。また、蓄積層
は、柱状体１２の上側表面全体を、ＪＦＥＴ６４のＮ＋
領域２２に接続する。その結果、電流は、第２の導体５
０から、トンネルゲート酸化物１５を通り、Ｐ−領域２
０の上側にある蓄積層を横方向に通って、かつ柱状体１
２のＮ＋領域２２を垂直方向に通って、第１の導体３０
まで流れる。電流の大きさは、メモリセル１０にわたっ
て印加される電圧Ｖａ−Ｖｄの大きさと、トンネル接合
１７の実効抵抗とに依存する。 【００３２】ゲート酸化物１４は、柱状体１２の上側表
面上に蓄積層が形成されることを確実にするほど十分に
薄く、ゲート酸化物１４の外側領域１８に著しいトンネ
ル電流が流れるのを防ぐほど十分に厚い。トンネル接合
１７だけは、メモリセル１０の二値状態に依存するセン
ス電流を流すほど十分に薄い。したがって、メモリセル
１０からのデータを検出（センシング）するプロセス
は、メモリセル１０のトンネル接合１７に集中する。 【００３３】有利な点は、メモリアレイ１００内のメモ
リセル１０が、メモリ記憶機能と分離機構とを含む。メ
モリセル１０は、不均一なゲート酸化物１４を有するト
ンネルゲート表面効果トランジスタを含む。そのトラン
ジスタは柱状ダイオード構造上に支持される。ゲート酸
化物１４のトンネル接合１７は、メモリセル１０のため
の記憶エレメントとして機能する。メモリセル１０内の
ＮＭＯＳおよびＪＦＥＴ要素は、分離機構を提供し、メ
モリアレイ１００にスニークパス電流が流れるのを防止
する。したがって、メモリセル１０は、トンネル接合１
７の記憶エレメントと分離機構とを組み合わせる複合構
造である。その結果としての構造は、直列ダイオード制
御エレメントを有するメモリエレメントよりも、順方向
電圧降下が小さい。メモリセルにわたる電圧降下が大き
い場合、メモリセルの抵抗を検出するための能力が劣化
するので、順方向電圧降下が小さいことは有利である。 【００３４】別の利点として、メモリセル１０は、直列
ＭＯＳトランジスタ制御エレメントとは異なって、基板
面積を消費しない分離機構を組み込む。これにより、ア
レイ密度を高くすることが可能になる。 【００３５】また、メモリセル１０は、反転モードまた
は「遮断」モードでは、メモリセル１０に印加される電
圧（Ｖａ−Ｖｄ）がＮＭＯＳトランジスタ６２の閾値電
圧Ｖｔｈよりも小さいので、高い逆方向抵抗（より低い
逆方向漏れ電流）も有する。ＮＭＯＳトランジスタ６２
のゲート電圧が閾値電圧Ｖｔｈよりも小さいとき、ＮＭ
ＯＳトランジスタ６２のチャネルは反転されたまま（す
なわち、蓄積されないまま）である。さらに、チャネル
が反転されるとき、ドレインからソースに電流は流れな
いであろう。こうして、メモリセル１０は、印加される
電圧が閾値電圧Ｖｔｈより小さいときには、高い抵抗を
有する。 【００３６】反転モードにおいて、メモリセル１０に印
加される電圧（Ｖａ−Ｖｄ）がＮＭＯＳ閾値電圧Ｖｔｈ
よりも小さいので、高い逆方向抵抗は有利である。Ｖａ
−ＶｄがＶｔｈより小さいとき、柱状体１２の上側表面
は蓄積されず（空乏状態のままであり）、高い抵抗を有
する。 【００３７】メモリセル１０の導通特性は、ＮＭＯＳト
ランジスタ６２のチャネル長および幅と、表面蓄積層内
の電子の移動度と、閾値電圧Ｖｔｈとにしたがって設定
される。メモリセル１０では、チャネル長は、柱状体１
２の中心から、柱状体１２のエッジにおけるＰＮ接合２
４までの距離である。逆方向導通パラメータは、主に閾
値電圧Ｖｔｈによって設定され、同様のサイズの水平方
向に配置されたＰＮダイオードより優れている。 【００３８】半導体デバイス内の逆方向漏れ電流が主に
表面電気伝導によって決定され、従来のＰＮダイオード
が、柱状の垂直方向ダイオードにおいて実用的ではない
特別な表面処理を必要とするので、逆方向導通パラメー
タは優れている。対照的に、ＮＭＯＳ素子は、ゲート電
圧にしたがって導電表面を制御する。したがって、ＮＭ
ＯＳ素子は本質的に、より低い漏れ電流を有する。 【００３９】また、ＰＮダイオードは、低い順方向電圧
降下を達成するために、高濃度にドープされたＰＮ接合
を有する。高濃度にドープされたＰおよびＮ領域から形
成される接合部は、比較的大きく、ＮＭＯＳトランジス
タよりも大きい逆方向漏れ電流を有する。 【００４０】トンネル接合１７の二値状態は、読出し／
書込みメモリのための可逆的な書込み機構によって、ま
たはライトワンスメモリのための不可逆的な機構によっ
て形成され得る。書込みプロセスは、ヒューズまたはア
ンチヒューズプロセス、相変化（phase change）プロセ
ス、電子閉じ込めプロセスおよび他の書込みプロセスを
含むことができる。トンネル接合は、書込み操作前に第
１の二値状態（たとえば、０）を格納することができ、
書込み操作後に第２の二値状態（たとえば、１）を格納
することができる。メモリセル１０の二値状態は、読出
し操作によって検出可能である。 【００４１】メモリセル１０のための書込み操作が、図
３および図４に関連して説明される。メモリセル１０に
書込みを行うために、最初に、メモリアレイ１００内の
特定の行および列に配置されたメモリセル１０が選択さ
れる。選択された行内の第１の導体３０に電圧Ｖｄが印
加され、選択された列内の第２の導体５０に電圧Ｖａが
印加される。電圧Ｖａ−Ｖｄは、トンネル接合１７の物
理的な特性を変化させるために、メモリセル１０に印加
される書込み電圧である。トンネル接合１７に対する高
い電圧ストレスが、トンネル接合１７の物理的な特性を
変化させるだけの十分なエネルギーを供給するために十
分な時間にわたって維持される。これがアンチヒューズ
のプロセスである。書込み電圧はトンネル接合１７の接
合を破壊し、トンネル接合１７の抵抗を変更する。トン
ネル接合１７の破壊は局所的な加熱によって行われるこ
とができ、局所的な加熱によって、接合に供給されるエ
ネルギーが、トンネル接合１７のいずれかの側からドー
パント原子を生じさせ、その原子がトンネル接合領域に
永久的に移動できるようにする。このプロセスは、トン
ネル接合１７の導通パラメータを変更する。アンチヒュ
ーズ書込みプロセス後に、接合の抵抗は、書込み操作の
前よりも低くなる。 【００４２】トンネル接合１７の導通特性を変化させる
ための別の破壊機構は、トンネル接合１７の層内のトラ
ップに電子が捕らえられる際の、トンネル接合１７に流
れるアバランシェ倍増電流（avalanche-multiplied cur
rent）に起因する。これは、ストレス電圧がトンネル接
合１７の破壊電圧を超える際に生じる。閉じ込められた
電子はＮＭＯＳトランジスタ６２の閾値電圧を上昇さ
せ、その導通特性を変化させる。電子閉じ込め書込み操
作の後、トンネル接合１７の実効抵抗は、書込み操作前
より高くなる。 【００４３】トンネル接合１７の抵抗の変化状態は、
「１」および「０」の二値状態として、読出し操作によ
って検出されることができる。 【００４４】書込み操作中の導通経路は、ＮＭＯＳトラ
ンジスタ６２を通り、Ｎ＋領域２２を通り、トンネル接
合１７も通る。書込み電圧は、たとえば０．１μｓｅｃ
〜０．５μｓｅｃ周期の、たとえば約１．５〜３Ｖの電
圧とすることができる。第１の導体３０に印加される電
圧Ｖｄは、Ｖｄを印加することによって、その行上の選
択されていないメモリセル１０に書込みが行われないこ
とを確実にするために十分に大きく、すなわちＶａより
大きくしなければならない。同様に、第２の導体５０に
印加される電圧Ｖａは、Ｖａを印加することによって、
その列上の選択されていないメモリセル１０に書込みが
行われないように十分に小さくしなければならない。 【００４５】メモリセル１０の読出し操作が、図３およ
び図４に関連して説明される。第１の導体３０が接地さ
れている間に、読出し電位が第２の導体５０に印加され
る。第２の導体５０から第１の導体３０への電流が測定
され、メモリセル１０の抵抗を判定する。この抵抗か
ら、メモリセル１０の状態を判定することができる。低
抵抗の状態は「０」の二値状態として検出されることが
でき、一方、高抵抗の状態は「１」の二値状態として検
出されることができる。読出し電位はわずかに正の電位
でなければならない。 【００４６】トンネル接合１７を通る電子の伝導は確率
関数によって説明される。電子がトンネル効果を生じる
（すなわち、絶縁体層を直接的に通過する）確率は、絶
縁体の各側での電位と、絶縁体の厚みと、絶縁層の物理
的な組成（たとえば、ＳｉＯ ２、Ａｌ３Ｏ２）との関数
である。トンネル接合１７に電圧が印加されるとき、確
率関数にしたがって、トンネル接合１７にトンネル電子
電流が流れる。印加される電圧をトンネル電流で割った
比はトンネル抵抗と定義される。等価回路６０のＮＭＯ
Ｓトランジスタ制御ゲート６３がターンオンされると
き、トンネル接合１７にトンネル電流が流れる。 【００４７】メモリセル１０の二値状態は、第２の導体
５０と第１の導体３０との間に大きな電流が流れるか、
小さな電流が流れるかを検出することにより判定され得
る。電流の大きさは、その電流と、１組の基準素子また
は基準電流とを比較することにより判定される。 【００４８】選択されていないメモリセルの場合、Ｖａ
とＶｄとの間の電圧差は、選択されていないメモリセル
内のＮＭＯＳトランジスタの閾値電圧Ｖｔｈより小さく
なければならない。 【００４９】第２の導体５０に印加される電圧が、ＮＭ
ＯＳトランジスタ閾値電圧Ｖｔｈより小さい場合には、
柱状体１２の上側表面では、キャリアの空乏状態が生じ
るであろう。ＮＭＯＳトランジスタ制御ゲート６３の動
作は、ＮＭＯＳトランジスタ６２の仮想ドレインにおけ
るトンネル接合抵抗６６を、ＮＭＯＳトランジスタ６２
の低抵抗側壁から切り離すことである。これにより、逆
方向電流がメモリセル１０に確実に流れないようにす
る。 【００５０】メモリセル１０は種々のプロセスを用いて
製作され得る。図５Ａ〜図５Ｄは、メモリセル１０を含
むメモリアレイ１００のための典型的な製造プロセスを
示す。図６は、メモリアレイ１００を製造する方法を示
す流れ図である。メモリアレイ１００は複数のメモリセ
ル１０を含み、記載された製造プロセスを用いて、メモ
リアレイ１００内に任意の数のメモリセル１０を製造す
ることができる。メモリセル１０は、メモリセル１０が
一体型の記憶エレメント、すなわちトンネル接合１７お
よび制御ゲート６３を含むように製造されることが有利
である。不均一なゲート酸化物１４を形成することによ
り、これらの機能が、柱状ダイオード支持構造上に形成
されることが可能になる。 【００５１】図５Ａおよび図６を参照すると、そのプロ
セスは、ステップＳ１０において基板４０を準備するこ
とから開始する。基板４０は、たとえばシリコンとする
ことができる。シリコン基板４０は、メモリ回路がメモ
リアレイ１００を動作させるための支援回路を含むこと
ができることが有利である。このタイプの基板４０は、
たとえばＣＭＯＳ集積回路とすることができる。バイポ
ーラ、ｂｉ−ＣＭＯＳ、ＮＭＯＳおよびＳＯＩ回路のよ
うな他のタイプの集積回路を用いることもできる。基板
４０は、シリコン基板内の拡散されたパターン、すなわ
ちＭＯＳトランジスタ、ＰＮ接合ダイオード、および層
間酸化物（ＳｉＯ２）絶縁層上のポリシリコン相互接続
層を含むことができる。また、基板４０は二酸化シリコ
ン（ＳｉＯ２）の層４２も含むことができる。二酸化シ
リコンの層４２は、たとえば、化学気相成長法（ＣＶ
Ｄ）によって形成され得る。二酸化シリコンの層４２
は、基板４０内の最上段の導電層から第１の導体３０を
絶縁し、かつ、たとえば、ＣＭＰ（化学的機械的研磨）
平坦化を用いて平坦にすることができる絶縁体材料を提
供するための役割を果たす。 【００５２】ステップＳ１２では、第１の導体３０が基
板４０上に堆積される。第１の導体３０は、たとえば、
ＣＶＤプロセスによって堆積され得る。ステップＳ１４
では、第１の導体３０が、たとえば、フォトリソグラフ
ィおよびポリシリコンドライエッチングによってパター
ニングされる。第１の導体３０は、たとえば、ポリシリ
コンまたはアモルファスシリコンとすることができる。
代案として、第１の導体３０は、基板４０内に拡散され
た層として形成されてもよい。 【００５３】ステップＳ１６では、Ｐ−ドープドアモル
ファスシリコンの層が基板４０全体にわたって堆積され
る。たとえば、Ｐ−層もポリシリコンとすることができ
る。Ｐ−層は、たとえば、低圧化学気相成長法（ＬＰＣ
ＶＤ）によって堆積され得る。 【００５４】ステップＳ１８では、薄い障壁層８２がＰ
−層上に堆積される。障壁層８２は、障壁層を通って酸
素が拡散するのを阻止または防ぐ材料を含まなければな
らない。障壁層８２は、たとえば、窒化シリコン（Ｓｉ
３Ｎ４）とすることができる。 【００５５】ステップＳ２０では、障壁層８２が、たと
えば、フォトリソグラフィによってパターニングされ
る。たとえば、そのパターンは、第１の導体３０上のメ
モリセル位置の上に位置合わせされる正方形を含むこと
ができ、結果として、障壁層８２のパターニングされた
領域がシリコン柱状体８４をそれぞれ覆うようになる。 【００５６】ステップＳ２１では、障壁層８２およびＰ
−シリコン層がエッチングされる。そのエッチングプロ
セスは、基板４０上にシリコン柱状体８４を残す。シリ
コン柱状体８４はそれぞれ障壁層８２でキャッピングさ
れる。 【００５７】ステップＳ２２では、シリコン柱状体８４
の側壁にＮ＋ドーパントが拡散される。そのドーピング
プロセスは、ドーパントガスが豊富に含まれた周囲ガス
内に柱状体８４を置くことにより実行され得る。ドーパ
ントガスは、たとえば、ヒ素ガス、リンガス、および他
のドーパントガスとすることができる。その拡散プロセ
スにより、Ｐ−コア８６を包囲するＮ＋領域８８が形成
される。柱状体８４は、接触電位を印加することにより
全ての可動キャリアが柱状体８４から追い出されるよう
な小さい十分な断面を有するように選択される。接触電
位によって、可動ホールまたは電子が互いに打ち消し合
い、柱状体８４を完全に空乏化することを確実にする。 【００５８】柱状体８４の上側にある障壁層キャップ８
２は、Ｎ＋堆積および拡散プロセスに対する障壁であ
り、ＰＮ接合が柱状体８４の上側に形成されるのを防
ぐ。図５Ａは、ドーピングステップ後の柱状体８４を示
す。 【００５９】図５Ｂを参照すると、ステップＳ２４にお
いて、柱状体８４間の基板４０上の領域が、たとえば、
二酸化シリコン（ＳｉＯ２）とすることができる絶縁体
９０で充填される。絶縁体９０は、たとえば、ＬＰＣＶ
Ｄにより堆積され得る。ステップ２６では、絶縁体９０
は、障壁層８２の高さよりわずかに低い高さまでエッチ
バックされ、障壁層８２のエッジおよびＮ＋領域の一部
が露出されるようにする。図５Ｂは、絶縁体９０をエッ
チングした後のそのプロセスを示す。 【００６０】図５Ｃを参照すると、ステップＳ２８にお
いて、熱酸化が実行される。熱酸化中に、高温の周囲ガ
ス内に酸素が入れられる。その酸化プロセス中、酸素が
絶縁体９０を通って、柱状体８４のシリコン表面に拡散
する。柱状体８４が露出された柱状体８４のエッジで
は、酸化プロセスは迅速に行われる。柱状体８４内の酸
化は、柱状体８４のシリコンを、二酸化シリコンに変化
させる。シリコン柱状体８４の上側にある障壁層８２の
キャップは、酸素に対する障壁であり、柱状体８４の上
側における酸化を防ぐ。柱状体８４の上側エッジでは、
障壁層８２の下側に酸素が拡散し、柱状体８４の上側表
面においてシリコンと反応する。この横方向の拡散およ
び酸化プロセスは、その拡散プロセスによって制限さ
れ、柱状体８４内へ深くに進むにしたがって低速にな
る。二酸化シリコンが形成されると、二酸化シリコンは
障壁層８２を押し上げる。熱酸化プロセスの結果とし
て、柱状体８４の上側にある二酸化シリコン酸化領域９
２は不均一になる。 【００６１】不均一な酸化領域９２の断面は、エッジに
おいて厚く、中央においてとても薄くなり、その断面は
「バーズビーク」に似ていると考えられる。 【００６２】また、シリコンの酸化は、障壁層８２のエ
ッジを上方に持ち上げる。図５Ｃは、熱酸化後の製造プ
ロセスを示す。 【００６３】ステップＳ３０では、酸化領域９２を形成
するために用いられる障壁層８２が、たとえば、熱いリ
ン酸に浸漬することにより除去される。浸漬（wet di
p）は、露出された酸化領域９２の量を過度に除去する
ことなく実行され得る。 【００６４】図５Ｄを参照すると、ステップＳ３２にお
いて、トンネルゲート酸化物９４が、酸化領域９２の上
側に堆積される。トンネルゲート酸化物９４は、たとえ
ば、ＳｉＯ２、Ａｌ３Ｏ２または他のトンネル酸化物材
料とすることができる。トンネルゲート酸化物９４は、
たとえば、ＬＰＣＶＤプロセスを用いてアルミニウムの
薄い層を堆積し、その後、酸素に短時間さらして、アル
ミニウムと反応させ、Ａｌ３Ｏ２を形成することにより
堆積され得る。また、トンネルゲート酸化物９４は、酸
素を豊富に含む周囲ガスにおいて短時間熱酸化し、Ｓｉ
Ｏ２を形成することにより成長され得る。トンネルゲー
ト酸化物９４が二酸化シリコンのような、酸化領域９２
と同じ材料からなる場合には、２つの領域は二酸化シリ
コンの連続した層になるであろう。 【００６５】ステップＳ３４では、酸化領域９２および
トンネルゲート酸化物９４上でイオン注入が実行され
る。ＮＭＯＳトランジスタ制御ゲート６３のための所望
の閾値電圧Ｖｔｈを生じさせるために、イオン注入が実
行される。イオン注入は、ヒ素種を用いて実行されるこ
とが好ましい。たとえば、０．５Ｖの閾値電圧Ｖｔｈ
を、閾値電圧Ｖｔｈとして用いることができる。 【００６６】ＮＭＯＳトランジスタ６２の制御領域は、
酸化領域９２が、柱状体８４のエッジの厚い領域から柱
状体８４の中央の非常に薄い領域まで変化する領域の下
側において、Ｎ＋領域８８とＰ−コア８６との間のＰＮ
接合に最も近い柱状体８４の領域である。イオン注入
は、柱状体８４内の約０．０５μｍの深さに至る、たと
えばヒ素からなる閾値調整層を形成する。 【００６７】ステップＳ３６では、第２の導体５０がト
ンネルゲート酸化物上に堆積される。ステップＳ３８で
は、第２の導体５０がパターニングされる。第２の導体
５０は、たとえば、アルミニウム、銅または他の導体と
することができる。ポリシリコンの層を用いて、第２の
導体５０を形成することもできる。その堆積は、たとえ
ば、化学気相成長法によって実行され得る。 【００６８】第２の導体５０がパターニングされた後、
図１および図２に示されるようなメモリセル１０を含
む、図３に示されるメモリアレイ１００が完成する。 【００６９】上述の製造プロセスは、柱状体８４の側壁
内にＮ型ドープを拡散し、不均一なゲート酸化物表面構
造を成長させるために、高温処理を用いる。しかしなが
ら、低温プロセスを用いることもできる。たとえば、Ｎ
Ｐ側壁接合は、低温ショットキー接合とすることができ
る。この場合、不均一なゲート酸化物表面構造は、イオ
ンミリング、低温堆積およびＣＭＰ平坦化の組み合わせ
を用いて、構成され得る。 【００７０】図３に示されるメモリアレイ１００は、多
面メモリ構造と適合性がある。たとえば、複数のメモリ
アレイ１００を積み重ねることができる。多面メモリ構
造は、図６に示される製造ステップを実行し、その後、
仕上げられたメモリアレイ１００上に絶縁体層を形成す
ることにより形成され得る。その後、次のメモリアレイ
１００を、絶縁体層上に形成することができる。このプ
ロセスは、所望の数のメモリアレイがそのメモリ構造内
に含められるまで繰り返すことができる。 【００７１】本発明はその例示的な実施形態に関連して
説明されてきたが、当業者は、本発明の真の思想および
範囲から逸脱することなく、本発明の説明された実施形
態に対して種々の修正を行うことができるであろう。本
明細書で用いられる用語および説明は、単なる例示とし
て記載されており、限定することを意味していない。 【００７２】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．メモリセル（10）であって、Ｐ−領域（20）と、前
記Ｐ−領域（20）を包囲するＮ＋領域（22）であって、
前記Ｐ−領域（20）および前記Ｎ＋領域（22）が柱状体
（12）を形成する、Ｎ＋領域と、二値状態を格納するこ
とができる部分（17）を含み、前記柱状体（12）の一端
に配置されるゲート酸化物（14）とからなる、メモリセ
ル。 ２．前記ゲート酸化物（14）が、トンネルゲート酸化物
（15）を含む、上記１に記載のメモリセル（10）。 ３．二値状態を格納することができる前記ゲート酸化物
の部分がトンネル接合（17）であり、そのトンネル接合
（17）が前記柱状体のＰ−領域（20）に接触する、上記
２に記載のメモリセル（10）。 ４．書込み電圧に応じて、前記トンネル接合（17）にわ
たる抵抗が変化することができ、その抵抗の変化が、前
記トンネル接合（17）の前記二値状態の変化として読み
取ることができる、上記３に記載のメモリセル（10）。 ５．前記ゲート酸化物（14）が不均一な厚みを有する、
上記１に記載のメモリセル（10）。 ６．前記ゲート酸化物（14）の中央部分（17）が、二値
状態を格納することができる部分である、上記５に記載
のメモリセル（10）。 ７．前記ゲート酸化物が環状の断面を有し、その環状の
断面が、環体の外側エッジに向かって大きくなる、上記
５に記載のメモリセル（10）。 ８．前記ゲート酸化物が、ＮＭＯＳトランジスタ制御ゲ
ート（63）として機能する、上記５に記載のメモリセル
（10）。 ９．前記Ｐ−領域（20）と前記Ｎ＋領域（22）との間の
ＰＮ接合が、前記柱状体（12）を通って延びる、上記５
に記載のメモリセル（10）。 １０．前記柱状体（12）が、オフ状態のＪＦＥＴ（64）
として機能する、上記９に記載のメモリセル（10）。 【００７３】 【発明の効果】本発明によれば、基板面積を占有するこ
とがなく、かつメモリセルの読出しまたは書込みを行う
ための能力に悪影響を及ぼすことのない、メモリセルの
ための分離機構を実現することができる。
イのためのメモリセルに関する。より具体的には、本技
術分野はメモリセルに組み込まれる分離機構を有するメ
モリセルに関する。 【０００２】 【従来の技術】交点メモリアレイは、垂直なビット線と
交差する水平なワード線を含む。メモリセルは、ワード
線とビット線との交点に配置され、メモリアレイの記憶
エレメントとして機能する。メモリセルはそれぞれ、
「１」または「０」のいずれかの二値状態を格納する。
選択されたメモリセルは、選択されたメモリセルにおい
て交差するワード線およびビット線に書込み電流を印加
することにより、その二値状態を変化させることができ
る。選択されたメモリセルの二値状態は、そのメモリセ
ルに読出し電圧を印加し、そのメモリセルを流れる電流
から、そのメモリセルにかかる抵抗を測定することによ
り読み出される。 【０００３】交点メモリアレイは、全てのメモリセルを
１つの大きな並列回路として互いに接続させる。理想的
には、読出し操作中に、電流は選択されたメモリセルに
のみ流れる。しかしながら、大きな並列回路メモリアレ
イでは、電流は読出し操作中に、選択されていないメモ
リエレメントを流れる。これらの電流は、「スニークパ
ス電流」と呼ばれる。交点メモリアレイが高密度のメモ
リセルを有する場合には、隣接するメモリセルが互いか
ら分離され、選択されたメモリセルが、読出し操作中に
スニークパス電流によって影響を受けないようにしなけ
ればならない。 【０００４】従来の並列接続された交点アレイは、スニ
ークパス電流を防ぐために、各メモリセルと直列に接続
された制御装置を含む。１つの従来の制御装置は、メモ
リセル内に配置された直列ＭＯＳトランジスタである。
直列ＭＯＳトランジスタは、メモリセルに接続されたワ
ード線によって制御される。直列ＭＯＳトランジスタ
は、メモリセルの並列接続を切断することにより、メモ
リアレイ内の選択されていないメモリセルから選択され
たメモリセルを分離する。読出し操作中に、選択された
メモリセル内のＭＯＳトランジスタのみがターンオンさ
れる。選択されていないセル内のＭＯＳトランジスタは
ターンオフされ、それにより、スニークパス電流が選択
されていないメモリセルに流れるのを防止する。 【０００５】ＭＯＳトランジスタに対する１つの欠点
は、ＭＯＳトランジスタが有用な基板面積を消費し、メ
モリセルから基板への電気接点を収容するために、メモ
リセルをさらに大きくしなければならないことである。 【０００６】スニークパス電流を防ぐための別の方法
は、メモリアレイの基板内に、すなわちメモリアレイの
メモリセルと同一面内に直列ダイオードを配置すること
である。これによりメモリセルは分離されるが、関連す
るダイオードの順方向電圧降下は大きい。大きな順方向
電圧降下は、メモリセルにおいてデータの読出しおよび
書込みを行う能力に悪影響を及ぼす。 【０００７】 【発明が解決しようとする課題】したがって、基板面積
を占有することがなく、かつメモリセルの読出しまたは
書込みを行うための能力に悪影響を及ぼすことのない、
メモリセルのための分離機構が必要とされている。 【０００８】 【課題を解決するための手段】第１の態様によれば、メ
モリアレイは、第１および第２の導体の交点に配置され
たメモリセルを含む。そのメモリセルは、データを格納
することができ、かつスニークパス電流からメモリセル
を分離することができる複合構造である。 【０００９】メモリセルは、不均一なゲート酸化物を有
するトンネルゲート表面効果トランジスタ（tunnel gat
e surface effect transistor）を含む。ゲート酸化物
は、柱状ダイオード構造上に支持される。メモリセル
は、ゲート酸化物のトンネル接合に二値状態を格納す
る。さらに、トランジスタの制御ゲートが、柱状体の側
壁からトンネル接合を切り離し、電流がメモリセルに流
れるのを防止する。したがって、制御ゲートはスニーク
パス電流が、そのメモリセルに流れるのを防止する。 【００１０】第１の態様によれば、ゲート酸化物がメモ
リセルに分離機構を与え、基板上の空間を必要としな
い。これにより、より多くのメモリセルが基板上に配置
されることが可能になり、アレイ密度が増加する。 【００１１】さらに、メモリセルは順方向電圧降下が小
さい。順方向電圧降下が小さいことにより、メモリセル
の二値状態を検出するための能力が高くなり、メモリア
レイを読み出すための能力が改善される。 【００１２】他の態様および利点は、添付図面に関連し
てなされる、以下の詳細な説明から明らかになるであろ
う。 【００１３】 【発明の実施の形態】詳細な説明は添付図面を参照して
おり、それらの図面において、同様の参照番号は類似の
構成要素を指している。 【００１４】メモリアレイ、およびメモリアレイに用い
るためのメモリセルが、好適な実施形態および図面を用
いて以下に説明される。 【００１５】図１は、第１の導体３０および第２の導体
５０の交点に配置されたメモリセル１０の平面図であ
る。図２は、交点メモリアレイ内のメモリセル１０と、
そのメモリセル１０を包囲する構造との側面立面図であ
る。メモリセル１０は柱状体１２およびゲート酸化物１
４を含む。メモリセル１０は、第１の導体３０上に支持
され、第１の導体３０は基板４０上に支持される。第２
の導体５０がゲート酸化物１４に結合され、第１の導体
３０に直交して延びる。 【００１６】図３は、メモリセル１０のアレイ１００を
示す。メモリセル１０は、第１および第２の導体３０、
５０の交点に配置される。第１の導体３０および第２の
導体５０は、書込み操作中にメモリセル１０の二値状態
を変化させ、読出し操作中にメモリセル１０の二値状態
を読み出すための電流を伝える。メモリセル１０は、た
とえば、「ライトワンスメモリ」（ＷＯＭ）セルとする
ことができ、その場合、メモリセル１０内のトンネル酸
化物の導通状態が、書込み操作中に電圧を印加すること
により変更される。 【００１７】再び図２を参照すると、柱状体１２は絶縁
体３２に埋め込まれる。絶縁体３２は、第１の導体３０
の長さに沿って延びる。絶縁体３２はメモリアレイ１０
０の各柱状体１２を包囲する。薄いトンネル接合（thin
tunnel junction：ＴＴＪ）層３４が絶縁体３２の上側
表面上に形成され、やはり第１の導体３０の長さに沿っ
て、かつメモリアレイ１００の範囲にわたって延びる。 【００１８】メモリアレイ１００内のＴＴＪ層３４は、
メモリセル１０内の第２の導体５０から柱状体１２の表
面に至るトンネル電流を制御する。図２に示されるよう
に、ＴＴＪ層３４は柱状体１２のエッジを越えて延びる
ことができる。柱状体１２間では、ＴＴＪ層３４は絶縁
体層３２の上側に存在する。ＴＴＪ層３４では横方向の
導通は存在しない。垂直方向では、ＴＴＪ層３４は、絶
縁体層３２にさらなる絶縁を提供し、第１の導体３０か
ら第２の導体５０を絶縁する。絶縁体３２は、たとえ
ば、二酸化シリコン（ＳｉＯ２）またはポリイミドとす
ることができる。ＴＴＪ層３４は、たとえば、アルミナ
（酸化アルミニウム、Ａｌ２Ｏ３）、ＳｉＯ２、または
他の酸化物とすることができる。 【００１９】ゲート酸化物１４は、図２の破線によって
示される、柱状体１２と第２の導体５０との間の体積に
対応する。ゲート酸化物１４は、不均一な厚みを有し、
トンネルゲート酸化物１５と、不均一なゲート酸化物１
６とを含む。不均一なゲート酸化物１６は、たとえばＳ
ｉＯ２ゲート酸化物とすることができる。トンネルゲー
ト酸化物１５は、ＴＴＪ層３４の、第２の導体５０と接
触し、柱状体１２上に位置する部分である。柱状体１２
と接触するトンネルゲート酸化物１５の中央部分は、ゲ
ート酸化物１４のためのトンネル接合１７である。ライ
トワンスメモリセル１０の場合、メモリセル１０の二値
状態を書き込むために、または読み出すために用いられ
る電流は、トンネル接合１７を流れる。 【００２０】トンネル接合１７の輪郭が、図１の破線に
よって示される。トンネル接合１７の物理的特性は、メ
モリセル１０間に書込み電圧を印加することにより変更
され得る。このようにして、トンネル接合１７は、メモ
リセル１０の二値状態を格納する。 【００２１】メモリセル１０のための記憶媒体として機
能することに加えて、ゲート酸化物１４はトランジスタ
のための制御ゲートとして機能する。そのトランジスタ
は実際には、メモリアレイ１００のエレメントから構成
され、図４において記号によって表される。トランジス
タ、ならびにゲート酸化物１４の記憶および分離機能
が、図４に関連して以下に詳細に説明される。 【００２２】再び図１および図２を参照すると、ゲート
酸化物１４の外側領域１８は、トンネル接合１７の周囲
に環体の形を有する。外側領域１８の厚みは、トンネル
接合１７から、ゲート酸化物１４の外側エッジに向かっ
て外側に増加し、「バーズビーク」断面を有するように
見えるかもしれない。不均一なゲート酸化物１６は、柱
状体１２とトンネルゲート酸化物１５との間にバーズビ
ークを形成する。したがって、ゲート酸化物１４は、ト
ンネル接合１７から外側に向かって増加する不均一な厚
みを有する。トンネルゲート酸化物１５は、たとえば、
０．７〜１．５ｎｍ（７〜１５オングストローム）の比
較的均一な厚みを有することができる。たとえば、ゲー
ト酸化物１４の厚みは、外側に向かって、ゲート酸化物
１４の周辺部において１．５〜１０ｎｍ（１５〜１００
オングストローム）まで増加することができる。 【００２３】柱状体１２は、Ｐ−コア領域２０と、その
Ｐ−コア領域２０を包囲するＮ＋領域２２とを含む。し
たがって、柱状体１２はダイオード構造を有する。柱状
体１２は、丸められたエッジを有する概ね長方形の柱の
形状を有することができる。ＰＮ接合２４は、Ｎ＋領域
２２とＰ−コア領域２０との間の境界に形成される。ま
た、柱状体１２は、たとえば、正方形または円形の断面
を有してもよい。柱状体１２の断面は、Ｐ−領域２０が
ＰＮ接合２４にかかるゼロ電圧バイアスで完全に空乏化
され得るように、十分に小さくしなければならない。柱
状体１２は、たとえば、基板から成長させた単結晶シリ
コン、アモルファスシリコン柱、またはポリシリコン柱
から形成され得る。柱状体１２の中央領域は完全に空乏
化され、側壁はＮ型ドーパントでドープされ、Ｎ＋領域
２２を形成できる。 【００２４】図４は、図１および図２に示されるメモリ
セル１０の側面立面図であり、その上に等価回路６０が
重ね合わされている。メモリセル１０の一態様によれ
ば、メモリセル１０は、メモリ記憶能力と分離能力との
両方を含む。メモリセル１０の記憶および分離能力を示
すために、図４には等価回路６０が含まれる。 【００２５】図４では、第１の導体３０が電圧Ｖｄに結
合され、第２の導体５０が電圧Ｖａに結合される。電圧
ＶｄおよびＶａは、メモリセル１０に印加される電圧を
表しており、たとえば、それぞれ、ビット線電圧および
ワード線電圧とすることができる。 【００２６】等価回路６０は、メモリセル１０の種々の
要素の機能に関する記号的表現である。等価回路６０
は、ＮＭＯＳトランジスタ６２と、ＪＦＥＴ６４と、ト
ンネル接合抵抗６６と、Ｎ＋領域抵抗６８とからなる。
柱状体１２の表面は、柱状体１２の周辺部にある制御ゲ
ート６３およびＮ＋領域２２とともに、ＮＭＯＳトラン
ジスタ６２を形成する。 【００２７】ゲート酸化物１４（トンネルゲート酸化物
１５および不均一酸化物１６を含む）は、ＮＭＯＳトラ
ンジスタ６２の制御ゲート６３に対応する。ＮＭＯＳト
ランジスタ制御ゲート６３は一般に、「水平方向に」向
けられていると呼ぶことができる。なぜなら、制御ゲー
ト６３の下側の柱状体１２の表面に沿って、柱状体１２
の中央から柱状体１２のエッジまで電流が水平方向に流
れるためである。ゲート酸化物１４は、トンネルゲート
表面効果トランジスタとして機能する。 【００２８】ゲート酸化物１４のトンネルゲート酸化物
１５は、ＮＭＯＳトランジスタ６２のドレインにも対応
する。ゲート酸化物１４の下に、拡散されたドレイン領
域は存在しないので、ＮＭＯＳトランジスタ６２のドレ
インは、トンネル接合１７の中央にある仮想的なドレイ
ンである。トンネルゲート酸化物１５を流れるトンネル
電流は、従来のＮＭＯＳトランジスタ内の物理的なドレ
イン接合の場合のように、電流をＮＭＯＳトランジスタ
６２のチャネル領域に注入する。ＮＭＯＳトランジスタ
６２のソースは、柱状体１２の表面の周囲に拡散された
Ｎ＋領域２２である。トンネル接合抵抗６６は、トンネ
ルゲート酸化物１５の両端の抵抗を表す。 【００２９】ＪＦＥＴ６４は、柱状体１２のＰ−領域２
０およびＮ＋領域２２に対応する。ＪＦＥＴ６４のソー
スは、Ｐ−領域２０の底面と、第１の導体３０との電気
的接触部に対応する。ＪＦＥＴ６４のドレインは、Ｐ−
領域２０の上側にあるＮＭＯＳチャネル領域に対応す
る。ＪＦＥＴ６４のゲートは、Ｎ＋拡散領域２２に対応
する。ＪＦＥＴ６４は一般に「垂直方向に」向けられて
いると呼ぶことができる。なぜなら、ＰＮ接合２４が、
基板４０の表面に垂直に延びるためである。柱状体１２
は、垂直エンハンスメントモードＪＦＥＴとして機能す
る。エンハンスメントモードＪＦＥＴにおけるＪＦＥＴ
ゲートとＪＦＥＴソースとの電気的接続が、Ｐ−領域２
０を、キャリアの空乏状態に維持する。Ｎ＋領域抵抗６
８は、Ｎ＋領域２２の抵抗を表す。 【００３０】等価回路６０を用いてメモリセル１０の記
憶および分離機能を説明する。ＪＦＥＴ６４の設計はエ
ンハンスメントモードＪＦＥＴのようであり、ゲート−
ソース間はゼロバイアスである。ＪＦＥＴ６４は、非導
通動作モードにある。非導通モードは、ＪＦＥＴ６４の
Ｐ−領域２０、すなわちコア領域が完全に空乏化される
ことを意味する。柱状体１２のコアが完全に空乏化され
る場合、柱状体１２の表面が反転できる場合にのみ（す
なわち、導通チャネルが形成される場合にのみ）、トン
ネル接合抵抗６６に電流が流れるであろう。柱状体１２
の表面は、柱状体１２の周辺部にある制御ゲート６３お
よびＮ＋領域２２とともに、ＮＭＯＳトランジスタ６２
を形成する。柱状体１２の表面は、第２の導体５０と第
１の導体３０との間に印加される電圧がＮＭＯＳトラン
ジスタ制御ゲート６３の閾値電圧より大きい場合に、反
転されるようになる。 【００３１】第１の導体３０に対して、第２の導体５０
に印加される電圧（Ｖａ）が、ＮＭＯＳトランジスタ制
御ゲート６３の閾値電圧（Ｖｔｈ）より大きい場合に
は、トンネルゲート酸化物１５の下側に蓄積層が形成さ
れる。トンネル電流は、トンネル接合１７を通って、Ｎ
ＭＯＳトランジスタ制御ゲート６３のチャネル領域（す
なわち、蓄積層）に流れ込むであろう。また、蓄積層
は、柱状体１２の上側表面全体を、ＪＦＥＴ６４のＮ＋
領域２２に接続する。その結果、電流は、第２の導体５
０から、トンネルゲート酸化物１５を通り、Ｐ−領域２
０の上側にある蓄積層を横方向に通って、かつ柱状体１
２のＮ＋領域２２を垂直方向に通って、第１の導体３０
まで流れる。電流の大きさは、メモリセル１０にわたっ
て印加される電圧Ｖａ−Ｖｄの大きさと、トンネル接合
１７の実効抵抗とに依存する。 【００３２】ゲート酸化物１４は、柱状体１２の上側表
面上に蓄積層が形成されることを確実にするほど十分に
薄く、ゲート酸化物１４の外側領域１８に著しいトンネ
ル電流が流れるのを防ぐほど十分に厚い。トンネル接合
１７だけは、メモリセル１０の二値状態に依存するセン
ス電流を流すほど十分に薄い。したがって、メモリセル
１０からのデータを検出（センシング）するプロセス
は、メモリセル１０のトンネル接合１７に集中する。 【００３３】有利な点は、メモリアレイ１００内のメモ
リセル１０が、メモリ記憶機能と分離機構とを含む。メ
モリセル１０は、不均一なゲート酸化物１４を有するト
ンネルゲート表面効果トランジスタを含む。そのトラン
ジスタは柱状ダイオード構造上に支持される。ゲート酸
化物１４のトンネル接合１７は、メモリセル１０のため
の記憶エレメントとして機能する。メモリセル１０内の
ＮＭＯＳおよびＪＦＥＴ要素は、分離機構を提供し、メ
モリアレイ１００にスニークパス電流が流れるのを防止
する。したがって、メモリセル１０は、トンネル接合１
７の記憶エレメントと分離機構とを組み合わせる複合構
造である。その結果としての構造は、直列ダイオード制
御エレメントを有するメモリエレメントよりも、順方向
電圧降下が小さい。メモリセルにわたる電圧降下が大き
い場合、メモリセルの抵抗を検出するための能力が劣化
するので、順方向電圧降下が小さいことは有利である。 【００３４】別の利点として、メモリセル１０は、直列
ＭＯＳトランジスタ制御エレメントとは異なって、基板
面積を消費しない分離機構を組み込む。これにより、ア
レイ密度を高くすることが可能になる。 【００３５】また、メモリセル１０は、反転モードまた
は「遮断」モードでは、メモリセル１０に印加される電
圧（Ｖａ−Ｖｄ）がＮＭＯＳトランジスタ６２の閾値電
圧Ｖｔｈよりも小さいので、高い逆方向抵抗（より低い
逆方向漏れ電流）も有する。ＮＭＯＳトランジスタ６２
のゲート電圧が閾値電圧Ｖｔｈよりも小さいとき、ＮＭ
ＯＳトランジスタ６２のチャネルは反転されたまま（す
なわち、蓄積されないまま）である。さらに、チャネル
が反転されるとき、ドレインからソースに電流は流れな
いであろう。こうして、メモリセル１０は、印加される
電圧が閾値電圧Ｖｔｈより小さいときには、高い抵抗を
有する。 【００３６】反転モードにおいて、メモリセル１０に印
加される電圧（Ｖａ−Ｖｄ）がＮＭＯＳ閾値電圧Ｖｔｈ
よりも小さいので、高い逆方向抵抗は有利である。Ｖａ
−ＶｄがＶｔｈより小さいとき、柱状体１２の上側表面
は蓄積されず（空乏状態のままであり）、高い抵抗を有
する。 【００３７】メモリセル１０の導通特性は、ＮＭＯＳト
ランジスタ６２のチャネル長および幅と、表面蓄積層内
の電子の移動度と、閾値電圧Ｖｔｈとにしたがって設定
される。メモリセル１０では、チャネル長は、柱状体１
２の中心から、柱状体１２のエッジにおけるＰＮ接合２
４までの距離である。逆方向導通パラメータは、主に閾
値電圧Ｖｔｈによって設定され、同様のサイズの水平方
向に配置されたＰＮダイオードより優れている。 【００３８】半導体デバイス内の逆方向漏れ電流が主に
表面電気伝導によって決定され、従来のＰＮダイオード
が、柱状の垂直方向ダイオードにおいて実用的ではない
特別な表面処理を必要とするので、逆方向導通パラメー
タは優れている。対照的に、ＮＭＯＳ素子は、ゲート電
圧にしたがって導電表面を制御する。したがって、ＮＭ
ＯＳ素子は本質的に、より低い漏れ電流を有する。 【００３９】また、ＰＮダイオードは、低い順方向電圧
降下を達成するために、高濃度にドープされたＰＮ接合
を有する。高濃度にドープされたＰおよびＮ領域から形
成される接合部は、比較的大きく、ＮＭＯＳトランジス
タよりも大きい逆方向漏れ電流を有する。 【００４０】トンネル接合１７の二値状態は、読出し／
書込みメモリのための可逆的な書込み機構によって、ま
たはライトワンスメモリのための不可逆的な機構によっ
て形成され得る。書込みプロセスは、ヒューズまたはア
ンチヒューズプロセス、相変化（phase change）プロセ
ス、電子閉じ込めプロセスおよび他の書込みプロセスを
含むことができる。トンネル接合は、書込み操作前に第
１の二値状態（たとえば、０）を格納することができ、
書込み操作後に第２の二値状態（たとえば、１）を格納
することができる。メモリセル１０の二値状態は、読出
し操作によって検出可能である。 【００４１】メモリセル１０のための書込み操作が、図
３および図４に関連して説明される。メモリセル１０に
書込みを行うために、最初に、メモリアレイ１００内の
特定の行および列に配置されたメモリセル１０が選択さ
れる。選択された行内の第１の導体３０に電圧Ｖｄが印
加され、選択された列内の第２の導体５０に電圧Ｖａが
印加される。電圧Ｖａ−Ｖｄは、トンネル接合１７の物
理的な特性を変化させるために、メモリセル１０に印加
される書込み電圧である。トンネル接合１７に対する高
い電圧ストレスが、トンネル接合１７の物理的な特性を
変化させるだけの十分なエネルギーを供給するために十
分な時間にわたって維持される。これがアンチヒューズ
のプロセスである。書込み電圧はトンネル接合１７の接
合を破壊し、トンネル接合１７の抵抗を変更する。トン
ネル接合１７の破壊は局所的な加熱によって行われるこ
とができ、局所的な加熱によって、接合に供給されるエ
ネルギーが、トンネル接合１７のいずれかの側からドー
パント原子を生じさせ、その原子がトンネル接合領域に
永久的に移動できるようにする。このプロセスは、トン
ネル接合１７の導通パラメータを変更する。アンチヒュ
ーズ書込みプロセス後に、接合の抵抗は、書込み操作の
前よりも低くなる。 【００４２】トンネル接合１７の導通特性を変化させる
ための別の破壊機構は、トンネル接合１７の層内のトラ
ップに電子が捕らえられる際の、トンネル接合１７に流
れるアバランシェ倍増電流（avalanche-multiplied cur
rent）に起因する。これは、ストレス電圧がトンネル接
合１７の破壊電圧を超える際に生じる。閉じ込められた
電子はＮＭＯＳトランジスタ６２の閾値電圧を上昇さ
せ、その導通特性を変化させる。電子閉じ込め書込み操
作の後、トンネル接合１７の実効抵抗は、書込み操作前
より高くなる。 【００４３】トンネル接合１７の抵抗の変化状態は、
「１」および「０」の二値状態として、読出し操作によ
って検出されることができる。 【００４４】書込み操作中の導通経路は、ＮＭＯＳトラ
ンジスタ６２を通り、Ｎ＋領域２２を通り、トンネル接
合１７も通る。書込み電圧は、たとえば０．１μｓｅｃ
〜０．５μｓｅｃ周期の、たとえば約１．５〜３Ｖの電
圧とすることができる。第１の導体３０に印加される電
圧Ｖｄは、Ｖｄを印加することによって、その行上の選
択されていないメモリセル１０に書込みが行われないこ
とを確実にするために十分に大きく、すなわちＶａより
大きくしなければならない。同様に、第２の導体５０に
印加される電圧Ｖａは、Ｖａを印加することによって、
その列上の選択されていないメモリセル１０に書込みが
行われないように十分に小さくしなければならない。 【００４５】メモリセル１０の読出し操作が、図３およ
び図４に関連して説明される。第１の導体３０が接地さ
れている間に、読出し電位が第２の導体５０に印加され
る。第２の導体５０から第１の導体３０への電流が測定
され、メモリセル１０の抵抗を判定する。この抵抗か
ら、メモリセル１０の状態を判定することができる。低
抵抗の状態は「０」の二値状態として検出されることが
でき、一方、高抵抗の状態は「１」の二値状態として検
出されることができる。読出し電位はわずかに正の電位
でなければならない。 【００４６】トンネル接合１７を通る電子の伝導は確率
関数によって説明される。電子がトンネル効果を生じる
（すなわち、絶縁体層を直接的に通過する）確率は、絶
縁体の各側での電位と、絶縁体の厚みと、絶縁層の物理
的な組成（たとえば、ＳｉＯ ２、Ａｌ３Ｏ２）との関数
である。トンネル接合１７に電圧が印加されるとき、確
率関数にしたがって、トンネル接合１７にトンネル電子
電流が流れる。印加される電圧をトンネル電流で割った
比はトンネル抵抗と定義される。等価回路６０のＮＭＯ
Ｓトランジスタ制御ゲート６３がターンオンされると
き、トンネル接合１７にトンネル電流が流れる。 【００４７】メモリセル１０の二値状態は、第２の導体
５０と第１の導体３０との間に大きな電流が流れるか、
小さな電流が流れるかを検出することにより判定され得
る。電流の大きさは、その電流と、１組の基準素子また
は基準電流とを比較することにより判定される。 【００４８】選択されていないメモリセルの場合、Ｖａ
とＶｄとの間の電圧差は、選択されていないメモリセル
内のＮＭＯＳトランジスタの閾値電圧Ｖｔｈより小さく
なければならない。 【００４９】第２の導体５０に印加される電圧が、ＮＭ
ＯＳトランジスタ閾値電圧Ｖｔｈより小さい場合には、
柱状体１２の上側表面では、キャリアの空乏状態が生じ
るであろう。ＮＭＯＳトランジスタ制御ゲート６３の動
作は、ＮＭＯＳトランジスタ６２の仮想ドレインにおけ
るトンネル接合抵抗６６を、ＮＭＯＳトランジスタ６２
の低抵抗側壁から切り離すことである。これにより、逆
方向電流がメモリセル１０に確実に流れないようにす
る。 【００５０】メモリセル１０は種々のプロセスを用いて
製作され得る。図５Ａ〜図５Ｄは、メモリセル１０を含
むメモリアレイ１００のための典型的な製造プロセスを
示す。図６は、メモリアレイ１００を製造する方法を示
す流れ図である。メモリアレイ１００は複数のメモリセ
ル１０を含み、記載された製造プロセスを用いて、メモ
リアレイ１００内に任意の数のメモリセル１０を製造す
ることができる。メモリセル１０は、メモリセル１０が
一体型の記憶エレメント、すなわちトンネル接合１７お
よび制御ゲート６３を含むように製造されることが有利
である。不均一なゲート酸化物１４を形成することによ
り、これらの機能が、柱状ダイオード支持構造上に形成
されることが可能になる。 【００５１】図５Ａおよび図６を参照すると、そのプロ
セスは、ステップＳ１０において基板４０を準備するこ
とから開始する。基板４０は、たとえばシリコンとする
ことができる。シリコン基板４０は、メモリ回路がメモ
リアレイ１００を動作させるための支援回路を含むこと
ができることが有利である。このタイプの基板４０は、
たとえばＣＭＯＳ集積回路とすることができる。バイポ
ーラ、ｂｉ−ＣＭＯＳ、ＮＭＯＳおよびＳＯＩ回路のよ
うな他のタイプの集積回路を用いることもできる。基板
４０は、シリコン基板内の拡散されたパターン、すなわ
ちＭＯＳトランジスタ、ＰＮ接合ダイオード、および層
間酸化物（ＳｉＯ２）絶縁層上のポリシリコン相互接続
層を含むことができる。また、基板４０は二酸化シリコ
ン（ＳｉＯ２）の層４２も含むことができる。二酸化シ
リコンの層４２は、たとえば、化学気相成長法（ＣＶ
Ｄ）によって形成され得る。二酸化シリコンの層４２
は、基板４０内の最上段の導電層から第１の導体３０を
絶縁し、かつ、たとえば、ＣＭＰ（化学的機械的研磨）
平坦化を用いて平坦にすることができる絶縁体材料を提
供するための役割を果たす。 【００５２】ステップＳ１２では、第１の導体３０が基
板４０上に堆積される。第１の導体３０は、たとえば、
ＣＶＤプロセスによって堆積され得る。ステップＳ１４
では、第１の導体３０が、たとえば、フォトリソグラフ
ィおよびポリシリコンドライエッチングによってパター
ニングされる。第１の導体３０は、たとえば、ポリシリ
コンまたはアモルファスシリコンとすることができる。
代案として、第１の導体３０は、基板４０内に拡散され
た層として形成されてもよい。 【００５３】ステップＳ１６では、Ｐ−ドープドアモル
ファスシリコンの層が基板４０全体にわたって堆積され
る。たとえば、Ｐ−層もポリシリコンとすることができ
る。Ｐ−層は、たとえば、低圧化学気相成長法（ＬＰＣ
ＶＤ）によって堆積され得る。 【００５４】ステップＳ１８では、薄い障壁層８２がＰ
−層上に堆積される。障壁層８２は、障壁層を通って酸
素が拡散するのを阻止または防ぐ材料を含まなければな
らない。障壁層８２は、たとえば、窒化シリコン（Ｓｉ
３Ｎ４）とすることができる。 【００５５】ステップＳ２０では、障壁層８２が、たと
えば、フォトリソグラフィによってパターニングされ
る。たとえば、そのパターンは、第１の導体３０上のメ
モリセル位置の上に位置合わせされる正方形を含むこと
ができ、結果として、障壁層８２のパターニングされた
領域がシリコン柱状体８４をそれぞれ覆うようになる。 【００５６】ステップＳ２１では、障壁層８２およびＰ
−シリコン層がエッチングされる。そのエッチングプロ
セスは、基板４０上にシリコン柱状体８４を残す。シリ
コン柱状体８４はそれぞれ障壁層８２でキャッピングさ
れる。 【００５７】ステップＳ２２では、シリコン柱状体８４
の側壁にＮ＋ドーパントが拡散される。そのドーピング
プロセスは、ドーパントガスが豊富に含まれた周囲ガス
内に柱状体８４を置くことにより実行され得る。ドーパ
ントガスは、たとえば、ヒ素ガス、リンガス、および他
のドーパントガスとすることができる。その拡散プロセ
スにより、Ｐ−コア８６を包囲するＮ＋領域８８が形成
される。柱状体８４は、接触電位を印加することにより
全ての可動キャリアが柱状体８４から追い出されるよう
な小さい十分な断面を有するように選択される。接触電
位によって、可動ホールまたは電子が互いに打ち消し合
い、柱状体８４を完全に空乏化することを確実にする。 【００５８】柱状体８４の上側にある障壁層キャップ８
２は、Ｎ＋堆積および拡散プロセスに対する障壁であ
り、ＰＮ接合が柱状体８４の上側に形成されるのを防
ぐ。図５Ａは、ドーピングステップ後の柱状体８４を示
す。 【００５９】図５Ｂを参照すると、ステップＳ２４にお
いて、柱状体８４間の基板４０上の領域が、たとえば、
二酸化シリコン（ＳｉＯ２）とすることができる絶縁体
９０で充填される。絶縁体９０は、たとえば、ＬＰＣＶ
Ｄにより堆積され得る。ステップ２６では、絶縁体９０
は、障壁層８２の高さよりわずかに低い高さまでエッチ
バックされ、障壁層８２のエッジおよびＮ＋領域の一部
が露出されるようにする。図５Ｂは、絶縁体９０をエッ
チングした後のそのプロセスを示す。 【００６０】図５Ｃを参照すると、ステップＳ２８にお
いて、熱酸化が実行される。熱酸化中に、高温の周囲ガ
ス内に酸素が入れられる。その酸化プロセス中、酸素が
絶縁体９０を通って、柱状体８４のシリコン表面に拡散
する。柱状体８４が露出された柱状体８４のエッジで
は、酸化プロセスは迅速に行われる。柱状体８４内の酸
化は、柱状体８４のシリコンを、二酸化シリコンに変化
させる。シリコン柱状体８４の上側にある障壁層８２の
キャップは、酸素に対する障壁であり、柱状体８４の上
側における酸化を防ぐ。柱状体８４の上側エッジでは、
障壁層８２の下側に酸素が拡散し、柱状体８４の上側表
面においてシリコンと反応する。この横方向の拡散およ
び酸化プロセスは、その拡散プロセスによって制限さ
れ、柱状体８４内へ深くに進むにしたがって低速にな
る。二酸化シリコンが形成されると、二酸化シリコンは
障壁層８２を押し上げる。熱酸化プロセスの結果とし
て、柱状体８４の上側にある二酸化シリコン酸化領域９
２は不均一になる。 【００６１】不均一な酸化領域９２の断面は、エッジに
おいて厚く、中央においてとても薄くなり、その断面は
「バーズビーク」に似ていると考えられる。 【００６２】また、シリコンの酸化は、障壁層８２のエ
ッジを上方に持ち上げる。図５Ｃは、熱酸化後の製造プ
ロセスを示す。 【００６３】ステップＳ３０では、酸化領域９２を形成
するために用いられる障壁層８２が、たとえば、熱いリ
ン酸に浸漬することにより除去される。浸漬（wet di
p）は、露出された酸化領域９２の量を過度に除去する
ことなく実行され得る。 【００６４】図５Ｄを参照すると、ステップＳ３２にお
いて、トンネルゲート酸化物９４が、酸化領域９２の上
側に堆積される。トンネルゲート酸化物９４は、たとえ
ば、ＳｉＯ２、Ａｌ３Ｏ２または他のトンネル酸化物材
料とすることができる。トンネルゲート酸化物９４は、
たとえば、ＬＰＣＶＤプロセスを用いてアルミニウムの
薄い層を堆積し、その後、酸素に短時間さらして、アル
ミニウムと反応させ、Ａｌ３Ｏ２を形成することにより
堆積され得る。また、トンネルゲート酸化物９４は、酸
素を豊富に含む周囲ガスにおいて短時間熱酸化し、Ｓｉ
Ｏ２を形成することにより成長され得る。トンネルゲー
ト酸化物９４が二酸化シリコンのような、酸化領域９２
と同じ材料からなる場合には、２つの領域は二酸化シリ
コンの連続した層になるであろう。 【００６５】ステップＳ３４では、酸化領域９２および
トンネルゲート酸化物９４上でイオン注入が実行され
る。ＮＭＯＳトランジスタ制御ゲート６３のための所望
の閾値電圧Ｖｔｈを生じさせるために、イオン注入が実
行される。イオン注入は、ヒ素種を用いて実行されるこ
とが好ましい。たとえば、０．５Ｖの閾値電圧Ｖｔｈ
を、閾値電圧Ｖｔｈとして用いることができる。 【００６６】ＮＭＯＳトランジスタ６２の制御領域は、
酸化領域９２が、柱状体８４のエッジの厚い領域から柱
状体８４の中央の非常に薄い領域まで変化する領域の下
側において、Ｎ＋領域８８とＰ−コア８６との間のＰＮ
接合に最も近い柱状体８４の領域である。イオン注入
は、柱状体８４内の約０．０５μｍの深さに至る、たと
えばヒ素からなる閾値調整層を形成する。 【００６７】ステップＳ３６では、第２の導体５０がト
ンネルゲート酸化物上に堆積される。ステップＳ３８で
は、第２の導体５０がパターニングされる。第２の導体
５０は、たとえば、アルミニウム、銅または他の導体と
することができる。ポリシリコンの層を用いて、第２の
導体５０を形成することもできる。その堆積は、たとえ
ば、化学気相成長法によって実行され得る。 【００６８】第２の導体５０がパターニングされた後、
図１および図２に示されるようなメモリセル１０を含
む、図３に示されるメモリアレイ１００が完成する。 【００６９】上述の製造プロセスは、柱状体８４の側壁
内にＮ型ドープを拡散し、不均一なゲート酸化物表面構
造を成長させるために、高温処理を用いる。しかしなが
ら、低温プロセスを用いることもできる。たとえば、Ｎ
Ｐ側壁接合は、低温ショットキー接合とすることができ
る。この場合、不均一なゲート酸化物表面構造は、イオ
ンミリング、低温堆積およびＣＭＰ平坦化の組み合わせ
を用いて、構成され得る。 【００７０】図３に示されるメモリアレイ１００は、多
面メモリ構造と適合性がある。たとえば、複数のメモリ
アレイ１００を積み重ねることができる。多面メモリ構
造は、図６に示される製造ステップを実行し、その後、
仕上げられたメモリアレイ１００上に絶縁体層を形成す
ることにより形成され得る。その後、次のメモリアレイ
１００を、絶縁体層上に形成することができる。このプ
ロセスは、所望の数のメモリアレイがそのメモリ構造内
に含められるまで繰り返すことができる。 【００７１】本発明はその例示的な実施形態に関連して
説明されてきたが、当業者は、本発明の真の思想および
範囲から逸脱することなく、本発明の説明された実施形
態に対して種々の修正を行うことができるであろう。本
明細書で用いられる用語および説明は、単なる例示とし
て記載されており、限定することを意味していない。 【００７２】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．メモリセル（10）であって、Ｐ−領域（20）と、前
記Ｐ−領域（20）を包囲するＮ＋領域（22）であって、
前記Ｐ−領域（20）および前記Ｎ＋領域（22）が柱状体
（12）を形成する、Ｎ＋領域と、二値状態を格納するこ
とができる部分（17）を含み、前記柱状体（12）の一端
に配置されるゲート酸化物（14）とからなる、メモリセ
ル。 ２．前記ゲート酸化物（14）が、トンネルゲート酸化物
（15）を含む、上記１に記載のメモリセル（10）。 ３．二値状態を格納することができる前記ゲート酸化物
の部分がトンネル接合（17）であり、そのトンネル接合
（17）が前記柱状体のＰ−領域（20）に接触する、上記
２に記載のメモリセル（10）。 ４．書込み電圧に応じて、前記トンネル接合（17）にわ
たる抵抗が変化することができ、その抵抗の変化が、前
記トンネル接合（17）の前記二値状態の変化として読み
取ることができる、上記３に記載のメモリセル（10）。 ５．前記ゲート酸化物（14）が不均一な厚みを有する、
上記１に記載のメモリセル（10）。 ６．前記ゲート酸化物（14）の中央部分（17）が、二値
状態を格納することができる部分である、上記５に記載
のメモリセル（10）。 ７．前記ゲート酸化物が環状の断面を有し、その環状の
断面が、環体の外側エッジに向かって大きくなる、上記
５に記載のメモリセル（10）。 ８．前記ゲート酸化物が、ＮＭＯＳトランジスタ制御ゲ
ート（63）として機能する、上記５に記載のメモリセル
（10）。 ９．前記Ｐ−領域（20）と前記Ｎ＋領域（22）との間の
ＰＮ接合が、前記柱状体（12）を通って延びる、上記５
に記載のメモリセル（10）。 １０．前記柱状体（12）が、オフ状態のＪＦＥＴ（64）
として機能する、上記９に記載のメモリセル（10）。 【００７３】 【発明の効果】本発明によれば、基板面積を占有するこ
とがなく、かつメモリセルの読出しまたは書込みを行う
ための能力に悪影響を及ぼすことのない、メモリセルの
ための分離機構を実現することができる。
【図面の簡単な説明】
【図１】第１および第２の導体の交点に配置されたメモ
リセルの一実施形態の平面図である。 【図２】交点メモリアレイ内のメモリセルを包囲する構
造を含む、図１に示されたメモリセルの側面立面図であ
る。 【図３】図１に示されるような複数のメモリセルを含む
交点メモリアレイの斜視図である。 【図４】メモリセル上に重ね合わされた等価回路を含
む、図１に示されたメモリセルの側面立面図である。 【図５Ａ】図３に示された交点メモリアレイを形成する
方法を示す図である。 【図５Ｂ】図３に示された交点メモリアレイを形成する
方法を示す図である。 【図５Ｃ】図３に示された交点メモリアレイを形成する
方法を示す図である。 【図５Ｄ】図３に示された交点メモリアレイを形成する
方法を示す図である。 【図６】メモリアレイを形成する方法を示す流れ図であ
る。 【符号の説明】 10 メモリセル 12 柱状体 14 ゲート酸化物 17 トンネル接合 20 Ｐ−コア領域 22 Ｎ＋領域 64 ＪＦＥＴ
リセルの一実施形態の平面図である。 【図２】交点メモリアレイ内のメモリセルを包囲する構
造を含む、図１に示されたメモリセルの側面立面図であ
る。 【図３】図１に示されるような複数のメモリセルを含む
交点メモリアレイの斜視図である。 【図４】メモリセル上に重ね合わされた等価回路を含
む、図１に示されたメモリセルの側面立面図である。 【図５Ａ】図３に示された交点メモリアレイを形成する
方法を示す図である。 【図５Ｂ】図３に示された交点メモリアレイを形成する
方法を示す図である。 【図５Ｃ】図３に示された交点メモリアレイを形成する
方法を示す図である。 【図５Ｄ】図３に示された交点メモリアレイを形成する
方法を示す図である。 【図６】メモリアレイを形成する方法を示す流れ図であ
る。 【符号の説明】 10 メモリセル 12 柱状体 14 ゲート酸化物 17 トンネル接合 20 Ｐ−コア領域 22 Ｎ＋領域 64 ＪＦＥＴ
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フロントページの続き
Ｆターム(参考） 5F083 CR12 CR14 CR15 FZ10 GA01
GA09 JA02 JA33 JA36 JA37
JA58 PR40
Claims (1)
- 【特許請求の範囲】 【請求項１】 メモリセル（10）であって、 Ｐ−領域（20）と、 前記Ｐ−領域（20）を包囲するＮ＋領域（22）であっ
て、前記Ｐ−領域（20）および前記Ｎ＋領域（22）が柱
状体（12）を形成する、Ｎ＋領域と、 二値状態を格納することができる部分（17）を含み、前
記柱状体（12）の一端に配置されるゲート酸化物（14）
とからなる、メモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/912,565 US6462388B1 (en) | 2001-07-26 | 2001-07-26 | Isolation of memory cells in cross point arrays |
| US09/912565 | 2001-07-26 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003110093A true JP2003110093A (ja) | 2003-04-11 |
| JP2003110093A5 JP2003110093A5 (ja) | 2005-04-21 |
| JP4316197B2 JP4316197B2 (ja) | 2009-08-19 |
Family
ID=25432127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002212807A Expired - Fee Related JP4316197B2 (ja) | 2001-07-26 | 2002-07-22 | メモリセル及びメモリアレイ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6462388B1 (ja) |
| EP (1) | EP1280209B1 (ja) |
| JP (1) | JP4316197B2 (ja) |
| KR (1) | KR100890018B1 (ja) |
| CN (1) | CN1400664A (ja) |
| DE (1) | DE60238812D1 (ja) |
| TW (1) | TW548836B (ja) |
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- 2001-07-26 US US09/912,565 patent/US6462388B1/en not_active Expired - Lifetime
-
2002
- 2002-06-24 TW TW091113803A patent/TW548836B/zh not_active IP Right Cessation
- 2002-07-03 DE DE60238812T patent/DE60238812D1/de not_active Expired - Lifetime
- 2002-07-03 EP EP02254672A patent/EP1280209B1/en not_active Expired - Lifetime
- 2002-07-22 JP JP2002212807A patent/JP4316197B2/ja not_active Expired - Fee Related
- 2002-07-25 KR KR1020020043769A patent/KR100890018B1/ko active IP Right Grant
- 2002-07-26 CN CN02127076A patent/CN1400664A/zh active Pending
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| KR20030010522A (ko) | 2003-02-05 |
| EP1280209B1 (en) | 2011-01-05 |
| KR100890018B1 (ko) | 2009-03-25 |
| TW548836B (en) | 2003-08-21 |
| EP1280209A2 (en) | 2003-01-29 |
| JP4316197B2 (ja) | 2009-08-19 |
| US6462388B1 (en) | 2002-10-08 |
| EP1280209A3 (en) | 2004-05-12 |
| CN1400664A (zh) | 2003-03-05 |
| DE60238812D1 (de) | 2011-02-17 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040611 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A711 | Notification of change in applicant |
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| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090520 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4316197 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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| R250 | Receipt of annual fees |
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