JP2005123575A - プログラマブル消去不要メモリに対するプログラミング方法 - Google Patents
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Abstract
【効果】 単一セル中に多重ビットのプログラミングが可能となるとともに、多重ビットのプログラミングと時間的な多重プログラムとの双方を達成することができる。
【選択図】 図1
Description
前記基板上において、第1の方向に平行に延在した、複数の第1の導電線を形成する工程と、
前記第1の方向とアレイを構成するようにして直交する第2の方向に延在した、複数の第2の導電線を前記複数の第1の導電線上に形成する工程と、
前記複数の第1の導電線及び前記複数の第2の導電線の、前記アレイの交差部において、応力に応じて特性が進行的に変化することによって特徴づけられる、内部電極層を形成し、前記交差部においてメモリセルを形成する工程と、
前記応力を負荷し、前記メモリセルにおける特性を検知するための回路を提供する工程とを具える。
前記基板内にドーパントを注入し、第1の導電型を有する導電拡散領域を形成する工程と、
前記導電拡散領域上に、15Åの厚さを有する酸化シリコン層を形成する工程と、
前記酸化シリコン層上に、第2の導電型を有するドープ多結晶シリコン層を形成する工程と、
を具えることを特徴とする工程に従って形成することができる。
第1のパルス高さ及び第1のパルス幅を有する前記メモリセルに対して第1のプログラムパルスを印加する工程と、
前記メモリセルが、前記第1のプログラムパルスによってプログラムされたか否かを決定する工程と、
前記メモリセルに対して再プログラムパルスを印加する工程と、
前記メモリセルに対して他の再プログラムパルスを反復的に印加し、前記メモリセルがプログラムされるまで、あるいは最大数の再プログラムパルスが印加されるまで、前記メモリセルがプログラムされたか否かを決定する工程とを具え、
前記再プログラムパルスは、少なくとも一つの再プログラムパルスにおいて、そのパルス幅又はパルス高さが、他の再プログラムパルスのパルス幅又はパルス高さと異なるようなパターンで変化する、パルス幅及びパルス高さを有する。
(1)選択されたレベルが実行されたか否かを決定し、このレベルが実行されていない場合に、各サイクルにおいて等しいパルス電圧及びパルス長さを有するパルスを負荷する確認工程、
(2)選択されたレベルが実行されたか否かを決定し、このレベルが実行されていない場合に、連続した各サイクルにおいて、等しいパルス長さを有し、パルス電圧が徐々に増大したパルスを負荷する確認工程、
(3)選択されたレベルが実行されたか否かを決定し、このレベルが実行されていない場合に、連続した各サイクルにおいて、等しいパルス電圧を有し、パルス長さが徐々に増大したパルスを負荷する確認工程、
(4)選択されたレベルが実行されたか否かを決定し、このレベルが実行されていない場合に、連続した各サイクルの少なくとも1サイクル以上において、パルス幅及びパルス高さの少なくとも一方が異なるパルスを負荷する確認工程、
を含む。
Claims (47)
- 第1の電極、第2の電極、及び内部電極層を具えるメモリセルのプログラミング方法であって、
前記内部電極層に対して応力を負荷し、前記内部電極層内に進行的な特性変化を誘起する工程を具えることを特徴とする、プログラミング方法。 - 前記内部電極層は誘電体を具え、前記特性は抵抗であることを特徴とする、請求項1に記載のプログラミング方法。
- 前記内部電極層は極薄層を具えることを特徴とする、請求項1に記載のプログラミング方法。
- 前記内部電極層は20Å以下の厚さを有する二酸化シリコンを具えることを特徴とする、請求項1に記載のプログラミング方法。
- 前記内部電極層は20Å以下の厚さを有する酸窒化シリコンを具えることを特徴とする、請求項1に記載のプログラミング方法。
- 前記内部電極層はAl2O3, YTa2O5, HfO2, Y2O3, CeO2, TiO2, HfSixOy, HfSiON, HfAlOx, TaOxNy, ZrO2, ZrSixOy, La2O3, ZrO2から選ばれる少なくとも一つを具えることを特徴とする、請求項1に記載のプログラミング方法。
- 前記応力を負荷して進行的な特性変化を生ぜしめた後、前記特性を示す信号を生成し、前記信号を参照信号と比較して所望のデータのプログラミングを確認する工程を具えることを特徴とする、請求項1に記載のプログラミング方法。
- 前記応力を負荷して進行的な特性変化を生ぜしめた後、前記特性を示す信号を生成し、前記信号を参照信号と比較して所望のデータのプログラミングを確認する工程と、
プログラミングが失敗である場合に、再度応力を負荷して前記特性の進行的な変化を生ぜしめる工程と、
を具えることを特徴とする、請求項1に記載のプログラミング方法。 - 前記メモリセルはメモリアレイの要素を具えるとともに、前記特性の複数のレベルが前記メモリアレイに負荷されるプログラミングサイクルと関連づけられ、
前記メモリアレイに負荷されたプログラミングサイクル数の記録を保持する工程と、
前記応力を負荷して進行的な特性変化を生ぜしめた後、前記特性を示す信号を生成し、前記信号を参照信号と比較して所望のデータのプログラミングを確認する工程と、
を具えることを特徴とする、請求項1に記載のプログラミング方法。 - 前記メモリセルはメモリアレイの要素を具えるとともに、前記特性の複数のレベルが前記メモリアレイに負荷されるプログラミングサイクルと関連づけられ、
前記メモリアレイに負荷されたプログラミングサイクル数の記録を保持する工程と、
第1のプログラミング及び第2のプログラミングに相当する2つの参照信号源を設ける工程と、
前記応力を負荷して進行的な特性変化を生ぜしめた後、前記特性を示す信号を生成し、前記信号を前記2つの参照信号から選択されるプログラミングサイクルに相当する参照信号と比較して所望のデータのプログラミングを確認する工程と、
を具えることを特徴とする、請求項1に記載のプログラミング方法。 - 前記メモリセルはメモリアレイの要素を具えるとともに、前記特性の複数のレベルが前記メモリアレイに負荷されるプログラミングサイクルと関連づけられ、
前記メモリアレイに負荷されたプログラミングサイクル数の記録を保持する工程と、
第1のプログラミング、第2のプログラミング及び第3のプログラミングに相当する3つの参照信号源を設ける工程と、
前記応力を負荷して進行的な特性変化を生ぜしめた後、前記特性を示す信号を生成し、前記信号を前記3つの参照信号から選択されるプログラミングサイクルに相当する参照信号と比較して所望のデータのプログラミングを確認する工程と、
を具えることを特徴とする、請求項1に記載のプログラミング方法。 - 前記メモリセルはメモリアレイの要素を具えるとともに、前記特性の複数のレベルが前記メモリアレイに負荷されるプログラミングサイクルと関連づけられ、
前記メモリアレイに負荷されたプログラミングサイクル数の記録を保持する工程と、
プログラミングサイクル数に相当する複数の参照信号の信号源を設ける工程と、
前記応力を負荷して進行的な特性変化を生ぜしめた後、前記特性を示す信号を生成し、前記信号を前記複数の参照信号から選択されるプログラミングサイクルに相当する参照信号と比較して所望のデータのプログラミングを確認する工程と、
を具えることを特徴とする、請求項1に記載のプログラミング方法。 - 前記特性の複数のレベルが前記メモリセル中の多重ビットデータの値と関連づけられ、
n番目のセル中にプログラムすべき多重ビットデータ値を提供する工程と、
前記データ値に相当する参照信号を生成する工程と、
前記応力を負荷して進行的な特性変化を生ぜしめた後、前記特性を示す信号を生成し、前記信号を前記参照信号と比較して前記データ値のプログラミングを確認する工程と、
を具えることを特徴とする、請求項1に記載のプログラミング方法。 - 前記特性の複数のレベルが前記メモリセル中の多重ビットデータの値と関連づけられ、
前記メモリセル中にプログラムすべき多重ビットデータの値を提供する工程と、
前記多重ビットのそれぞれのデータ値に相当する複数の参照信号の信号源を設ける工程と、
前記応力を負荷して進行的な特性変化を生ぜしめた後、前記特性を示す信号を生成し、前記信号を前記複数の参照信号から選択され、前記データ値に相当する参照信号と比較して前記データ値のプログラミングを確認する工程と、
を具えることを特徴とする、請求項1に記載のプログラミング方法。 - 前記特性の複数のレベルが前記メモリセル中の多重ビットデータの値と関連づけられ、
前記メモリセル中にプログラムすべき多重ビットデータの値を提供する工程と、
2ビットのそれぞれのデータ値に相当する3つの参照信号の信号源を設ける工程と、
前記応力を負荷して進行的な特性変化を生ぜしめた後、前記特性を示す信号を生成し、前記信号を前記3つの参照信号から選択され、前記データ値に相当する参照信号と比較して前記データ値のプログラミングを確認する工程と、
を具えることを特徴とする、請求項1に記載のプログラミング方法。 - 前記特性の複数のレベルが前記メモリセル中の多重ビットデータの値と関連づけられ、
前記メモリセル中にプログラムすべき多重ビットデータの値を提供する工程と、
3ビットのそれぞれのデータ値に相当する7つの参照信号の信号源を設ける工程と、
前記応力を負荷して進行的な特性変化を生ぜしめた後、前記特性を示す信号を生成し、前記信号を前記7つの参照信号から選択され、前記データ値に相当する参照信号と比較して前記データ値のプログラミングを確認する工程と、
を具えることを特徴とする、請求項1に記載のプログラミング方法。 - 前記応力を負荷した後、前記特性が第1の参照レベルを超え、第1の記憶値を指示しているか否かを検知し、再度応力を負荷して特性の追加の進行的変化を生ぜしめ、前記記憶値を変化させ、前記特性が第2の参照レベルを超え、変化した記憶値を指示しているか否かを検知することを特徴とする、請求項1に記載のプログラミング方法。
- 前記応力を負荷する工程は、
第1のパルス高さ及び第1のパルス幅を有する第1のプログラムパルスを前記セルに負荷する工程と、
前記セルが前記第1のプログラムパルスによってプログラムされたか否かを決定する工程と、
前記セルに対してプログラムリトライパルスを負荷する工程と、
前記セルが前記プログラムリトライパルスによってプログラムされたか否かを決定する工程と、
前記セルに対して反復的に他のプログラムリトライパルスを負荷し、前記セルがプログラムされるか、又は最大限の繰り返し負荷が行われるまで前記セルがプログラムされたか否かを決定する工程とを具え、
前記プログラムリトライパルスは、それらの少なくとも一つが異なるパルス幅又は異なるパルス高さを有するようなパターンに従って変化したパルス幅及びパルス高さを有することを特徴とする、請求項1に記載のプログラミング方法。 - メモリアレイ中の選択されたメモリセルに対して応力を負荷し、前記選択されたメモリセル中の特性値を設定する工程と、
前記メモリアレイに負荷されたプログラムサイクル数の記録を保持する工程と、
前記プログラムサイクル数に相当する参照信号を生成する工程とを具え、
前記参照信号はプログラムサイクルの進行に伴って連続的に変化し、前記応力負荷の後、選択されたメモリセル中にプログラムされた前記特性の値を指示する信号を生成し、前記信号を前記選択されたメモリセル中に記憶されたデータを検知するための参照信号と比較することを特徴とする、メモリアレイへの多重プログラミング方法。 - 前記参照信号を生成する工程は、第1のプログラムサイクル及び第2のプログラムサイクルに相当する2つの参照信号の信号源を設ける工程と、
前記第1のプログラムサイクルに対して前記2つの参照信号の一方を選択する工程と、
前記第2のプルグラムサイクルに対して前記2つの参照信号の他方を選択する工程と、
を具えることを特徴とする、請求項19に記載の多重プログラミング方法。 - 前記参照信号を生成する工程は、第1のプログラムサイクル及び第2のプログラムサイクルに相当し、選択されたメモリセル中に記憶された多重データそれぞれの値に対応して、それぞれ複数の参照信号を具える第1群の参照信号及び第2群の参照信号の信号源を設ける工程と、
前記第1のプログラムサイクルに対する前記第1群の参照信号から参照信号を選択し、前記第2のプログラムサイクルに対する前記第2群の参照信号から参照信号を選択する工程と、
を具えることを特徴とする、請求項19に記載の多重プログラミング方法。 - 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は前記応力に応じた進行的な特性変化によって特徴付けられた特性を有することを特徴とする、請求項19に記載の多重プログラミング方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は極薄膜を具えることを特徴とする、請求項19に記載の多重プログラミング方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は厚さ20Å以下の二酸化シリコン層を具えることを特徴とする、請求項19に記載の多重プログラミング方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は厚さ20Å以下の酸窒化シリコン層を具えることを特徴とする、請求項19に記載の多重プログラミング方法。
- メモリアレイ中に記憶されたデータのリセット方法であって、前記アレイ中のメモリセルの特性を、データ値を示すための参照レベル以上又は以下に設定することによって、前記メモリアレイ中のデータをリセットし、前記参照レベルを変化させる工程を具えることを特徴とする、データリセット方法。
- 前記参照レベルを変化させる工程は、前記アレイ中の前記メモリセルにおける前記特性を変化させることなく、前記アレイ中に記憶されたデータをリセットすることを特徴とする、請求項26に記載のデータリセット方法。
- 前記参照レベルを変化させる工程は、前記アレイ中の前記メモリセルの特性のレベルを検知するために使用する参照レベルを変化させる工程を具えることを特徴とする、請求項26に記載のデータリセット方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具えるとともに、前記特性は抵抗値を具え、前記参照レベルを変化させる工程は、前記アレイ中の前記メモリセルにおける抵抗レベルを検知するための使用する参照電流を変化させる工程を具えることを特徴とする、請求項26に記載のデータリセット方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は前記応力に応じた進行的な特性変化によって特徴付けられた特性を有することを特徴とする、請求項26に記載のデータリセット方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は極薄膜を具えることを特徴とする、請求項26に記載のデータリセット方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は厚さ20Å以下の二酸化シリコン層を具えることを特徴とする、請求項26に記載のデータリセット方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は厚さ20Å以下の酸窒化シリコン層を具えることを特徴とする、請求項26に記載のデータリセット方法。
- メモリアレイ中のメモリセルの特性を前記メモリセル中のデータ値を示す第1の参照レベル以上又は以下に設定する工程と、
前記参照レベルを第2の参照レベルに変化させることによって、前記アレイをリセットする工程と、
前記アレイ中の前記メモリセルの前記特性を前記メモリセル中の前記データ値を示す前記第2の参照レベル以上又は以下に設定する工程と、
を具えることを特徴とする、メモリアレイ中へのデータの多重プログラミング方法。 - 前記参照レベルを変化させる工程は、前記アレイ中の前記メモリセルにおける前記特性レベルを検知するために用いる参照レベルを変化させる工程を具えることを特徴とする、請求項34に記載の多重プログラミング方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は前記応力に応じた進行的な特性変化によって特徴付けられた特性を有することを特徴とする、請求項34に記載の多重プログラミング方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具えるとともに、前記特性は抵抗値を具え、前記参照レベルを変化させる工程は、前記アレイ中の前記メモリセルにおける抵抗レベルを検知するために使用する参照電流を変化させる工程を具えることを特徴とする、請求項34に記載の多重プログラミング方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は極薄膜を具えることを特徴とする、請求項34に記載の多重プログラミング方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は厚さ20Å以下の二酸化シリコン層を具えることを特徴とする、請求項34に記載の多重プログラミング方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は厚さ20Å以下の酸窒化シリコン層を具えることを特徴とする、請求項34に記載の多重プログラミング方法。
- メモリアレイ中のメモリセルの特性を前記メモリセル中の多重ビットデータ値を示す第1群の参照レベル以上又は以下に設定する工程と、
前記第1群の参照レベルを第2群の参照レベルに変化させることによって、前記アレイをリセットする工程と、
前記アレイの前記メモリセルの前記特性を前記メモリセル中の前記多重ビットデータ値を示す前記第2群の参照レベル以上又は以下に設定する工程と、
を具えることを特徴とする、メモリアレイ中のメモリセルへの多重ビットデータの多重プログラミング方法。 - 前記第1群の参照レベルを前記第2群の参照レベルに変化させる工程は、前記アレイ中の前記メモリセルにおける前記特性レベルを検知するために用いる参照レベルを変化させる工程を具えることを特徴とする、請求項41に記載の多重プログラミング方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具えるとともに、前記特性は抵抗値を具え、前記第1群の参照レベルを前記第2群の参照レベルに変化させる工程は、前記アレイ中の前記メモリセルにおける抵抗レベルを検知するために使用する参照電流を変化させる工程を具えることを特徴とする、請求項41に記載の多重プログラミング方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は前記応力に応じた進行的な特性変化によって特徴付けられることを特徴とする、請求項41に記載の多重プログラミング方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は極薄膜を具えることを特徴とする、請求項41に記載の多重プログラミング方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は厚さ20Å以下の二酸化シリコン層を具えることを特徴とする、請求項41に記載の多重プログラミング方法。
- 前記メモリアレイはメモリセルのアレイを具え、前記メモリセルはそれぞれ第1の電極、第2の電極、及び内部電極層を具え、前記内部電極層は厚さ20Å以下の酸窒化シリコン層を具えることを特徴とする、請求項41に記載の多重プログラミング方法。
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