JP2007526632A - 浮遊ゲート間のクロスカップリングを制限するシールド板 - Google Patents

浮遊ゲート間のクロスカップリングを制限するシールド板 Download PDF

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Abstract

不揮発性記憶素子のセットを含むメモリシステムが開示されている。前記不揮発性記憶素子の各々は基板内のチャネルの両側のソース／ドレイン領域と、チャネルの上方の浮遊ゲートスタックとを含む。またメモリシステムは、隣接する浮遊ゲートスタック間に位置するとともにソース／ドレイン領域に電気的に接続されて隣接する浮遊ゲート間のカップリングを低減するシールド板のセットも含む。シールド板は不活性領域上に成長せずに、メモリの活性領域上に選択的に成長する。一実施形態では、シールド板はソース／ドレイン領域上に位置するエピタキシャル成長のシリコンである。
【選択図】図２

Description

本発明は不揮発性メモリデバイスに関する。
半導体メモリデバイスが様々な電子デバイスに使用されることが、一般的になってきている。例えば不揮発性半導体メモリは携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイスおよび他のデバイスに用いられている。電気的に消去可能でプログラム可能なＲＯＭ（ＥＥＰＲＯＭ）およびフラッシュメモリは、最も一般的な不揮発性半導体メモリの一つである。
典型的なＥＥＰＲＯＭおよびフラッシュメモリは、半導体基板内のチャネル上方に設けられた浮遊ゲートを有するメモリセルを用いている。浮遊ゲートは誘電性領域によってチャネル領域から離間している。例えば、チャネル領域は、ソース領域とドレイン領域との間のｐウェル内に位置する。制御ゲートは、浮遊ゲートの上方に、なおかつ浮遊デートから離間して設けられている。メモリセルの閾値電圧は、浮遊ゲート上に保持される電荷量によって制御される。すなわち浮遊ゲート上の電荷のレベルが、メモリセルがオンされてそのソースとドレインとの間の導通を可能にする前に制御ゲートに印加しなければならない最低電圧量を決定する。
いくつかのＥＥＰＲＯＭおよびフラッシュメモリデバイスは、２つの範囲の電荷を蓄積するために用いられる浮遊ゲートを有する。このため、メモリセルは２つの状態間でプログラム／消去される（例えば２値メモリセル）。マルチビットまたはマルチステートのフラッシュメモリは、デバイス内における、複数の相違する閾値電圧範囲を識別することによって実施される。それぞれの相違する閾値電圧範囲は、データビットの対のために予め設定された値に対応する。マルチステートのセルで適正なデータの蓄積を達成するためには、メモリセルのレベルを、明確に、読み出し、プログラムして消去することができるように、閾値電圧レベルの多数の範囲を十分なマージンをもって互いに分離しなければならない。
典型的な従来技術またはフラッシュメモリデバイスをプログラムする場合、プログラム電圧を制御ゲートに印加するとともにビット線を接地する。チャネルからの電子が浮遊ゲートに注入される。電子が浮遊ゲートに蓄積すると、浮遊ゲートは負に帯電するとともに制御ゲートから見てメモリセルの閾値電圧が上昇する。
通例制御ゲートに印加されたプログラム電圧Ｖｐｇｍは、一連のパルスとして印加される。パルスの大きさは、各連続パルスが予め設定されたサイズ（例えば０．２ｖ）ずつ増加する。パルスの間の期間において、ベリファイ動作が行われる。すなわち平行してプログラムされているメモリセルグループの、各メモリセルのプログラミングレベルを各プログラミングパルス間に読み出してそのレベルが、プログラムされている各個々のメモリセルの目標確認レベル以上か否かを判定する。十分にプログラムされたと確認されたメモリセルは、例えばビット線電圧を０からＶｄｄに上昇させ、それらのメモリセルのプログラミング工程を停止することによりロックされる。
典型的な従来技術のメモリセルはｐウェルを消去電圧（例えば２０ボルト）に上昇させるとともに制御ゲートを接地することにより消去される。ソースとドレインとは浮遊している。電子が浮遊ゲートからｐウェル領域に移動して閾値電圧が低下する。
フラッシュメモリシステムの一例としては、多数の浮遊ゲートトランジスタを２つの選択ゲート間に直列に配置することを含むＮＡＮＤ構造を用いる。直列のトランジスタおよび選択ゲートはＮＡＮＤストリングと称される。ＮＡＮＤ構造を用いたフラッシュメモリシステムの典型的なアーキテクチャは、数個のＮＡＮＤストリングを含む。例えば、図１は、多くのＮＡＮＤストリングを有するメモリアレイのうち、３つのＮＡＮＤストリング２０２、２０４および２０６を示す。図１のＮＡＮＤストリングの各々は２つの選択トランジスタと４つのメモリセルとを含む。例えばＮＡＮＤストリング２０２は選択トランジスタ２２０および２３０、ならびにメモリセル２２２、２２４、２２６および２２８を含む。ＮＡＮＤストリング２０４は選択トランジスタ２４０および２５０、ならびにメモリセル２４２、２４４、２４６および２４８を含む。各ＮＡＮＤストリングはその選択トランジスタによってソース線（例えば選択トランジスタ２３０および選択トランジスタ２５０）に接続されている。選択線ＳＧＳを用いてソース側選択ゲートを制御する。多くのＮＡＮＤストリングが、選択線ＳＧＤにより制御される選択トランジスタ２２０、２４０等により、それぞれのビット線に接続されている。他の実施形態では選択線は共通でなければならいことはない。ワード線ＷＬ３はメモリセル２２２およびメモリセル２４２用の制御ゲートに接続されている。ワード線ＷＬ２はメモリセル２２４、メモリセル２４４およびメモリセル２５２用の制御ゲートに接続されている。ワード線ＷＬ１はメモリセル２２６およびメモリセル２４６用の制御ゲートに接続されている。ワード線ＷＬ０はメモリセル２２８およびメモリセル２４８用の制御ゲートに接続されている。図からわかるように各ビット線およびそれぞれのＮＡＮＤストリングは、メモリセルのアレイの列を備える。ワード線（ＷＬ３、ＷＬ２、ＷＬ１およびＷＬ０）はアレイの行を備える。
ＮＡＮＤタイプフラッシュメモリおよびその動作の関連例は以下の米国特許／特許出願明細書に提供されており、それらの全体を本明細書に引用して援用する。米国特許第５，５７０，３１５号明細書、同第５，７７４，３９７号明細書、同第６，０４６，９３５号明細書、同第６，４５６，５２８号明細書、米国特許出願第０９／８９３，２７７号明細書（公開第ＵＳ２００３／０００２３４８）。他のタイプのフラッシュデバイスも本発明と共に用いることができる。例えば以下の特許はＮＯＲタイプフラッシュメモリを記載しておりそれらの全体を本明細書に引用して援用する。米国特許第５，０９５，３４４号明細書、同第５，１７２，３３８号明細書、同第５，８９０，１９２号明細書、および同第６，１５１，２４８号明細書。フラッシュメモリタイプの他の例は米国特許第６，１５１，２４８号明細書に見られその全体を本明細書に引用して援用する。
不揮発性メモリの１つの難題は浮遊ゲートと浮遊ゲートとのカップリングから生じる。読み出されるメモリセルの浮遊ゲートに隣接する浮遊ゲートからの電界が、読み出されるメモリセルの見かけの閾値電圧に影響することが分かっている。難題は、第１のメモリセルがプログラムおよびベリファイされた後、隣接するメモリセルもまたプログラムまたは消去できることであり、隣接するメモリセルが第１のメモリセルに対して有する効果を変化させる。第１のメモリセルがその後読み出されるとき、その見かけの閾値電圧が当初プログラムされたときとは異なる場合がある。
例えば図１を検討されたい。メモリセル２４４がプログラムされたとする。続いてメモリセル２４２がプログラムされてその閾値電圧が変化する。メモリセル２４２がプログラムされた後にメモリセル２４４が読み出された場合には、メモリセル２４２の浮遊ゲート上に蓄積された電荷からの電界により、メモリセル２４４の閾値電圧が、メモリセル２４２がプログラムされる前とは異なるように見える。この影響は、近接するワード線上の隣接する浮遊ゲート間のカップリングによる。
浮遊ゲートと浮遊ゲート間のカップリングは、近接するビット線上で隣接する浮遊ゲート間にも存在する場合がある。例えばメモリセル２４４がプログラムされたと仮定する。続いてメモリセル２５２がプログラムされてその閾値電圧が変化する。メモリセル２５２がプログラムされた後にメモリセル２４４が読み出された場合には、メモリセル２５２の浮遊ゲート上に蓄積された電荷からの電界により、メモリセル２４４の閾値電圧が、メモリセル２５２がプログラムされる前とは異なるように見える。
概説すると本発明は浮遊ゲートスタックのセットと、浮遊ゲートに隣接するソース／ドレイン領域と、浮遊ゲートスタックの少なくとも一部の間に位置するとともにソース／ドレイン領域に電気的に接続されたシールドとを含む不揮発性メモリシステムに関する。シールドは近接するワード線上の隣接する浮遊ゲート間での、浮遊ゲートと浮遊ゲートのカップリングを低減する。近接するワード線上の隣接する浮遊ゲート間での、浮遊ゲートと浮遊ゲートのカップリングは、近接するビット線上の隣接する浮遊ゲート間での、浮遊ゲートと浮遊ゲートのカップリングよりも深刻であることが分かっている。
本発明の他の実施形態は、不揮発性記憶装置とシールドのセットを含む。不揮発性記憶装置は基板内のチャネルの両側のソースとドレインと、チャネルに隣接して位置する第１の誘電層と、第１の誘電体に隣接して位置する浮遊ゲートとを含む。シールドはエピタキシャル層である。例えばシールドはエピタキシャル成長のシリコンでもよい。これらのエピタキシャル層は隣接する浮遊ゲートスタック間に位置し、浮遊ゲートと浮遊ゲートのカップリングを低減する。一例としては、シールドの各々が、２つの隣接する浮遊ゲートスタックのみの間のアレイの活性領域内に位置する。
本発明のこれらおよび他の目的と利点とは、本発明の好適な実施形態が、図面と共に記載された以下の説明から、より明確に明らかになろう。
図２は、フラッシュメモリセルの一実施形態の二次元ブロック図である。フラッシュメモリセルについて説明するが、本発明による他のタイプの不揮発性メモリを用いることもできる。図２のメモリセルは、Ｐ基板と、ＮウェルとＰウェルとを備えるトリプルウェル（図示せず）を含む。Ｐウェル内にはソース／ドレインとして機能するＮ＋領域３０４がある。Ｎ＋拡散領域３０４がソース領域として分類されるかドレイン領域として分類されるかはある程度任意であるため、ソース／ドレイン領域３０４をソース領域、ドレイン領域またはその両方として考えることができる。ＮＡＮＤストリングではソース／ドレイン領域３０４は１メモリセルに対してソースとして働く一方で、隣接のメモリセルに対してドレインとして機能する。例えば、参照番号３０１により示されるソース／ドレイン領域は、浮遊ゲートスタック３００Ａに対してドレインであるとともに浮遊ゲートスタック３００Ｂに対してソースである。
ソース／ドレイン領域３０４間にはチャネル３０６がある。チャネル３０６の上方には第１の誘電エリア３１０がある。一実施形態において誘電層３１０はＳｉＯ２で形成される。他の誘電材料を用いることもできる。誘電層３１０の上方には浮遊ゲート３１２がある。浮遊ゲートは、読み出しまたはバイパス動作と関連する低電圧動作条件下では、誘電層３１０によってチャネル３０６から電気的に絶縁／分離されている。浮遊ゲート３１２は、通例ｎ型ドーパントがドープされたポリシリコンで作製されるが、金属などの他の導電材料を用いることもできる。浮遊ゲート３１２の上方には第２の誘電層３１４がある。誘電層３１４の上方には、３層すなわちポリシリコン層３１６と、ケイ化タングステン（ＷＳｉ）層３１８と窒化シリコン（ＳｉＮ）層３２０とを含む制御ゲートがある。ＷＳｉ層３１８は低抵抗層である。ＳｉＮ層３２０は絶縁体である。浮遊ゲートおよび制御ゲートをポリシリコン、タングステン、チタンもしくは他の金属または半導体の１つまたは複数の層で構成することもできる。
誘電層３１０、浮遊ゲート３１２、誘電層３１４および制御ゲート層３１６〜３２０は、浮遊ゲートスタックを構成している。メモリセルのアレイは、多数のこのような浮遊ゲートスタックを有することになる。他の実施形態では、浮遊ゲートスタックは図２に示したものより多いまたは少ない構成要素を有していてもよいが、浮遊ゲートスタックは他の構成要素に加えて浮遊ゲートを含むためそのように呼ばれる。
図２のメモリセルは浮遊ゲートスタックの両側に沿って酸化物スペーサ３２４も含む。ある実施形態では酸化物スペーサ３２４は、窒化シリコン（ＳｉＮ）層３２０の上部において誘電体３１０におけるより細くなるように先細になっている。酸化物スペーサ３２４の隣りに窒化シリコン（ＳｉＮ）スペーサ３２２がある。浮遊ゲートスタックに対してＳｉＮスペーサ３２２は酸化物スペーサ３２４の外側で浮遊ゲートスタックの両側に沿っている。代替的実施形態としては、浮遊ゲートスタックは台形である。
隣接した浮遊ゲートスタックのＳｉＮスペーサ３２２間にはエピタキシャル層３２６がある。エピタキシャル層はエピタキシャル層が成長する基板と同じ結晶配向を有する半導体層である。一実施形態では、エピタキシャル層３２６は、ソース／ドレイン領域３０４の上に位置するとともに領域３０４に電気的に接続している、エピタキシャル成長をさせたシリコンである。エピタキシャル層３２６はスタックとエピタキシャル層との間に若干量の重複があるとしても浮遊ゲートスタック間に位置すると考えられる。
エピタキシャル層３２６は、浮遊ゲートから電界を終端させるシールド板として働くことによりビット線上の隣接した浮遊ゲート間の静電結合を低減し、それにより隣接した浮遊ゲートを電界の影響から遮断する。例えばソース／ドレイン領域３０１の上方のエピタキシャル層は、浮遊ゲートスタック３００Ｂの浮遊ゲートを、浮遊ゲートスタック３００Ａの浮遊ゲートの電界（例えば静電結合）から遮断するように働く。電界線はエピタキシャル層３２６で終端する。エピタキシャル層３２６は導電体でありソース／ドレイン領域３０４に電気的に接続しているが、ソース／ドレイン領域３０４は、制御電位（依存状態ではなく）にあるため、見かけの閾値電圧への影響は一定である。一実施形態では、エピタキシャル層３２６は、ソース／ドレイン領域３０４への接続以外に、いかなる電気的な接続をも有しない。
またエピタキシャル成長シリコン層を用い、隆起しているソース／ドレイン構造を作製することにより、デバイスの有効チャネル長を増大するとともに、短チャネル効果を生じることなく高ドープ接合を可能にすることができる。
一実施形態において、エピタキシャル層は、ソース／ドレイン領域の接合深さがより小さくなるように、ソース／ドレイン領域のようにドープすることができる。そのため、より大きな有効チャネル長と、より良好な短チャネル効果を備えている。
上記の手法の効果の一面は、基板容量に対する浮遊ゲートの増加である。これが浮遊ゲート容量全体を増加するため、制御ゲート対浮遊ゲート結合係数が減少する。効果の他の面はエピタキシャル層がワード線とチャネルとの間のカップリングの増加を起こすことであり、これは非選択メモリセルのプログラミングを阻止するための電圧上昇目的に有益である。
図３はフラッシュメモリセルの第２の実施形態の二次元ブロック図である。図３のフラッシュメモリセルは、図２のエピタキシャル層３２６がより矩形の形状である一方で、図３のエピタキシャル層３２６’が台形の形状であることを除き、図２のフラッシュメモリセルと同様である。他の形状も用いることができる。なおまた図３のＳｉＮスペーサ３２２’はエピタキシャル層３２６’の形状の変化に適応するように変化している。
図４はＮＡＮＤフラッシュメモリセルのアレイの一部の平面図である。このアレイはビット線３５０とワード線３５２とを含む。図４はビット線３５０の上方であってワード線３５２間のエピタキシャル領域３２６を示す。エピタキシャル領域３２６の各々は２つの隣接浮遊ゲートスタック間のアレイの活性領域に位置する。なお図４はフラッシュメモリセルの他の細部のすべてを示してはいない。
図５は図２のメモリセルを製造する工程の一部の一実施形態を説明するフローチャートである。このフローチャートは、注入ステップ、スタック間のエッチング量のギャップ充填、またはコンタクト、金属部、ビア(vias)およびパッシベーションの形成、ならび当該技術分野で公知の製造工程である他の部分については、殆ど含まない。本発明によるメモリを製造するには多数の方法があるため、本発明者らは、図５により説明する以外の様々な方法を用いることができることを是認している。フラッシュメモリチップはコアメモリと周辺回路とを含むが、図５の工程ステップは、単にコアメモリアレイの製造のための１つの可能な工程レシピを一般的に説明しようとするものである。周辺トランジスタの作製を目的とする、当業者に周知の多数のフォリソグラフィ、エッチング、注入、拡散および酸化ステップは省略されている。
図５のステップ４０２はＰウェルの上部上にトンネル酸化物を成長させることを含む。トンネル酸化物は誘電層３１０に相当する。ステップ４０４ではポリシリコン浮遊ゲートがＣＶＤ、ＰＶＤ、ＡＬＤまたは他の適当な方法を用いて誘電層３１０の上に蒸着される。ステップ４０６ではＳｉＮ層が蒸着される。ステップ４０２〜４０６の結果が図６Ａに示されており、誘電層３１０、ポリシリコン層３１２およびＳｉＮ層４５０を示す。
図５のステップ４０８は、例えばＳｉＯ２またはＳｉ３Ｎ４を蒸着するために、ＣＶＤを用いて活性領域上に（例えばＮＡＮＤストリングに沿って）ハードマスクを蒸着することを含む。フォトリソグラフィを用いてＮＡＮＤストリングになるものの上にフォトレジスト片を形成する。ステップ４１０は窒化物層、ポリシリコン層および酸化物層ならびにシリコン基板の一部をエッチングして活性領域を規定することを含む。異方性プラズマエッチングを用いてハードマスクをエッチングする（すなわち、直面する平面層それぞれに対し、物理的エッチングと化学的エッチングとの間の適正なバランスを有する反応性イオンエッチング）。ハードマスク層をエッチングして除去した後、フォトレジストを剥離除去してハードマスク層を下層のエッチング用のマスクとして用いることができる。その後、工程は、浮遊ゲート材料、酸化物材料、および基板に、およそ０．２ミクロンのエッチングを施し、ＮＡＮＤストリング間に、トレンチの底部がＰウェルの上部内にあるシャロー・トレンチ・アイソレーション（ＳＴＩ）領域を形成することを含む。
ステップ４１２ではＣＶＤ、急速ＡＬＤまたは他の方法を用い、トレンチをＳｉＯ２（または他の適当な材料）でハードマスクの上部まで充填する。ステップ４１４では化学機械研磨（ＣＭＰ）または他の適当な工程を用いてＳｉＮに達するまで材料を研磨する。
図６Ｂはステップ４１４の後の図４の切断部Ａに沿ったメモリアレイの断面を示す。より具体的には、図６ＢはＳｉＯ２で充填されたトレンチ４５２ならびに上記のようにエッチングされてＮＡＮＤストリングに沿って帯状部分を形成するポリシリコン浮遊ゲート層３１２およびＳｉＮ層を示す。
ステップ４１６ではＳｉＮ層を剥離除去する。ステップ４１８では共重合誘電体（例えば誘電体３１４）を成長または蒸着させる。例えば、酸化物・窒化物・酸化物（ＯＮＯ）共重合誘電体を用いる。ステップ４２０では制御ゲート（ワード線）を蒸着する。ステップ４２０は、ポリシリコン層３１６、ケイ化タングステン（ＷＳｉ）層３１８および窒化シリコン（ＳｉＮ）層３２０の蒸着を含む。図６Ｃはステップ４２０後の図４の切断部Ａに沿ったメモリアレイの断面図を示す。
ステップ４２２では、フォトリソグラフィを用い、ＮＡＮＤチェーンに垂直な帯状のパターンを作製し、互いに絶縁されたワード線を形成する。ステップ４２４ではプラズマエッチング、イオンミリング、単なる物理的エッチングであるイオンエッチング、または他の適当な工程を用いてエッチングを行い、様々な層をエッチングするとともに個々のワード線を形成する。一実施形態において、窒化シリコン（ＳｉＮ）層３２０、ケイ化タングステン（ＷＳｉ）層３１８、ポリシリコン層３１６、ＯＮＯ層３１４およびポリシリコン層３１２までエッチングを行う。他の実施形態では、工程は、基板まですべてエッチングをするる。図６Ｄはステップ４２４後の図４の切断部Ｂに沿ったメモリアレイの断面を示す。
ステップ４２６ではサイドウォール酸化、サイドウォール酸化物蒸着、またはその２つの組み合わせを行う。サイドウォール酸化の場合、デバイスを高温で且つ僅かなパーセントの酸素ガスの雰囲気を有する炉内に配置するため、露出表面が酸化して保護層を形成する。サイドウォール酸化を用いて浮遊ゲートおよび制御ゲートの縁部を丸くすることもできる。高温（例えば摂氏１０００度超）酸化物成長の代替例は、高濃度クリプトンプラズマ内での低温（例えば摂氏４００度）酸化物成長である。サイドウォール酸化についてより多くの情報が以下に見出される。近江（Ｏｈｍｉ）、小谷（Ｋｏｔａｎｉ）、平山（Ｈｉｒａｙａｍａ）および森本（Ｍｏｒｍｏｔｏ）、「シリコン技術の新パラダイム（Ｎｅｗ Ｐａｒａｄｉｇｍ ｏｆ Ｓｉｌｉｃｏｎ Ｔｅｃｈｎｏｌｏｇｙ）」、２００１年３月、ＩＥＥＥ会報、第８９巻、第３号。平山（Ｈｉｒａｙａｍａ）、関根（Ｓｅｋｉｎｅ）、斉藤（Ｓａｉｔｏ）および近江（Ｏｈｍｉ）、「高密度クリプトンプラズマ内で生じた酸素ラジカルによる高酸化シリコン膜の低温成長（Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ Ｇｒｏｗｔｈ ｏｆ Ｈｉｇｈ Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｆｉｌｍｓ ｂｙ Ｏｘｙｇｅｎ Ｒａｄｉｃａｌ Ｇｅｎｅｒａｔｅｄ ｉｎ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｋｒｙｐｔｏｎ Ｐｌａｓｍａ）」、ＩＥＥＥ、日本、東北大学電子工学部、１９９９年。関根（Ｓｅｋｉｎｅ）、斉藤（Ｓａｉｔｏ）、平山（Ｈｉｒａｙａｍａ）および近江（Ｏｈｍｉ）、「高密度クリプトンプラズマ内で生じた酸素ラジカルによる低温での高信頼性超薄膜酸化シリコン膜形成（Ｈｉｇｈｌｙ Ｒｅｌｉａｂｌｅ Ｕｌｔｒａ ｔｈｉｎ Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｆｉｌｍ Ｆｏｒｍａｔｉｏｎ ａｔ Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ ｂｙ Ｏｘｙｇｅｎ Ｒａｄｉｃａｌ Ｇｅｎｅｒａｔｅｄ ｉｎ Ｈｉｇｈ−Ｄｅｎｓｉｔｙ Ｋｒｙｐｔｏｎ Ｐｌａｓｍａ）」、ＩＥＥＥ、日本、東北大学電子工学部、２００１年。これら３件全体を本明細書に引用して援用する。
ステップ４２８では注入工程を行ってＮ＋ソース／ドレイン領域を形成する。ヒ素またはホウ素注入を用いることができる。一例として、ハロゲン注入を用いることもできる。いくつかの実施形態ではアニール工程を行う。ステップ４３０は、酸化物スペーサ材料を蒸着することを含む。一実施形態では等方性蒸着工程を用いることができる。ステップ４３２では酸化物スペーサ材料を水平面から除去するが垂直面からは除去しないようにエッチングする。一実施形態では異方性エッチング工程を用いてサイドウォール酸化物スペーサ３２４を形成する。図６Ｅはステップ４３２後の図４の切断部Ｂに沿ったメモリアレイの断面である。
ステップ４３２の後、シリコンをソース／ドレイン領域３０４で露出する。ステップ４３４では選択的エピタキシャル工程が露出したソース／ドレイン領域３０４上にシリコン層を成長させる。一実施形態ではエピタキシャルシリコン層は６００オングストロームである。シリコンを温度５００〜６５０℃でエピタキシャル成長させることができる。この工程はエピタキシャルシリコン層がシリコン上に成長するが、酸化物または窒化物上には成長しないため選択することができる。そのためエピタキシャルシリコン層はソース／ドレイン領域３０４上に成長するが、トレンチ内またはＳｉＮ層３２０上には成長しない。そのためエピタキシャル層は、浮遊ゲートスタック間であって活性領域内のみに配置される。トレンチを亘るピタキシャル成長はないため、ビット線とビット線の短絡は回避される。エピタキシャルシリコン層はソース／ドレイン領域３０４上にのみ成長するため、エピタキシャルシリコン層により形成されるシールドは自己整合している。エピタキシャルシリコン層により形成されるシールドは、電気的にソース／ドレイン領域３０４に接続されているため、追加のコンタクトまたは信号経路が必要ない。図６Ｆはステップ４３４後の図４の切断部Ｂに沿ったメモリアレイの断面を示す。
ステップ４３６は窒化物スペーサ材料の蒸着を含み、ステップ４３８は窒化物スペーサ材料をエッチングして窒化物スペーサ３２２を形成することを含む。ステップ４４０は層間誘電材料３３０を蒸着してアレイを充填することと、表面を平坦化することとを含む。図６Ｇはステップ４４０後の図４の切断部Ｂに沿ったメモリアレイの断面を示す。ステップ４４２は、コンタクトをエッチングすること、金属を蒸着して相互接続を形成すること、および他のバックエンド工程を表わす。
上記の例では基板はシリコンで作製されている。しかし当該技術で既知のガリウムヒ素等の他の材料を用いることもできる。
本発明の要旨内で、上述の構造および工程には多数の代替例がある。現状のＮＡＮＤ実施形態と同様の代替例は、現状のＮＭＯＳの実例と比べ、様々な動作に対して反対極性のバイアス条件を有するＰＭＯＳデバイスからメモリセルを形成するものである。なおまた周辺デバイスとしてエピタキシャル層が望ましい場合には、周辺で酸化物スペーサエッチングを行うことが可能である。そうではなければ、周辺はマスクされることが可能である。
図７は本発明を実施するのに用いることができるフラッシュメモリシステムの一実施形態のブロック図である。メモリセルアレイ５０２は行制御回路５０４、列制御回路５０６、ｃソース制御回路５１０およびｐウェル制御回路５０８により制御される。行制御回路５０４は、メモリセルアレイ５０２のビット線に接続されてメモリセルに記憶されたデータを読み出し、プログラム動作中メモリセルの状態を判定し、さらにビット線の電位レベルを制御してプログラミングを促進またはプログラミングを抑制する。列制御回路５０６は、ワード線に接続されてワード線のうちの１本を選択し、読出し電圧を印加し、プログラム電圧を印加し、また消去電圧を印加する。Ｃソース制御回路５１０はメモリセルに接続されたコモンソース線（図１２に「Ｃソース」と付された）を制御する。Ｐウェル制御回路５０８は消去動作中ｐウェル電圧を制御して、例えば消去動作のために選択されたブロックのワード線が接地されている間に、正電圧をＰウェルに印加する。
メモリセルに記憶されたデータは行制御回路５０４によって読み出されるとともに、データ入出力バッファ５１２を介して外部Ｉ／Ｏ線に出力される。メモリセル内に記憶されるプログラムデータは外部Ｉ／Ｏ線を介してデータ入出力バッファ５１２に入力されるとともに、行制御回路５０４に送られる。外部Ｉ／Ｏ線はコントローラ５１８に接続されている。
フラッシュメモリデバイスを制御する命令データはコントローラに５１８に入力される。命令データはフラッシュメモリにどのような動作が必要であるかを知らせる。入力された命令は行制御回路５０４、列制御回路５０６、ｃソース制御回路５１０、ｐウェル制御回路５０８およびデータ入出力バッファ５１２を制御する状態機械５１６に送られる。状態機械５１６はＲＥＡＤＹ／ＢＵＳＹまたはＰＡＳＳ／ＦＡＩＬなどのフラッシュメモリの状態データを出力することもできる。
コントローラ５１８はパーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタント等などのホストシステムに接続されているか、または接続可能である。コントローラ５１８はホストからの命令を受け取り、ホストからのデータを受け取り、データをホストに提供し、さらに状態情報をホストに提供するようにホストと通信する。コントローラ５１８はホストからの命令を命令信号に変換し、命令信号は状態機械５１６と通信している命令回路５１４により解釈されて実行することができる。コントローラ５１８は、通例、ユーザデータをメモリアレイに書き込むか、あるいは読み出すためのバッファメモリを含む。
一例示のメモリシステムは、コントローラ５１８を含む１つの集積回路と、各々がメモリアレイならびに関連する制御、入出力および状態機械回路を含む１つまたは複数の集積回路チップとを備える。システムのメモリアレイおよび制御回路を１つまたは複数の回路チップ上に集積する傾向にある。メモリシステムは、ホストシステムの一部として埋め込むことができる。また、メモリシステムは、ホストシステム内に取り外し可能に挿入されるメモリカード（または他のパッケージ）を含み得る。このような取り外し可能なカードは、メモリシステム全体（例えばコントローラを始めとする）を含み得る。または、メモリチップ（複数のメモリチップ）および関連する周辺回路（コントローラをホスト内に埋め込んだ）のみを含み得る。このようにして、コントローラはホスト内に埋め込むこともできるし、リムーバブルメモリシステム内に含ませることもできる。
いくつかの実施では図７の構成要素のうちのいくつかを組み合わせることができる。様々な設計においてメモリセルアレイ５０２以外の図７の構成要素のすべてまたはいくつかを管理回路と考えることができる。例えば状態機械、コントローラ、列／行制御回路、図７の他の構成要素または上記の組み合わせを管理回路と考えることができる。
本発明の一実施形態では、ＮＡＮＤタイプフラッシュメモリセルが用いられている。本明細書における説明は、ＮＡＮＤストリングまたはＮＡＮＤチェーン内の、任意の特定の数のメモリセルに限定されない。さらにまた、本発明はＮＡＮＤフラッシュメモリセルに限定されるものではない。他の実施形態においてＮＡＮＤセル以外のフラッシュメモリセル（例えばＮＯＲセルまたは他のセル）を用いて本発明を実施することができる。さらに他の実施形態において、フラッシュメモリセル以外の不揮発性メモリセルに本発明を適用することができる。
図８はＮＡＮＤメモリセルを用いたメモリセルアレイ５０２の編成の例である。メモリセルアレイ５０２は１，０２４個のブロックに区画される。各ブロック内に記憶されたデータは、同時に消去される。一実施形態において、ブロックは同時に消去されるセルの最小単位である。各ブロック内にはこの例では８，５１２行あり、偶数行と奇数行とに分けられる。ビット線も偶数ビット線（ＢＬｅ）と奇数ビット線（ＢＬｏ）とに分けられる。図８は、直列に接続されてＮＡＮＤストリングを形成する４つのメモリセルを示す。４つのセルが各ＮＡＮＤストリングに含まれるように示されているが、４つより多いまたは少ないメモリセルを用いることができる。ＮＡＮＤストリングの１方の端部は、第１の選択トランジスタＳＧＤを介して対応するビット線に接続されているとともに、他方の端部は、第２の選択トランジスタＳＧＳを介してｃソースに接続されている。
読み出しおよびプログラミング動作中、４，２５６メモリセルが同時に選択される。選択されたメモリセルは、同じワード線と同じ種類のビット線（例えば、偶数ビット線または奇数ビット線）とを有する。そのため５３２バイトのデータを同時に読み出すまたはプログラムすることができる。一実施形態において、同時に読み出されたまたはプログラムされたこれらの５３２バイトのデータは論理ページを形成する。そのため１ブロックは少なくとも８論理ページ（各々が奇数および偶数ぺージを有する４本のワード線）を記憶することができる。各メモリセルが２ビットのデータを記憶する（例えば、マルチステートメモリセル）場合、１ブロックが１６論理ページを記憶する。他の大きさに形成されたブロックおよびページを、本発明と共に用いることもできる。さらに図７および８以外の構成を用いて本発明を実施することもできる。
読み出しおよび確認動作では、選択ゲート（ＳＧＤおよびＳＧＳ）および未選択ワード線（例えばＷＬ０、ＷＬ１およびＷＬ３）が読み出しパス電圧（例えば４．５ボルト）に上昇され、トランジスタをパスゲートとして動作させる。選択されたワード線（例えばＷＬ２）は、レベルが各読み出しおよび確認動作のために特定された電圧に接続され、関与するメモリセルの閾値電圧が、そのレベルに達したか否かを判定する。例えば、２レベルのメモリセルの場合の読み出し動作において、選択されたワード線ＷＬ２を接地して、閾値電圧が０Ｖより高いか否かを検出できるようにする。２レベルメモリセルの場合の確認動作において、選択されたワード線ＷＬ２を２．４Ｖに接続して、例えば閾値電圧が少なくとも２．４Ｖに達したか否かを確認するようにする。ソースおよびｐウェルはゼロボルトである。選択されたビット線（ＢＬｅ）は、例えば、０．７Ｖのレベルにプリチャージされる。閾値電圧がワード線上の読み出しまたは確認レベルより高い場合には、非導電メモリセルのため、関与するビット線（ＢＬｅ）の電位レベルは、その高レベルを維持する。一方、閾値電圧が読み出しまたは確認レベルより低い場合には、導電メモリセルのため関与するビット線（ＢＬｅ）の電位レベルは、集積センス時間の最後までには低レベルに、例えば０．３Ｖ未満に低下する。それによりメモリセルの状態は、ビット線に接続されたセンス増幅器によって検出される。
上述した消去、読み出しおよびベリファイ動作は、当該技術で既知の技術により行われる。そのため説明した部分の詳細は、当業者により変更することができる。当該技術で既知の他の読み出しおよびベリファイ技術も用いることができる。
図９はアレイ５０２の１つまたは複数のメモリセルをプログラミングする一実施形態を説明するフローチャートである。ステップ６５０において、ホストからデータロード命令を受け取るとともに、そのデータロード命令を状態機械内に設定することにより動作を開始する。ステップ６５２では、アドレスデータをホストから受け取るとともに状態機械に記憶して、書き込み動作に使用するページを選択する。ステップ６５４では、書き込むデータを受け取るとともに記憶する。ステップ６５６では、プログラム命令をホストから受け取るとともに、その命令を状態機械に記憶する。一実施形態ではプログラム命令が状態機械内に記憶された後、後続のステップの動作が状態機械によって自動的に開始される。
ステップ６５８では、プログラム電圧Ｖｐｇｍの初期値が設定される（例えば７〜１２ボルト、しかしながら、他の値も用いることができる）。通例、制御ゲートに印加されるプログラム電圧は、一連のパルスとして印加される。パルスの大きさは各連続パルスと共に所定の段階サイズ（例えば０．２Ｖ）ずつ増加する。パルス間の期間に、ベリファイ動作が行われる。すなわち平行してプログラムされる一群のセルの各セルのプログラミングレベルを、連続プログラミングパルス間に読み出して、プログラムされる確認レベルと同等であるか否かを判定する。十分にプログラムされたことが確認されたセルは、ビット線電圧を０からＶｄｄ（例えば２．５ボルト）に上昇させ、それらのセルのプログラミング工程を停止することにより、例えば、ＮＡＮＤセルでロックされる。場合によっては、パルス数が限定され（例えば２０パルス）、あるメモリセルが最後のパルスまでに完全にプログラムさていない場合には、エラーとみなされる。いくつかの実例においてプログラミングの前にメモリセルが消去される（ブロックまたは他の単位で）。
図１０は、フラッシュメモリセルの制御ゲートに印加されるプログラム電圧信号Ｖｐｇｍを示す。プログラム電圧信号Ｖｐｇｍは、時間と共に大きさが増加する一連のパルスを含む。プログラムパルスの開始時において、プログラムされるすべてのセルのビット線（例えば、ドレインに接続された）は接地されているため、ゲートからチャネルへＶｐｇｍ〜０Ｖの電圧差を生じる。セルが目標電圧に到達してしまえばそれぞれのビット線電圧はＶｄｄに上昇されてメモリセルはプログラム抑制モード（例えば、そのセルのプログラムが停止する）になる。
マルチステートのフラッシュメモリセルは、禁止電圧範囲によって分離された多数の別個の許容閾値電圧範囲を認識することにより実施される。例えば、図１１は３ビットのデータに対応する８つの閾値範囲（０、１、２、３、４、５、６、７）を示す。その他、メモリセルは８つの閾値範囲より多いまたは８つの閾値範囲より少ない範囲を用いることができる。それぞれ別個の閾値電圧範囲は、データビットのセットのための設定値に対応する。ある実例では、論理データを以下のような８つの状態に対応づける（しかし他の方式を用いることもできる）。
Figure 2007526632
いくつかの実施例において、これらのデータ値（例えば論理状態）はグレイコード割り当てを用い、閾値範囲に割り当てられているため、浮遊ゲートの閾値電圧がその隣接する物理的状態に誤って移行した場合には、１ビットだけしか影響されないことになる。メモリセルにプログラムされたデータとセルの閾値電圧範囲との特定の関係はセルに適用されたデータ符号化方式に拠る。例えば米国特許第６，２２２，６７２号明細書および２００３年６月１３日に出願された「メモリシステムのトラッキングセル（Ｔｒａｃｋｉｎｇ Ｃｅｌｌｓ Ｆｏｒ Ａ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ）」米国特許出願第１０／４６１，２４４号明細書はマルチステートのフラッシュメモリセルに対する様々なデータ符号化方式を記載しており、両明細書のすべてを本明細書に引用して援用する。
一実施形態では、閾値電圧が、図１１の閾値電圧範囲０内になるようにそのメモリセルの閾値電圧を低下させることによりマルチステートのメモリセルを消去する。プログラムされるデータに応じ、閾値電圧が図１１の閾値電圧範囲１〜７のうちの１つ内になるようにそのメモリセルの閾値電圧を上昇させることにより、マルチステートメモリセルをプログラムする。このように上記の例においてメモリセルがデータ「１０１」でプログラムされる場合には、そのメモリセルはその閾値電圧が図１１の閾値電圧範囲６内になるように上昇される。
上述したように、プログラミングパルス間でメモリセルが目標閾値に達したかどうか確認される。マルチステートフラッシュメモリセルのアレイの場合、メモリセルは各状態の確認ステップを行い、メモリセルがどの状態にあるかを判定することになる。例えば８つの状態でデータを記憶可能なマルチステートメモリセルは、７つの比較ポイントでベリファイ動作を行う必要がある。図１２は３つのプログラミングパルス６８２、６８４および６８６（各々図１０にも示されている）を示す。プログラミングパルス間に７回のベリファイ動作を行うように７つのバリファイパルスがある。７つのバリファイ動作に基づいてこのシステムは、メモリセルの状態を判定することができる。各プログラミングパルスの後に７つのベリファイ動作を行うと、プログラミング工程を減速させる。確認の時間的負担を低減する１つの手段はより効率的なベリファイ工程を用いることである。例えば２００２年１２月５日出願の「マルチステートメモリのスマート確認（Ｓｍａｒｔ Ｖｅｒｉｆｙ ｆｏｒ Ｍｕｌｔｉ−Ｓｔａｔｅ Ｍｅｍｏｒｉｅｓ）」米国特許出願第１０／３１４，０５５号明細書にはスマート確認工程が開示されており、その明細書全体を本明細書に引用して援用する。
図９に戻ってみると、ステップ６５８は、プログラムカウンタ（ＰＣ）を０に初期化することも含んでいる。ステップ６６０では、次のプログラムパルスをメモリセルの制御ゲート（ワード線）に印加する。ステップ６６２では、メモリセルをベリファイしてその閾値電圧が目標レベルに達したかを判定する。ステップ６６４で、ベリファイ工程がパス（閾値電圧が目標に達したため）場合には、プログラミング工程はそのメモリセルに対して成功裏に完了しており（ステップ６６６）、ビット線はそのメモリセルに対してＶｄｄに上昇される。確認ステップがパスしなかった（ステップ６６４）場合には、プログラムカウンタが２０未満であるか否かが判定される（ステップ６６８）。プログラムカウンタが２０未満でない場合には、プログラミング工程は失敗であった（ステップ６７０）。プログラムカウンタが２０未満である場合には、ステップ６７２においてプログラム電圧が段階サイズ（例えば０．２ボルト、０．４ボルトまたは他の適当な値）づつ増加されるとともに、プログラムカウンタがインクリメントされる。ステップ６７２後、工程ループはステップ６６０に戻る。
一実施形態において、メモリセルは、記憶するデータに応じ、消去状態から、まさにいずれかのプログラム状態にプログラムされる。他の実施形態では、メモリセルに記憶されたデータのビットは異なる論理ページ用であり、プログラム工程は論理ページ毎に、１プログラミング段階として多段階で行われる。メモリセルが３ビットを有する場合には、１ビットは第１の論理ページ用、第２のビットは第２の論理ページ用、および第３のビットは第３の論理ページ用である。
メモリセルが２ビットのデータを有する場合には、１ビットが下位論理ページ用であり、他のビットが上位論理ページ用である。２ビットのデータを有するメモリセルの場合のプログラミング工程の第１の段階中、データは下位論理ページ用にプログラムされる。２ビットのデータを有するメモリセルの場合のプログラミング工程の第２の段階中、データは上位論理ページ用にプログラムされる。このようなプログラミング技術についてのさらなる情報は２００３年７月２９日に出願された「プログラムされたメモリにわたる検出（Ｄｅｔｅｃｔｉｎｇ Ｏｖｅｒ Ｐｒｏｇｒａｍｍｅｄ Ｍｅｍｏｒｙ）」と題された米国特許出願第１０／６２９，０６８号明細書に見られ、その全体を本明細書に引用して援用する。プログラミングの様々な他の方法を本発明と共に用いることもできる。
図１３は、アレイ５０２内のメモリセルを読み出す工程の一実施形態を説明するフローチャートである。ステップ７０２において読み出し命令をホストから受け取るとともに状態機械に記憶する。ステップ７０４ではアドレスを受け取るとともに記憶する。図１３の工程は、１つの消去状態および３つのプログラム状態の４つの状態のメモリセルを想定している。例えば、消去状態０は図１１の範囲０に相当し、プログラム状態１〜３は図１１の範囲１〜３に相当し得る。一実施形態において、３つの読み出し動作を行ってメモリセル内に記憶されたデータを読み出す。メモリが８つの状態を有する場合には７つの読み出し動作を行い、メモリが１６の状態を有する場合には１５の読み出し動作等を行う。ステップ７０６では第１の読み出し動作を行う。状態０と状態１との間の閾値電圧と同等の第１の読み出し比較点が、選択されたワード線に適用され、各ビット線上のセンス増幅器は、選択されたワード線と対応するビット線との交点のセルがオンであるかオフであるかに関して二分決定を行う。セルがオンであると検出された場合には状態０にあると読み取られ、そうでなければセルは状態１、２または３である。換言すればメモリセルの閾値電圧が第１の読み出し比較点未満である場合には、メモリセルは消去状態０にあるとみなされる。
ステップ７０８では第２の読み出し動作を行う。状態２と状態１との間の閾値電圧と同等の第２の読み出し比較点が、選択されたワード線に適用され、各ビット線上のセンス増幅器は、選択されたワード線と対応するビット線との交点のセルがオンであるかオフであるかに関して二分決定を行う。「オン」ビット線は対応するメモリセルが状態０または状態１にあるということを表わす。「オフ」ビット線は対応するメモリセルが状態２または状態３にあるということを表わす。
ステップ７１０では第３の読み出し動作を行う。状態３と状態２との間の閾値電圧と同等の第３の読み出し比較点が、選択されたワード線に適用され、各ビット線上のセンス増幅器は、選択されたワード線と対応するビット線との交点のセルがオンであるかオフであるかに関して二分決定を行う。「オン」ビット線は対応するセルが状態０、状態１または状態２にあるということを表わす。「オフ」ビット線は対応するメモリセルが状態３にあるということを表わす。上記の３つの連続ステップ中に得られた情報はラッチ内に記憶される。復号器を用いて３つの読み出し動作の結果を合成して各セルの状態を見出す。例えば、状態１は以下の３つの読み出し、ステップ７０６でオフ、ステップ７０８でオンさらにステップ７１０でオンの結果である。なお他の読み出し工程を本発明と共に用いることができる。
本発明の上記の詳細な説明は、図示と説明の目的で提示したものである。包括的であることまたは本発明を開示した厳密な形状に限定することを意図するものではない。上記の教示に鑑みれば多数の変更および変形が可能である。説明した実施形態は本発明の原理およびその実用性を最もよく説明するために選択されたものであり、それにより当業者は様々な実施形態において、および意図する特定の使用に適するように、様々な変更を有して本発明を最適に利用することができる。本発明の範囲は、これに添付の特許請求の範囲により規定されることを意図するものである。
３つのＮＡＮＤストリングを示す回路図である。 不揮発性メモリデバイスの構造を示す。 不揮発性メモリデバイスの構造を示す。 メモリセルアレイの一部の平面図である。 不揮発性メモリセルアレイを作製する工程の一実施形態を説明するフローチャートである。 図５で説明した工程の様々な段階における不揮発性メモリセルアレイの一部を示す。 図５で説明した工程の様々な段階における不揮発性メモリセルアレイの一部を示す。 図５で説明した工程の様々な段階における不揮発性メモリセルアレイの一部を示す。 図５で説明した工程の様々な段階における不揮発性メモリセルアレイの一部を示す。 図５で説明した工程の様々な段階における不揮発性メモリセルアレイの一部を示す。 図５で説明した工程の様々な段階における不揮発性メモリセルアレイの一部を示す。 図５で説明した工程の様々な段階における不揮発性メモリセルアレイの一部を示す。 本発明を実施するのに用いることができるメモリシステムの一実施形態のブロック図である。 メモリアレイの編成の例を図示する。 不揮発性メモリデバイスをプログラミングする工程の一実施形態を説明するフローチャートである。 プログラム電圧信号を示す。 マルチステートメモリセルの場合のメモリセル閾値分布を示す。 確認パルスを有する図１０のプログラム電圧信号の一部を示す。 不揮発性メモリデバイスを読み出す工程の一実施形態を説明するフローチャートである。

Claims (55)

  1. 浮遊ゲートスタックのセットと、
    各シールドが２つの隣接する浮遊ゲートスタック間に配置されているエピタキシャル層である、シールドのセットとを備える不揮発性メモリシステム。
  2. 前記シールドが活性領域のみに配置されている請求項１に記載の不揮発性メモリシステム。
  3. 前記シールドが隣接する浮遊ゲート間のカップリングを低減する請求項１に記載の不揮発性メモリシステム。
  4. 各シールドが共通ＮＡＮＤストリングに沿って２つの隣接する浮遊ゲートスタック間のみに配置されている請求項１に記載の不揮発性メモリシステム。
  5. 前記浮遊ゲートスタックと交信している制御回路をさらに備える請求項１に記載の不揮発性メモリシステム。
  6. 前記シールドがエピタキシャル成長されたシリコンを備える請求項１に記載の不揮発性メモリシステム。
  7. 前記浮遊ゲートスタックが第１の誘電層と、浮遊ゲートと、第２の誘電層と、制御ゲートとを含み、
    各シールドが共通ＮＡＮＤチェーンに沿って２つの隣接する浮遊ゲートスタック間のみに位置する請求項６に記載の不揮発性メモリシステム。
  8. 前記シールドがソース／ドレイン領域に電気的に接続されているとともに、前記ソース／ドレイン領域以外への電気的接続を有さない請求項１に記載の不揮発性メモリシステム。
  9. 前記浮遊ゲートスタックが第１の誘電層と、浮遊ゲートと、第２の誘電層と、制御ゲートとを含む請求項１に記載の不揮発性メモリシステム。
  10. 前記シールドがソース／ドレイン領域と同様にドープされたエピタキシャル成長シリコンを備える請求項１に記載の不揮発性メモリシステム。
  11. 前記浮遊ゲートスタックの複数組がフラッシュメモリデバイスのアレイを構成している請求項１に記載の不揮発性メモリシステム。
  12. 前記浮遊ゲートスタックの複数組がマルチステートフラッシュメモリデバイスのアレイを構成している請求項１に記載の不揮発性メモリシステム。
  13. 前記浮遊ゲートスタックの複数組がＮＡＮＤフラッシュメモリデバイスのアレイを構成している請求項１に記載の不揮発性メモリシステム。
  14. 前記浮遊ゲートスタックの複数組がマルチステートＮＡＮＤフラッシュメモリデバイスのアレイを構成している請求項１に記載の不揮発性メモリシステム。
  15. 各々が基板内のチャネルの両側のソースとドレインと、前記チャネルに隣接して配置されている第１の誘電層と、前記第１の誘電体に隣接して配置されている浮遊ゲートとを含む、不揮発性記憶デバイスのセットと、
    浮遊ゲートと浮遊ゲートとのカップリングを低減するように、隣接する浮遊ゲート間に配置されているシールドとを備え、前記シールドがエピタキシャル層である不揮発性メモリシステム。
  16. 各シールドが共通ＮＡＮＤチェーンに沿って２つの隣接する浮遊ゲート間のみに位置する請求項１５に記載の不揮発性メモリシステム。
  17. 前記シールドがエピタキシャル成長されたシリコンを備える請求項１５に記載の不揮発性メモリシステム。
  18. 前記シールドが活性領域のみに配置されている請求項１５に記載の不揮発性メモリシステム。
  19. 浮遊ゲートスタックのセットと、
    前記浮遊ゲートに隣接するソース／ドレイン領域と、
    前記浮遊ゲートスタックの少なくとも一部の間に位置するとともに、前記ソース／ドレイン領域に電気的に接続されたシールドとを備える不揮発性メモリシステム。
  20. 各シールド板が２つの隣接する浮遊ゲートスタック間に位置するとともに、前記２つの隣接する浮遊ゲートスタック用の共用ソース／ドレイン領域に電気的に接続され、
    前記共用ソース／ドレイン領域が、前記隣接する浮遊ゲートスタックの第１の浮遊ゲートスタックに関連する第１の不揮発性記憶素子用のソースとして機能し、さらに
    前記共用ソース／ドレイン領域が、前記隣接する浮遊ゲートスタックの第２の浮遊ゲートスタックに関連する第２の不揮発性記憶素子用のドレインとして機能する請求項１９に記載の不揮発性メモリシステム。
  21. 前記浮遊ゲートスタックと交信している管理回路をさらに備える請求項１９に記載の不揮発性メモリシステム。
  22. 前記シールドが前記ソース／ドレイン領域以外への電気的接続を有さない請求項１９に記載の不揮発性メモリシステム。
  23. 前記浮遊ゲートスタックが第１の誘電層と、浮遊ゲートと、第２の誘電層と、制御ゲートとを含む請求項１９に記載の不揮発性メモリシステム。
  24. 前記浮遊ゲートスタックが浮遊ゲートと制御ゲートとを含む請求項１９に記載の不揮発性メモリシステム。
  25. 各シールドが２つの隣接する浮遊ゲートスタック間のみに位置する請求項１９に記載の不揮発性メモリシステム。
  26. 前記シールドが活性領域のみに位置する請求項１９に記載の不揮発性メモリシステム。
  27. 前記シールドが浮遊ゲートと浮遊ゲートとのカップリングを制限する請求項１９に記載の不揮発性メモリシステム。
  28. 前記シールドがエピタキシャル成長された材料を備える請求項１９に記載の不揮発性メモリシステム。
  29. 前記シールドがエピタキシャル成長されたシリコンを備える請求項１９に記載の不揮発性メモリシステム。
  30. 前記シールドがドープされたエピタキシャル成長されたシリコンを備える請求項１９に記載の不揮発性メモリシステム。
  31. 前記シールドが、前記ソース／ドレイン領域と同様にドープされたエピタキシャル成長シリコンを備える請求項１９に記載の不揮発性メモリシステム。
  32. 前記浮遊ゲートスタックの複数組がフラッシュメモリデバイスのアレイを構成する請求項１９に記載の不揮発性メモリシステム。
  33. 前記浮遊ゲートスタックの複数組がマルチステートフラッシュメモリデバイスのアレイを構成する請求項１９に記載の不揮発性メモリシステム。
  34. 前記浮遊ゲートスタックの複数組がＮＡＮＤフラッシュメモリデバイスのアレイを構成する請求項１９に記載の不揮発性メモリシステム。
  35. 前記浮遊ゲートスタックの複数組がマルチステートＮＡＮＤフラッシュメモリデバイスのアレイを構成する請求項１９に記載の不揮発性メモリシステム。
  36. 前記マルチステートＮＡＮＤフラッシュメモリデバイスのアレイがＮＡＮＤストリングのセットを含み、
    前記ＮＡＮＤストリングのセットの第１のＮＡＮＤストリングが前記浮遊ゲートスタックの一部を含み、さらに、
    前記シールドのうちの１つが、前記第１のＮＡＮＤストリングに沿って各隣接する浮遊ゲートスタック間に配置されている請求項３５に記載の不揮発性メモリシステム。
  37. 各々がソースと、ドレインと、浮遊ゲートとを含む不揮発性記憶素子のセットと、
    前記浮遊ゲートの少なくとも一部間に配置されるとともに、前記不揮発性記憶素子のソースとドレインとに電気的に接続されたシールドとを備える不揮発性メモリシステム。
  38. 各シールドが２つの隣接する浮遊ゲート間に配置されるとともに、前記２つの隣接する浮遊ゲートのための共用ソース／ドレイン領域に電気的に接続され、
    前記共用ソース／ドレイン領域が、前記隣接する浮遊ゲートスタックの第１の浮遊ゲートスタックに関連する第１の不揮発性記憶素子用のソースとして機能し、さらに
    前記共用ソース／ドレイン領域が、前記隣接する浮遊ゲートスタックの第２の浮遊ゲートスタックに関連する第２の不揮発性記憶素子用のドレインとして機能する請求項３７に記載の不揮発性メモリシステム。
  39. 前記シールドがエピタキシャル成長されたシリコンを備える請求項３７に記載の不揮発性メモリシステム。
  40. 前記不揮発性記憶素子がＮＡＮＤフラッシュメモリデバイスのアレイを構成し、
    前記ＮＡＮＤフラッシュメモリデバイスのアレイがＮＡＮＤストリングのセットを含み、
    前記ＮＡＮＤストリングの各々が前記浮遊ゲートスタックのセットを含み、各浮遊ゲートスタックが前記浮遊ゲートのうちの１つを含み、
    各シールドが共通ＮＡＮＤストリングに沿って２つの隣接する浮遊ゲートスタック間に配置されるとともに、前記２つの隣接する浮遊ゲートスタックのための共用ソース／ドレイン領域に電気的に接続され、
    前記共用ソース／ドレイン領域が、前記２つの隣接する浮遊ゲートスタックの第１の浮遊ゲートスタックに関連する第１の不揮発性記憶素子用のソースとして機能し、さらに
    前記共用ソース／ドレイン領域が、前記２つの隣接する浮遊ゲートスタックの第２の浮遊ゲートスタックに関連する第２の不揮発性記憶素子用のドレインとして機能する請求項３７に記載の不揮発性メモリシステム。
  41. 前記不揮発性記憶素子がマルチステートＮＡＮＤフラッシュメモリデバイスである請求項３７に記載の不揮発性メモリシステム。
  42. 各々が基板内のチャネルの両側のソース／ドレイン領域と前記チャネルに隣接して位置する浮遊ゲートスタックとを含み、各浮遊ゲートスタックが浮遊ゲートを含む、不揮発性記憶装置のセットと、
    隣接する浮遊ゲート間のカップリングを低減する手段とを備え、前記カップリングを低減する手段が、隣接する浮遊ゲートスタック間に配置されるとともにソース／ドレイン領域に電気的に接続されている不揮発性メモリシステム。
  43. 基板の上方に第１の誘電層を形成するステップと、
    前記第１の誘電層の上方に第１のゲート材料層を形成するステップと、
    前記第１のゲート材料層の上方に第２の誘電層を形成するステップと、
    前記第２の誘電層の上方に第２のゲート材料層を形成するステップと、
    ソース／ドレイン領域を形成するステップと、
    前記ソース／ドレイン領域上にシールド層を成長させる選択的エピタキシャル工程を行うステップとを含む不揮発性メモリの形成方法。
  44. 前記シールド層がシリコンのエピタキシャル成長層である請求項４３に記載の方法。
  45. 前記シリコンのエピタキシャル成長層が、前記ソース／ドレイン領域の露出表面上に成長する請求項４４に記載の方法。
  46. 前記ソース／ドレイン領域を形成するステップが、浮遊ゲートスタック間の前記基板内にイオンを注入することを含み、さらに
    前記方法は前記エピタキシャル成長層内にイオンを注入するステップをさらに含む請求項４５に記載の方法。
  47. 前記第１のゲート材料層と、前記第１の誘電層と、前記基板とをエッチングしてシャロー・トレンチ領域を形成するステップと、
    前記シャロー・トレンチ領域を誘電材料で充填するステップとをさらに含み、前記選択的エピタキシャル工程を行うステップが、前記シールド層を前記シャロー・トレンチ領域の上方に成長させずに前記シールド層を前記ソース／ドレイン領域上に成長させるステップを含む請求項４３に記載の方法。
  48. 前記シールド層が自己整合シールド板のセットを含む請求項４３に記載の方法。
  49. 前記シールド層が前記ソース／ドレイン領域に電気的に接続されている請求項４３に記載の方法。
  50. 前記第１の誘電層を形成するステップと、第１のゲート材料層を形成するステップと、第２の誘電層を形成するステップと、第２のゲート材料層を形成するステップと、ソース／ドレイン領域を形成するステップとを用い、フラッシュメモリデバイスのＮＡＮＤストリングのセットを作製し、さらに
    前記シールド層が、ＮＡＮＤストリング内で隣接する浮遊ゲートスタック間に配置されるシールド板のセットを含む請求項４３に記載の方法。
  51. 前記第１の誘電層を形成するステップと、第１のゲート材料層を形成するステップと、第２の誘電層を形成するステップと、第２のゲート材料層を形成するステップと、ソース／ドレイン領域を形成するステップとを用い、マルチステートフラッシュメモリデバイスのアレイを作製する請求項４３に記載の方法。
  52. 前記第１の誘電層を形成するステップと、第１のゲート材料層を形成するステップと、第２の誘電層を形成するステップと、第２のゲート材料層を形成するステップと、ソース／ドレイン領域を形成するステップとを用い、ＮＡＮＤフラッシュメモリデバイスを作製する請求項４３に記載の方法。
  53. 前記第１の誘電層を形成するステップがトンネル酸化物を成長させるステップを含み、
    前記第１のゲート材料層を形成するステップがポリシリコンを蒸着するステップを含み、
    前記第２の誘電層を形成するステップがＯＮＯを蒸着するステップを含み、
    前記第２のゲート材料層を形成するステップがポリシリコンを蒸着するステップを含み、さらに
    前記ソース／ドレイン領域を形成するステップが浮遊ゲートスタック間で前記基板内にイオンを注入するステップを含む請求項４３に記載の方法。
  54. 活性領域マスクを追加するステップと、
    前記活性領域マスクに基づいて前記第１のゲート材料層と、前記誘電層と、前記基板とをエッチングしてシャロー・トレンチ領域を形成するステップと、
    前記シャロー・トレンチ領域を誘電材料で充填するステップと、
    前記第２のゲート材料層と前記第２の誘電層とをエッチングして前記浮遊ゲートスタックを形成するステップとをさらに含み、
    前記選択的エピタキシャル工程を行うステップが、前記シールド層を前記シャロー・トレンチ領域の上方に成長させずに前記シールド層を前記ソース／ドレイン領域上に成長させるステップを含む請求項４３に記載の方法。
  55. 前記浮遊ゲートスタックにサイドウォール酸化を行うステップと、
    前記浮遊ゲートスタック上に酸化物スペーサ材料を蒸着するステップと、
    前記酸化物スペーサ材料をエッチングするステップと、
    窒化物スペーサ材料を蒸着するステップと、
    前記窒化物スペーサ材料をエッチングするステップと、
    層間誘電材料を蒸着するステップとをさらに含む請求項５４に記載の方法。
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