CN101106136A - 非易失性存储器单元集成电路及其制造方法 - Google Patents

Abstract

本发明是有关于一种非易失性存储器单元集成电路及其制造方法，该非易失性存储器单元集成电路具有一变化沟道区界面，例如一举升的源极与漏极或一凹入沟道区。

Description

非易失性存储器单元集成电路及其制造方法

技术领域

本发明是有关于非易失性存储器单元集成电路及其制造方法，且特别是有关于具有一变化沟道区介面的非易失性存储器单元集成电路，变化沟道区介面例如是一举升的源极与漏极或一凹入沟道区。

背景技术

称为EEPROM与快闪存储器的电荷储存结构的电性可程式化与可抹除非易失性存储器技术，被使用于各种的现代化应用。多个存储器单元结构为EEPROM与快闪存储器所使用。当集成电路之尺寸缩小时，基于电荷捕捉介电层的存储器单元结构的重要性系逐渐兴起，此乃因为可调尺寸的能力与工艺简化的缘故。基于电荷捕捉介电层的存储器单元结构包含以譬如工业名称PHINES，SONOS或NROM的结构。这些存储器单元结构藉由在一电荷捕捉介电层(例如氮化硅)中捕捉电荷来储存数据。当负电荷被捕捉时，存储器单元的临限电压会增加。存储器单元的临限电压藉由从电荷捕捉层移除负电荷而减少。

习知之非挥发性氮化物单元结构是平面的，以使氧化物-氮化物-氧化物(ONO)结构形成于基板的表面上。然而，这种平面的结构具有微缩尺寸的能力不佳、程式化及抹除操作功率高，以及高片状电阻值的性质。这种结构说明于YEH，C.C.等人，″PHINES：A Novel Low Power Program/Erase，SmallPitch，2-Bit per Cell Flash Memory PHINES″(崭新的低功率程式化/抹除、小间隔、单记忆胞双位元的快闪存储器)，电子装置会议，2002年，IEDM′02.Digest.International，8-11，2002年12月，页数：931-934。

因此，需要修改此习知的非易失性氮化物单元结构的平面结构，以处理上述一个或多个缺点。

发明内容

本发明有关于一种具有变化沟道区介面的非易失性存储器阵列。

根据本发明的一第一方面，提出一种非易失性存储器单元集成电路，其包含一非易失性存储器阵列。

非易失性存储器阵列包含多行，各行包含排列成一串列的多个非易失性存储器单元。在此串列中的此等非易失性存储器单元的一子集合经由在此串列中的其他非易失性存储器单元而电连接至一位线。此状况的一例子为NAND配置。

各非易失性存储器单元包含一电荷储存结构，源极区与漏极区以及一个或多个介电结构。电荷储存结构储存电荷以控制由非易失性存储器单元集成电路储存的一逻辑状态。于各种不同的实施例中，电荷储存结构储存一个位元或多重位元。于各种不同的实施例中，电荷储存结构的材料为一电荷捕捉结构或一纳米晶体结构。源极区与漏极区由一沟道区分离，沟道区为经历反转以电连接源极区与漏极区的电路的一部分。在缺乏电场以克服介电结构的情况下，介电结构电性隔离部分的电路。介电结构至少部分位于电荷储存结构与沟道区之间，且至少部分位于电荷储存结构与一栅极电压源之间。

对于此阵列的每个非易失性存储器单元，一介面分离一个或多个介电结构的一部分与沟道区。此介面的一第一端结束于源极区的中间部分，且此介面的一第二端结束于漏极区的中间部分。为了实施此介面，在一实施例中的此沟道区凹入至非易失性存储器单元集成电路的一基板。

某些实施例包含一栅极长度调整介电材料层，其至少部分位于一基板与介电结构之间。

根据本发明的一第二方面，提出一种非易失性存储器单元阵列集成电路的制造方法，包含以下步骤：

首先，形成多行的非易失性存储器单元于此阵列中，每行包含排列成一串列的多个非易失性存储器单元。此状况的一例子为NAND配置。此步骤包含以下子步骤：

接着，对此阵列中的每个非易失性存储器单元形成一电荷储存结构与一个或多个介电结构。电荷储存结构储存电荷以控制由非易失性存储器单元集成电路储存的一逻辑状态。于各种不同的实施例中，电荷储存结构储存一个位元或多重位元。于各种不同的实施例中，电荷储存结构的材料为一电荷捕捉结构或一纳米晶体结构。介电结构1)至少部分位于电荷储存结构与一沟道区之间；与2)至少部分位于电荷储存结构与一栅极电压源之间，包含以下步骤。

然后，形成一导电层，以提供栅极电压。

接着，形成多条位线，以提供漏极电压与源极电压至此阵列中的各行的非易失性存储器单元，以使在各行中的非易失性存储器单元的一子集合，经由在串列中的其他非易失性存储器单元电连接至一位线；

其中对于此阵列的每个非易失性存储器单元，一介面分离一个或多个介电结构的一部分与沟道区。此介面的一第一端结束于第一位线的中间部分，且此介面的一第二端结束于第二位线的中间部分。为实施此介面，一个实施例形成一沟槽于一基板中，以使电荷捕捉结构与介电结构形成于此沟槽中。

某些实施例藉由形成一填料来调整栅极长度，此填料至少部分位于介电结构与一基板之间。在形成电荷储存结构与介电结构之前，某些实施例包含：藉由形成一介电材料层与移除介电材料层的多个部分，来调整栅极长度。

根据本发明的一第三方面，提出一种非易失性存储器单元阵列集成电路的制造方法，包含：

首先，对此阵列的每个非易失性存储器单元形成一电荷储存结构与一个或多个介电结构。电荷储存结构储存电荷以控制由非易失性存储器单元集成电路储存的一逻辑状态。于各种不同的实施例中，电荷储存结构储存一个位元或多重位元。于各种不同的实施例中，电荷储存结构的材料为一电荷捕捉结构或一纳米晶体结构。一个或多个介电结构1)至少部分位于电荷储存结构与一沟道区之间与2)至少部分位于电荷储存结构与一栅极电压源之间。

接着，形成用以提供栅极电压的导电层的一第一部分。

其中在形成用以提供栅极电压的导电层的第一部分之后，例如藉由添加掺杂物来形成多条位线，以提供漏极电压与源极电压至此阵列中的每个非易失性存储器单元。在此阵列中的每个非易失性存储器单元的沟道区在提供漏极电压的此等位线中的一第一位线与提供源极电压的此等位线中的一第二位线之间延伸。此状况的一例子为NOR配置。

在形成这些位线之后，形成用以提供栅极电压的导电层的一第二部分。导电层的第一部分与第二部分实体上相连接。某些实施例包含形成用以分离这些位线与导电层的第二部分的一介电材料层。

对于此阵列的每个非易失性存储器单元，一介面分离一个或多个介电结构的一部分与沟道区。此介面的一第一端结束于第一位线的中间部分，而此介面的一第二端结束于第二位线的中间部分。为实施此介面，一实施例形成一沟槽于一基板中，以使电荷捕捉结构与介电结构形成于此沟槽中。

某些实施例藉由形成一填料来调整栅极长度，此填料至少部分位于一个或多个介电结构与一基板之间。在形成电荷储存结构与介电结构之前，某些实施例包含：藉由形成一介电材料层与移除部分介电材料层来缩小栅极长度。

于本发明的其他实施例中，至少部分位于电荷捕捉结构与沟道区之间的介电结构包含如揭露于此的一种ONO结构。

为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为一非易失性存储器单元的示意图，非易失性存储器单元在源极区与漏极区之间具有一凹入沟道。

图2为一非易失性存储器单元的示意图，非易失性存储器单元具有举升离半导体基板的源极区与漏极区。

图3A为在具有凹入沟道的非易失性存储器单元中，电子从栅极注入至电荷储存结构的示意图。

图3B为在具有举升的源极区与漏极区的非易失性存储器单元中，电子从栅极注入至电荷储存结构的示意图。

图4A为在具有凹入沟道的非易失性存储器单元中，电子从基板注入至电荷储存结构的示意图。

图4B为在具有举升的源极区与漏极区的非易失性存储器单元中，电子从基板注入至电荷储存结构的示意图。

图5A为在具有凹入沟道的非易失性存储器单元中，带间热电子注入至电荷储存结构的示意图。

图5B为在具有举升的源极区与漏极区的非易失性存储器单元中，带间热电子注入至电荷储存结构的示意图。

图6A为在具有凹入沟道的非易失性存储器单元中，沟道热电子注入至电荷储存结构的示意图。

图6B为在具有举升的源极区与漏极区的非易失性存储器单元中，沟道热电子注入至电荷储存结构的示意图。

图7A为在具有凹入沟道的非易失性存储器单元中，基板热电子注入至电荷储存结构的示意图。

图7B为在具有举升的源极区与漏极区的非易失性存储器单元中，基板热电子注入至电荷储存结构的示意图。

图8A为在具有凹入沟道的非易失性存储器单元中，空穴从栅极注入至电荷储存结构的示意图。

图8B为在具有举升之源极区与漏极区的非易失性存储器单元中，空穴从栅极注入至电荷储存结构的示意图。

图9A为在具有凹入沟道的非易失性存储器单元中，空穴从基板注入至电荷储存结构的示意图。

图9B为在具有举升的源极区与漏极区的非易失性存储器单元中，空穴从基板注入至电荷储存结构的示意图。

图10A为在具有凹入沟道的非易失性存储器单元中，带间热空穴注入至电荷储存结构的示意图。

图10B为在具有举升的源极区与漏极区的非易失性存储器单元中，带间热空穴注入至电荷储存结构的示意图。

图11A为在具有凹入沟道的非易失性存储器单元中，沟道热空穴注入至电荷储存结构的示意图。

图11B为在具有举升的源极区与漏极区的非易失性存储器单元中，沟道热空穴注入至电荷储存结构的示意图。

图12A为在具有凹入沟道的非易失性存储器单元中，基板热空穴注入至电荷储存结构的示意图。

图12B为在具有举升的源极区与漏极区的非易失性存储器单元中，基板热空穴注入至电荷储存结构的示意图。

图13A为在具有凹入沟道的非易失性存储器单元中，用以读取储存于电荷储存结构的右侧的数据的一反向读取操作的示意图。

图13B为在具有举升的源极区与漏极区的非易失性存储器单元中，用以读取储存于电荷储存结构的右侧的数据的反向读取操作的示意图。

图14A为在具有凹入沟道的非易失性存储器单元中，用以储存位于电荷储存结构的左侧的数据的反向读取操作的示意图。

图14B为在具有举升的源极区与漏极区的非易失性存储器单元中，用以储存位于电荷储存结构的左侧的数据的反向读取操作的示意图。

图15A为在具有凹入沟道的非易失性存储器单元中，用以读取储存于电荷储存结构的右侧的数据的一带间读取操作的示意图。

图15B为在具有举升的源极区与漏极区之非易失性存储器单元中，用以读取储存于电荷储存结构的右侧的数据的一带间读取操作的示意图。

图16A为在具有凹入沟道的非易失性存储器单元中，用以储存位于电荷储存结构的左侧的数据的带间读取操作的示意图。

图16B为在具有举升的源极区与漏极区的非易失性存储器单元中，用以储存位于电荷储存结构的左侧的数据的带间读取操作的示意图。

图17是具有一凹入沟道的一非易失性存储器单元阵列的制造流程图，其显示图19至23的工艺步骤的各种可能的组合。

图18A是具有举升的源极区与漏极区的一NOR非易失性存储器单元阵列的制造流程图，其显示图24至27的工艺步骤的各种可能的组合。

图18B是具有举升之源极区与漏极区的一NAND非易失性存储器单元阵列的制造流程图，其显示图28至30的工艺步骤的各种可能的组合。

图19A至19C为在图22或23之前，在具有凹入沟道的非易失性存储器单元中，用以形成一沟槽的工艺步骤。

图20A至20E为在图22或23以前，在非易失性存储器单元中形成一沟槽之前，用以缩小一栅极长度的工艺步骤。

图21A至21E为在图22或23以前，在非易失性存储器单元中形成一沟槽之前，用以扩大一栅极长度的工艺步骤。

图22A至22K为在图19、20或21以后的结束工艺步骤，用以形成一NOR非易失性存储器单元阵列，每个NOR非易失性存储器单元位于一沟槽中，以使每个非易失性存储器单元具有一凹入沟道。

图23A至23E为在图19、20或21以后的结束工艺步骤，用以形成一NAND非易失性存储器单元阵列，每个NAND非易失性存储器单元位于一沟槽中，以使每个非易失性存储器单元具有一凹入沟道。

图24A至24D为在图25或26以前的开始工艺步骤，用以形成在一NOR阵列中的一非易失性存储器单元的举升的源极区与漏极区。

图25A至25B为在图24以后且在图27以前的结束工艺步骤，其使用外延硅以形成在一NOR阵列中的一非易失性存储器单元的举升的源极区与漏极区。

图26A至26C是在图24以后且在图27以前的结束工艺步骤，其使用多晶硅以形成在一NOR阵列中的一非易失性存储器单元的举升的源极区与漏极区。

图27A至27D是在图25或26以前的结束工艺步骤，用以形成一NOR非易失性存储器单元阵列，每个NOR非易失性存储器单元都具有举升的源极区与漏极区。

图28A至28D为在图29或30以前的开始工艺步骤，用以形成一NAND非易失性存储器单元阵列，每个NAND非易失性存储器单元具有举升的源极区与漏极区。

图29A至29B为在图28以后的结束工艺步骤，其使用外延硅以形成一NAND非易失性存储器单元阵列，每个NAND非易失性存储器单元都具有举升的源极区与漏极区。

图30A至30C为在图28以后的结束工艺步骤，其使用多晶硅以形成一NAND非易失性存储器单元阵列，每个NAND非易失性存储器单元都具有举升的源极区与漏极区。

图31为具有如揭露于此的变化沟道区介面的例示的非易失性存储器集成电路的方块图。

图32为在源极区与漏极区之间具有一凹入沟道的一非易失性存储器单元的示意图，藉以使下介电结构具有三层薄ONO结构。

图33为具有举升离半导体基板的源极区与漏极区的非易失性存储器单元的示意图，藉以使下介电结构具有三层薄ONO结构。

主要元件符号说明

102、302、402、502、602、702、802、902、1002、1102、1202、1302、1402、1502、1602、2264、2722：栅极/栅极区

104：介电结构

106：电荷储存结构

108：电荷储存结构/介电结构

110、210、304、404、804、904、1204、2280、2380、2560、2660、2960、3060：源极/源极区

112、212、306、406、806、906、1206、2282、2382、2562、2662、2962、3062：漏极区/漏极

114、214：沟道区/沟道

116：源极与漏极区

118：介面

120：接面深度

122：本体/本体区

208：介电结构

218：介面

220：接面深度

308、408、808、908、1208：本体区

504、1104：p+型源极区

506、1106：p+型漏极区

508、708、1108：N型本体区

604、704、1004、1304、1404、1504、1604：n+型源极区

606、706、1006、1306、1406、1506、1606：n+型漏极区

608、1008、1308、1408、1508、1608：P型本体区

710、1210：阱区

1900、2400、2800：基板

1910、1912、2112、2290、2772：氧化物

1922：光刻胶

1930、1932、2232：沟槽

2040、2042、2440、2840：间隙壁

2250：介电材料与电荷储存结构

2260、2262：栅极材料

2270、2272：介电材料

2410：介电材料与电荷储存结构

2412：ONO

2420、2650、2652、2820、3050、3052：多晶硅

2430：SiN/氧化物

2442、2842：间隙壁侧壁

2550、2950：外延硅

2810：电荷储存结构

2812：ONO

3100：存储器阵列

3101：列解码器

3102：字线

3103：行解码器

3104：位线

3105：汇流排

3106：感测放大器与数据输入结构

3107：数据汇流排

3108：偏压配置供应电压

3109：偏压配置状态机

3111：数据输入线

3115：数据输出线

3150：集成电路

3208：ONO结构

具体实施方式

图1为一非易失性存储器单元的示意图，非易失性存储器单元在源极与漏极区之间具有一凹入沟道。

栅极102，在多数实施例中为部分的字线，具有一栅极电压Vg。于某些实施例中，栅极结构包含一材料，其功函数大于N型硅的本征功函数，或大于约4.1eV，且最好是大于约4.25eV，包含譬如大于约5eV。代表性的栅极材料包含P型多晶硅、氧化钛、铂与其他高功函数金属及材料。适合本发明的实施例的具有相当高的功函数的其他材料包含：金属，其包含但不限于钌(Ru)、铟(Ir)、镍(Ni)与钴(Co)；金属合金，其包含但不限于钌-钛与镍-钛；金属氮化物；以及金属氧化物，其包含但不限于氧化钌(RuO₂)。高功函数栅极材料产生比典型的N型多晶硅栅极较高的电子隧穿的注入阻障。具有二氧化硅作为外介电层的N型多晶硅栅极的注入阻障在3.15eV左右。因此，本发明的实施例使用供栅极用与供外介电层用的材料，具有一注入阻障，其高于约3.15eV，例如高于约3.4eV，且最好是高于约4eV。关于具有二氧化硅外介电层的P型多晶硅栅极，其注入阻障大约是4.25eV，且相对于具有含二氧化硅外介电层的N型多晶硅栅极的单元而言，所产生的收敛的单元的阀值被减少大约2伏特。

介电结构104位于栅极102与电荷储存结构106之间。另一介电结构108系位于电荷储存结构106与沟道区114之间。代表性介电材料包含具有大约2至10纳米的厚度的二氧化硅与氮氧化硅，或其他类似的高介电常数材料，其包含譬如氧化铝(Al₂O₃)。

电荷储存结构106储存电荷以控制由非易失性存储器单元所储存的逻辑状态。较先之实施例的电荷储存结构是会导电的，譬如是多晶硅，以使储存电荷扩展遍及此电荷储存结构。较新的实施例的电荷储存结构为电荷捕捉与纳米晶体结构。这种较新的实施例不像导电材料，会将电荷储存于电荷储存结构的特定位置，藉以启动不同位置的电荷储存结构以储存分别的逻辑状态。代表性的电荷捕捉结构包含具有大约3至9纳米的厚度的氮化硅。

源极区110具有一源极电压Vs，而漏极区112具有一漏极电压Vd。源极区110与漏极区112在多数的实施例中为部分的位线，且其特征为一接面深度120。本体区122在多数的实施例中是一基板或一阱，且具有一本体电压Vb。为因应被施加至栅极102、源极110、漏极112及本体122的适当的偏压配置，形成一沟道114电连接源极110与漏极112。

源极与漏极区116的上边缘高于在沟道114与介电结构108之间的介面118。然而，在沟道114与介电结构108之间的介面118维持在源极与漏极区的下边缘上方。因此，在沟道114与介电结构108之间的介面118结束于源极区110与漏极区112的中间区域。

源极区110与漏极区112的上边缘与本体区122的上边缘排成一线。因此，图1的非易失性存储器单元为凹入沟道的实施例。

图2为一非易失性存储器单元的示意图，非易失性存储器单元具有举升离半导体基板的源极区与漏极区。图1与图2的非易失性存储器单元实质上是类似的。然而，源极区210与漏极区212的上边缘位于本体区122的上边缘的上方。因此，图2的非易失性存储器单元为举升的源极与漏极的实施例。在沟道214与介电结构208之间的介面218仍然结束于源极区210与漏极区212的中间区域。源极区210与漏极区212的特征为一接面深度220。

图3A为在具有凹入沟道的非易失性存储器单元中，电子从栅极注入至电荷储存结构的示意图。

栅极区302具有-10V的栅极电压Vg。源极区304具有10V或浮动的源极电压Vs。漏极区306具有10V或浮动的漏极电压Vd。本体区308具有10V的本体电压Vb。

图3B为在具有举升的源极区与漏极区的非易失性存储器单元中，电子从栅极注入至电荷储存结构的示意图。图3B的偏压配置类似于图3A。

图4A为在具有凹入沟道的非易失性存储器单元中，电子从基板注入至电荷储存结构的示意图。

栅极区402具有10V的栅极电压Vg。源极区404具有-10V或浮动的源极电压Vs。漏极区406具有-10V或浮动的漏极电压Vd。本体区408具有-10V的本体电压Vb。

图4B为在具有举升的源极区与漏极区的非易失性存储器单元中，电子从基板注入至电荷储存结构的示意图。图4B的偏压配置类似于图4A。

图5A为在具有凹入沟道的非易失性存储器单元中，带间(band-to-band)热电子注入至电荷储存结构的示意图。

栅极区502具有10V的栅极电压Vg。p+型源极区504具有-5V的源极电压Vs。p+型漏极区506具有0V或浮动的漏极电压Vd。N型本体区508具有0V的本体电压Vb。

图5B为在具有举升的源极区与漏极区的非易失性存储器单元中，带间热电子注入至电荷储存结构的示意图。图5B的偏压配置类似于图5A。

图6A为在具有凹入沟道的非易失性存储器单元中，沟道热电子注入至电荷储存结构的示意图。

栅极区602具有10V的栅极电压Vg。n+型源极区604具有-5V的源极电压Vs。n+型漏极区606具有0V的漏极电压Vd。P型本体区608具有0V的本体电压Vb。

图6B为在具有举升的源极区与漏极区的非易失性存储器单元中，沟道热电子注入至电荷储存结构的示意图。图6B的偏压配置类似于图6A。

图7A为在具有凹入沟道的非易失性存储器单元中，基板热电子注入至电荷储存结构的示意图。

栅极区702具有10V的栅极电压Vg。n+型源极区704具有0V的源极电压Vs。n+型漏极区706具有0V的漏极电压Vd。N型本体区708具有-6V的本体电压Vb。P型阱区710具有-5V的阱电压Vw。源极区704与漏极区706位于此阱区710中，而阱区710位于本体区708中。

图7B为在具有举升的源极区与漏极区的非易失性存储器单元中，基板热电子注入至电荷储存结构的示意图。图7B的偏压配置类似于图7A。

图8A为在具有凹入沟道的非易失性存储器单元中，空穴从栅极注入至电荷储存结构的示意图。

栅极区802具有10V的栅极电压Vg。源极区804具有-10V或浮动的源极电压Vs。漏极区806具有-10V或浮动的漏极电压Vd。本体区808具有-10V的本体电压Vb。

图8B为在具有举升的源极区与漏极区的非易失性存储器单元中，空穴从栅极注入至电荷储存结构的示意图。图8B的偏压配置类似于图8A。

图9A为在具有凹入沟道的非易失性存储器单元中，空穴从基板注入至电荷储存结构的示意图。

栅极区902具有-10V的栅极电压Vg。源极区904具有10V或浮动的源极电压Vs。漏极区906具有10V或浮动的漏极电压Vd。本体区908具有10V的本体电压Vb。

图9B为在具有举升的源极区与漏极区的非易失性存储器单元中，空穴从基板注入至电荷储存结构的示意图。图9B的偏压配置类似于图9A。

图10A为在具有凹入沟道的非易失性存储器单元中，带间热空穴注入至电荷储存结构的示意图。

栅极区1002具有-10V的栅极电压Vg。n+型源极区1004具有5V的源极电压Vs。n+型漏极区1006具有0V或浮动的漏极电压Vd。P型本体区1008具有0V的本体电压Vb。

图10B为在具有举升的源极区与漏极区的非易失性存储器单元中，带间热空穴注入至电荷储存结构的示意图。图10B的偏压配置类似于图10A。

图11A为在具有凹入沟道的非易失性存储器单元中，沟道热空穴注入至电荷储存结构的示意图。

栅极区1102具有-10V的栅极电压Vg。p+型源极区1104具有0V的源极电压Vs。p+型漏极区1106具有5V的漏极电压Vd。N型本体区1108具有0V的本体电压Vb。

图11B为在具有举升的源极区与漏极区的非易失性存储器单元中，沟道热空穴注入至电荷储存结构的示意图。图11B的偏压配置类似于图11A。

图12A为在具有凹入沟道的非易失性存储器单元中，基板热空穴注入至电荷储存结构的示意图。

栅极区1202具有-10V的栅极电压Vg。p+型源极区1204具有0V的源极电压Vs。p+型漏极区1206具有0V的漏极电压Vd。P型本体区1208具有6V的本体电压Vb。N型阱区1210具有5V的阱电压Vw。源极区1204与漏极区1206位于阱区1210中，而阱区1210位于本体区1208中。

图12B为在具有举升的源极区与漏极区的非易失性存储器单元中，基板热空穴注入至电荷储存结构之示意图。图12B的偏压配置类似于图12A。

图13A为在具有凹入沟道的非易失性存储器单元中，用以读取储存于电荷储存结构的右侧的数据的一反向读取操作的示意图。

栅极区1302具有3V的栅极电压Vg。n+型源极区1304具有1.5V的源极电压Vs。n+型漏极区1306具有0V的漏极电压Vd。P型本体区1308具有0V的本体电压Vb。

图13B为在具有举升的源极区与漏极区的非易失性存储器单元中，用以读取储存于电荷储存结构的右侧的数据的反向读取操作的示意图。图13B的偏压配置类似于图13A。

图14A为在具有凹入沟道的非易失性存储器单元中，用以储存位于电荷储存结构的左侧的数据的反向读取操作的示意图。

栅极区1402具有3V的栅极电压Vg。n+型源极区1404具有0V的源极电压Vs。n+型漏极区1406具有1.5V的漏极电压Vd。P型本体区1408具有0V的本体电压Vb。

图14B为在具有举升的源极区与漏极区的非易失性存储器单元中，用以储存位于电荷储存结构的左侧的数据的反向读取操作的示意图。图14B的偏压配置类似于图14A。

图15A为在具有凹入沟道的非易失性存储器单元中，用以读取储存于电荷储存结构的右侧的数据的一带间读取操作的示意图。

栅极区1502具有-10V的栅极电压Vg。n+型源极区1504具有浮动的源极电压Vs。n+型漏极区1506具有2V的漏极电压Vd。P型本体区1508具有0V的本体电压Vb。

图15B为在具有举升的源极区与漏极区的非易失性存储器单元中，用以读取储存于电荷储存结构的右侧的数据的一带间读取操作的示意图。图15B的偏压配置类似于图15A。

图16A为在具有凹入沟道的非易失性存储器单元中，用以储存位于电荷储存结构的左侧的数据的带间读取操作的示意图。

栅极区1602具有-10V的栅极电压Vg。n+型源极区1604具有2V的源极电压Vs。n+型漏极区1606具有浮动的漏极电压Vd。P型本体区1608具有0V的本体电压Vb。

图16B为在具有举升的源极区与漏极区的非易失性存储器单元中，用以储存位于电荷储存结构的左侧的数据的带间读取操作的示意图。图16B的偏压配置类似于图16A。

由于结合的垂直与横向电场的缘故，流经非易失性存储器单元结构的带间电流以高准确度决定电荷储存结构的特定部分的电荷储存状态。较大的垂直与横向电场导致较大的带间电流。一种偏压配置被应用至各种不同的端子，以使这些能带弯曲到足以在非易失性存储器单元结构中产生带间电流，同时将在非易失性存储器单元节点之间的电位差保持为足够低，以使程式化或抹除不会产生。

于偏压配置的例子中，非易失性存储器单元结构相对于主动源极区或漏极区与本体区被逆向偏压，产生逆向偏压的接面。此外，栅极结构的电压导致这些能带弯曲成足以使带间隧穿经由非易失性存储器单元结构而产生。在其中一个非易失性存储器单元结构节点(于多数的实施例中是源极区或漏极区)中的高掺杂浓度。其中此结构节点具有所产生的空间电荷区域的高电荷密度，以及此空间电荷区域在短距离内的电压改变，有助于产生急遽的能带弯曲。位于逆向偏压的接面的一侧上的此价带的电子经由被禁止的间隙遂穿至在逆向偏压的接面的另一侧上的导带，并向下漂移至势能丘(potential hill)，更深入至逆向偏压的接面的N型节点。类似地，空穴漂移过势能丘，远离逆向偏压的接面的N型节点，并朝向逆向偏压的接面的P型节点。

栅极区的电压控制位于电荷储存结构附近的逆向偏压的接面的部分的电压。当栅极结构的电压变成更负时，位于电荷储存结构的附近的逆向偏压的接面的此部分的电压变成更负，导致二极管结构中的更深的能带弯曲。因为以下(1)与(2)的至少某些组合的结果，更多带间电流会流动：(1)在弯曲能带的一侧的被占据的电子能阶与弯曲能带的另一侧的未被占据的电子能阶之间渐增重迭量；以及(2)在被占据的电子能阶与未被占据的电子能阶之间的更狭小的阻绝宽度(Sze，Physics of Semiconductor Devices，1981)。

储存于电荷储存结构上的净负或净正电荷更进一步影响能带弯曲度。依据高斯定律，当负电压相对于逆向偏压的接面被施加至栅极区时，较强电场系由靠近具有相当高的净负电荷的电荷储存结构的部分的逆向偏压的接面之部分所经历。类似地，当正电压相对于逆向偏压的接面被施加至栅极区时，较强电场由靠近具有相当高的净正电荷的电荷储存结构的部分的逆向偏压的接面的部分所经历。

关于读取的不同的偏压配置以及关于程式化与抹除的偏压配置显示出慎重的平衡。关于读取，在逆向偏压的接面节点之间的电位差不应导致载流子的实质上的数目通过一介电材料至电荷储存结构并影响电荷储存状态(亦即，程式化逻辑位准)。相较之下，关于程式化与抹除，在逆向偏压的接面节点之间的电位差足以导致载流子的实质上的数目通过一介电材料并藉由带间热载子注入来影响电荷储存状态。

图17是具有一凹入沟道的一非易失性存储器单元阵列的制造流程图，其显示图19至23的工艺步骤的各种可能的组合。图17揭露下述的处理流程组合：图19与22；图19与23；图20与22；图20与23；图21与22；以及图21与23。这些组合伴随着后端处理。

图18A与18B为具有举升的源极区与漏极区的非易失性存储器单元阵列的制造流程图。

图18A是具有举升的源极区与漏极区的一NOR非易失性存储器单元阵列的制造流程图，其显示图24至27的工艺步骤的各种可能的组合。图18A揭露下述的处理流程组合：图24、25与27；以及图24、26与27。这些组合伴随着后端处理。

图18B是具有举升的源极区与漏极区的一NAND非易失性存储器单元阵列的制造流程图，其显示图28至30的工艺步骤的各种可能的组合。图18B揭露下述的处理流程组合：图28与29；以及图28与30。这些组合伴随着后端处理。

图19A至19C为在图22或23之前，在具有凹入沟道的非易失性存储器单元中，用以形成一沟槽的工艺步骤。于图19A中，氧化物1910沉积于基板1900上。光刻胶被沉积并图案化，且被图案化的光刻胶用以依据光刻胶图案来移除氧化物的数个部分。于图19B中，残留的光刻胶1922保护残留的氧化物1912。残留的光刻胶被移除，且未被氧化物覆盖的基板被蚀刻。于图19C中，沟槽1930被蚀刻至未被氧化物1912覆盖的基板1900中。

图20A至20E为在图22或23以前，在非易失性存储器单元中形成一沟槽之前，用以缩小一栅极长度的工艺步骤。图20A至20C类似于图19A至19C。于图20D中，一间隙壁2040沉积至此沟槽中，残留下一较小沟槽1932。于图20E中，沟槽的底部旁的间隙壁部分被蚀刻，残留下间隙壁2042。此种栅极长度比例调整可留下相较于图19的较小栅极长度。

图21A至21E为在图22或23以前，在非易失性存储器单元中形成一沟槽之前，用以扩大一栅极长度的工艺步骤。图21A至21B类似于图19A至19B。于图21C中，残留的被图案化的光刻胶被移除，露出图案化的氧化物1912。于图21D中，此图案化的氧化物被蚀刻，残留下较小的图案化的氧化物2112。于图21E中，沟槽2132被蚀刻凹入至未被氧化物2112覆盖的基板1900中。此种栅极长度比例调整会留下相较于图19的较长的栅极长度。

图22A至22K为在图19、20或21以后的结束工艺步骤，用以形成一NOR非易失性存储器单元阵列，每个NOR非易失性存储器单元位于一沟槽中，以使每个非易失性存储器单元具有一凹入沟道。在图22A中，例如ONO层的介电材料与电荷储存结构2250形成于沟槽中，从而残留下较小沟槽2232。在图22B中，沉积例如多晶硅的栅极材料2260。在图22C中，栅极材料被蚀刻，从而残留下栅极材料2262在沟槽的内部。在图22D中，例如SiN的介电材料2270沉积于栅极材料2262上。在图22E中，此介电材料被蚀刻，而残留下介电材料2272在沟槽的内部。在图22F中，残留的图案化的氧化物被移除。于此时点，栅极材料2262与氧化物2272的堆迭上升高于基板的表面。在图22G中，离子注入法形成源极区2280与漏极区2282。在图22H中，沉积例如HDP氧化物的氧化物2290。在图22I中，例如藉由CMP、回浸(dip-back)或回蚀来移除覆盖氧化物2272的过剩的氧化物。在图22J中，移除氧化物2272。在图22K中，沉积额外栅极材料而形成栅极区2264。

图23A至23E为在图19、20或21以后的结束工艺步骤，用以形成一NAND非易失性存储器单元阵列，每个NAND非易失性存储器单元位于一沟槽中，以使每个非易失性存储器单元具有一凹入沟道。在图23A中，例如ONO层的介电材料与电荷储存结构2250形成于沟槽中，从而残留下较小沟槽2232。在图23B中，沉积例如多晶硅的栅极材料2260。在图23C中，过剩的栅极材料例如藉由CMP而被移除，从而暴露ONO层。在图23D中，残留的图案化的氧化物被移除。于此时点，栅极材料2262上升高于基板的表面。在图23E中，离子注入法形成源极区2380与漏极区2382。

图24A至24D为在图25或26以前的开始工艺步骤，用以形成在一NOR阵列中的一非易失性存储器单元的举升的源极区与漏极区。在图24A中，例如ONO层的介电材料与电荷储存结构2410沉积于基板2400上。在图24B中，沉积例如多晶硅的栅极材料，例如SiN的氧化物材料沉积于栅极材料上，而形成光刻(photolithographic)结构，残留下SiN 2430、多晶硅2420与ONO2412的堆迭。在图24C中，形成间隙壁2440。在图24D中，蚀刻间隙壁，而残留下间隙壁侧壁2442。

图25A至25B为在图24以后且在图27以前的结束工艺步骤，其使用外延硅以形成在一NOR阵列中的一非易失性存储器单元的举升的源极区与漏极区。在图25A中，沉积外延硅2550。在图25B中，离子注入法形成源极区2560与漏极区2562。

图26A至26C是在图24以后且在图27以前的结束工艺步骤，其使用多晶硅以形成在一NOR阵列中的一非易失性存储器单元的举升的源极区与漏极区。在图26A中，沉积多晶硅2650。在图26B中，回蚀此多晶硅以留下多晶硅2652。在图26C中，离子注入法形成源极区2660与漏极区2662。

图27A至27D是在图25或26以前的结束工艺步骤，用以形成一NOR非易失性存储器单元阵列，每个NOR非易失性存储器单元都具有举升的源极区与漏极区。在图27A中，沉积例如HDP氧化物的介电材料，而覆盖包含间隙壁侧壁与氧化物2430的结构。在图27B中，例如藉由CMP、回浸(dip-back)或回蚀来移除覆盖氧化物2430的过剩的氧化物，而残留下氧化物2772围绕间隙壁侧壁。在图27C中，移除氧化物2430。在图27D中，沉积额外栅极材料以形成栅极区2722。

图28A至28D为在图29或30以前的开始工艺步骤，用以形成一NAND非易失性存储器单元阵列，每个NAND非易失性存储器单元具有举升的源极区与漏极区。在图28A中，例如ONO层的介电材料与电荷储存结构2810沉积于基板2800上。在图28B中，沉积例如多晶硅之栅极材料，形成光刻结构，而残留下多晶硅2820与ONO 2812的堆迭。于图28C中，形成一间隙壁2840。于图28D，蚀刻此间隙壁，而残留下间隙壁侧壁2842。

图29A至29B为在图28以后的结束工艺步骤，其使用外延硅以形成一NAND非易失性存储器单元阵列，每个NAND非易失性存储器单元都具有举升的源极区与漏极区。在图29A中，沉积外延硅2950。在图29B中，离子注入法形成源极区2960与漏极区2962。

图30A至30C为在图28以后的结束工艺步骤，其使用多晶硅以形成一NAND非易失性存储器单元阵列，每个NAND非易失性存储器单元都具有举升的源极区与漏极区。图30A至30C为在图24以后且在图27以前的结束工艺步骤，其使用多晶硅以形成在一NOR阵列中的一非易失性存储器单元的举升的源极区与漏极区。在图30A中，沉积多晶硅3050。在图30B中，回蚀多晶硅以留下多晶硅3052。在图30C中，离子注入法形成源极区3060与漏极区3062。

图31为具有如揭露于此之变化沟道区介面的例示的非易失性存储器集成电路的方块图。

集成电路3150包含位于半导体基板上的非易失性存储器单元的一存储器阵列3100。阵列3100的每个存储器单元具有一变化沟道区介面，例如凹入沟道区，或举升的源极区与漏极区。阵列3100的存储器单元可能是个别的单元，其互相连接成一阵列，或互相连接成多重阵列。列解码器3101连接至多条字线3102，其沿着存储器阵列3100的列配置。行解码器3103连接至多条位线3104，其沿着存储器阵列3100的行配置。于汇流排3105上的位址提供至行解码器3103与列解码器3101。感测放大器与数据输入结构3106经由数据汇流排3107而连接至行解码器3103。数据经由数据输入线3111，而从集成电路3150上的输入/输出埠，或从在集成电路3150的内部或外部的其他数据源提供至方块3106中的数据输入结构。数据经由数据输出线3115而从方块3106上的感测放大器提供至集成电路3150上的输入/输出埠，或提供至在集成电路3150的内部或外部的其他数据目标。一偏压配置状态机器3109控制偏压配置供应电压3108(例如抹除确认与程式化确认电压)的施加，以及用以程式化、抹除及读取存储器单元之配置。

图32为在源极区与漏极区之间具有一凹入沟道的一非易失性存储器单元的示意图，藉以使下介电结构具有三层薄ONO结构。此结构类似图1的非易失性存储器单元，但是此介电结构108(在电荷储存结构108与沟道区114之间)被三层薄ONO结构3208所置换。ONO结构3208具有一小空穴隧穿阻绝位障，例如少于或等于大约4.5eV，或最好是少于或等于大约1.9eV。ONO结构3208的接近例示的厚度范围如下。关于下氧化物：＜20埃，5-20埃，或＜15埃。关于中间的氮化物：＜20埃或10-20埃。关于上氧化物：＜20埃或15-20埃。图32的存储器单元的某些实施例以SONONOS或能带间隙工程(BE)-SONOS表示。三层薄ONO结构3208的各种不同的实施例的额外细节揭露于美国专利申请案号11/324,540，其于此并入作参考。

图33为具有举升离半导体基板的源极区与漏极区的非易失性存储器单元的示意图，藉以使下介电结构具有三层薄ONO结构3208。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求所界定者为准。

本发明主张发明人廖意瑛于2006年7月10日申请的美国专利临时申请案号60/806,840的优先权，该案的名称为Recess-Channel Non-VolatileMemory Cell Structure，Manufacturing Methods and Operating Methods(沟槽沟道非易失性存储器单元结构、制造方法及操作方法)。

Claims (30)

1.一种非易失性存储器单元集成电路，包含：

一非易失性存储器阵列，其包含多行，各该行包含排列成一串列的多个非易失性存储器单元，以使在该串列中的该些非易失性存储器单元的一子集合经由在该串列中的其他非易失性存储器单元而电连接至一位线，各该非易失性存储器单元包含：

一电荷储存结构，用来储存电荷以控制由非易失性存储器单元集成电路储存的一逻辑状态；

一源极与一漏极区，以一沟道区分离；

一个或多个介电结构，其至少部分位于该电荷储存结构与该沟道区之间，且至少部分位于该电荷储存结构与一栅极电压源之间，其中：

其中，对于各该非易失性存储器单元阵列的各该非易失性存储器单元，一介面分离该一个或多个介电结构的一部分与该沟道区，且该介面的一第一端结束于该源极区的中间部分，而该介面的一第二端结束于该漏极区的中间部分。

2.如权利要求1所述的电路，其中，由于该沟道区凹入该非易失性存储器单元集成电路的一基板，该介面的该第一端结束于该源极区的中间部分，且该介面的该第二端结束于该漏极区的中间部分。

3.如权利要求1所述的电路，更包含：

一栅极长度调整介电材料层，至少部分位于一基板与一个或多个介电结构之间。

4.如权利要求1所述的电路，其中该电荷储存结构储存一位元。

5.如权利要求1所述的电路，其中该电荷储存结构储存多重位元。

6.如权利要求1所述的电路，其中该电荷储存结构是一电荷捕捉结构。

7.如权利要求1所述的电路，其中至少部分位于该电荷储存结构与该沟道区之间的该介电结构包含：

一下氧化硅层；

一中间氮化硅层，其位于该下氧化硅层上；以及

一上氧化硅层，其位于该中间氮化硅层上。

8.如权利要求7所述的电路，其中该下氧化硅层具有少于大约20埃的厚度。

9.如权利要求7所述的电路，其中该中间氮化硅层具有少于大约20埃的厚度。

10.如权利要求7所述的电路，其中该上氧化硅层具有少于大约20埃的厚度。

11.如权利要求7所述的电路，其中该下氧化硅层具有大约5至20埃的厚度。

12.如权利要求7所述的电路，其中该中间氮化硅层具有大约10至20埃的厚度。

13.如权利要求7所述的电路，其中该上氧化硅层具有大约15至20埃的厚度。

14.如权利要求7所述的电路，其中该下氧化硅层具有少于大约15埃的厚度。

15.一种非易失性存储器单元阵列集成电路的制造方法，包含以下步骤：

对该非易失性存储器单元阵列中的各该非易失性存储器单元形成一电荷储存结构与一个或多个介电结构，其中该电荷储存结构储存电荷以控制由该非易失性存储器单元阵列集成电路储存的一逻辑状态，且该一个或多个介电结构1)至少部分位于该电荷储存结构与一沟道区之间：以及2)至少部分位于该电荷储存结构与一栅极电压源之间；

形成用以提供该栅极电压的一导电层的一第一部分；

在形成提供该栅极电压的该导电层的该第一部分之后，形成多条位线，该多个位线用以提供一漏极电压与一源极电压至该非易失性存储器单元阵列中的各该非易失性存储器单元，在该非易失性存储器单元阵列中的各该非易失性存储器单元的该沟道区在提供该漏极电压的该些位线的一第一位线与提供该源极电压的该些位线的一第二位线之间延伸；

在形成该些位线之后，形成用以提供该栅极电压的该导电层的一第二部分，该第一部分与该第二部分实体上相连接；

其中，对该非易失性存储器单元阵列的各该非易失性存储器单元，一介面分离该一个或多个介电结构的一部分与该沟道区，该介面的一第一端结束于该第一位线的中间部分，而该该介面的一第二端结束于该第二位线的中间部分。

16.如权利要求15所述的方法，更包含以下步骤：

形成一沟槽于一基板中，其中该电荷储存结构与该一个或多个介电结构的该形成步骤发生于该沟槽中。

17.如权利要求15所述的方法，更包含以下步骤：

藉由形成一填料来调整一栅极的长度，该填料至少部分位于该一个或多个介电结构与一基板之间。

18.如权利要求15所述的方法，更包含以下步骤：

在该电荷储存结构与该一个或多个介电结构的该形成步骤之前，藉由形成一介电材料层并移除部分该介电材料层来缩小一栅极的长度。

19.如权利要求15所述的方法，更包含：

形成一介电材料层，其分离该些位线与该导电层的该第二部分。

20.如权利要求15所述的方法，更包含：

形成该些位线的该步骤包含添加掺杂物。

21.如权利要求15所述的方法，其中该电荷储存结构储存至少一位元。

22.如权利要求15所述的方法，其中该电荷储存结构是一电荷捕捉结构。

23.如权利要求15所述的方法，其中至少部分位于该电荷捕捉结构与该沟道区之间的该介电结构的该形成步骤包含：

形成一下氧化硅层；

形成一中间氮化硅层于该下氧化硅层上；以及

形成一上氧化硅层于该中间氮化硅层上。

24.如权利要求23所述的方法，其中该下氧化硅层具有少于大约20埃的一厚度。

25.如权利要求23所述的方法，其中该中间氮化硅层具有少于大约20埃的一厚度。

26.如权利要求23所述的方法，其中该上氧化硅层具有少于大约20埃的一厚度。

27.如权利要求23所述的方法，其中该下氧化硅层具有大约5至20埃的一厚度。

28.如权利要求23所述的方法，其中该中间氮化硅层具有大约10至20埃的一厚度。

29.如权利要求23所述的方法，其中该上氧化硅层具有大约15至20埃的一厚度。

30.如权利要求23所述的方法，其中该下氧化硅层具有少于大约15埃的一厚度。

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