JP2964619B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JP2964619B2 JP2964619B2 JP2293960A JP29396090A JP2964619B2 JP 2964619 B2 JP2964619 B2 JP 2964619B2 JP 2293960 A JP2293960 A JP 2293960A JP 29396090 A JP29396090 A JP 29396090A JP 2964619 B2 JP2964619 B2 JP 2964619B2
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- insulating film
- gate insulating
- selective epitaxial
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書込み，消去が可能で、不揮発性で
ある読出し専用記憶装置（EEPROM）に関し、特に消去時
における過消去（オーバーイレーズ）を防止した半導体
記憶装置およびその製造方法に関する。
ある読出し専用記憶装置（EEPROM）に関し、特に消去時
における過消去（オーバーイレーズ）を防止した半導体
記憶装置およびその製造方法に関する。
従来のオーバーイレーズ防止機能を有するEEPROMを第
３図に示す。これは例えばIEDM89（1989年 Internatio
nal Electron Devices Meeting）講演番号25.7.1 K.Nar
uke他「A New Flash−Erase EEPROM Cell with a s
edewall select−gate on it's source side」（同dige
st pp603〜606）に示されたものである。
３図に示す。これは例えばIEDM89（1989年 Internatio
nal Electron Devices Meeting）講演番号25.7.1 K.Nar
uke他「A New Flash−Erase EEPROM Cell with a s
edewall select−gate on it's source side」（同dige
st pp603〜606）に示されたものである。
このEEPROMは、シリコン基板１の表面に設けた第１の
ゲート絶縁膜２上に形成した浮遊ゲート３と、この浮遊
ゲート３の上に設けた第２のゲート絶縁膜４上に形成し
た制御ゲート５を有し、さらにこれら浮遊ゲート３およ
び制御ゲート５を挟む前記シリコン基板１の所要領域に
ソース8,ドレイン９の不純物拡散領域を形成している。
そして、ソース領域８と制御ゲート５の間には、第３の
ゲート電極である選択ゲート14を設けている。なお、11
は第１の層間絶縁膜、13は前記ソース領域8,ドレイン領
域９にそれぞれ接続される配線層である。
ゲート絶縁膜２上に形成した浮遊ゲート３と、この浮遊
ゲート３の上に設けた第２のゲート絶縁膜４上に形成し
た制御ゲート５を有し、さらにこれら浮遊ゲート３およ
び制御ゲート５を挟む前記シリコン基板１の所要領域に
ソース8,ドレイン９の不純物拡散領域を形成している。
そして、ソース領域８と制御ゲート５の間には、第３の
ゲート電極である選択ゲート14を設けている。なお、11
は第１の層間絶縁膜、13は前記ソース領域8,ドレイン領
域９にそれぞれ接続される配線層である。
この層によれば、EEPROMへのデータの書込みは、例え
ば、ドレイン９には7Vの電位を、制御ゲート５および選
択ゲート14には12Vの電位をそれぞれ印加し、かつソー
ス８およびシリコン基板１を接地する。したがって、ソ
ース・ドレイン間は導通して電流が流れるが、MOSトラ
ンジスタの動作に従って電流はシリコン基板１の表面の
いわゆるチャネルと呼ばれる層を流れ、ドレイン９近傍
のチャネルでは第１のゲート絶縁膜２のエネルギー障壁
を越えるエネルギーを有するいわゆるホットな電子が発
生し、浮遊ゲート３に蓄積される。
ば、ドレイン９には7Vの電位を、制御ゲート５および選
択ゲート14には12Vの電位をそれぞれ印加し、かつソー
ス８およびシリコン基板１を接地する。したがって、ソ
ース・ドレイン間は導通して電流が流れるが、MOSトラ
ンジスタの動作に従って電流はシリコン基板１の表面の
いわゆるチャネルと呼ばれる層を流れ、ドレイン９近傍
のチャネルでは第１のゲート絶縁膜２のエネルギー障壁
を越えるエネルギーを有するいわゆるホットな電子が発
生し、浮遊ゲート３に蓄積される。
その結果、制御ゲート５に電圧を印加しても浮遊ゲー
ト３中の電子とで電気力線が終端し、シリコン基板１の
表面でチャネル形成が行われ難くなる。すなわち、MOS
トランジスタのしきい値が正方向にシフトし記憶動作が
可能になる。
ト３中の電子とで電気力線が終端し、シリコン基板１の
表面でチャネル形成が行われ難くなる。すなわち、MOS
トランジスタのしきい値が正方向にシフトし記憶動作が
可能になる。
一方、EEPROMの記憶を消去するには、ドレイン９に正
の電圧を印加し、制御ゲート５を接地すれば、第１のゲ
ート絶縁膜２の中のFN電流（ファウラー・ノルトハイム
電流。トンネル電流ともいう）が流れ、浮遊ゲート３中
の蓄積された電子をドレイン９側へ引抜くことができ
る。トンネル電流を生じさせるには、例えば第１のゲー
ト絶縁膜２および第２のゲート絶縁膜４の膜厚を共に12
0Åとし、ドレイン９に12Vを印加して、第１のゲート絶
縁膜２中に約5MV/cmの電界が加わるようにすればよい。
の電圧を印加し、制御ゲート５を接地すれば、第１のゲ
ート絶縁膜２の中のFN電流（ファウラー・ノルトハイム
電流。トンネル電流ともいう）が流れ、浮遊ゲート３中
の蓄積された電子をドレイン９側へ引抜くことができ
る。トンネル電流を生じさせるには、例えば第１のゲー
ト絶縁膜２および第２のゲート絶縁膜４の膜厚を共に12
0Åとし、ドレイン９に12Vを印加して、第１のゲート絶
縁膜２中に約5MV/cmの電界が加わるようにすればよい。
EEPROMの基本動作は以上であるが、消去に際して過大
な消去（消し過ぎ，オーバーイレーズと称す）の現象が
問題となる。それはトンネル電流の制御がうまくいかな
い場合、本来書込みによって蓄積された以上に電子が引
抜かれることがある。これが生じるとEEPROMを書込み前
の状態に戻すことができず、極端な場合にはしきい値が
負になり、通常動作では導通したままの状態になってし
まう。
な消去（消し過ぎ，オーバーイレーズと称す）の現象が
問題となる。それはトンネル電流の制御がうまくいかな
い場合、本来書込みによって蓄積された以上に電子が引
抜かれることがある。これが生じるとEEPROMを書込み前
の状態に戻すことができず、極端な場合にはしきい値が
負になり、通常動作では導通したままの状態になってし
まう。
それを防ぐために、第３図の例では選択ゲート14の電
位を制御ゲート５と連動させて変化させることで浮遊ゲ
ート３の電荷の状況によらずEEPROMの導通，非導通を制
御することができ、しきい値が負になっても選択ゲート
14でチャネルを非導通にすることができる。
位を制御ゲート５と連動させて変化させることで浮遊ゲ
ート３の電荷の状況によらずEEPROMの導通，非導通を制
御することができ、しきい値が負になっても選択ゲート
14でチャネルを非導通にすることができる。
この従来のオーバーイレーズ防止EEPROM構造では、選
択ゲート14を制御ゲート５の側部に形成するため、その
分だけ平面的に横方向の長さを大きくすることは避けら
れず、記憶装置の微細化の障害となる。また、選択ゲー
ト14の電位を外部に引出すための電極を形成する必要も
あり、このための平面面積を別途確保する必要があると
いう問題がある。
択ゲート14を制御ゲート５の側部に形成するため、その
分だけ平面的に横方向の長さを大きくすることは避けら
れず、記憶装置の微細化の障害となる。また、選択ゲー
ト14の電位を外部に引出すための電極を形成する必要も
あり、このための平面面積を別途確保する必要があると
いう問題がある。
また、従来の選択ゲートは、選択ゲート５を形成した
後に、この制御ゲート５の側壁を利用して自己整合的に
製造する、いわゆる側壁形成プロセスを用いるため、そ
の寸法等において製造上のばらつきが生じ易く、特性が
不安定になるという問題もある。
後に、この制御ゲート５の側壁を利用して自己整合的に
製造する、いわゆる側壁形成プロセスを用いるため、そ
の寸法等において製造上のばらつきが生じ易く、特性が
不安定になるという問題もある。
本発明の目的は、これらの問題を解消し、記憶装置の
微細化を図るとともに、特性の安定化を可能とした半導
体記憶装置およびその製造方法を提供することにある。
微細化を図るとともに、特性の安定化を可能とした半導
体記憶装置およびその製造方法を提供することにある。
本発明の半導体記憶装置は、半導体基板上に積層形成
した第１のゲート絶縁膜，浮遊ゲート，第２のゲート絶
縁膜および制御ゲートと、少なくとも前記制御ゲートの
両側面に形成された第３のゲート絶縁膜と、この第３の
ゲート絶縁膜を挟んで前記浮遊ゲートおよび制御ゲート
の両側に設けられた第１および第２の選択エピタキシャ
ル層と、第１の選択エピタキシャル層に制御ゲートの下
面にまで到らない深さに形成されるソース領域と、前記
第２の選択エピタキシャル層に浮遊ゲートの上面にまで
達する深さに形成されるドレイン領域とを備えている。
した第１のゲート絶縁膜，浮遊ゲート，第２のゲート絶
縁膜および制御ゲートと、少なくとも前記制御ゲートの
両側面に形成された第３のゲート絶縁膜と、この第３の
ゲート絶縁膜を挟んで前記浮遊ゲートおよび制御ゲート
の両側に設けられた第１および第２の選択エピタキシャ
ル層と、第１の選択エピタキシャル層に制御ゲートの下
面にまで到らない深さに形成されるソース領域と、前記
第２の選択エピタキシャル層に浮遊ゲートの上面にまで
達する深さに形成されるドレイン領域とを備えている。
また、本発明の半導体記憶装置の製造方法は、半導体
基板上に第１ゲート絶縁膜，浮遊ゲート，第２ゲート絶
縁膜および制御ゲートを積層形成する工程と、少なくと
も前記制御ゲートの両側面に第３ゲート絶縁膜を形成す
る工程と、全面に層間絶縁膜を被着した上で、その層間
絶縁膜に前記第３ゲート絶縁膜を露呈させる開口部をそ
れぞれ開設する工程と、これらの開口部にそれぞれ前記
半導体基板につながる第１および第２の選択エピタキシ
ャル層を形成する工程と、第１の選択エピタキシャル層
と第２の選択エピタキシャル層の表面にそれぞれ異なる
深さの不純物拡散領域を形成してソース領域とドレイン
領域を形成する工程を含んでいる。
基板上に第１ゲート絶縁膜，浮遊ゲート，第２ゲート絶
縁膜および制御ゲートを積層形成する工程と、少なくと
も前記制御ゲートの両側面に第３ゲート絶縁膜を形成す
る工程と、全面に層間絶縁膜を被着した上で、その層間
絶縁膜に前記第３ゲート絶縁膜を露呈させる開口部をそ
れぞれ開設する工程と、これらの開口部にそれぞれ前記
半導体基板につながる第１および第２の選択エピタキシ
ャル層を形成する工程と、第１の選択エピタキシャル層
と第２の選択エピタキシャル層の表面にそれぞれ異なる
深さの不純物拡散領域を形成してソース領域とドレイン
領域を形成する工程を含んでいる。
本発明の半導体記憶装置によれば、第３のゲート絶縁
膜に接する第１の選択エピタキシャル層に、制御ゲート
によって直接制御されるチャネルが形成されるため、制
御ゲートが選択ゲートの機能を有することになり、選択
ゲートを不要とする。
膜に接する第１の選択エピタキシャル層に、制御ゲート
によって直接制御されるチャネルが形成されるため、制
御ゲートが選択ゲートの機能を有することになり、選択
ゲートを不要とする。
〔実施例〕 次に、本発明を図面を参照して説明する。
第１図は本発明のEEPROMの一実施例の断面図である。
シリコン基板１の表面に第１のゲート絶縁膜２を設け、
この上にシリコン基板１と絶縁された状態の浮遊ゲート
３を設けている。また、この浮遊ゲート３上に第２のゲ
ート絶縁膜４を形成し、この上に制御ゲート５を設けて
いる。制御ゲート５の側面には第３のゲート絶縁膜６を
設けており、この第３のゲート絶縁膜６に接してシリコ
ン基板１と接続したシリコンの選択エピタキシャル層を
設けている。この選択エピタキシャル層は、制御ゲート
５の両側にそれぞれ第１および第２の選択エピタキシャ
ル層7Aおよび7Bとして設けられている。そして、これら
の選択エピタキシャル層7A,7Bにはそれぞれソース8,ド
レイン９の各不純物拡散領域が設けられる。この場合、
ソース領域８は、例えばヒ素のような浅い接合が形成さ
れ易い原子を用いて第１のエピタキシャル層7Aの表面か
ら浅く形成し、一方ドレイン領域９は、例えばリンを用
いて150KeV〜200KeVの高エネルギーでイオン注入して、
第２のエピタキシャル層7Bの表面からある程度深く形成
する。具体的には、ソース領域８は制御ゲート５の上端
部までの深さで、一方ドレイン領域９は浮遊ゲート３の
上端までで制御ゲート５の側面よりも下がった位置まで
深く形成する。その結果、ソース側の第１の選択エピタ
キシャル層7Aにはソース領域８の下に制御ゲート５によ
り制御されるチャネル領域10が形成される。
シリコン基板１の表面に第１のゲート絶縁膜２を設け、
この上にシリコン基板１と絶縁された状態の浮遊ゲート
３を設けている。また、この浮遊ゲート３上に第２のゲ
ート絶縁膜４を形成し、この上に制御ゲート５を設けて
いる。制御ゲート５の側面には第３のゲート絶縁膜６を
設けており、この第３のゲート絶縁膜６に接してシリコ
ン基板１と接続したシリコンの選択エピタキシャル層を
設けている。この選択エピタキシャル層は、制御ゲート
５の両側にそれぞれ第１および第２の選択エピタキシャ
ル層7Aおよび7Bとして設けられている。そして、これら
の選択エピタキシャル層7A,7Bにはそれぞれソース8,ド
レイン９の各不純物拡散領域が設けられる。この場合、
ソース領域８は、例えばヒ素のような浅い接合が形成さ
れ易い原子を用いて第１のエピタキシャル層7Aの表面か
ら浅く形成し、一方ドレイン領域９は、例えばリンを用
いて150KeV〜200KeVの高エネルギーでイオン注入して、
第２のエピタキシャル層7Bの表面からある程度深く形成
する。具体的には、ソース領域８は制御ゲート５の上端
部までの深さで、一方ドレイン領域９は浮遊ゲート３の
上端までで制御ゲート５の側面よりも下がった位置まで
深く形成する。その結果、ソース側の第１の選択エピタ
キシャル層7Aにはソース領域８の下に制御ゲート５によ
り制御されるチャネル領域10が形成される。
なお、11は第１の層間絶縁膜、12は第２の層間絶縁
膜、13は前記ソース領域8,ドレイン領域９にそれぞれ接
続される配線層である。
膜、13は前記ソース領域8,ドレイン領域９にそれぞれ接
続される配線層である。
第２図の第１図の実施例の主要工程について示した製
造方法の縦断面図である。
造方法の縦断面図である。
先ず、第２図（ａ）のように、シリコン基板１上に第
１のゲート絶縁膜2,浮遊ゲート3,第２のゲート絶縁膜4,
制御ゲート５を構成する膜材を順次形成し、かつこれら
を選択エッチングすることで各ゲート絶縁膜とゲートを
形成する。その後、制御ゲート５および浮遊ゲート３の
側面に第３のゲート絶縁膜６を形成する。
１のゲート絶縁膜2,浮遊ゲート3,第２のゲート絶縁膜4,
制御ゲート５を構成する膜材を順次形成し、かつこれら
を選択エッチングすることで各ゲート絶縁膜とゲートを
形成する。その後、制御ゲート５および浮遊ゲート３の
側面に第３のゲート絶縁膜６を形成する。
次に、第２図（ｂ）のように、全体を覆うように第１
の層間絶縁膜11を形成した上で、制御ゲート５に隣接す
る層間絶縁膜11を選択エッチングして第１および第２の
開口部11a,11bを形成し、シリコン基板１の表面と前記
第３のゲート絶縁膜６を露出する。
の層間絶縁膜11を形成した上で、制御ゲート５に隣接す
る層間絶縁膜11を選択エッチングして第１および第２の
開口部11a,11bを形成し、シリコン基板１の表面と前記
第３のゲート絶縁膜６を露出する。
次に、第２図（ｃ）のように、第1,第２の開口部11a,
11bの内部にのみ第１および第２の選択エピタキシャル
層7A,7Bを形成する。
11bの内部にのみ第１および第２の選択エピタキシャル
層7A,7Bを形成する。
次いで、第２図（ｄ）のように、第１の選択エピタキ
シャル層7Aの表面にはヒ素をイオン注入し、また第２の
選択エピタキシャル層7Bの表面にはリンをイオン注入
し、アニール工程を経て浅い拡散層のソース領域８と、
深い拡散層のドレイン領域９をそれぞれ形成する。
シャル層7Aの表面にはヒ素をイオン注入し、また第２の
選択エピタキシャル層7Bの表面にはリンをイオン注入
し、アニール工程を経て浅い拡散層のソース領域８と、
深い拡散層のドレイン領域９をそれぞれ形成する。
しかる後、第１図に示したように、全面に第２の層間
絶縁膜12を形成し、この層間絶縁膜12のソース，ドレイ
ンに対応する箇所にコンタクトホールを開設し、ここに
配線13を選択的に形成することで、第１図の構成が完成
される。
絶縁膜12を形成し、この層間絶縁膜12のソース，ドレイ
ンに対応する箇所にコンタクトホールを開設し、ここに
配線13を選択的に形成することで、第１図の構成が完成
される。
このように構成されるEEPROMでは、制御ゲート５によ
って直接制御されるチャネル領域10が、第１の選択エピ
タキシャル層7Aのソース領域８の直下でかつ制御ゲート
５に隣接したシリコン表面に形成されるため、このチャ
ネル領域10に面した制御ゲート５の一部が従来の選択ゲ
ートと等価な機能を有することになる。
って直接制御されるチャネル領域10が、第１の選択エピ
タキシャル層7Aのソース領域８の直下でかつ制御ゲート
５に隣接したシリコン表面に形成されるため、このチャ
ネル領域10に面した制御ゲート５の一部が従来の選択ゲ
ートと等価な機能を有することになる。
したがって、選択ゲートを独立して設けなくともオー
バーイレーズを防止することが可能となり、このように
独立した選択ゲートを不要にすることで記憶装置の微細
化が実現でき、かつ製造のばらつきによる特性の不安定
化が解消される。
バーイレーズを防止することが可能となり、このように
独立した選択ゲートを不要にすることで記憶装置の微細
化が実現でき、かつ製造のばらつきによる特性の不安定
化が解消される。
以上説明したように本発明は、第３のゲート絶縁膜に
接する第１の選択エピタキシャル層に、制御ゲートによ
って直接制御されるチャネルが形成されるため、制御ゲ
ートが選択ゲートの機能を有することになり、選択ゲー
トを不要とする。これにより、選択ゲートを形成するた
めの平面面積をその分縮小して記憶装置の微細化を図る
ことができる。また、選択ゲートを製造する必要がない
ため、製造上のばらつきも無く、特性の安定化を図るこ
とができる。
接する第１の選択エピタキシャル層に、制御ゲートによ
って直接制御されるチャネルが形成されるため、制御ゲ
ートが選択ゲートの機能を有することになり、選択ゲー
トを不要とする。これにより、選択ゲートを形成するた
めの平面面積をその分縮小して記憶装置の微細化を図る
ことができる。また、選択ゲートを製造する必要がない
ため、製造上のばらつきも無く、特性の安定化を図るこ
とができる。
また、本発明方法によれば、通常用いられているプロ
セス技術を利用して特性の安定した微細な記憶装置を製
造することができる。
セス技術を利用して特性の安定した微細な記憶装置を製
造することができる。
第１図は本発明のEEPROMの一実施例の断面図、第２図
（ａ）ないし（ｄ）は第１図の構造の製造方法を工程順
に示す断面図、第３図は従来のEEPROMの断面図である。 １……シリコン基板、２……第１のゲート絶縁膜、３…
…浮遊ゲート、４……第２のゲート絶縁膜、５……制御
ゲート、６……第３のゲート絶縁膜、7A……第１の選択
エピタキシャル層、7B……第２の選択エピタキシャル
層、８……ソース領域、９……ドレイン領域、10……チ
ャネル領域、11……第１の層間絶縁膜、12……第２の層
間絶縁膜、13……配線層、14……選択ゲート。
（ａ）ないし（ｄ）は第１図の構造の製造方法を工程順
に示す断面図、第３図は従来のEEPROMの断面図である。 １……シリコン基板、２……第１のゲート絶縁膜、３…
…浮遊ゲート、４……第２のゲート絶縁膜、５……制御
ゲート、６……第３のゲート絶縁膜、7A……第１の選択
エピタキシャル層、7B……第２の選択エピタキシャル
層、８……ソース領域、９……ドレイン領域、10……チ
ャネル領域、11……第１の層間絶縁膜、12……第２の層
間絶縁膜、13……配線層、14……選択ゲート。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】半導体基板上に積層形成した第１のゲート
絶縁膜，浮遊ゲート，第２のゲート絶縁膜および制御ゲ
ートと、少なくとも前記制御ゲートの両側面に形成され
た第３のゲート絶縁膜と、この第３のゲート絶縁膜を挟
んで前記浮遊ゲートおよび制御ゲートの両側に設けられ
た第１および第２の選択エピタキシャル層と、第１の選
択エピタキシャル層に制御ゲートの下面にまで到らない
深さに形成されるソース領域と、前記第２の選択エピタ
キシャル層に浮遊ゲートの上面にまで達する深さに形成
されるドレイン領域とを備えることを特徴とする半導体
記憶装置。 - 【請求項２】半導体基板上に第１ゲート絶縁膜，浮遊ゲ
ート，第２ゲート絶縁膜および制御ゲートを積層形成す
る工程と、少なくとも前記制御ゲートの両側面に第３ゲ
ート絶縁膜を形成する工程と、全面に層間絶縁膜を被着
した上で、この層間絶縁膜に前記第３ゲート絶縁膜を露
呈させる開口部をそれぞれ開設する工程と、これらの開
口部にそれぞれ前記半導体基板につながる第１および第
２の選択エピタキシャル層を形成する工程と、第１の選
択エピタキシャル層と第２の選択エピタキシャル層の表
面にそれぞれ異なる深さの不純物拡散領域を形成してソ
ース領域とドレイン領域を形成する工程を含むことを特
徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2293960A JP2964619B2 (ja) | 1990-10-31 | 1990-10-31 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2293960A JP2964619B2 (ja) | 1990-10-31 | 1990-10-31 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167472A JPH04167472A (ja) | 1992-06-15 |
| JP2964619B2 true JP2964619B2 (ja) | 1999-10-18 |
Family
ID=17801419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2293960A Expired - Fee Related JP2964619B2 (ja) | 1990-10-31 | 1990-10-31 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2964619B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102637695A (zh) * | 2012-04-06 | 2012-08-15 | 上海华力微电子有限公司 | 一种埋入式可编程闪存器件及其控制方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355237B2 (en) * | 2004-02-13 | 2008-04-08 | Sandisk Corporation | Shield plate for limiting cross coupling between floating gates |
| JP5443676B2 (ja) * | 2007-08-17 | 2014-03-19 | スパンション エルエルシー | 半導体装置及びその製造方法 |
-
1990
- 1990-10-31 JP JP2293960A patent/JP2964619B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102637695A (zh) * | 2012-04-06 | 2012-08-15 | 上海华力微电子有限公司 | 一种埋入式可编程闪存器件及其控制方法 |
| CN102637695B (zh) * | 2012-04-06 | 2014-11-05 | 上海华力微电子有限公司 | 一种埋入式可编程闪存器件及其控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04167472A (ja) | 1992-06-15 |
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