JP3821193B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置の製造方法に関するものであり、特に、電界効果トランジスタにより記憶素子を選択作動させる不揮発性半導体記憶装置の製造方法及びその製造方法により製造された不揮発性半導体記憶装置に関するものである。
【0002】
【背景技術】
フローティングゲートとコントロールゲートを備えた記憶素子を有する不揮発性半導体記憶装置として、例えば、フラッシュメモリがある。フラッシュメモリには様々な型があり、電界効果トランジスタにより記憶素子を選択作動させる型がある。このような型のフラッシュメモリは、例えば、特開平6−275847号公報に開示されている。以下、特開平6−275847号公報に開示されたフラッシュメモリの製造方法を、図44〜図52を用いて説明する。
【0003】
図44に示すように、半導体基板200の主表面の上に、順に、トンネル酸化膜となるシリコン酸化膜202、フローティングゲートとなるポリシリコン膜204を形成する。図45に示すように、選択トランジスタ形成領域232上のポリシリコン膜204を選択的にエッチング除去し、記憶素子形成領域234上のポリシリコン膜204を残す。このポリシリコン膜204を以下、ポリシリコン膜204aという。図46に示すように、ポリシリコン膜204aの上にONO膜206、選択トランジスタ形成領域232上にゲート酸化膜となるシリコン酸化膜208をそれぞれ形成する。そしてONO膜206及びシリコン酸化膜208の上にポリシリコン膜210を形成する。
【0004】
図47に示すように、ポリシリコン膜210の上にレジスト212を形成し、レジスト212をマスクとしてポリシリコン膜210を選択的にエッチング除去し、記憶素子形成領域234上のポリシリコン膜210を残した状態で、選択トランジスタ形成領域232上にゲート電極214を形成する。記憶素子形成領域234上のポリシリコン膜210を以下、ポリシリコン膜210aという。このエッチングにより、ゲート電極214と後に形成されるフローティングゲートとの間にある半導体基板200の主表面236の上のシリコン酸化膜208が露出する。図48に示すように、レジスト212を除去し、レジスト216を記憶素子形成領域234及び選択トランジスタ形成領域232上に形成する。コントロールゲート形成のためのマスクとなるように、レジスト216をパターンニングする。
【0005】
なお、レジスト216は、ゲート電極214を覆い、かつその端面216aがポリシリコン膜204a,210aの上に重ならないようにパターンニングされる。ゲート電極214を覆うのは、ゲート電極214はコントロールゲート及びフローティングゲートと同じ材料、すなわちポリシリコンで構成されているので、この後のコントロールゲート及びフローティングゲート形成のためのエッチングに際し、ゲート電極214がエッチングされるのを防ぐためである。端面216aがポリシリコン膜204a、210aの上に重ならないようにパターンニングするのは、端面216aがポリシリコン膜204a,210aの上に重なると、この後のコントロールゲート及びフローティングゲート形成のためにポリシリコン膜210a、204aをエッチングする際、不必要なポリシリコン膜210a、204aが半導体基板200の主表面の上に残るからである。よって、ゲート電極214と後に形成されるフローティングゲートとの間にある主表面236の上のシリコン酸化膜208が露出した状態のままで、レジスト216はパターンニングされることになる。
【0006】
レジスト216をマスクとして、まずポリシリコン膜210aを選択的にエッチング除去し、コントロールゲート218を形成する。図49に示すように、レジスト216をマスクとして、次にONO膜206を選択的にエッチング除去する。このエッチングにより、露出しているシリコン酸化膜208もエッチングされ、ゲート電極214と後に形成されるフローティングゲートとの間にある主表面236が露出する。
【0007】
図50に示すように、レジスト216をマスクとして、さらにポリシリコン膜204aを選択的にエッチング除去し、フローティングゲート220を形成する。主表面236が露出しているので、このエッチングにより、主表面236もエッチングされ、主表面236に溝部222が不可避的に形成される。レジスト216をマスクとして、次に半導体基板200の主表面にイオン注入し、記憶素子形成領域234にソース/ドレイン224及び溝部222にソース/ドレイン224と電気的に接続する不純物領域226を形成する。
【0008】
図51に示すように、半導体基板200の主表面にシリコン酸化膜228を形成し、ソース/ドレイン224を露出させるコンタクトホール238をシリコン酸化膜228に形成する。図52に示すように、シリコン酸化膜228の上にアルミ配線230を形成する。アルミ配線230はコンタクトホール238内にも形成され、ソース/ドレイン224と電気的に接続されている。記憶素子242は、コントロールゲート218、フローティングゲート220及びソース/ドレイン224を備えている。選択トランジスタ244は、ゲート電極214及びソース/ドレイン240を備えている。
【0009】
【発明が解決しようとする課題】
図52を参照して、選択トランジスタ244により記憶素子242を選択作動させるために、選択トランジスタ244のソース/ドレイン240と記憶素子242のソース/ドレイン224とは、溝部222に形成された不純物領域226を介して電気的に接続されている。ソース/ドレイン240、不純物領域226及びソース/ドレイン224とで構成される配線領域は、溝部222で形状が変化しているので、不純物領域226の拡散抵抗は、この配線領域の拡散抵抗に大きな影響を及ぼす。ところで、図50を用いて説明したように、ソース/ドレイン224と不純物領域226とは、一回のイオン注入で、かつ同時に形成されている。このイオン注入は、ソース/ドレイン224に要求される深さ及び不純物濃度の条件で行われるので、不純物領域226の深さ及び不純物濃度は、不純物領域226に要求される深さ及び不純物濃度となっていない。その結果、例えば不純物領域226の拡散抵抗が高いために、記憶素子242への書き込み、消去及び読み出し速度が遅くなるという影響が生じる。
【0010】
この発明は、かかる従来の問題を解決するためになされたものであり、選択トランジスタのソース/ドレイン及び記憶素子のソース/ドレインの少なくともいずれか一つは、その要求される深さ及び不純物濃度で形成でき、かつ溝部に形成された不純物領域の拡散抵抗を下げることができる不揮発性半導体記憶装置及びその製造方法を提供することである。
【0011】
【課題を解決するための手段】
この発明により製造される不揮発性半導体記憶装置は、記憶素子と、記憶素子を選択作動させる選択ゲートトランジスタと、を備える。記憶素子は、第1の領域及び第2の領域を含む主表面を有する半導体基板と、第1の領域の上に形成されたフローティングゲートと、フローティングゲートの上に形成されたコントロールゲートと、第1の領域に形成された第1のソース/ドレインと、フローティングゲート及びコントロールゲートを挟むように第1のソース/ドレインと間隔をあけて第1の領域に形成された第2のソース/ドレインと、を含む。選択ゲートトランジスタは、第2の領域の上に形成されたゲート電極と、第2の領域に形成され、かつ第2のソース/ドレインと電気的に接続された第3のソース/ドレインと、ゲート電極を挟むように第3のソース/ドレインと間隔をあけて第2の領域に形成された第4のソース/ドレインと、を含む。この発明の不揮発性半導体記憶装置の製造方法は、以下の工程を備える。
【0012】
第1の領域の上にトンネル絶縁膜を形成する工程と、トンネル絶縁膜の上に、フローティングゲートとなる第1の導電体膜を形成する工程と、第1の導電体膜の上に、誘電体膜を形成する工程と、第2の領域の上に、ゲート絶縁膜を形成する工程と、誘電体膜及びゲート絶縁膜の上に、第2の導電体膜を形成する工程と、第2の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を形成する工程と、第1の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を備える。
【0013】
第1の導電体膜を選択的にエッチング除去する際、主表面のうち、フローティングゲートとゲート電極との間の部分も不可避的にエッチングされることにより、この部分には溝部が形成される。この発明の不揮発性半導体記憶装置の製造方法は、さらに、以下の工程を備える。溝部を覆うように主表面に第1のイオン注入をし、第1の不純物領域を主表面に形成する工程と、溝部を覆うように主表面に第2のイオン注入をし、第1、第2、第3及び第4のソース/ドレインの少なくともいずれか一つ並びに溝部で第1の不純物領域と重なり、かつ第1の不純物領域とによって第2のソース/ドレインと第3のソース/ドレインとを電気的に接続する第2の不純物領域を主表面に形成する工程と、を備えている。
【0014】
この発明の不揮発性半導体記憶装置の製造方法は、溝部を覆うように主表面に第1のイオン注入をすることにより、第1の不純物領域を主表面に形成し、次に溝部を覆うように主表面に第2のイオン注入をすることにより、溝部で第1の不純物領域と重なり、かつ第1の不純物領域とによって第2のソース/ドレインと第3のソース/ドレインとを電気的に接続する第2の不純物領域を主表面に形成している。溝部の不純物領域は、溝部で重なり合う第1及び第2の不純物領域により構成されている。すなわち、溝部の不純物領域は、第1及び第2のイオン注入という二回のイオン注入により形成されるので、拡散抵抗を下げることができる。よって、記憶素子への書き込み、消去及び読み出し速度を上げることができる。一方、溝部の不純物領域は、第1及び第2のイオン注入により形成されので、第2のイオン注入は、このイオン注入で形成されるソース/ドレインに要求される深さ及び不純物濃度の条件で行なうことができる。
【0015】
この発明の不揮発性半導体記憶装置の製造方法の好ましい態様として、第1の不純物領域は、第1のソース/ドレインが形成される第1の領域を覆い、かつその端面が前記コントロールゲートの上に位置する第1のレジスト及び第4のソース/ドレインが形成される第2の領域を覆い、かつその端面がゲート電極と溝部との間に位置する第2のレジストをマスクとして第1のイオン注入をすることにより形成される。第1、第3及び第4のソース/ドレイン並びに第2の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第2のイオン注入をすることにより形成される。第2のソース/ドレインは、第1及び第2のイオン注入をすることにより形成される。第1、第3及び第4のソース/ドレインは、第2のイオン注入で形成されるので、第1、第3及び第4のソース/ドレインは、ソース/ドレインに要求される深さ及び不純物濃度にすることができる。
【0016】
また、コントロールゲートと溝部との間に第1のレジストの端面が位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くでき、よって、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【0017】
この発明の不揮発性半導体記憶装置の製造方法の好ましい他の態様として、第1の不純物領域は、第1のソース/ドレインが形成される第1の領域を覆い、かつその端面がコントロールゲートと溝部との間に位置する第3のレジスト及び第4のソース/ドレインが形成される第2の領域を覆い、かつその端面がゲート電極と溝部との間に位置する第4のレジストをマスクとして第1のイオン注入をすることにより形成される。第1、第2、第3及び第4のソース/ドレイン並びに第2の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第2のイオン注入をすることにより形成される。第1、第2、第3及び第4のソース/ドレインは、第2のイオン注入で形成されるので、第1、第2、第3及び第4のソース/ドレインは、ソース/ドレインに要求される深さ及び不純物濃度にすることができる。
【0018】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第1の不純物領域は、第1のソース/ドレインが形成される第1の領域を覆い、かつその端面がコントロールゲートの上に位置する第5のレジスト及び第4のソース/ドレインが形成される第2の領域を覆い、かつその端面がゲート電極の上に位置する第6のレジストをマスクとして第1のイオン注入をすることにより形成される。第1及び第4のソース/ドレイン並びに第2の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第2のイオン注入をすることにより形成される。第2及び第3のソース/ドレインは、第1及び第2のイオン注入をすることにより形成される。第1及び第4のソース/ドレインは、第2のイオン注入で形成されるので、第1及び第4のソース/ドレインは、ソース/ドレインに要求される深さ及び不純物濃度にすることができる。また、コントロールゲートと溝部との間に第5のレジストの端面が位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くできる。ゲート電極と溝部との間に第6のレジストの端面が位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、ゲート電極と溝部との間の距離を短くできる。よって、上記したこの発明の不揮発性半導体記憶装置の製造方法の好ましい態様より、さらに不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【0019】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第1の不純物領域は、第1のソース/ドレインが形成される第1の領域を覆い、かつその端面がコントロールゲートと溝部との間に位置する第7のレジスト及び第4のソース/ドレインが形成される第2の領域を覆い、かつその端面がゲート電極の上に位置する第8のレジストをマスクとして第1のイオン注入をすることにより形成される。第1、第2及び第4のソース/ドレイン並びに第2の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第2のイオン注入をすることにより形成される。第3のソース/ドレインは、第1及び第2のイオン注入をすることにより形成される。第1、第2及び第4のソース/ドレインは、第2のイオン注入で形成されるので、第1、第2及び第4のソース/ドレインは、ソース/ドレインに要求される深さ及び不純物濃度にすることができる。また、ゲート電極と溝部との間に第8のレジストの端面が位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、ゲート電極と溝部との間の距離を短くできる。よって、上記したこの発明の不揮発性半導体記憶装置の製造方法の好ましい態様と同様に、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【0020】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第1及び第2のソース/ドレイン並びに第1の不純物領域は、第4のソース/ドレインが形成される第2の領域を覆い、かつその端面がゲート電極と溝部との間に位置する第9のレジスト及びコントロールゲートをマスクとして第1のイオン注入をすることにより形成される。第3及び第4のソース/ドレイン並びに第2の不純物領域は、第1のソース/ドレインが形成される第1の領域を覆い、かつその端面がコントロールゲートと溝部との間に位置する第10のレジスト及びゲート電極をマスクとして第2のイオン注入をすることにより形成される。第1及び第2のソース/ドレインは、第1のイオン注入で形成され、第3及び第4のソース/ドレインは、第2のイオン注入で形成されるので、第1、第2、第3及び第4のソース/ドレインは、ソース/ドレインに要求される深さ及び不純物濃度にすることができる。
【0021】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、トンネル絶縁膜を形成する工程の前に、第1及び2の領域側にある端部を有し、かつ記憶素子及び選択トランジスタを他の記憶素子及び選択トランジスタと分離する素子分離絶縁膜を、主表面に形成する工程をさらに備え、第1の不純物領域を形成する工程は、素子分離絶縁膜を覆い、かつその端面が素子分離絶縁膜の端部より外側に位置する第11のレジストをマスクとして第1のイオン注入をし、第1の不純物領域を形成する工程を含む。
【0022】
第1の不純物領域を深く形成する場合、イオンを高エネルギーで注入しなければならない。しかし、素子分離絶縁膜のみでは、イオンが素子分離絶縁膜を突き抜け半導体基板に到達するので、素子分離絶縁膜は素子分離の機能を果たさなくなる。よって、素子分離絶縁膜の上にレジストを形成し、このレジストをマスクとして第1のイオン注入をし、第1の不純物領域を形成する。第1のイオン注入の際、レジストの端面が素子分離絶縁膜の端部より内側に位置すると、第1の不純物領域は素子分離絶縁膜の端部の下にまで形成され、第1の不純物領域が他の不純物領域とパンチスルーする可能性がある。この態様は、素子分離絶縁膜を覆い、かつその端面が素子分離絶縁膜の端部より外側に位置する第11のレジストをマスクとして、第1のイオン注入をし、第1の不純物領域を形成しているので、第1の不純物領域の端部と素子分離絶縁膜の端部との間に距離ができる。したがって、第1の不純物領域を深く形成しても、第1の不純物領域が素子分離絶縁膜の下まで拡散し、他の不純物領域とパンチスルーすることを防止することができる。第11のレジストの端面と素子分離絶縁膜の端部との距離は、0.1μm以上、かつ0.3μm以下が好ましい。また、素子分離絶縁膜の幅が2〜3μm以下の場合に、この発明を適用するのが好ましい。
【0023】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第2の導電体膜を形成する工程からフローティングゲートを形成する工程は、第2の導電体膜を形成する工程の後に、第2の導電体膜の上に、第12のレジストを形成する工程と、第12のレジストをマスクとして第2の導電体膜を選択的にエッチング除去し、第1の領域の上に第2の導電体膜を残し、かつゲート電極を形成する工程と、ゲート電極を覆うように、かつ第1の領域の上の第2の導電体膜の上に、第13のレジストを形成する工程と、第13のレジストをマスクとして第2の導電体膜を選択的にエッチング除去し、コントロールゲートを形成する工程と、第13のレジストをマスクとして第1の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を含む。
【0024】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第2の導電体膜を形成する工程からフローティングゲートを形成する工程は、第2の導電体膜を形成する工程の後に、第2の導電体膜の上に、第1の絶縁膜を形成する工程と、第1の絶縁膜の上に、第14のレジストを形成する工程と、第14のレジストをマスクとして第1の絶縁膜及び第2の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を同時に形成する工程と、を含む。コントロールゲート及びゲート電極の上には、第1の絶縁膜が残っている。さらに、ゲート電極を覆うように、第15のレジストを形成する工程と、コントロールゲートの上の第1の絶縁膜及び第15のレジストをマスクとして第1の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を含む。
【0025】
コントロールゲートとゲート電極とを別々に形成する場合、コントロールゲート形成のためのマスクとゲート電極形成のためのマスクとのマスク合わせの余裕を考慮しなければならない。したがって、コントロールゲートとゲート電極との間の距離は、マスク合わせの余裕を考慮した距離を設けなければならない。この態様は、コントロールゲートとゲート電極とを同時に形成しているので、コントロールゲート形成のためのマスクとゲート電極形成のためのマスクとのマスク合わせの余裕を考慮する必要がない。したがって、コントロールゲートとゲート電極との間の距離を小さくできるので、不揮発性半導体記憶装置の微細化を図ることができる。
【0026】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第2の導電体膜を形成する工程からフローティングゲートを形成する工程は、第2の導電体膜を形成する工程の後に、第2の導電体膜の上に、第2の絶縁膜を形成する工程と、第2の絶縁膜の上に、第16のレジストを形成する工程と、第16のレジストをマスクとして第2の絶縁膜を選択的にエッチング除去する工程と、第2の絶縁膜をマスクとして第2の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を同時に形成する工程と、を含む。コントロールゲート及びゲート電極の上には、第2の絶縁膜が残っている。さらに、ゲート電極を覆うように、第17のレジストを形成する工程と、コントロールゲートの上の第2の絶縁膜及び第17のレジストをマスクとして第1の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を含む。理由は不明であるが、レジストをマスクにする場合に比べ、絶縁膜をマスクにするほうが正確にエッチングできる。この態様は、第2の絶縁膜をマスクとして、コントロールゲートを形成している。よって、レジストをマスクとしてコントロールゲートを形成する場合に比べ、コントロールゲートの形状を正確にできる。
【0027】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様は、記憶素子及び選択ゲートトランジスタは複数個あり、一個の選択ゲートトランジスタは、一個の記憶素子のみを選択作動させる不揮発性半導体記憶装置に、この発明を適用している。
【0028】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様は、溝部の深さは、100〜300nmであり、第1の不純物領域を形成する工程は、第1のイオン注入が、初めに40〜120KeV、1E14〜6E15/cm2の条件のリンのイオン注入をし、次に30〜80KeV、1E15〜6E15/cm2の条件のリン又はヒ素のイオン注入をすることを含み、雰囲気N2又はN2/O2、温度900〜950度、時間30〜180分の条件でイオンを熱処理し、深さ200〜600nm、不純物濃度1E18〜1E21/cm3の第1の不純物領域を形成する工程を含む。
【0029】
第2の不純物領域を形成する工程は、第2のイオン注入が、初めに40〜120KeV、5E12〜5E14/cm2の条件のリンのイオン注入をし、次に30〜80KeV、1E15〜6E15/cm2の条件のリン又ヒ素のイオン注入をすることを含み、深さ100〜400nm、不純物濃度1E17〜1E21/cm3の第2の不純物領域を形成する工程を含む。なお、イオンの熱処理は、この後の製造工程における熱処理において、同時に行う。
【0030】
この発明に従う不揮発性半導体記憶装置は、情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置であって、半導体基板、記憶素子、選択ゲートトランジスタ及び不純物領域を備えている。
【0031】
半導体基板は、第1の領域及び第2の領域を含む主表面を有する。記憶素子は、第1の領域の上に形成されたフローティングゲートと、フローティングゲートの上に形成されたコントロールゲートと、第1の領域に形成された第1のソース/ドレインと、フローティングゲート及びコントロールゲートを挟むように第1のソース/ドレインと間隔をあけて第1の領域に形成された第2のソース/ドレインと、を含む。選択ゲートトランジスタは、第2の領域の上に形成されたゲート電極と、第2の領域に形成された第3のソース/ドレインと、ゲート電極を挟むように第3のソース/ドレインと間隔をあけて第2の領域に形成された第4のソース/ドレインと、を含み、記憶素子を選択作動させる。フローティングゲートとゲート電極との間にある主表面には、溝部が不可避的に形成されている。不純物領域は、溝部を覆うように主表面に形成され、かつ第2のソース/ドレインと第3のソース/ドレインとを電気的に接続し、第1及び第4のソース/ドレインより不純物濃度が高い。
【0032】
この発明に従う不揮発性半導体記憶装置の好ましい態様として、不純物領域の不純物濃度は、第1及び第4のソース/ドレインの不純物濃度に対して、1.5倍以上、かつ2倍以下である。
【0033】
この発明に従う不揮発性半導体記憶装置の好ましい他の態様として、不純物領域の不純物濃度は、第2のソース/ドレインの不純物濃度と同じであり、かつ第1、第3及び第4のソース/ドレインの不純物濃度より高い。
【0034】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、不純物領域の不純物濃度は、前記第1、第2、第3及び第4のソース/ドレインの不純物濃度より高い。
【0035】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、不純物領域の不純物濃度は、第2及び第3のソース/ドレインの不純物濃度と同じであり、かつ第1及び第4のソース/ドレインの不純物濃度より高い。
【0036】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、不純物領域の不純物濃度は、第3のソース/ドレインの不純物濃度と同じであり、かつ第1、第2及び第4のソース/ドレインの不純物濃度より高い。
【0037】
【発明の実施の形態】
以下説明する、この発明の実施の形態は、記憶素子が複数個あり、記憶素子を選択作動させる複数の選択トランジスタを備え、各選択トランジスタは1個の記憶素子のみを選択作動させる不揮発性半導体記憶装置にこの発明を適用したものである。ただし、この発明はこれに限定されることはなく、例えば、NOR型、NAND型、DINOR型のような選択トランジスタで記憶素子を選択作動させる不揮発性半導体記憶装置にもこの発明を適用することができる。
【0038】
まず、記憶素子が複数個あり、記憶素子を選択作動させる複数の選択トランジスタを備え、各選択トランジスタは1個の記憶素子のみを選択作動させる不揮発性半導体記憶装置について、図3、4及び5を用いて説明する。図3は、このフラッシュメモリのメモリセル400の概略図である。メモリセル400は、選択トランジスタ401と記憶素子であるメモリトランジスタ402を有している。選択トランジスタ401は、ゲート401Aを有し、メモリトランジスタ402はフローティングゲート403とコントロールゲート404を有している。選択トランジスタ401は、NチャネルMOSFETであり、そのしきい値電圧は約0.7Vである。
【0039】
メモリセル400をチャネルホットエレクトロンにより、プログラムするには、正のプログラム高電圧Vpp、例えば5〜12Vを選択トランジスタ401のゲート401Aに、12Vをメモリトランジスタ402のコントロールゲート404に印加し、同時にメモリトランジスタ402のソース408を接地電位Vssに保持し、選択トランジスタ401のドレイン406に、正のプログラム用パルスを印加することで達成される。例えば、約5Vのプログラム用パルスを、100マイクロ秒印加する。図4において、メモリトランジスタ402のドレイン407(選択トランジスタ401のソースでもある)は、基板に高濃度ドーピング510をすることによって形成される。このドレインのイオン注入は、ドレイン407に近いチャネル領域511の部分の電界を強化する。これによって電子を加速し、電子が薄いトンネル膜を通過しフローティングゲート403へと移動する、電位エネルギー障壁を克服するに十分なほど活発な、高エネルギー電子の分布を生成する(例えばホットエレクトロン注入)。このドレイン407を高濃度にドーピングするイオン注入によって、プログラムの速度は一桁増加する。メモリトランジスタ402の幅が0.25〜1.5μmであるのに比較して、選択トランジスタ401の幅は典型的に、1.0〜5.0μmであるので、選択トランジスタ401は、印加されたドレインのパルス電圧の微小部分を使う。
【0040】
メモリセル400の消去は、メモリトランジスタ402のソース408に5Vを印加し、その一方で、コントロールゲート404を−7Vに保持することによって達成される。図4に示すトンネル酸化膜405に高電界が生じ、それによりフローティングゲート403に集まった電子が電位エネルギー障壁を克服し、トンネル酸化膜405を抜けて(例えば、ファウラーノルドハイムトンネルによって)メモリトランジスタ402のソース408へと移動する。消去中は、ゲート401Aには5〜12Vの電圧が印加され、ドレイン406は浮遊状態に保たれている。
【0041】
メモリトランジスタ402のソース408は、基板を高濃度にドーピング512することにより形成される。この高濃度ドーピングは、ジャンクションの絶縁破壊を増加させ、これによって消去中にフローティングゲートからの電子の移動を著しく加速する。このようにして、消去動作中にメモリトランジスタ402はそのしきい値電圧が負となる程度まで消去が進む。このため、メモリトランジスタ402はコントロールゲート404によってターンオフできない。しかしながら選択トランジスタ401は、この過剰消去がセルの作動に影響を与えることを防止する。具体的にいえば、選択トランジスタ401はフローティングゲートの状態によってコントロールされることがないので、選択トランジスタ401のしきい値電圧は約0.7Vに維持される。
【0042】
上記のプログラム/消去動作以外にも、動作条件は様々に設定できる。例えば、プログラム、消去動作ともファウラーノルドハイムトンネリングによるときには、以下のような条件でもよい。プログラム時には、コントロールゲートを−8V、ソースを浮遊状態、ドレインを8V、選択トランジスタのゲートを8Vとする。消去時には、コントロールゲートを8V、ソースを−8V、ドレインを浮遊状態、選択トランジスタのゲートを8Vとする。
【0043】
図5は、メモリセル400A−400Dを含むメモリアレイ600の概略図を示す。それぞれのメモリセルはメモリセル400と同一である。セル400A、400Bの選択トランジスタ401のドレイン406は金属のドレインビットライン631に結合されており、セル400A、400Bのメモリトランジスタ402のソース408は金属ソースビットライン630に結合されている。メモリセル400Aとメモリセル400Dの選択トランジスタ401のゲート401Aは、ワード線520に結合されており、メモリセル400Aとメモリセル400Dのコントロールゲート404は、コントロールライン521に結合されている。
【0044】
図5において、メモリセル400、例えばメモリセル400Aの読み出しを行うには、ワード線520を介してゲート401A、コントロールライン521を介してコントロールゲート404にそれぞれ標準電圧Vcc(一般的には5V)を印加し、それと同時にドレインビットライン631につながれた従来のセンスアンプ(図示せず)によってメモリセル400Aを流れる読み出し電流を検知することによって達成することができる。もしメモリセル400Aが消去された場合(すなわち、フローティングゲート403の電荷が0あるいは相対的に正となっている場合)、選択トランジスタ401とメモリトランジスタ402は両方ともターンオンされ、センスアンプによって検知することのできる電流が、メモリセル400A中を流れる。もし、メモリセル400Aがプログラムされる場合(すなわち、フローティングゲート402が相対的に負の電荷を持っている場合)は、メモリトランジスタ402のしきい値電圧が供給電圧Vccを上回るまで上昇し、それによってメモリセル400A中に電流が流れるのを防ぐ。
【0045】
この構成よって、ドレインのビットラインの電圧を受けるセンスアンプは、ソースのビットライン630へのフィードバック電圧を発生する。それによって、読み取り作動中のソースのビットライン630の電圧を増加させる。このようにして、ドレインのビットライン631の電圧降下が減速される。そのため、このメモリセルアレイによれば、従来のメモリセルアレイに比較して、次の論理状態サイクル中に検知が行えるようビットラインが、元の状態に復帰する時間が著しく減少する。
【0046】
メモリトランジスタ402をスケーリングする上で主な制限となるのは、パンチスルーに対する要求である。ドレイン407とフローティングゲート403の容量接合により、メモリトランジスタ402は典型的にドレイン407との結合によってターオンする。この容量接合はチャネル長511(図4)のスケーラビリティを制限し、それによって5Vプログラミング性能に要するプログラミングスピードが向上しないよう制限してしまう。具体的には、ドレイン407からフローティングゲート403への容量接合は、メモリトランジスタ402のパンチスルーに対する許容度を悪化させ、そのためメモリトランジスタ402のドレイン電圧を扱う能力を制限してしまう。フリンジング容量、すなわち平行面容量以外の容量、の強い効果によって容量接合の効果はメモリトランジスタ402のゲートライン幅には比例しない。従って、このドレイン接合の効果は構造が小さくなるほど支配的になり、アクセスゲートのない従来のEEPROMやフラッシュメモリにおいては、重大なスケーリング上の制約となる。ところで、プログラミングの速度は、有効チャネル長の逆数に対して指数的に増大する。
【0047】
このメモリセルは、このスケーリングの問題を、メモリセル400中に選択トランジスタ401を挿入することによって解決している。このメモリセルによれば、プログラムモードにおけるメモリトランジスタ402のパンチスルーを除去するので、チャネル長511をスケールすることができる。このスケーラビリティによって、チャネル長511を短くすることができ、これにより、従来に比較して、メモリセルのプログラミング速度を著しく向上することができる。さらに、ドレイン407にドープを施すことにより、メモリセル400は5Vでのプログラム性能を十分に達成することができる。
【0048】
(第1形態)
図1は、この発明に従う不揮発性半導体記憶装置の製造方法の第1形態により製造された不揮発性半導体記憶装置の部分断面図である。半導体基板の一例であるシリコン基板10の主表面は、記憶素子の一例であるメモリセル15が形成された第1の領域11と選択ゲートトランジスタ17が形成された第2の領域13とに分けられている。第1の領域11の上には、トンネル絶縁膜の一例であるシリコン酸化膜12、シリコン酸化膜12の上には、フローティングゲート33、フローティングゲート33の上には、誘電体膜の一例であるONO膜16、ONO膜16の上には、コントロールゲート30が形成されている。第1の領域11には、コントロールゲート30及びフローティングゲート33を挟むように、間隔をあけて第1のソース/ドレインの一例であるソース/ドレイン38、第2のソース/ドレインの一例であるソース/ドレイン35が形成されている。
【0049】
第2の領域13の上には、ゲート絶縁膜の一例であるゲート酸化膜20、ゲート酸化膜20の上には、ゲート電極26が形成されている。第2の領域13には、ゲート電極26を挟むように、間隔をあけて第3のソース/ドレインの一例であるソース/ドレイン39、第4のソース/ドレインの一例であるソース/ドレイン40が形成されている。
【0050】
フローティングゲート33とゲート電極26との間のシリコン基板10の主表面には、不可避的に形成された溝部32がある。溝部32を覆うように、N+型領域36及び42が形成され、N+型領域36とN+型領域42とが、溝部32で重なるように形成されている。N+型領域36は、N+型領域42よりシリコン基板10中に深く形成されている。N+型領域36が第1の不純物領域の一例であり、N+型領域42が第2の不純物領域の一例である。第1の領域11側にあるN+型領域36及び42で、ソース/ドレイン35が構成されている。第2の領域13側にあるN+型領域42でソース/ドレイン39が構成されている。シリコン基板10の主表面は、メモリセル15及び選択ゲートトランジスタ17を覆うように、シリコン酸化膜44が形成されている。シリコン酸化膜44には、ソース/ドレイン38を露出させるコンタクトホール46a及びソース/ドレイン40を露出させるコンタクトホール46bが形成されている。シリコン酸化膜44の上には、アルミ配線48a及び48bが形成されている。アルミ配線48aは、コンタクトホール46a内にも形成され、ソース/ドレイン38と電気的に接続されている。同様に、アルミ配線48bは、コンタクトホール46b内にも形成され、ソース/ドレイン40と電気的に接続されている。
【0051】
図2は、図5の400Aの部分における不揮発性半導体記憶装置の平面図であり、図1は、図2をA−A線矢印方向から切断した断面図である。縦方向に間隔をあけて、コントロールゲート37、アルミ配線48a、コントロールゲート30、溝部32、ゲート電極26、アルミ配線48bが形成されている。コントロールゲート30、ゲート電極26が、それぞれ図5に示すコントロールゲート404、ゲート401Aに対応している。
【0052】
次に、この発明に従う不揮発性半導体記憶装置の製造方法の第1形態を説明する。図6に示すように、シリコン基板10の主表面の上に、例えば熱酸化法によって厚さ7〜10nmのトンネル絶縁膜となるシリコン酸化膜12を形成する。シリコン酸化膜12の上に、例えばCVD法によって、第1の導電体膜の一例である厚さ100〜200nmのポリシリコン膜14を形成する。
【0053】
図7に示すように、例えばフォトエッチング法により、第2の領域13の上のポリシリコン膜14を選択的にエッチング除去する。そして、第1の領域11の上にあるポリシリコン膜14を覆うように、ONO膜16を、シリコン基板10の主表面に形成する。ONO膜16のO膜の部分は、例えばCVD法又は熱酸化法により形成され、N膜の部分は、例えばCVD法により形成される。
【0054】
図8に示すように、シリコン基板10の主表面の上に、レジスト18を形成する。そして、第2の領域13上のレジスト18を除去する。レジスト18をマスクとして、第2の領域13の上のONO膜16、シリコン酸化膜12をエッチング除去し、シリコン基板10の主表面を露出させる。図9に示すように、例えば熱酸化法によって、第2の領域13の上に、厚さ5〜20nmのゲート酸化膜20を形成する。
【0055】
図10に示すように、シリコン基板10の主表面全面に、例えばCVD法を用いて、第2の導電体膜の一例である厚さ200〜400nmのポリシリコン膜24を形成する。なお、第2の導電体膜の他の例として、厚さ80〜200nmのポリシリコン膜と、その上に形成された厚さ80〜200nmのWSi2、MoSi2、CoSi2、TiSi2などからなるシリサイドの積層構造がある。ポリシリコン膜24の上に、レジスト22を形成し、所定のパターニングを施す。
【0056】
図11に示すように、第12のレジストであるレジスト22をマスクとして、ポリシリコン膜24を選択的にエッチング除去し、第1の領域11の上にポリシリコン膜24の一部を残し、第2の領域13の上にゲート電極26を形成する。図12に示すように、シリコン基板10の主表面全面に、レジスト28を形成する。そして、ポリシリコン膜24の上にレジスト28が残り、かつゲート電極26を覆うようにレジスト28が残るように、レジスト28にパターニングを施す。このレジスト28が第13のレジストである。
【0057】
図13に示すように、レジスト28をマスクとして、まず、ポリシリコン膜24を選択的にエッチング除去しコントロールゲート30を形成する。続けてONO膜16を選択的にエッチング除去し、コントロールゲート30の下に位置するONO膜16を残す。このONO膜16の選択的エッチング除去により、フローティングゲートとゲート電極との間にあるシリコン基板10の主表面の上にあるシリコン酸化膜20もエッチングされ、シリコン基板10の主表面10aが露出する。
【0058】
レジスト28をマスクとして、ポリシリコン膜14を選択的にエッチング除去し、図14に示すようにフローティングゲート33を形成する。このエッチングにより、主表面10aの部分もエッチングされ、シリコン基板10に溝部32が形成される。溝部32の深さは、100〜300nmである。
【0059】
図15に示すように、レジスト34をシリコン基板10の主表面全面に形成する。レジスト34は、第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面34aがコントロールゲート30の上に位置するように及び第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面34bがゲート電極26と溝部32との間に位置するようにパターニングされる。第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面34aがコントロールゲート30の上に位置するレジスト34が、第1のレジストである。第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面34bがゲート電極26と溝部32との間に位置するレジスト34が、第2のレジストである。レジスト34をマスクとして、溝部32を覆うようにシリコン基板10の主表面に40〜120KeV、1E14〜6E15/cm2の条件でリンのイオン注入をする。次に30〜80KeV、1E15〜6E15/cm2の条件でリン又はヒ素のイオン注入をする。これらのイオン注入が第1のイオン注入の一例である。イオン注入後、注入されたイオンを熱処理し、第1の不純物領域の一例であるN+型領域36を形成する。N+型領域36の深さは、200〜600nm、不純物濃度は、1E18〜1E21/cm3である。第1の不純物領域を形成する熱処理の条件は、雰囲気がN2又はN2/O2、温度が900〜950度、時間が30〜180分である。上記したイオン注入及び熱処理により、溝部32を覆うようにシリコン基板10の主表面には、N+型領域36が形成される。
【0060】
図16に示すように、コントロールゲート30及びゲート電極26をマスクとして、シリコン基板10の主表面に、40〜120KeV、5E12〜5E14/cm2の条件でリンのイオン注入をする。次に30〜80KeV、1E15〜6E15/cm2の条件でリン又はヒ素のイオン注入をする。これらのイオン注入が第2のイオン注入の一例である。これらのイオン注入をし、熱処理することによりソース/ドレイン38、N+型領域42及びソース/ドレイン40を形成する。N+型領域42の深さは、100〜400nm、不純物濃度は、1E17〜1E21/cm3である。
【0061】
図1に示すように、シリコン基板10の主表面全面に、例えばCVD法により層間絶縁膜となるシリコン酸化膜44を形成する。層間絶縁膜としてシリコン酸化膜の代わりに、PSG膜、SOG膜またはBPSG膜を用いてもよい。PSG膜、SOG膜またはBPSG膜を単独に用いた一層構造でもよいし、または、シリコン酸化膜、PSG膜、SOG膜またはBPSG膜を組み合わせた多層構造でもよい。次に、パターニングされたレジストを用いて、シリコン酸化膜44を選択的にエッチング除去し、ソース/ドレイン38を露出させるコンタクトホール46a、ソース/ドレイン40を露出させるコンタクトホール46bを形成する。そして、シリコン酸化膜44の上に例えばスパッタリング法を用いてアルミニウム膜を形成する。このアルミニウム膜にパターニングを施し、アルミ配線48a、48bを形成する。なお、アルミ配線の代わりに、アルミニウムに銅等を含んだアルミ合金配線でもよい。
【0062】
溝部32のN+型領域36及び42から構成される不純物領域は、図15で説明したイオン注入及び図16で説明したイオン注入という2回のイオン注入により形成される。一方、ソース/ドレイン38、39及び40は、図16で説明したイオン注入で形成され、このイオン注入は、ソース/ドレイン38、39及び40に要求される不純物濃度及び深さの条件で行われる。よって、溝部32の不純物領域の拡散抵抗を下げつつ、かつソース/ドレイン38、39及び40はそれらの要求される不純物濃度及び深さで形成することができる。また、コントロールゲート30と溝部32との間にレジスト34の端面34aが位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くでき、よって、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【0063】
(第2形態)
図17は、図2を矢印B−B線に沿って切断した部分断面図である。図2及び図17を参照して、N+型領域36とN+型領域52とは、素子分離絶縁膜の一例であるフィールド酸化膜50によって分離されている。N+型領域36及び52は、図15で示すイオン注入により形成されたものである。N+型領域36の上には、N+型領域42が形成され、N+型領域52の上には、N+型領域54が形成されている。N+型領域42及び54は、図16で示すイオン注入により形成されたものである。フィールド酸化膜50の上に形成されたレジスト34をマスクとして、シリコン基板10にイオン注入をすることにより、N+型領域36及び52が形成される。このときレジスト34の一方の端面34iは、フィールド酸化膜50の一方の端部50aの内側に位置し、レジスト34の他方の端面34jは、フィールド酸化膜50の他方の端部50bの内側に位置する。よって、N+型領域36は、一方の端部50aの下まで回り込み、N+型領域52は、他方の端部50bの下まで回り込んでいる。従って、N+型領域36とN+型領域52との間の距離が短くなり、パンチスルーする可能性がある。この発明の第2形態はこれを防ぐものである。以下説明する。
【0064】
図18は、この発明に従う不揮発性半導体記憶装置の製造方法の第2形態により製造された不揮発性半導体記憶装置の部分平面図である。図19は、図18をB−B線矢印方向に沿って切断した部分断面図である。図2及び図17で示す構造と同じ部分ついては同一符号を付すことによりその説明を省略する。図19に示すように、第1の不純物領域の一例であるN+型領域56は、フィールド酸化膜50の一方の端部50aの下まで延びておらず、N+型領域56と一方の端部50aとの間には一定の距離xがある。xは例えば、0.1μm以上、かつ0.3μm以下がある。N+型領域58とフィールド酸化膜50の他方の端部50bとの間にも同様に一定の距離xがある。第2形態により製造された不揮発性半導体記憶装置は、以上説明したように、N+型領域56とN+型領域58との間の距離を、図17で示す例より大きくすることができ、パンチスルーを防ぐことが可能となる。フィールド酸化膜の幅が2〜3μm以下の場合に、この発明を適用するのが好ましい。
【0065】
図19で示す構造の製造方法、図20〜図22を用いて説明する。図20〜図22中の(a)は、図18をB−B線矢印方向に沿って切断した断面図であり、(b)はC−C線矢印方向に沿って切断した断面図である。図20に示すように、シリコン基板10には、フローティングゲート形成により、溝部32が形成されている。
【0066】
図21を参照して、図21の工程は図15の工程と同じ工程である。(a)、(b)に示すように、第11のレジストであるレジスト60の一方の端面60aがフィールド酸化膜50の一方の端部50aの外側に位置し、他方の端面60bが他方の端部50bの外側に位置している。端面と端部との間の距離はxである。そしてレジスト60をマスクとしてシリコン基板10に第1のイオン注入をし、熱処理することによりN+型領域56及び58を形成する。イオン注入及び熱処理の条件は、第1形態と同じである。
【0067】
図22を参照して、図22の工程は図16の工程と同じ工程である。フィールド酸化膜50をマスクとしてシリコン基板10に第2のイオン注入をし、かつ熱処理することにより、N+型領域42及び54を形成する。イオン注入の条件は、第1形態と同じである。
【0068】
(第3形態)
第3形態と第1形態との違いは、図15に示すレジスト34の端面34a、34bの位置である。以下、図23及び図24を用いて、第3形態について説明する。第1形態と同じ方法で図14で示す工程を終了した後、図23に示すように、シリコン基板10の主表面の上にレジスト34を形成する。レジスト34は、第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面34dがコントロールゲート30と溝部32との間に位置するように及び第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面34cがゲート電極26と溝部32との間に位置するようにパターニングされる。第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面34dがコントロールゲート30と溝部32との間に位置するレジスト34が、第3のレジストである。第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面34cがゲート電極26と溝部32との間に位置するレジスト34が、第4のレジストである。レジスト34をマスクとして、第1のイオン注入をし、熱処理することにより第1の不純物領域の一例であるN+型領域62を形成する。イオン注入及び熱処理の条件は、第1形態と同じである。
【0069】
図24に示すように、第1形態と同じ条件でコントロールゲート30及びゲート電極26をマスクとしてシリコン基板10に第2のイオン注入をし、かつ熱処理することにより、ソース/ドレイン38、N+型領域42、ソース/ドレイン40を形成する。イオン注入の条件は、第1形態と同じである。あとの工程は第1形態と同じである。
【0070】
溝部のN+型領域62及び42から構成される不純物領域は、図23で説明したイオン注入及び図24で説明したイオン注入という2回のイオン注入により形成される。一方、ソース/ドレイン38、35、39及び40は、図24で説明したイオン注入で形成され、このイオン注入は、ソース/ドレイン38、35、39及び40に要求される不純物濃度及び深さの条件で行われる。よって、溝部32の不純物領域の拡散抵抗を下げつつ、かつソース/ドレイン38、35、39及び40はそれらの要求される不純物濃度及び深さで形成することができる。
【0071】
(第4形態)
第4形態と第1及び第3形態との違いは、図15及び図23に示すレジスト34の端面34a〜34dの位置である。以下、図25及び図26を用いて第4形態について説明する。第1形態と同じ方法で図14で示す工程を終了した後、図25に示すように、シリコン基板10の主表面の全面にレジスト34を形成する。レジスト34は、第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面34fがコントロールゲート30の上に位置するように及び第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面34eがゲート電極26の上に位置するようにパターニングされる。第1のソース/ドレインが形成される第1の領域を覆い、かつその端面34fがコントロールゲート30の上に位置するレジスト34が、第5のレジストである。第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面34eがゲート電極26の上に位置するレジスト34が、第6のレジストである。レジスト34をマスクとして、シリコン基板10に第1のイオン注入をし、熱処理することにより第1の不純物領域の一例であるN+型領域64を形成する。イオン注入及び熱処理の条件は第1形態と同じである。
【0072】
図26に示すように、ゲート電極26及びコントロールゲート30をマスクとして、シリコン基板10に第2のイオン注入をし、かつ熱処理することにより、ソース/ドレイン38、N+型領域42、ソース/ドレイン40を形成する。イオン注入の条件は第1形態と同じである。以下の工程は第1形態と同じである。第4形態では、第1の領域11側にあるN+型領域42及び64で、ソース/ドレイン35が構成されている。そして、第2の領域13側にあるN+型領域42及び64により、ソース/ドレイン39が構成されている。
【0073】
溝部32のN+型領域42及び64は、図25で説明したイオン注入及び図26で説明したイオン注入という2回のイオン注入により形成される。一方、ソース/ドレイン38及び40は、図26で説明したイオン注入で形成され、このイオン注入はソース/ドレイン38及び40に要求される不純物濃度及び深さの条件で行われる。よって溝部32の不純物領域の拡散抵抗を下げつつ、かつソース/ドレイン38及び40はそれらの要求される不純物濃度及び深さで形成することができる。また、コントロールゲート30と溝部32との間にレジスト34の端面34fが位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くできる。ゲート電極26と溝部32との間にレジスト34の端面34eが位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、ゲート電極と溝部との間の距離を短くできる。よって、上記したこの発明の不揮発性半導体記憶装置の製造方法の第1形態より、さらに不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【0074】
(第5形態)
第5形態と第1、第3及び第4形態との違いは、図15、図23及び図25で示すレジスト34の端面34a〜34fの位置である。以下、図27及び図28を用いて、第5形態について説明する。
【0075】
第1形態と同じ方法で図14で示す工程を終了した後、図27に示すように、シリコン基板10の主表面にレジスト34を形成する。レジスト34は、第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面34hがコントロールゲート30と溝部32との間に位置するように及び第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面34gがゲート電極26の上に位置するようにパターニングされる。第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面34hがコントロールゲート30と溝部32との間に位置するレジスト34が、第7のレジストである。第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面34gがゲート電極26の上に位置するレジスト34が第8のレジストである。レジスト34をマスクとして、シリコン基板10に第1のイオン注入し、熱処理することにより、第1の不純物領域の一例であるN+型領域66を形成する。イオン注入及び熱処理の条件は第1形態と同じである。
【0076】
図28に示すように、ゲート電極26及びコントロールゲート30をマスクとして、シリコン基板10に第2のイオン注入をし、かつ熱処理することにより、ソース/ドレイン38、N+型領域42、ソース/ドレイン40を形成する。イオン注入の条件は、第1形態と同じである。以下の工程は第1形態と同じである。
【0077】
第5形態では、第1の領域11側にあるN+型領域42でソース/ドレイン35が構成されている。また、第2の領域13側にあるN+型領域42及び66でソース/ドレイン39が構成されている。溝部42のN+型領域42及び66から構成される不純物領域は、図27で説明したイオン注入及び図28で説明したイオン注入という2回のイオン注入により形成される。一方、ソース/ドレイン38、35及び40は、図28で説明したイオン注入で形成され、このイオン注入はソース/ドレイン38、35及び40に要求される不純物濃度及び深さの条件で行われる。よって、溝部32の不純物領域の拡散抵抗を下げつつ、かつソース/ドレイン38、35及び40はそれらの要求される不純物濃度及び深さで形成することができる。また、ゲート電極26と溝部32との間にレジスト34の端面34gが位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、ゲート電極と溝部との間の距離を短くできる。よって、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【0078】
(第6形態)
第6形態と第1、第3〜第5形態との違いは、図15、図23、図25、図27で示すレジスト34の端面34a〜34hの位置である。以下、図29及び図30を用いて、第6形態について説明する。第1形態と同じ方法で図14で示す工程を終了した後、図29に示すように、シリコン基板10の上に、レジスト68を形成する。レジスト68は、第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面68aがゲート電極26と溝部32との間に位置するようにパターニングされ、このパターニングされたレジストが第9のレジストである。コントロールゲート30及びレジスト68をマスクとして、シリコン基板10の主表面にヒ素をイオン注入し、かつ熱処理することにより、ソース/ドレイン38及び第1の不純物領域の一例であるN+型領域70を形成する。なお、リンの代わりにヒ素をイオン注入してもよいし、リン及びヒ素のイオン注入を組み合わせてもよい。イオン注入及び熱処理の条件は第1形態と同じである。
【0079】
図30に示すように、シリコン基板10の主表面に、レジスト72を形成する。第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面72aがコントロールゲート30と溝部32との間に位置するようにレジスト72をパターニングする。このパターニングされたレジスト72が第10のレジストである。レジスト72及びゲート電極26をマスクとして、シリコン基板10の主表面にひ素をイオン注入し、かつ熱処理することにより、第2の不純物領域の一例であるN+型領域74及びソース/ドレイン40を形成する。イオン注入の条件は第1形態と同じである。以下の工程は第1形態と同じである。
【0080】
第6形態では、第1の領域11側にあるN+型領域70で、ソース/ドレイン35が構成されている。また、第2の領域13側にあるN+型領域74によって、ソース/ドレイン39が構成されいる。溝部32のN+型領域70及び74から構成される不純物領域は、図29で説明したイオン注入及び図30で説明したイオン注入という2回のイオン注入により形成される。一方、ソース/ドレイン38、35、39、40は、第30で説明したイオン注入で形成され、このイオン注入はソース/ドレイン38、35、39、40に要求される不純物濃度及び深さの条件で行われる。よって、溝部32の不純物領域の拡散抵抗を下げつつ、かつソース/ドレイン38、35、39、40はそれらの要求される不純物濃度及び深さで形成することができる。
【0081】
(第7形態)
この発明の第7形態を説明する。図31を参照して、ポリシリコン膜24形成まで工程は第1形態と同じなので説明を省略する。ポリシリコン膜24の上に、例えばCVD法を用いて厚さ200〜300nmのシリコン酸化膜76を形成する。このシリコン酸化膜76が、第1の絶縁膜の一例である。シリコン酸化膜76の上に、レジスト80を形成する。レジスト80が第14のレジストである。そしてレジスト80を、コントロールゲート及びゲート電極のパターンにパターニングする。
【0082】
図32に示すように、レジスト80をマスクとして、シリコン酸化膜76及びポリシリコン膜24を順に選択的にエッチング除去し、コントロールゲート84及びゲート電極82を同時に形成する。
【0083】
図33に示すように、シリコン基板10の主表面の上にレジスト86を形成する。レジスト86を、ゲート電極82を覆うパターンにパターニングする。このレジスト86が第15のレジストである。
【0084】
図34に示すように、コントロールゲート84の上のシリコン酸化膜76及びレジスト86をマスクとして、ONO膜16及びポリシリコン膜14を順に選択的にエッチング除去し、フローティングゲート88を形成する。フローティングゲート88を形成する際、第1形態で説明した同じ理由で、フローティングゲート88とゲート電極82との間のシリコン基板10の主表面に溝部90が形成される。
【0085】
図35に示すように、シリコン基板10の主表面の上にレジスト92を形成する。レジスト92は、第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面92aがコントロールゲート84の上に位置するように及び第4ソース/ドレインが形成される第2の領域13を覆い、かつその端面92bがゲート電極82と溝部90との間に位置するようにパターニングされる。第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面92aがコントロールゲート84の上に位置するレジスト92が、第1のレジストである。また、第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面92bがゲート電極82と溝部90との間に位置するレジスト92が、第2のレジストである。レジスト92をマスクとして、シリコン基板10に第1のイオン注入をし、かつ熱処理することにより、溝部90を覆う第1の不純物領域の一例であるN+型領域94を形成する。イオン注入及び熱処理の条件は第1形態と同じである。
【0086】
図36に示すように、コントロールゲート84の上のシリコン酸化膜76及びゲート電極82の上のシリコン酸化膜76をマスクとして、シリコン基板10に第2のイオン注入をし、かつ熱処理することにより、第1のソース/ドレインの一例であるソース/ドレイン96、第2の不純物領域の一例であるN+型領域98、第4のソース/ドレインの一例であるソース/ドレイン100を形成する。イオン注入の条件は第1形態と同じである。第1の領域11側にあるN+型領域94及び98で、第2のソース/ドレインの一例であるソース/ドレイン97が構成される。第2の領域13側にあるN+型領域98で、第3のソース/ドレインの一例であるソース/ドレイン99が形成される。
【0087】
以下の工程は第1形態と同じである。この第7形態では、図32に示すように、コントロールゲート84とゲート電極82とを同時に形成しているので、コントロールゲート84形成のためのマスクとゲート電極82形成のためのマスクとのマスクあわせの余裕を考慮する必要がない。このため、コントロールゲート84とゲート電極82との間の距離を小さくすることができ、不揮発性半導体記憶装置の微細化を図ることができる。
【0088】
(第8形態)
この発明に従う不揮発性半導体記憶装置の製造方法の第8形態を説明する。図37に示すように、第1形態と同じ方法でポリシリコン膜24を形成するまでの工程を行う。そして、ポリシリコン膜24の上に、例えばCVD法を用いて厚さ200〜300nmのシリコン酸化膜77を形成する。このシリコン酸化膜77が、第2の絶縁膜の一例である。レジスト81をパターニングする。このレジスト81が第16のレジストである。図38に示すように、まずレジスト81をマスクとして、シリコン酸化膜77を選択的にエッチング除去する。図39に示すように、レジスト81を除去し、シリコン酸化膜77をマスクとして、ポリシリコン膜24を選択的にエッチング除去し、コントロールゲート104及びゲート電極102を同時に形成する。
【0089】
図40に示すように、シリコン基板10の主表面にレジスト106を形成する。そしてゲート電極102を覆うパターンにレジスト106をパターニングする。このレジストが第17のレジストである。図41に示すように、コントロールゲート104の上のシリコン酸化膜77及びレジスト106をマスクとして、ONO膜16、ポリシリコン膜14を順に選択的にエッチング除去し、フローティングゲート110を形成する。第1形態で説明した同じ理由で、フローティングゲート110とゲート電極102との間のシリコン基板10の主表面には、不可避的に溝部108が形成される。
【0090】
図42に示すように、シリコン基板10の主表面にレジスト92を形成する。レジスト92は、第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面92aがコントロールゲート104の上に位置するように及び第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面92bがゲート電極102と溝部108との間に位置するようにパターニングされる。第1のソース/ドレインが形成される第1の領域11を覆い、かつその端面92aがコントロールゲート104の上に位置するレジスト92が、第1のレジストである。第4のソース/ドレインが形成される第2の領域13を覆い、かつその端面92bがゲート電極102と溝部108との間に位置するレジスト92が、第2のレジストである。レジスト92をマスクとして、シリコン基板10に第1のイオン注入をし、かつ熱処理することにより、溝部108を覆うN+型領域94を形成する。イオン注入及び熱処理の条件は第1形態と同じである。
【0091】
図43に示すように、コントロールゲート104の上のシリコン酸化膜77及びゲート電極102の上のシリコン酸化膜77をマスクとして、シリコン基板10の主表面に第2のイオン注入をし、かつ熱処理することにより、ソース/ドレイン96、100及び溝部108を覆うN+型領域98を形成する。イオン注入の条件は第1形態と同じである。第1の領域11側にあるN+型領域94及び98で、第2のソース/ドレインの一例であるソース/ドレイン97が構成される。また、第2の領域13側にあるN+型領域98で第3のソース/ドレインの一例であるソース/ドレイン99が構成される。以下の工程は第1形態と同じである。
【0092】
図39に示すように、第8形態は、シリコン酸化膜77をマスクとして、コントロールゲート104及びゲート電極102を形成している。従って、レジストをマスクとしてコントロールゲート及びゲート電極を形成する場合に比べ、コントロールゲート及びゲート電極の形状を正確にすることができる。
【図面の簡単な説明】
【図1】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態により製造された不揮発性半導体記憶装置の部分断面図である。
【図2】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態により製造された不揮発性半導体記憶装置の部分平面図である。
【図3】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態を適用したフラッシュメモリのメモリセルの概略図である。
【図4】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態を適用したフラッシュメモリのメモリセルの概略断面図である。
【図5】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態を適用したフラッシュメモリのメモリセルアレイの概略断面図である。
【図6】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第1工程を説明するための部分断面図である。
【図7】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第2工程を説明するための部分断面図である。
【図8】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第3工程を説明するための部分断面図である。
【図9】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第4工程を説明するための部分断面図である。
【図10】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第5工程を説明するための部分断面図である。
【図11】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第6工程を説明するための部分断面図である。
【図12】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第7工程を説明するための部分断面図である。
【図13】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第8工程を説明するための部分断面図である。
【図14】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第9工程を説明するための部分断面図である。
【図15】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第10工程を説明するための部分断面図である。
【図16】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第11工程を説明するための部分断面図である。
【図17】図2のB−B線矢印方向から見た部分断面図である。
【図18】この発明に従う不揮発性半導体記憶装置の製造方法の第2形態により製造された不揮発性半導体記憶装置の部分平面図である。
【図19】図18のB−B線矢印方向から見た部分断面図である。
【図20】この発明に従う不揮発性半導体記憶装置の製造方法の第2形態の第1工程を説明するための部分断面図である。
【図21】この発明に従う不揮発性半導体記憶装置の製造方法の第2形態の第2工程を説明するための部分断面図である。
【図22】この発明に従う不揮発性半導体記憶装置の製造方法の第2形態の第3工程を説明するための部分断面図である。
【図23】この発明に従う不揮発性半導体記憶装置の製造方法の第3形態の第1工程を説明するための部分断面図である。
【図24】この発明に従う不揮発性半導体記憶装置の製造方法の第3形態の第2工程を説明するための部分断面図である。
【図25】この発明に従う不揮発性半導体記憶装置の製造方法の第4形態の第1工程を説明するための部分断面図である。
【図26】この発明に従う不揮発性半導体記憶装置の製造方法の第4形態の第2工程を説明するための部分断面図である。
【図27】この発明に従う不揮発性半導体記憶装置の製造方法の第5形態の第1工程を説明するための部分断面図である。
【図28】この発明に従う不揮発性半導体記憶装置の製造方法の第5形態の第2工程を説明するための部分断面図である。
【図29】この発明に従う不揮発性半導体記憶装置の製造方法の第6形態の第1工程を説明するための部分断面図である。
【図30】この発明に従う不揮発性半導体記憶装置の製造方法の第6形態の第2工程を説明するための部分断面図である。
【図31】この発明に従う不揮発性半導体記憶装置の製造方法の第7形態の第1工程を説明するための部分断面図である。
【図32】この発明に従う不揮発性半導体記憶装置の製造方法の第7形態の第2工程を説明するための部分断面図である。
【図33】この発明に従う不揮発性半導体記憶装置の製造方法の第7形態の第3工程を説明するための部分断面図である。
【図34】この発明に従う不揮発性半導体記憶装置の製造方法の第7形態の第4工程を説明するための部分断面図である。
【図35】この発明に従う不揮発性半導体記憶装置の製造方法の第7形態の第5工程を説明するための部分断面図である。
【図36】この発明に従う不揮発性半導体記憶装置の製造方法の第7形態の第6工程を説明するための部分断面図である。
【図37】この発明に従う不揮発性半導体記憶装置の製造方法の第8形態の第1工程を説明するための部分断面図である。
【図38】この発明に従う不揮発性半導体記憶装置の製造方法の第8形態の第2工程を説明するための部分断面図である。
【図39】この発明に従う不揮発性半導体記憶装置の製造方法の第8形態の第3工程を説明するための部分断面図である。
【図40】この発明に従う不揮発性半導体記憶装置の製造方法の第8形態の第4工程を説明するための部分断面図である。
【図41】この発明に従う不揮発性半導体記憶装置の製造方法の第8形態の第5工程を説明するための部分断面図である。
【図42】この発明に従う不揮発性半導体記憶装置の製造方法の第8形態の第6工程を説明するための部分断面図である。
【図43】この発明に従う不揮発性半導体記憶装置の製造方法の第8形態の第7工程を説明するための部分断面図である。
【図44】従来の不揮発性半導体記憶装置の製造方法の一例の第1工程を説明するための部分断面図である。
【図45】従来の不揮発性半導体記憶装置の製造方法の一例の第2工程を説明するための部分断面図である。
【図46】従来の不揮発性半導体記憶装置の製造方法の一例の第3工程を説明するための部分断面図である。
【図47】従来の不揮発性半導体記憶装置の製造方法の一例の第4工程を説明するための部分断面図である。
【図48】従来の不揮発性半導体記憶装置の製造方法の一例の第5工程を説明するための部分断面図である。
【図49】従来の不揮発性半導体記憶装置の製造方法の一例の第6工程を説明するための部分断面図である。
【図50】従来の不揮発性半導体記憶装置の製造方法の一例の第7工程を説明するための部分断面図である。
【図51】従来の不揮発性半導体記憶装置の製造方法の一例の第8工程を説明するための部分断面図である。
【図52】従来の不揮発性半導体記憶装置の製造方法の一例の第9工程を説明するための部分断面図である。
【符号の説明】
10 シリコン基板
11 第1の領域
12 トンネル酸化膜
13 第2の領域
14、24 ポリシリコン膜
15 メモリセル
16 ONO膜
17 選択ゲートトランジスタ
22、28、34、60、68、72、80、86、92、106 レジスト
20 ゲート酸化膜
30、37、84、104 コントロールゲート
32、90、108 溝部
33、88、110 フローティングゲート
35、38、39、40、96、97、99、100 ソース/ドレイン
36、42、52、54、56、58、62、64、66、70、74、94、98 N+ 型領域
50 フィールド酸化膜
Claims (12)
- 第1の領域及び第2の領域を含む主表面を有する半導体基板と、前記第1の領域の上に形成されたフローティングゲートと、前記フローティングゲートの上に形成されたコントロールゲートと、前記第1の領域に形成された第1のソース/ドレインと、前記フローティングゲート及び前記コントロールゲートを挟むように前記第1のソース/ドレインと間隔をあけて前記第1の領域に形成された第2のソース/ドレインと、を含む記憶素子と、
前記第2の領域の上に形成されたゲート電極と、前記第2の領域に形成され、かつ前記第2のソース/ドレインと電気的に接続された第3のソース/ドレインと、前記ゲート電極を挟むように前記第3のソース/ドレインと間隔をあけて前記第2の領域に形成された第4のソース/ドレインと、を含み、前記記憶素子を選択作動させる選択ゲートトランジスタと、
を備えた不揮発性半導体記憶装置の製造方法であって、
前記第1の領域の上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の上に、前記フローティングゲートとなる第1の導電体膜を形成する工程と、
前記第1の導電体膜の上に、誘電体膜を形成する工程と、
前記第2の領域の上に、ゲート絶縁膜を形成する工程と、
前記誘電体膜及び前記ゲート絶縁膜の上に、第2の導電体膜を形成する工程と、
前記第2の導電体膜を選択的にエッチング除去し、前記コントロールゲート及び前記ゲート電極を形成する工程と、
前記第1の導電体膜を選択的にエッチング除去し、前記フローティングゲートを形成する工程と、を備え、
前記第1の導電体膜を選択的にエッチング除去する際、前記主表面のうち、前記フローティングゲートと前記ゲート電極との間の部分も不可避的にエッチングされることにより、前記部分には溝部が形成され、
さらに、
前記溝部を覆うように前記主表面に第1のイオン注入をし、第1の不純物領域を前記主表面に形成する工程と、
前記溝部を覆うように前記主表面に第2のイオン注入をし、前記第1、第2、第3及び第4のソース/ドレインの少なくともいずれか一つ並びに前記溝部で前記第1の不純物領域と重なり、かつ前記第1の不純物領域とによって前記第2のソース/ドレインと前記第3のソース/ドレインとを電気的に接続する第2の不純物領域を前記主表面に形成する工程と、を備え、
前記トンネル絶縁膜を形成する工程の前に、前記第1及び2の領域側にある端部を有し、かつ前記記憶素子及び前記選択トランジスタを他の記憶素子及び選択トランジスタと分離する素子分離絶縁膜を、前記主表面に形成する工程をさらに備え、
前記第1の不純物領域を形成する工程は、前記素子分離絶縁膜を覆い、かつ端面が前記素子分離絶縁膜の前記端部より外側に位置するレジストをマスクとして前記第1のイオン注入をし、前記第1の不純物領域を形成する工程である、不揮発性半導体記憶装置の製造方法。 - 請求項1において
前記第1の不純物領域は、前記第1のソース/ドレインが形成される前記第1の領域を覆い、かつその端面が前記コントロールゲートの上に位置する第1のレジスト及び前記第4のソース/ドレインが形成される前記第2の領域を覆い、かつその端面が前記ゲート電極と前記溝部との間に位置する第2のレジストをマスクとして前記第1のイオン注入をすることにより形成され、
前記第1、第3及び第4のソース/ドレイン並びに前記第2の不純物領域は、前記コントロールゲート及び前記ゲート電極をマスクとして前記主表面に前記第2のイオン注入をすることにより形成され、
前記第2のソース/ドレインは、前記第1及び第2のイオン注入をすることにより形成される、不揮発性半導体記憶装置の製造方法。 - 請求項1において
前記第1の不純物領域は、前記第1のソース/ドレインが形成される前記第1の領域を覆い、かつその端面が前記コントロールゲートと前記溝部との間に位置する第3のレジスト及び前記第4のソース/ドレインが形成される前記第2の領域を覆い、かつその端面が前記ゲート電極と前記溝部との間に位置する第4のレジストをマスクとして前記第1のイオン注入をすることにより形成され、
前記第1、第2、第3及び第4のソース/ドレイン並びに前記第2の不純物領域は、前記コントロールゲート及び前記ゲート電極をマスクとして前記主表面に前記第2のイオン注入をすることにより形成される、不揮発性半導体記憶装置の製造方法。 - 請求項1において
前記第1の不純物領域は、前記第1のソース/ドレインが形成される前記第1の領域を覆い、かつその端面が前記コントロールゲートの上に位置する第5のレジスト及び前記第4のソース/ドレインが形成される前記第2の領域を覆い、かつその端面が前記ゲート電極の上に位置する第6のレジストをマスクとして前記第1のイオン注入をすることにより形成され、
前記第1及び第4のソース/ドレイン並びに前記第2の不純物領域は、前記コントロールゲート及び前記ゲート電極をマスクとして前記主表面に前記第2のイオン注入をすることにより形成され、
前記第2及び第3のソース/ドレインは、前記第1及び第2のイオン注入をすることにより形成される、不揮発性半導体記憶装置の製造方法。 - 請求項1において
前記第1の不純物領域は、前記第1のソース/ドレインが形成される前記第1の領域を覆い、かつその端面が前記コントロールゲートと前記溝部との間に位置する第7のレジスト及び前記第4のソース/ドレインが形成される前記第2の領域を覆い、かつその端面が前記ゲート電極の上に位置する第8のレジストをマスクとして前記第1のイオン注入をすることにより形成され、
前記第1、第2及び第4のソース/ドレイン並びに前記第2の不純物領域は、前記コントロールゲート及び前記ゲート電極をマスクとして前記主表面に前記第2のイオン注入をすることにより形成され、
前記第3のソース/ドレインは、前記第1及び第2のイオン注入をすることにより形成される、不揮発性半導体記憶装置の製造方法。 - 請求項1において
前記第1及び第2のソース/ドレイン並びに前記第1の不純物領域は、前記第4のソース/ドレインが形成される前記第2の領域を覆い、かつ端面が前記ゲート電極と前記溝部との間に位置する第9のレジスト及び前記コントロールゲートをマスクとして前記第1のイオン注入をすることにより形成され、
前記第3及び第4のソース/ドレイン並びに前記第2の不純物領域は、前記第1のソース/ドレインが形成される前記第1の領域を覆い、かつ端面が前記コントロールゲートと前記溝部との間に位置する第10のレジスト及び前記ゲート電極をマスクとして前記第2のイオン注入をすることにより形成される、不揮発性半導体記憶装置の製造方法。 - 請求項1において、
前記レジストの前記端面と前記素子分離絶縁膜の前記端部との距離は、0.1μm以上、かつ0.3μm以下である不揮発性半導体記憶装置の製造方法。 - 請求項1〜7のいずれかにおいて、
前記第2の導電体膜を形成する工程から前記フローティングゲートを形成する工程は、
前記第2の導電体膜を形成する工程の後に、前記第2の導電体膜の上に、第12のレジストを形成する工程と、
前記第12のレジストをマスクとして前記第2の導電体膜を選択的にエッチング除去し、前記第1の領域の上に前記第2の導電体膜を残し、かつ前記ゲート電極を形成する工程と、
前記ゲート電極を覆うように、かつ前記第1の領域の上の前記第2の導電体膜の上に、第13のレジストを形成する工程と、
前記第13のレジストをマスクとして前記第2の導電体膜を選択的にエッチング除去し、前記コントロールゲートを形成する工程と、
前記第13のレジストをマスクとして前記第1の導電体膜を選択的にエッチング除去し、前記フローティングゲートを形成する工程と、
を含む不揮発性半導体記憶装置の製造方法。 - 請求項1〜7のいずれかにおいて、
前記第2の導電体膜を形成する工程から前記フローティングゲートを形成する工程は、
前記第2の導電体膜を形成する工程の後に、前記第2の導電体膜の上に、第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の上に、第14のレジストを形成する工程と、
前記第14のレジストをマスクとして前記第1の絶縁膜及び前記第2の導電体膜を選択的にエッチング除去し、前記コントロールゲート及び前記ゲート電極を同時に形成する工程と、を含み、
前記コントロールゲート及び前記ゲート電極の上には、前記第1の絶縁膜が残っており、
さらに、
前記ゲート電極を覆うように、第15のレジストを形成する工程と、
前記コントロールゲートの上の前記第1の絶縁膜及び前記第15のレジストをマスクとして第1の導電体膜を選択的にエッチング除去し、前記フローティングゲートを形成する工程と、
を含む不揮発性半導体記憶装置の製造方法。 - 請求項1〜7のいずれかにおいて、
前記第2の導電体膜を形成する工程から前記フローティングゲートを形成する工程は、
前記第2の導電体膜を形成する工程の後に、前記第2の導電体膜の上に、第2の絶縁膜を形成する工程と、
前記第2の絶縁膜の上に、第16のレジストを形成する工程と、
前記第16のレジストをマスクとして前記第2の絶縁膜を選択的にエッチング除去する工程と、
前記第2の絶縁膜をマスクとして前記第2の導電体膜を選択的にエッチング除去し、前記コントロールゲート及び前記ゲート電極を同時に形成する工程と、を含み、
前記コントロールゲート及び前記ゲート電極の上には、前記第2の絶縁膜が残っており、
さらに、前記ゲート電極を覆うように、第17のレジストを形成する工程と、
前記コントロールゲートの上の前記第2の絶縁膜及び前記第17のレジストをマスクとして前記第1の導電体膜を選択的にエッチング除去し、前記フローティングゲートを形成する工程と、
を含む不揮発性半導体記憶装置の製造方法。 - 請求項1〜10のいずれかにおいて、
前記記憶素子及び前記選択ゲートトランジスタは複数個あり、一個の前記選択ゲートトランジスタは、一個の前記記憶素子のみを選択作動させる不揮発性半導体記憶装置の製造方法。 - 請求項1〜11のいずれかにおいて、
前記溝部の深さは、100〜300nmであり、
前記第1の不純物領域を形成する工程は、
前記第1のイオン注入が、初めに40〜120KeV、1E14〜6E15/cm2の条件のリンのイオン注入をし、次に30〜80KeV、1E15〜6E15/cm2の条件のリン又はヒ素のイオン注入をすることを含み、
雰囲気N2又はN2/O2、温度900〜950度、時間30〜180分の条件で前記イオンを熱処理し、深さ200〜600nm、不純物濃度1E18〜1E21/cm3の前記第1の不純物領域を形成する工程を含み、
前記第2の不純物領域を形成する工程は、
前記第2のイオン注入が、初めに40〜120KeV、5E12〜5E14/cm2の条件のリンのイオン注入をし、次に30〜80KeV、1E15〜6E15/cm2の条件のリン又はヒ素のイオン注入をすることを含み、
深さ100〜400nm、不純物濃度1E17〜1E21/cm3の前記第2の不純物領域を形成する工程を含む不揮発性半導体記憶装置の製造方法。
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