JP3821192B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置及びその製造方法に関するものであり、特に、電界効果トランジスタにより記憶素子を選択作動させる不揮発性半導体記憶装置及びその製造方法に関するものである。
【0002】
【背景技術】
フローティングゲートとコントロールゲートを備えた記憶素子を有する不揮発性半導体記憶装置として、例えば、フラッシュメモリがある。フラッシュメモリには様々な型があり、電界効果トランジスタにより記憶素子を選択作動させる型がある。このような型のフラッシュメモリは、例えば、特開平6−275847号公報に開示されている。以下、特開平6−275847号公報に開示されたフラッシュメモリの製造方法を、図23〜図31を用いて説明する。
【0003】
図23に示すように、半導体基板200の主表面の上に、順に、トンネル酸化膜となるシリコン酸化膜202、フローティングゲートとなるポリシリコン膜204を形成する。図24に示すように、選択トランジスタ形成領域232上のポリシリコン膜204を選択的にエッチング除去し、記憶素子形成領域234上のポリシリコン膜204を残す。このポリシリコン膜204を以下、ポリシリコン膜204aという。図25に示すように、ポリシリコン膜204aの上にONO膜206、選択トランジスタ形成領域232上にゲート酸化膜となるシリコン酸化膜208をそれぞれ形成する。そしてONO膜206及びシリコン酸化膜208の上にポリシリコン膜210を形成する。
【0004】
図26に示すように、ポリシリコン膜210の上にレジスト212を形成し、レジスト212をマスクとしてポリシリコン膜210を選択的にエッチング除去し、記憶素子形成領域234上のポリシリコン膜210を残した状態で、選択トランジスタ形成領域232上にゲート電極214を形成する。記憶素子形成領域234上のポリシリコン膜210を以下、ポリシリコン膜210aという。このエッチングにより、ゲート電極214と後に形成されるフローティングゲートとの間にある半導体基板200の主表面236の上のシリコン酸化膜208が露出する。図27に示すように、レジスト212を除去し、レジスト216を記憶素子形成領域234及び選択トランジスタ形成領域232上に形成する。コントロールゲート形成のためのマスクとなるように、レジスト216をパターンニングする。
【0005】
なお、レジスト216は、ゲート電極214を覆い、かつその端面216aがポリシリコン膜204a,210aの上に重ならないようにパターンニングされる。ゲート電極214を覆うのは、ゲート電極214はコントロールゲート及びフローティングゲートと同じ材料、すなわちポリシリコンで構成されているので、この後のコントロールゲート及びフローティングゲート形成のためのエッチングに際し、ゲート電極214がエッチングされるのを防ぐためである。端面216aがポリシリコン膜204a、210aの上に重ならないようにパターンニングするのは、端面216aがポリシリコン膜204a,210aの上に重なると、この後のコントロールゲート及びフローティングゲート形成のためにポリシリコン膜210a、204aをエッチングする際、不必要なポリシリコン膜210a、204aが半導体基板200の主表面の上に残るからである。よって、ゲート電極214と後に形成されるフローティングゲートとの間にある主表面236の上のシリコン酸化膜208が露出した状態のままで、レジスト216はパターンニングされることになる。
【0006】
レジスト216をマスクとして、まずポリシリコン膜210aを選択的にエッチング除去し、コントロールゲート218を形成する。図28に示すように、レジスト216をマスクとして、次にONO膜206を選択的にエッチング除去する。このエッチングにより、露出しているシリコン酸化膜208もエッチングされ、ゲート電極214と後に形成されるフローティングゲートとの間にある主表面236が露出する。
【0007】
図29に示すように、レジスト216をマスクとして、さらにポリシリコン膜204aを選択的にエッチング除去し、フローティングゲート220を形成する。主表面236が露出しているので、このエッチングにより、主表面236もエッチングされ、主表面236に溝部222が不可避的に形成される。レジスト216をマスクとして、次に半導体基板200の主表面にイオン注入し、記憶素子形成領域234にソース/ドレイン224を形成し、かつ溝部222にソース/ドレイン224と電気的に接続する不純物領域226を形成する。
【0008】
図30に示すように、半導体基板200の主表面にシリコン酸化膜228を形成し、ソース/ドレイン224を露出させるコンタクトホール238をシリコン酸化膜228に形成する。図31に示すように、シリコン酸化膜228の上にアルミ配線230を形成する。アルミ配線230はコンタクトホール238内にも形成され、ソース/ドレイン224と電気的に接続されている。記憶素子242は、コントロールゲート218、フローティングゲート220及びソース/ドレイン224を備えている。選択トランジスタ244は、ゲート電極214及びソース/ドレイン240を備えている。
【0009】
【発明が解決しようとする課題】
以上説明したように、従来は、コントロールゲート218とゲート電極214とは、別の工程で作製していた。このためコントロールゲート218形成のためのマスクと、ゲート電極214形成のためのマスクとのマスク合わせの余裕を考慮する必要があり、コントロールゲート218とゲート電極214との間の距離を縮小できない理由となっていた。
【0010】
この発明は、かかる従来の問題を解決するためになされたものであり、コントロールゲートとゲート電極との間の距離を縮小することができる不揮発性半導体記憶装置及びその製造方法を提供することである。
【0011】
【課題を解決するための手段】
この発明に従う不揮発性半導体記憶装置の製造方法は、第1の領域及び第2の領域を含む主表面を有する半導体基板と、第1の領域の上に形成されたフローティングゲート及びフローティングゲートの上に形成されたコントロールゲートを含む記憶素子と、第2の領域の上に形成されたゲート電極を含み、記憶素子を選択作動させる選択ゲートトランジスタと、を備えた不揮発性半導体記憶装置の製造方法であって、以下の工程を備える。
【0012】
第1の領域の上にトンネル絶縁膜を形成する工程と、トンネル絶縁膜の上に、フローティングゲートとなる第1の導電体膜を形成する工程と、第1の導電体膜の上に、誘電体膜を形成する工程と、第2の領域の上に、ゲート絶縁膜を形成する工程と、誘電体膜及びゲート絶縁膜の上に、第2の導電体膜を形成する工程と、第2の導電体膜の上に、第1の導電体膜とエッチングレートが異なり、第1の導電体膜を選択的にエッチング除去する際に、マスクとなるマスク膜を形成する工程と、マスク膜及び第2の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を同時に形成する工程と、を備える。コントロールゲートの上には、マスク膜が残っている。さらに、ゲート電極を覆うように、第1のレジストを形成する工程と、コントロールゲートの上のマスク膜及び第1のレジストをマスクとして第1の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を備えている。
【0013】
この発明に従う不揮発性半導体記憶装置の製造方法は、コントロールゲートとゲート電極とを同時に形成しているので、コントロールゲート形成のためのマスクとゲート電極形成のためのマスクとのマスク合わせの余裕を考慮する必要がない。したがって、コントロールゲートとゲート電極との間の距離を縮小化できる。なぜ、同時に形成できるかというと、コントロールゲートの上にマスク膜があるので、これをマスクとしてフローティングゲートを形成できる。よって、ゲート電極を覆うように、第1のレジストを形成する工程において、第1の領域の第2の導電体膜の上に、第1のレジストを形成する必要がないからである。従来は、この第1のレジストをマスクとして、第2及び第1の導電体膜を選択的にエッチング除去し、コントロールゲート及びフローティングゲートを形成していたのである。
【0014】
マスク膜を形成する工程からコントロールゲート及びゲート電極を同時に形成する好ましい工程として、マスク膜の上に、第2のレジストを形成する工程と、第2のレジストをマスクとしてマスク膜及び第2の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を同時に形成する工程と、を含む工程がある。
【0015】
マスク膜を形成する工程からコントロールゲート及びゲート電極を同時に形成するさらに好ましい工程として、マスク膜の上に、第3のレジストを形成する工程と、第3のレジストをマスクとしてマスク膜を選択的にエッチング除去する工程と、マスク膜をマスクとして第2の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を同時に形成する工程と、を含む工程がある。
【0016】
マスク膜は、絶縁膜を含むことが好ましい。また、マスク膜は、シリコン酸化膜を含むことが好ましい。また、マスク膜の厚みは200〜300nmであるのが好ましい。
【0017】
この発明に従う不揮発性半導体記憶装置の製造方法は、記憶素子及び選択ゲートトランジスタは複数個あり、一個の選択ゲートトランジスタは、一個の記憶素子のみを選択作動させる不揮発性半導体記憶装置の製造方法に適用することが好ましい。
【0018】
この発明に従う不揮発性半導体記憶装置は、情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置であって、第1の領域及び第2の領域を含む主表面を有する半導体基板と、第1の領域の上に形成されたフローティングゲート及びフローティングゲートの上に形成されたコントロールゲートを含む記憶素子と、第2の領域の上に形成されたゲート電極を含み、記憶素子を選択作動させる選択ゲートトランジスタと、コントロールゲートと同じ幅であり、かつフローティングゲートと異なるエッチングレートであり、かつコントロールゲート上に位置する第1の膜と、ゲート電極と同じ幅であり、かつ第1の膜と同じ材料を含み、かつゲート電極上に位置する第2の膜と、を備える。
【0019】
この発明に従う不揮発性半導体記憶装置の好ましい態様として、第1の膜の厚みは第2の膜の厚みより小さい。
【0020】
この発明に従う不揮発性半導体記憶装置の好ましい他の態様として、記憶素子は、第1の領域に形成された第1のソース/ドレインと、フローティングゲート及びコントロールゲートを挟むように第1のソース/ドレインと間隔をあけて第1の領域に形成された第2のソース/ドレインと、を含み、選択ゲートトランジスタは、第2の領域に形成された第3のソース/ドレインと、ゲート電極を挟むように第3のソース/ドレインと間隔をあけて第2の領域に形成された第4のソース/ドレインと、を含み、フローティングゲートとゲート電極との間にある主表面には、溝部が不可避的に形成され、不揮発性半導体記憶装置は、さらに、溝部を覆うように主表面に形成され、かつ第2のソース/ドレインと第3のソース/ドレインとを電気的に接続する不純物領域を備える。
【0021】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、不純物領域は第1及び第4のソース/ドレインより不純物濃度が高い。
【0022】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、第1及び第2の膜は絶縁膜を含む。
【0023】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、第1及び第2の膜はシリコン酸化膜を含む。
【0024】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、第1の膜の厚みは80〜200nm、第2の膜の厚みは200〜300nmである。
【0025】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、記憶素子及び選択ゲートトランジスタは複数個あり、一個の選択ゲートトランジスタは、一個の記憶素子のみを選択作動させる。
【0026】
【発明の実施の形態】
以下説明する、この発明の実施の形態は、記憶素子が複数個あり、記憶素子を選択作動させる複数の選択トランジスタを備え、各選択トランジスタは1個の記憶素子のみを選択作動させる不揮発性半導体記憶装置にこの発明を適用したものである。ただし、この発明はこれに限定されることはなく、例えば、NOR型、NAND型、DINOR型のような選択トランジスタで記憶素子を選択作動させる不揮発性半導体記憶装置にもこの発明を適用することができる。
【0027】
まず、記憶素子が複数個あり、記憶素子を選択作動させる複数の選択トランジスタを備え、各選択トランジスタは1個の記憶素子のみを選択作動させる不揮発性半導体記憶装置について、図3、4及び5を用いて説明する。図3は、このフラッシュメモリのメモリセル400の概略図である。メモリセル400は、選択トランジスタ401と記憶素子であるメモリトランジスタ402を有している。選択トランジスタ401は、ゲート401Aを有し、メモリトランジスタ402はフローティングゲート403とコントロールゲート404を有している。選択トランジスタ401は、NチャネルMOSFETであり、そのしきい値電圧は約0.7Vである。
【0028】
メモリセル400をチャネルホットエレクトロンにより、プログラムするには、正のプログラム高電圧Vpp、例えば5〜12Vを選択トランジスタ401のゲート401Aに、12Vをメモリトランジスタ402のコントロールゲート404に印加し、同時にメモリトランジスタ402のソース408を接地電位Vssに保持し、選択トランジスタ401のドレイン406に、正のプログラム用パルスを印加することで達成される。例えば、約5Vのプログラム用パルスを、100マイクロ秒印加する。図4において、メモリトランジスタ402のドレイン407(選択トランジスタ401のソースでもある)は、基板に高濃度ドーピング510をすることによって形成される。このドレインのイオン注入は、ドレイン407に近いチャネル領域511の部分の電界を強化する。これによって電子を加速し、電子が薄いトンネル膜を通過しフローティングゲート403へと移動する、電位エネルギー障壁を克服するに十分なほど活発な、高エネルギー電子の分布を生成する(例えばホットエレクトロン注入)。このドレイン407を高濃度にドーピングするイオン注入によって、プログラムの速度は一桁増加する。メモリトランジスタ402の幅が0.25〜1.5μmであるのに比較して、選択トランジスタ401の幅は典型的に、1.0〜5.0μmであるので、選択トランジスタ401は、印加されたドレインのパルス電圧の微小部分を使う。
【0029】
メモリセル400の消去は、メモリトランジスタ402のソース408に5Vを印加し、その一方で、コントロールゲート404を−7Vに保持することによって達成される。図4に示すトンネル酸化膜405に高電界が生じ、それによりフローティングゲート403に集まった電子が電位エネルギー障壁を克服し、トンネル酸化膜405を抜けて(例えば、ファウラーノルドハイムトンネルによって)メモリトランジスタ402のソース408へと移動する。消去中は、ゲート401Aには5〜12Vの電圧が印加され、ドレイン406は浮遊状態に保たれている。
【0030】
メモリトランジスタ402のソース408は、基板を高濃度にドーピング512することにより形成される。この高濃度ドーピングは、ジャンクションの絶縁破壊を増加させ、これによって消去中にフローティングゲートからの電子の移動を著しく加速する。このようにして、消去動作中にメモリトランジスタ402はそのしきい値電圧が負となる程度まで消去が進む。このため、メモリトランジスタ402はコントロールゲート404によってターンオフできない。しかしながら選択トランジスタ401は、この過剰消去がセルの作動に影響を与えることを防止する。具体的にいえば、選択トランジスタ401はフローティングゲートの状態によってコントロールされることがないので、選択トランジスタ401のしきい値電圧は約0.7Vに維持される。
【0031】
上記のプログラム/消去動作以外にも、動作条件は様々に設定できる。例えば、プログラム、消去動作ともファウラーノルドハイムトンネリングによるときには、以下のような条件でもよい。プログラム時には、コントロールゲートを−8V、ソースを浮遊状態、ドレインを8V、選択トランジスタのゲートを8Vとする。消去時には、コントロールゲートを8V、ソースを−8V、ドレインを浮遊状態、選択トランジスタのゲートを8Vとする。
【0032】
図5は、メモリセル400A−400Dを含むメモリアレイ600の概略図を示す。それぞれのメモリセルはメモリセル400と同一である。セル400A、400Bの選択トランジスタ401のドレイン406は金属のドレインビットライン631に結合されており、セル400A、400Bのメモリトランジスタ402のソース408は金属ソースビットライン630に結合されている。メモリセル400Aとメモリセル400Dの選択トランジスタ401のゲート401Aは、ワード線520に結合されており、メモリセル400Aとメモリセル400Dのコントロールゲート404は、コントロールライン521に結合されている。
【0033】
図5において、メモリセル400、例えばメモリセル400Aの読み出しを行うには、ワード線520を介してゲート401A、コントロールライン521を介してコントロールゲート404にそれぞれ標準電圧Vcc(一般的には5V)を印加し、それと同時にドレインビットライン631につながれた従来のセンスアンプ(図示せず)によってメモリセル400Aを流れる読み出し電流を検知することによって達成することができる。もしメモリセル400Aが消去された場合(すなわち、フローティングゲート403の電荷が0あるいは相対的に正となっている場合)、選択トランジスタ401とメモリトランジスタ402は両方ともターンオンされ、センスアンプによって検知することのできる電流が、メモリセル400A中を流れる。もし、メモリセル400Aがプログラムされる場合(すなわち、フローティングゲート402が相対的に負の電荷を持っている場合)は、メモリトランジスタ402のしきい値電圧が供給電圧Vccを上回るまで上昇し、それによってメモリセル400A中に電流が流れるのを防ぐ。
【0034】
この構成よって、ドレインのビットラインの電圧を受けるセンスアンプは、ソースのビットライン630へのフィードバック電圧を発生する。それによって、読み取り作動中のソースのビットライン630の電圧を増加させる。このようにして、ドレインのビットライン631の電圧降下が減速される。そのため、このメモリセルアレイによれば、従来のメモリセルアレイに比較して、次の論理状態サイクル中に検知が行えるようビットラインが、元の状態に復帰する時間が著しく減少する。
【0035】
メモリトランジスタ402をスケーリングする上で主な制限となるのは、パンチスルーに対する要求である。ドレイン407とフローティングゲート403の容量接合により、メモリトランジスタ402は典型的にドレイン407との結合によってターオンする。この容量接合はチャネル長511(図4)のスケーラビリティを制限し、それによって5Vプログラミング性能に要するプログラミングスピードが向上しないよう制限してしまう。具体的には、ドレイン407からフローティングゲート403への容量接合は、メモリトランジスタ402のパンチスルーに対する許容度を悪化させ、そのためメモリトランジスタ402のドレイン電圧を扱う能力を制限してしまう。フリンジング容量、すなわち平行面容量以外の容量、の強い効果によって容量接合の効果はメモリトランジスタ402のゲートライン幅には比例しない。従って、このドレイン接合の効果は構造が小さくなるほど支配的になり、アクセスゲートのない従来のEEPROMやフラッシュメモリにおいては、重大なスケーリング上の制約となる。ところで、プログラミングの速度は、有効チャネル長の逆数に対して指数的に増大する。
【0036】
このメモリセルは、このスケーリングの問題を、メモリセル400中に選択トランジスタ401を挿入することによって解決している。このメモリセルによれば、プログラムモードにおけるメモリトランジスタ402のパンチスルーを除去するので、チャネル長511をスケールすることができる。このスケーラビリティによって、チャネル長511を短くすることができ、これにより、従来に比較して、メモリセルのプログラミング速度を著しく向上することができる。さらに、ドレイン407にドープを施すことにより、メモリセル400は5Vでのプログラム性能を十分に達成することができる。
【0037】
(第1形態)
図1は、この発明に従う不揮発性半導体記憶装置の製造方法の第1形態により製造された不揮発性半導体記憶装置の部分断面図である。半導体基板の一例であるシリコン基板10の主表面は、記憶素子の一例であるメモリセル15が形成された第1の領域11と選択ゲートトランジスタ17が形成された第2の領域13とに分けられている。第1の領域11の上には、トンネル絶縁膜の一例であるシリコン酸化膜12、シリコン酸化膜12の上には、フローティングゲート88、フローティングゲート88の上には、誘電体膜の一例であるONO膜16、ONO膜16の上には、コントロールゲート84が形成されている。コントロールゲート84の上には、マスク膜の一例であるシリコン酸化膜76(厚さ80〜200nm)が形成されている。第1の領域11には、コントロールゲート84及びフローティングゲート88を挟むように、間隔をあけてソース/ドレイン96、97が形成されている。
【0038】
第2の領域13の上には、ゲート絶縁膜の一例であるゲート酸化膜20、ゲート酸化膜20の上には、ゲート電極82が形成されている。ゲート電極82の上には、シリコン酸化膜76(厚さ200〜300nm)が形成されている。第2の領域13には、ゲート電極82を挟むように、間隔をあけてソース/ドレイン99、100が形成されている。
【0039】
フローティングゲート88とゲート電極82との間のシリコン基板10の主表面には、不可避的に形成された溝部90がある。溝部90を覆うように、N+型領域94及び98が形成され、N+型領域94とN+型領域98とが、溝部90で重なるように形成されている。N+型領域94は、N+型領域98よりシリコン基板10中に深く形成されている。第1の領域11側にあるN+型領域94及び98で、ソース/ドレイン97が構成されている。第2の領域13側にあるN+型領域98でソース/ドレイン99が構成されている。N+型領域94及びN+型領域98により構成される不純物領域は、ソース/ドレイン96、99、100より高濃度である。
【0040】
シリコン基板10の主表面は、メモリセル15及び選択ゲートトランジスタ17を覆うように、シリコン酸化膜44が形成されている。シリコン酸化膜44には、ソース/ドレイン96を露出させるコンタクトホール46a及びソース/ドレイン100を露出させるコンタクトホール46bが形成されている。シリコン酸化膜44の上には、アルミ配線48a及び48bが形成されている。アルミ配線48aは、コンタクトホール46a内にも形成され、ソース/ドレイン96と電気的に接続されている。同様に、アルミ配線48bは、コンタクトホール46b内にも形成され、ソース/ドレイン100と電気的に接続されている。
【0041】
図2は、図5の400Aの部分における不揮発性半導体記憶装置の平面図であり、図1は、図2をA−A線矢印方向から切断した断面図である。縦方向に間隔をあけて、コントロールゲート37、アルミ配線48a、コントロールゲート84、溝部90、ゲート電極82、アルミ配線48bが形成されている。コントロールゲート84、ゲート電極82が、それぞれ図5に示すコントロールゲート404、ゲート401Aに対応している。
【0042】
次に、この発明に従う不揮発性半導体記憶装置の製造方法の第1形態を説明する。図6に示すように、シリコン基板10の主表面の上に、例えば熱酸化法によって厚さ7〜10nmのトンネル絶縁膜となるシリコン酸化膜12を形成する。シリコン酸化膜12の上に、例えばCVD法によって、第1の導電体膜の一例である厚さ100〜200nmのポリシリコン膜14を形成する。
【0043】
図7に示すように、例えばフォトエッチング法により、第2の領域13の上のポリシリコン膜14を選択的にエッチング除去する。そして、第1の領域11の上にあるポリシリコン膜14を覆うように、ONO膜16を、シリコン基板10の主表面に形成する。ONO膜16のO膜の部分は、例えばCVD法又は熱酸化法により形成され、N膜の部分は、例えばCVD法により形成される。
【0044】
図8に示すように、シリコン基板10の主表面の上に、レジスト18を形成する。そして、第2の領域13上のレジスト18を除去する。レジスト18をマスクとして、第2の領域13の上のONO膜16、シリコン酸化膜12をエッチング除去し、シリコン基板10の主表面を露出させる。図9に示すように、例えば熱酸化法によって、第2の領域13の上に、厚さ5〜20nmのゲート酸化膜20を形成する。
【0045】
図10に示すように、シリコン基板10の主表面全面に、例えばCVD法を用いて、第2の導電体膜の一例である厚さ200〜400nmのポリシリコン膜24を形成する。なお、第2の導電体膜の他の例として、厚さ80〜200nmのポリシリコン膜と、その上に形成された厚さ80〜200nmのWSi2、MoSi2、CoSi2、TiSi2などからなるシリサイドの積層構造がある。ポリシリコン膜24の上に、例えばCVD法を用いて厚さ200〜300nmのシリコン酸化膜76を形成する。このシリコン酸化膜76が、マスク膜の一例である。シリコン酸化膜76の上に、レジスト80を形成する。レジスト80が第2のレジストである。そしてレジスト80を、コントロールゲート及びゲート電極のパターンにパターニングする。
【0046】
図11に示すように、レジスト80をマスクとして、シリコン酸化膜76及びポリシリコン膜24を順に選択的にエッチング除去し、コントロールゲート84及びゲート電極82を同時に形成する。そして、レジスト80を除去する。
【0047】
図12に示すように、シリコン基板10の主表面の上にレジスト86を形成する。レジスト86を、ゲート電極82を覆うパターンにパターニングする。このレジスト86が第1のレジストである。
【0048】
図13に示すように、コントロールゲート84の上のシリコン酸化膜76及びレジスト86をマスクとして、ONO膜16を選択的にエッチング除去し、コントロールゲート84の下に位置するONO膜16を残す。このONO膜16の選択的エッチング除去により、フローティングゲートとゲート電極との間にあるシリコン基板10の主表面の上にあるシリコン酸化膜20もエッチングされ、シリコン基板10の主表面が露出する。続いて、ポリシリコン膜14を選択的にエッチング除去し、フローティングゲート88を形成する。このエッチングにより、シリコン基板10の主表面の露出部分もエッチングされ、シリコン基板10に溝部90が形成される。溝部90の深さは、100〜300nmである。
【0049】
図13で示す工程で説明したように、ONO膜16の選択的エッチング除去及びポリシリコン膜14の選択的エッチング除去に、コントロールゲート84の上のシリコン酸化膜76がマスクとして用いられる。このエッチングによりシリコン酸化膜76も削られる。よって、コントロールゲート84の上のシリコン酸化膜76の厚みは、ゲート電極82の上のシリコン酸化膜76の厚みより小さい。
【0050】
図14に示すように、シリコン基板10の主表面の上にレジスト92を形成する。レジスト92は、ソース/ドレイン96が形成される第1の領域11を覆い、かつその端面92aがコントロールゲート84の上に位置するように及びソース/ドレイン100が形成される第2の領域13を覆い、かつその端面92bがゲート電極82と溝部90との間に位置するようにパターニングされる。
【0051】
レジスト92をマスクとして、溝部90を覆うようにシリコン基板10の主表面に40〜120KeV、1E14〜6E15/cm2の条件でリンのイオン注入をする。次に30〜80KeV、1E15〜6E15/cm2の条件でリン又はヒ素のイオン注入をする。イオン注入後、注入されたイオンを熱処理し、N+型領域94を形成する。N+型領域94の深さは、200〜600nm、不純物濃度は、1E18〜1E21/cm3である。N+型領域94を形成する熱処理の条件は、雰囲気がN2又はN2/O2、温度が900〜950度、時間が30〜180分である。上記したイオン注入及び熱処理により、溝部90を覆うようにシリコン基板10の主表面には、N+型領域94が形成される。
【0052】
図15に示すように、コントロールゲート84の上のシリコン酸化膜76及びゲート電極82の上のシリコン酸化膜76をマスクとして、シリコン基板10の主表面に、40〜120KeV、5E12〜5E14/cm2の条件でリンのイオン注入をする。次に30〜80KeV、1E15〜6E15/cm2の条件でリン又はヒ素のイオン注入をする。これらのイオン注入をし、熱処理することによりソース/ドレイン96、N+型領域98及びソース/ドレイン100を形成する。N+型領域98の深さは、100〜400nm、不純物濃度は、1E17〜1E21/cm3である。
【0053】
図1に示すように、シリコン基板10の主表面全面に、例えばCVD法により層間絶縁膜となるシリコン酸化膜44を形成する。層間絶縁膜としてシリコン酸化膜の代わりに、PSG膜、SOG膜またはBPSG膜を用いてもよい。PSG膜、SOG膜またはBPSG膜を単独に用いた一層構造でもよいし、または、シリコン酸化膜、PSG膜、SOG膜またはBPSG膜を組み合わせた多層構造でもよい。次に、パターニングされたレジストを用いて、シリコン酸化膜44を選択的にエッチング除去し、ソース/ドレイン96を露出させるコンタクトホール46a、ソース/ドレイン100を露出させるコンタクトホール46bを形成する。そして、シリコン酸化膜44の上に例えばスパッタリング法を用いてアルミニウム膜を形成する。このアルミニウム膜にパターニングを施し、アルミ配線48a、48bを形成する。なお、アルミ配線の代わりに、アルミニウムに銅等を含んだアルミ合金配線でもよい。
【0054】
この第1形態では、図11に示すように、コントロールゲート84とゲート電極82とを同時に形成しているので、コントロールゲート84形成のためのマスクとゲート電極82形成のためのマスクとのマスクあわせの余裕を考慮する必要がない。このため、コントロールゲート84とゲート電極82との間の距離を小さくすることができ、不揮発性半導体記憶装置の微細化を図ることができる。
【0055】
また、溝部90のN+型領域94及び98から構成される不純物領域は、図14で説明したイオン注入及び図15で説明したイオン注入という2回のイオン注入により形成される。一方、ソース/ドレイン96、99及び100は、図15で説明したイオン注入で形成され、このイオン注入は、ソース/ドレイン96、99及び100に要求される不純物濃度及び深さの条件で行われる。よって、溝部90の不純物領域の拡散抵抗を下げつつ、かつソース/ドレイン96、99及び100はそれらの要求される不純物濃度及び深さで形成することができる。また、コントロールゲート84と溝部90との間にレジスト92の端面92aが位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くでき、よって、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【0056】
(第2形態)
この発明に従う不揮発性半導体記憶装置の製造方法の第2形態を説明する。図16に示すように、第1形態と同じ方法でポリシリコン膜24を形成するまでの工程を行う。そして、ポリシリコン膜24の上に、例えばCVD法を用いて厚さ200〜300nmのシリコン酸化膜77を形成する。このシリコン酸化膜77が、マスク膜の一例である。シリコン酸化膜77の上に、レジスト81を形成し、レジスト81をパターニングする。このレジスト81が第3のレジストである。図17に示すように、まずレジスト81をマスクとして、シリコン酸化膜77を選択的にエッチング除去する。図18に示すように、レジスト81を除去し、シリコン酸化膜77をマスクとして、ポリシリコン膜24を選択的にエッチング除去し、コントロールゲート104及びゲート電極102を同時に形成する。
【0057】
図19に示すように、シリコン基板10の主表面にレジスト106を形成する。そしてゲート電極102を覆うパターンにレジスト106をパターニングする。このレジストが第1のレジストである。図20に示すように、コントロールゲート104の上のシリコン酸化膜77及びレジスト106をマスクとして、ONO膜16、ポリシリコン膜14を順に選択的にエッチング除去し、フローティングゲート110を形成する。第1形態で説明した同じ理由で、フローティングゲート110とゲート電極102との間のシリコン基板10の主表面には不可避的に溝部108が形成される。
【0058】
図20で示す工程で説明したように、ONO膜16の選択的エッチング除去及びポリシリコン膜14の選択的エッチング除去に、コントロールゲート104の上のシリコン酸化膜77がマスクとして用いられる。このエッチングによりシリコン酸化膜77も削られる。よって、コントロールゲート104の上のシリコン酸化膜77の厚みは、ゲート電極102の上のシリコン酸化膜77の厚みより小さい。
【0059】
図21に示すように、シリコン基板10の主表面にレジスト92を形成する。レジスト92は、ソース/ドレイン96が形成される第1の領域11を覆い、かつその端面92aがコントロールゲート104の上に位置するように及びソース/ドレイン100が形成される第2の領域13を覆い、かつその端面92bがゲート電極102と溝部108との間に位置するようにパターニングされる。レジスト92をマスクとして、シリコン基板10に第1のイオン注入をし、かつ熱処理することにより、溝部108を覆うN+型領域94を形成する。イオン注入及び熱処理の条件は第1形態と同じである。
【0060】
図22に示すように、コントロールゲート104の上のシリコン酸化膜77及びゲート電極102の上のシリコン酸化膜77をマスクとして、シリコン基板10の主表面に第2のイオン注入をし、かつ熱処理することにより、ソース/ドレイン96、100及び溝部108を覆うN+型領域98を形成する。イオン注入の条件は第1形態と同じである。第1の領域11側にあるN+型領域94及び98で、ソース/ドレイン97が構成される。また、第2の領域13側にあるN+型領域98でソース/ドレイン99が構成される。以下の工程は第1形態と同じである。
【0061】
この発明の第2形態は、第1形態と同じ効果を有するほか、さらに次の効果を有する。図18に示すように、第2形態は、シリコン酸化膜77をマスクとして、コントロールゲート104及びゲート電極102を形成している。従って、レジストをマスクとしてコントロールゲート及びゲート電極を形成する場合に比べ、コントロールゲート及びゲート電極の形状を正確にすることができる。
【図面の簡単な説明】
【図1】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態により製造された不揮発性半導体記憶装置の部分断面図である。
【図2】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態により製造された不揮発性半導体記憶装置の部分平面図である。
【図3】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態を適用したフラッシュメモリのメモリセルの概略図である。
【図4】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態を適用したフラッシュメモリのメモリセルの概略断面図である。
【図5】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態を適用したフラッシュメモリのメモリセルアレイの概略断面図である。
【図6】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第1工程を説明するための部分断面図である。
【図7】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第2工程を説明するための部分断面図である。
【図8】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第3工程を説明するための部分断面図である。
【図9】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第4工程を説明するための部分断面図である。
【図10】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第5工程を説明するための部分断面図である。
【図11】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第6工程を説明するための部分断面図である。
【図12】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第7工程を説明するための部分断面図である。
【図13】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第8工程を説明するための部分断面図である。
【図14】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第9工程を説明するための部分断面図である。
【図15】この発明に従う不揮発性半導体記憶装置の製造方法の第1形態の第10工程を説明するための部分断面図である。
【図16】この発明に従う不揮発性半導体記憶装置の製造方法の第2形態の第1工程を説明するための部分断面図である。
【図17】この発明に従う不揮発性半導体記憶装置の製造方法の第2形態の第2工程を説明するための部分断面図である。
【図18】この発明に従う不揮発性半導体記憶装置の製造方法の第2形態の第3工程を説明するための部分断面図である。
【図19】この発明に従う不揮発性半導体記憶装置の製造方法の第2形態の第4工程を説明するための部分断面図である。
【図20】この発明に従う不揮発性半導体記憶装置の製造方法の第2形態の第5工程を説明するための部分断面図である。
【図21】この発明に従う不揮発性半導体記憶装置の製造方法の第2形態の第6工程を説明するための部分断面図である。
【図22】この発明に従う不揮発性半導体記憶装置の製造方法の第2形態の第7工程を説明するための部分断面図である。
【図23】従来の不揮発性半導体記憶装置の製造方法の一例の第1工程を説明するための部分断面図である。
【図24】従来の不揮発性半導体記憶装置の製造方法の一例の第2工程を説明するための部分断面図である。
【図25】従来の不揮発性半導体記憶装置の製造方法の一例の第3工程を説明するための部分断面図である。
【図26】従来の不揮発性半導体記憶装置の製造方法の一例の第4工程を説明するための部分断面図である。
【図27】従来の不揮発性半導体記憶装置の製造方法の一例の第5工程を説明するための部分断面図である。
【図28】従来の不揮発性半導体記憶装置の製造方法の一例の第6工程を説明するための部分断面図である。
【図29】従来の不揮発性半導体記憶装置の製造方法の一例の第7工程を説明するための部分断面図である。
【図30】従来の不揮発性半導体記憶装置の製造方法の一例の第8工程を説明するための部分断面図である。
【図31】従来の不揮発性半導体記憶装置の製造方法の一例の第9工程を説明するための部分断面図である。
【符号の説明】
10 シリコン基板
11 第1の領域
12 トンネル酸化膜
13 第2の領域
14、24 ポリシリコン膜
15 メモリセル
16 ONO膜
17 選択ゲートトランジスタ
20 ゲート酸化膜
37、84、104 コントロールゲート
80、81、86、106 レジスト
88、110 フローティングゲート
96、97、99、100 ソース/ドレイン
Claims (6)
- 情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置であって、
第1の領域及び第2の領域を含む主表面を有する半導体基板と、
前記第1の領域の上に形成されたフローティングゲート及び前記フローティングゲートの上に形成されたコントロールゲートを含む記憶素子と、
前記第2の領域の上に形成されたゲート電極を含み、前記記憶素子を選択作動させる選択ゲートトランジスタと、
前記コントロールゲートと同じ幅であり、かつ前記フローティングゲートと異なるエッチングレートであり、かつ前記コントロールゲート上に位置する第1の膜と、
前記ゲート電極と同じ幅であり、かつ前記第1の膜と同じ材料を含み、かつ前記ゲート電極上に位置する第2の膜と、
を備え、
前記記憶素子は、前記第1の領域に形成された第1のソース/ドレインと、前記フローティングゲート及び前記コントロールゲートを挟むように前記第1のソース/ドレインと間隔をあけて前記第1の領域に形成された第2のソース/ドレインと、を含み、
前記選択ゲートトランジスタは、前記第2の領域に形成された第3のソース/ドレインと、前記ゲート電極を挟むように前記第3のソース/ドレインと間隔をあけて前記第2の領域に形成された第4のソース/ドレインと、を含み、
前記フローティングゲートと前記ゲート電極との間にある前記主表面には、溝部が不可避的に形成され、
前記溝部を覆うように前記主表面に形成され、かつ前記第2のソース/ドレインと前記第3のソース/ドレインとを電気的に接続する不純物領域を備え、
前記不純物領域は前記第1及び前記第4のソース/ドレインより不純物濃度が高い、不揮発性半導体記憶装置。 - 請求項1において、
前記第1の膜の厚みは前記第2の膜の厚みより小さい、不揮発性半導体記憶装置。 - 請求項1および2のいずれかにおいて、
前記第1及び前記第2の膜は絶縁膜を含む、不揮発性半導体記憶装置。 - 請求項3において、
前記第1及び前記第2の膜はシリコン酸化膜を含む、不揮発性半導体記憶装置。 - 請求項1〜4のいずれかにおいて、
前記第1の膜の厚みは80〜200nm、前記第2の膜の厚みは200〜300nmである、不揮発性半導体記憶装置。 - 請求項1〜5のいずれかにおいて、
前記記憶素子及び前記選択ゲートトランジスタは複数個あり、一個の前記選択ゲートトランジスタは、一個の前記記憶素子のみを選択作動させる不揮発性半導体記憶装置。
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