JP6384315B2 - 半導体装置の製造方法 - Google Patents
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Description
半導体基板上の第1領域に第1ゲート電極膜を形成し、
前記第1ゲート電極膜をエッチングして第1トランジスタの第1ゲート電極を形成しながら、前記第1領域と異なる第2領域で前記半導体基板をエッチングして第1トレンチを形成し、
前記第1トレンチを形成した後に、前記第2領域に第2ゲート電極を形成し、
前記第1トレンチの下方の前記半導体基板に、前記第2領域に形成され前記第1トランジスタと異なり、前記第2ゲート電極を有する第2トランジスタのドレインを形成する
ことを特徴とする。
<第1実施形態>
図3は、第1実施形態の方法で製造される半導体装置1Aの概略図である。第1実施形態では、同一の半導体基板10上に、互いに異なる耐圧特性を有するメモリ領域、ロジック領域、及びDMOS領域が配置され、同一の処理フローで、フラッシュメモリセルトランジスタ(Tr)と、ロジック用MOSFET(Metal Oxide Semiconductor Field Effect Transistor)と、DMOSFETが形成される。各領域のトランジスタは窒化膜44と層間絶縁膜45に覆われている。DMOSFETとロジック用MOSFETは、層間絶縁膜45に形成されたコンタクトプラグ47によって、図示しない上層の配線と接続されている。メモリ領域でも同様に、フラッシュメモリセルトランジスタTrは、図示しないコンタクトプラグにより上層の配線と接続されている。
<第2実施形態>
図24は、第2実施形態の半導体装置1Bの製造方法の概略図である。第2実施形態では、フラッシュゲートのエッチングに加えて、ロジックゲートのエッチングでもトレンチを削ることで、より深いトレンチを形成する。図24(A)では、第1実施形態と同様にフラッシュメモリセルトランジスタのゲート電極23のエッチング工程で、DMOS領域に、フローティングゲートを形成するポリシリコン膜14の膜厚に相当する深さd1のトレンチ22を形成する。
<第3実施形態>
図36は、第3実施形態の方法で製造される半導体装置1Cの概略図である。第3実施形態では、DMOS領域のトレンチ形成にロジックゲートエッチング工程を利用する部分と、利用しない部分を設け、同一の半導体基板10上に、ほぼ同面積でオフセット長の異なる2種類のDMOS(DMOSFET1とDMOSFET2)を形成する。
<第4実施形態>
図37は、第4実施形態の方法で製造されるDMOSFETの概略図である。第4実施形態ではリングゲート型のDMOSFETを作製する。リングゲート75は、不純物拡散領域を取り巻く環状のゲート電極であり、ゲートがないところで電界の回り込みによりウェル間の接合耐圧が低下することを防ぐ。環状部分のリングゲート75の幅はリングゲート75のゲート長Lと異なっていても同じであってもよい。
10 半導体基板
14 ポリシリコン膜(ゲート電極膜)
15 ONO(トンネル絶縁膜)
16 ポリシリコン膜(ゲート電極膜)
22 トレンチ(第1トレンチ)
23 ゲート電極(フラッシュゲート)
33 ゲート電極(ロジックゲート)
35 ゲート電極(DMOSFET)
55 トレンチ(第2トレンチ)
75 リングゲート
101 フラッシュメモリセルトランジスタ(第1トランジスタ)
102a、102b、102c DMOSFET(第2トランジスタ)
103 ロジック回路のトランジスタ(第3トランジスタ)
Claims (9)
- 半導体基板上の第1領域に第1ゲート電極膜を形成し、
前記第1ゲート電極膜をエッチングして第1トランジスタの第1ゲート電極を形成しながら、前記第1領域と異なる第2領域で前記半導体基板をエッチングして第1トレンチを形成し、
前記第1トレンチを形成した後に、前記第2領域に第2ゲート電極を形成し、
前記第1トレンチの下方の前記半導体基板に、前記第2領域に形成され前記第1トランジスタと異なり、前記第2ゲート電極を有する第2トランジスタのドレインを形成する
ことを特徴とする半導体装置の製造方法。
- 前記第2ゲート電極を形成する際に、前記第2ゲート電極を形成するためのレジストで前記第2ゲート電極の側壁を覆うことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2ゲート電極を形成する際に、前記第2ゲート電極を形成するためのレジストで前記第1トレンチを覆うことを特徴とする請求項2に記載の半導体装置の製造方法。
- 半導体基板上の第1領域に第1ゲート電極膜を形成し、
前記半導体基板上の第2領域に、第2ゲート電極膜を形成し、
前記第1ゲート電極膜をエッチングして第1トランジスタの第1ゲート電極を形成しながら、前記第1領域と異なる前記第2領域で前記半導体基板をエッチングして第1トレンチを形成し、
前記第2ゲート電極膜をエッチングして、前記第2領域に第2トランジスタの第2ゲート電極を形成しながら、前記第1トレンチ内の前記半導体基板をエッチングして第2トレンチを形成し、
前記第1トレンチの下方の前記半導体基板に、前記第2領域に形成され前記第1トランジスタと異なり、前記第2ゲート電極を有する前記第2トランジスタのドレインを形成する
ことを特徴とする半導体装置の製造方法。 - 前記第2トランジスタの前記ドレインは、前記第2トレンチの底部の前記半導体基板に位置することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記第1トレンチを形成する際に、前記第2領域に前記第1トレンチとは異なる第3トレンチを形成し、
前記第2トレンチ及び前記第2ゲート電極を形成する際に、前記第3トレンチ内の前記半導体基板はエッチングせずに、前記第2ゲート電極膜をエッチングして前記第2領域に第3トランジスタの第3ゲート電極を形成し、
前記第3トレンチの下方の前記半導体基板に前記第3トランジスタのドレインを形成することを特徴とする請求項4又は5に記載の半導体装置の製造方法。 - 前記半導体基板上の前記第1領域及び前記第2領域とは異なる第3領域に、前記第2ゲート電極膜を形成し、
前記第1トレンチの形成後に、前記第2ゲート電極膜をエッチングして前記第2ゲート電極を形成しつつ、前記第3領域に第4トランジスタの第4ゲート電極を形成する、
ことを特徴とする請求項4乃至6のいずれか一項に記載の半導体装置の製造方法。 - 前記第2トランジスタの前記第2ゲート電極を、前記第1トレンチを取り囲むリング形状に形成することを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置の製造方法。
- 前記第1トランジスタは、フラッシュメモリセルトランジスタであり、
前記第1ゲート電極は前記フラッシュメモリセルトランジスタのフローティングゲートであることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置の製造方法。
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