JP5306036B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Description
以下、NAND型フラッシュメモリ装置に適用した本発明の第1の実施形態について図1ないし図20を参照しながら説明する。なお、以下に参照する図面内の記載において、同一または類似部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との比率、各層の厚みの比率等は現実のものとは異なる場合もある。
図2に示すように、メモリセル領域M内のメモリセルアレイArは、多数のセルユニットUC(NAND型セルユニット構造に相当)がマトリクス状に配設されることにより構成されている。2つのセルアレイ領域Ar1、Ar2は、互いに同一の電気的構成を有する多数のセルユニットUCをマトリクス状に配設して構成されているが、後述するようにその中のメモリセル特性がセルアレイ領域Ar1、Ar2毎に異なっている。
図3に示すように、素子分離領域SRがX方向に離間して複数設けられており、それぞれY方向に沿って形成されている。複数の素子分離領域SR間にはアクティブエリア(活性領域)AAが形成されている。したがってアクティブエリアAAはY方向に沿って形成されている。セルユニットUCは1つのアクティブエリアAAに沿って構成されている。選択ゲート線SGLD、ワード線WL、選択ゲート線SGLSは互いにY方向に離間して形成されており、それぞれX方向に延伸している。
セルアレイ領域Ar2(多値記憶領域)内においては、単一のメモリセルトランジスタMTが2ビット記憶する場合には、制御回路CCはメモリセルトランジスタMTの浮遊ゲート電極FGの蓄積電荷量を4段階に調整することで各メモリセルトランジスタMTの閾値電圧を4分布内の何れかの閾値電圧となるように調整する。
図7に示すステップS6〜S8の処理を1回繰り返した後には、図8(a)に示すように、2進数2桁目のデータ「&B1」「&B1」「&B1」に対応して電荷(電子)がそれぞれ「2」「2」「2」だけ蓄積される。その後、ステップS6〜S8の処理を再度繰り返した後には、図8(b)に示すように、2進数1桁目のデータ「&B1」「&B1」「&B0」に応じて、各メモリセルトランジスタMTの浮遊ゲート電極FGに蓄積される電荷量が増加し、電荷(電子)がそれぞれ「3」「3」「2」だけ蓄積されるようになる。
図21は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、第1セルアレイ領域と第2セルアレイ領域との間にダミーセルアレイ領域を設けているところにある。前述実施形態と同一部分または類似部分については同一符号を付して説明を省略し、以下、異なる部分についてのみ説明する。
図21(a)に示すように、ダミーセルアレイ領域Ardがセルアレイ領域Ar1およびAr2間に設けられている。このダミーセルアレイ領域Ardは、少なくとも1ブロックB分以上のセルユニットUCの広さを有する領域となっている。
本発明は、前記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
NAND型のフラッシュメモリ装置1に適用したが、NOR型の不揮発性半導体記憶装置に適用しても良いし、その他の不揮発的に記憶可能なメモリを備えた不揮発性半導体記憶装置に適用しても良い。
第1セルアレイ領域Ar1を2値記憶領域とし、第2セルアレイ領域Ar2を多値記憶領域としたが、第1セルアレイ領域Ar1をメモリセルトランジスタMT当り2ビット以上のnビットを記憶する多値記憶領域としても良く、第2セルアレイ領域Ar2を単一メモリセルトランジスタMT当りnビットを超えるビット数を記憶する多値記憶領域としても良い。
シリコン窒化膜10は必要に応じて成膜すれば良い。ゲート間絶縁膜7は、ONO膜により構成した実施形態を示したが、ONO膜の成膜前後にラジカル窒化することで形成されたNONON膜や、アルミナ(Al2O3)を酸化膜および窒化膜の積層構造で挟んだNOAON膜で構成しても良い。
Claims (5)
- 第1メモリセルトランジスタが配置された第1セルアレイ領域および第2メモリセルトランジスタが配置された第2セルアレイ領域を有する半導体基板と、
前記第1セルアレイ領域の前記半導体基板の表面に帯状に形成された複数の第1素子絶縁膜と、
前記第2セルアレイ領域の前記半導体基板の表面に帯状に形成された複数の第2素子分離絶縁膜と、
前記第1セルアレイ領域の前記半導体基板上に、前記第1素子分離絶縁膜により区画されて形成された第1メモリセルトランジスタの第1ゲート電極であって、前記第1素子分離絶縁膜により区画された第1活性領域上に形成された第1ゲート絶縁膜と、この第1ゲート絶縁膜上に形成された第1電荷蓄積層と、この第1電荷蓄積層上に形成された第1電極間絶縁膜と、この第1電極間絶縁膜上に形成された第1制御電極とを有する第1ゲート電極と、
前記第2セルアレイ領域の前記半導体基板上に前記第2素子分離絶縁膜により区画されて形成された第2メモリセルトランジスタの第2ゲート電極であって、前記第2素子分離絶縁膜により区画された第2活性領域上に形成された第2ゲート絶縁膜と、この第2ゲート絶縁膜上に形成された第2電荷蓄積層と、この第2電荷蓄積層上に形成された第2電極間絶縁膜と、この第2電極間絶縁膜上に形成された第2制御電極とを有する第2ゲート電極とを備え、
前記半導体基板表面からの前記第1素子分離絶縁膜の高さは前記第1電荷蓄積層の高さより低く、かつ前記第2素子分離絶縁膜の高さより高いことを特徴とする不揮発性半導体記憶装置。 - 前記第1セルアレイ領域と前記第2セルアレイ領域は隣接して配置され、前記第1素子分離絶縁膜のそれぞれは複数の前記第2素子分離絶縁膜のうちのひとつと一直線状になるよう配置されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記第1セルアレイ領域と前記第2セルアレイ領域との間に記憶素子としては用いられないダミーセルが形成されたダミーセルアレイ領域が設けられ、
前記ダミーセルアレイ領域には、前記第1素子分離絶縁膜と前記第2素子分離絶縁膜との間の境界領域が設けられていることを特徴とする請求項2に記載の不揮発性半導体記憶装置。 - 前記第1セルアレイ領域は1ビット記憶する2値記憶領域として構成され、前記第2セルアレイ領域は2ビット以上を記憶する多値記憶領域として構成されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 第1セルアレイ領域、第2セルアレイ領域の各領域の半導体基板上にゲート絶縁膜を形成する工程と、
前記各領域のゲート絶縁膜上に電荷蓄積層を形成する工程と、
前記各領域の電荷蓄積層、前記ゲート絶縁膜および前記半導体基板に素子分離溝を形成する工程と、
前記各領域の素子分離溝内に素子分離絶縁膜を形成する工程と、
前記第1セルアレイ領域内の素子分離絶縁膜の上面が前記第2セルアレイ領域内の素子分離絶縁膜の上面よりも高くなるように前記素子分離絶縁膜の上部をエッチング処理する工程と、
前記電荷蓄積層および前記素子分離絶縁膜の上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜の上に制御電極を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
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US6925008B2 (en) * | 2001-09-29 | 2005-08-02 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with a memory unit including not more than two memory cell transistors |
US6674138B1 (en) * | 2001-12-31 | 2004-01-06 | Advanced Micro Devices, Inc. | Use of high-k dielectric materials in modified ONO structure for semiconductor devices |
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US7355237B2 (en) * | 2004-02-13 | 2008-04-08 | Sandisk Corporation | Shield plate for limiting cross coupling between floating gates |
US7528447B2 (en) * | 2005-04-06 | 2009-05-05 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory |
JP2006344900A (ja) * | 2005-06-10 | 2006-12-21 | Toshiba Corp | 半導体装置 |
JP4799148B2 (ja) * | 2005-11-28 | 2011-10-26 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
JP4764284B2 (ja) * | 2006-08-11 | 2011-08-31 | 株式会社東芝 | 半導体装置およびその製造方法 |
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