JP2008545276A - 逆バイアスプログラミングのための高誘電率アンチヒューズを備えるメモリセル - Google Patents

Abstract

集積回路および関連するプログラミング方法が提供される。そのような集積回路は、ダイオードと、ダイオードに連通するアンチヒューズとを備えるメモリセルを含む。アンチフューズは、３．９より大きい誘電率（Ｋ）を有する高誘電率誘電性材料を含むように構成される。さらに、メモリセルは、そのダイオードに逆バイアスをかけるプログラミングパルスを使用してプログラムされる。

Description

本発明は、メモリ装置に関し、より特定的には、アンチヒューズを備えるメモリセルに関する。

集積回路および関連するプログラミング方法が提供される。そのような集積回路は、ダイオードと、ダイオードに連通するアンチヒューズとを備えるメモリセルを含む。アンチフューズは、３．９より大きい誘電率（Ｋ）を有する高誘電率（ｈｉｇｈ−Ｋ）誘電性材料を含むように構成される。さらに、メモリセルは、そのダイオードに逆バイアスをかけるプログラミングパルスを使用してプログラムされる。

図１は、一実施形態によるメモリセル１００を含む集積回路の一部を示す断面図である。そのような集積回路の一部のみを示しているが、多数のメモリセル１００が、２方向に及ぶようなアレイ内で相互接続されてもよいことが理解されるべきである。さらに、１つのレベルのみのメモリセル１００の場合の１つのメモリセル１００だけを最初は説明することになるが、あるオプションの実施形態において、複数のレベルのメモリセル１００が垂直に配置されて、メモリセル１００の三次元アレイを形成するようにしてもよい。そのような三次元アレイの実施形態に関するさらなる情報は、以降、図４を参照しながらより詳細に説明されることになる。

図１に示すように、メモリセル１００は、ダイオード１０５と、ダイオードに連通するアンチヒューズ１１０を備える。ダイオード１０５およびアンチフューズ１１０は、ワード線１０２とビット線１０４との間に位置している。一実施形態において、アンチフューズ１１０は、アンチフューズ１１０が破断された後にダイオード１０５が形成されるように、ダイオード部分間にある誘電体層であってもよい。予想されるアンチフューズ構成および関連する動作に関するさらなる情報は、以降、より詳細に説明されることになる。オプションとして、ワード線１０２およびビット線１０４は、複数のメモリセル１００を相互接続するためのレールという形態を取ってもよい。

一般的に、ダイオード１０５は、第１の導電形（例えば、Ｐ形、Ｎ形）を有する第１の高濃度にドープされた半導体材料を含む第１の部分１０６と、真性半導体材料または第１の導電形とは逆の第２の導電形（例えば、Ｎ形、Ｐ形）を有するドープされた半導体材料を含む少なくとも１つの他の部分とを含んでもよい。様々な実施形態において、アンチフューズ１１０が、（図に示すような）ダイオード１０５の第１の部分１０６と接触し、および／または、ダイオード１０５の少なくとも１つの他の部分と接触してもよい。

図１に示すダイオード１０５の少なくとも１つの他の部分に対して、ダイオード１０５の第２の部分１０８は、第２の導電形を有する高濃度にドープされた半導体材料が提供されてもよい。さらに、ダイオード１０５は、真性または低濃度にドープされた半導体材料を含む第３の部分１０９を含んでもよい。ダイオード１０５の構築のために任意の材料が使用されてもよいが、一実施形態において、ダイオード１０５は、多結晶シリコンなどの多結晶半導体材料を使用して構築されてもよい。当然のことながら、ダイオード１０５を提供可能な任意の材料が使用されてもよい。

さらに示すように、ダイオード１０５の第１の部分１０６は、ダイオード１０５の第２の部分１０８に対して垂直方向上に配置されてもよい。また、ダイオード１０５の第３の部分１０９は、ダイオード１０５の第１の部分１０６とダイオード１０５の第２の部分１０８との間に垂直に配置されてもよい。図１には一構成が示されているが、ダイオード１０５の様々な部分は、レール、柱、および／または、任意の他の所望の構成として構築されてもよい。

アンチフューズ１１０は、ダイオード１０５の第１の部分１０６に対して垂直方向上に配置されるように示されているが、様々な実施形態において、アンチフューズ１１０は、ダイオード１０５の第２の部分１０８に対して垂直方向下、および／または、ダイオード１０５の第１の部分１０６とダイオード１０５の第２の部分１０８との間に垂直に配置されてもよい。例えば、アンチフューズ１１０は、ダイオード１０５の第２の部分１０８とダイオード１０５の第３の部分１０９との間、および／または、ダイオード１０５の第１の部分１０６とダイオード１０５の第３の部分１０９との間に垂直に配置されてもよい。一実施形態において、アンチフューズ１１０は、ある導電形の正の濃度と、他の導電形の負の濃度（例えば、Ｐ＋およびＮ−導電形、またはＮ＋および−Ｐ導電形）との間に配置されてもよい。

使用に際して、各メモリセル１００は、ワード線１０２とビット線１０４との間に配置されて、関連するワード線１０２とビット線１０４との間にプログラミング電圧を印加することによって、個々のメモリセル１００がプログラムされるようになっている。さらに、アンチフューズ１１０は、メモリセル１００がプログラムされていない状態の場合に、電圧誘起電流に対する障壁を提供してもよい。充分なプログラミング電圧がメモリセル１００に印加されると、アンチフューズ１１０は絶縁破壊して、アンチフューズ１１０を通る永久的な導電経路が形成される。その後、ダイオード１０５は、自由に１方向弁としての役割を果たして、電流の流れを１方向のみにすることができる。

前述したプログラミング中に、メモリセル１００は、そのダイオード１０５に逆バイアスをかけるプログラミングパルスを受ける。すぐに明らかになるであろう理由のために、アンチフューズ１１０は、３．９より大きい誘電率（Ｋ）を有する高誘電率誘電性材料を含む。アンチフューズ１１０の構築には、任意の高誘電率誘電性材料を使用してもよいことに留意すべきである。ほんの一例として、高誘電率誘電性材料は、酸化チタン、酸化タンタル、酸化ハフニウム、および／または、酸化アルミニウムであってもよい。そのようなリストは網羅的ではなく、なんら制限的に解釈されるべきではない。なぜならば、３．９より大きい誘電率を有する任意の高誘電率誘電性材料が使用されてもよいからである。

高誘電率誘電性アンチフューズ１１０とともにそのような逆バイアスプログラミングを使用することによって、以下により詳細に説明する様々なオプションの有用な特徴がもたらされてもよい。しかし、以下の有用な特徴は、例示の目的のためだけに説明するものであり、なんら制限的に解釈されるべきではないことに留意すべきである。当然のことながら、そのような特徴が存在しない実施形態も想定される。

メモリセルは、逆バイアスプログラミング手法と、二酸化シリコンなどの低誘電率誘電性アンチフューズとを使用してプログラムされてもよい。順バイアスプログラミング手法とは異なり、前述した逆バイアスは、より高いバイアス電圧を必要とする。特に、図３を参照しながらより明らかになるように、所定の電圧で与えられる電流量は、順バイアスに対して逆バイアスでは低くなる。このため、低誘電率誘電性アンチフューズは、破断に必要な電流を提供するために、より大きな負電圧を必要とする。そのような負電圧は非常に高いので、ダイオードの完全な逆破壊がプログラミング中に生じることがある。そのような破壊は、ダイオードを通る電流量が電圧の関数として劇的に上昇する条件である（これは、電力消費を含む数多くの理由から望ましくない）。よって、低誘電率誘電性アンチフューズと組み合わせて使用された場合に、上昇された逆バイアス電圧は、アンチフューズが破断したときに、関連するダイオードを加熱、および／または、損傷させるとともに、大量の電力を消費する可能性がある。

図１のメモリセルの場合に３．９より大きい誘電率を有する高誘電率誘電性材料を含むアンチフューズを使用することによって、より低いプログラミング電圧が必要となる。特に、高誘電率誘電性アンチフューズは、破断の時点では、低誘電率誘電性材料に対して低い電流密度を示す。このため、アンチフューズは、ダイオードの逆破壊電圧より低い電圧で逆に破断される。この特徴によって、いかなる損失の可能性をも軽減できるだけでなく、必要な電流および電力を削減するというオプションもある。

高誘電率誘電性アンチフューズは、以上の利点を提供することができるものの、読み出し動作中に望ましくない漏れがさらに生じる場合もある。この漏れは、破断が生じる電圧が低誘電率誘電性材料の電圧と同様になるまで、高誘電率誘電性アンチフューズを厚くすることによって、オプションで対処されてもよい。この設計によって、低誘電率誘電性アンチフューズによって生じるよりも漏れが少なくなり、関連するドライバおよびセンス増幅器によって同じ電圧を使用することができる。当然のことながら、より厚い高誘電率誘電性アンチフューズが実際に破断する際に、電流密度は、低誘電率誘電性アンチフューズよりも遥かに低いので、以上の利点が提供される。高誘電率によって、より大きなマージンがダイオードの逆破壊からもたらされることに留意すべきである。このことは、図３を参照しながらより明らかになる。

このような実施形態は、低電力で複数のビット／レベルのプログラミングをさらに促進するものである。このことを、以下により詳細に説明する。異なるダイオード構造が使用されてもよい。例えば、同時継続出願に記載されるように、逆バイアスプログラミングの枠組みにおいて、Ｐ＋Ｎダイオード構成（すなわち、第１の部分１０６がＰ＋導電形を含み、第２の部分１０８がＮ導電形を含む）が使用されている。他の実施形態の場合には、Ｎ＋Ｐ（すなわち、第１の部分１０６がＮ＋導電形を含み、第２の部分１０８がＰ導電形を含む）などの別のダイオード構成がさらに使用されてもよい。

前述したオプションの利点に関するより例示的な情報、様々なオプションのアーキテクチャ上の特徴、および／または、プログラミング手法を、後続する図を参照しながら以下により詳細に説明する。以下の情報は、例示の目的のために説明するものであり、なんら制限的に解釈されるべきではないことに留意すべきである。以下の特徴はいずれも、前述した他の特徴を伴うかまたは伴わずにオプションで組み込まれてもよい。

図２は、他の実施形態によるメモリセルのアレイをプログラムするための方法２００を示す。オプションとして、方法２００を使用して、図１のメモリセル１００と同様のメモリセルをプログラムしてもよい。しかし、当然のことながら、方法２００を実行して、任意の所望の（複数の）メモリセルをプログラムしてもよい。さらに、様々なオプションをこの方法２００の場合で説明するが、様々な動作を省略してもよく、および／または、当然のことながら、別の図示しない動作を希望に応じて使用してもよい。

最初に、動作２０２において、ダイオードと、ダイオードに連通するアンチフューズとを含む少なくとも１つのメモリセル（例えば、図１のメモリセル１００）においてプログラムするためのプログラミングイベントが開始される。動作２０２におけるそのような開始イベントに応じて、少なくとも１つのメモリセルに対して、当該メモリセルのダイオードに逆バイアスをかけるためのプログラミング電圧が印加される。

図に示すように、プログラミング電圧は、複数のメモリセルに同時に印加されてもよい。図２のビット１、ビット２、およびビットＮに注目されたい。当然のことながら、１回につきたった１つのメモリセルがプログラムされるという、他の実施形態も考えられる。メモリセルを同時にプログラムすることによって、ある期間に渡ってプログラムされるメモリセルの数を増加させてもよい。前に述べたように、そのような同時にメモリセルをプログラムすることは、高誘電率誘電性アンチフューズが必要とする電流は少ない場合があるために、促進されてもよい。

繰り返すが、これは、アンチフューズの破断に必要な電流が少ないということと、高誘電率誘電性アンチフューズを厚くすることによって漏れが少なくなるということとによって達成される。アンチフューズの破断に必要な電流を減少させることによって、ラインからダイオードへの電圧が少なくなる。このために、ほとんどの電圧は、ライン内ではなくダイオードの両端で低下し、同時にメモリセルをプログラムするのに充分な電力を可能にする。一実施形態において、前述したプログラミングパルスは、一時的にやや長くなる場合があるが、全体としては、パルス長が（例えば）２〜１０倍に増加するように、遥かにより多くのメモリセルがプログラムされてもよいが、プログラムされるメモリセルの数は、（例えば）１０〜１０，０００倍に増加してもよい。

オプションとして、動作２０６において、メモリセルのダイオードに順バイアスをかける第１のソーク条件下で、第１のソークパルスが、第１のメモリセル（例えば、ビット１）に対して印加されてもよい。同様に、動作２０８において、当該メモリセルのダイオードに同じく順バイアスをかける第２のソーク条件下で、第２のソークパルスが、第２のメモリセル（例えば、ビット２）に対して印加されてもよい。動作２１０に示すように、さらなるソークパルスがさらなるメモリセル（例えば、ビットＮ）に印加されてもよく、この理由はすぐに明らかになる。

ソークパルスはオプションであって、複数のレベルが各ビットに設定されるといった前述した方法で、適切なメモリセルに対して１回につき１つずつソークパルスを印加してもよい。当然のことながら、「オン」状態および「オフ」状態のみがある場合には、そのようなソークパルスは必要でなくてもよい。さらに、必要な電流の流れがダイオードに順バイアスをかける際に充分に高い場合には、電力上の制約のために、少ない数のビットが同時にプログラムされてもよい。

よって、図２に反映されているように、互いに異なるソークパルスがメモリセルに印加されてもよく、その結果、各メモリセルのダイオードは、電源投入の際に複数の互いに異なる抵抗のうちの１つを生じさせることができる。特定的には、アンチフューズが破断された後に、より高い電流をソークパルスを使用して強制的に流すことによって、より低い抵抗を帯びるようにしてもよい。この現象は、アンチフューズを介して形成されたフィラメントがさらなる電流によって過熱されるに従って大きくなることから生じる。よって、ある仮定的なマルチレベルプログラミングの例において、「０」状態はセルの両端において１０メガオームを表し、「１」状態は１，０００オームを表し、「２」状態は５００オームを表し、「３」状態は１００オームを表してもよい。当然のことながら、これらの抵抗レベルは、その性質上例示に過ぎず、なんら制限的に解釈されるべきではない。

このため、各メモリセルのオン電流は、高い順バイアスにおいてソークすることによって設定されてもよい。さらに、オンビットのレベルは、あるメモリセルに他とは異なるオン条件を与えるソーク条件を選択することによって設定されてもよい。例えば、第１のメモリセルは、３Ｖの順電圧によって設定するかまたはプログラムされてもよく、（第１の抵抗が存在するので）２Ｖで５００ｎＡを通してもよい。さらに、第２のメモリセルが、５Ｖの順バイアスで設定されてもよく、その結果、（第２の抵抗が存在するので）第２のメモリセルは、２Ｖで１ｕＡより大きい電流を流してもよい。

図３は、他の実施形態によるダイオードについての電流対電圧の関係を示すグラフ３００である。オプションとして、グラフ３００に示す電流対電圧の関係は、図１のメモリセル１００の動作を反映してもよい。図に示すように、追加のバッファ３０２、またはマージンが、アンチフューズが破断する電圧である−Ｖ_{Rと、ダイオードが逆バイアス破壊のために損傷を受ける電圧である−ＶB} との間で提供される。このために、プログラミング中のダイオードに対する損傷が回避され、前述した様々なオプションの利点がもたらされる。特定のメモリセルがプログラムされた後、プログラムされたメモリセルの電流対電圧の関係は、図に示すように、プログラムされていないメモリセルとは異なる。

よって、使用に際して、絶縁耐力および破断時の電流密度は、アンチフューズの誘電定数の増加の関数として、減少する。ダイオードおよびアンチフューズは、プログラミング前後に、２つの直列レジスタのように振舞う。ダイオードに順バイアスがかかると、アンチフューズの両端間でほとんどの電圧が降下するといった低抵抗が生じる。逆バイアスにおいて、ダイオードは、高抵抗を有する。逆バイアスの際にアンチフューズの両端でプログラミングフィールドが形成されるようにするために、アンチフューズは、逆バイアスのダイオードに対して高い抵抗を示さなければならない。この条件は、逆バイアスレベルが逆バイアス破壊電圧よりまだずっと低い間は必要である（バッファ３０２参照）。これは、実際に逆にダイオードが破壊された結果、ダイオードに対する損傷が生じることがあることを防止するために必要な場合がある。

図４は、他の実施形態によるメモリセルの三次元アレイ４００を示す。図に示すように、メモリセルアレイ４００は、１つより多いレベルのワード線４０２、および／または、１つより多いレベルのビット線４０４を含んでもよく、メモリセル４０６（例えば、図１のメモリセル１００のダイオード１０５およびアンチフューズ１１０）がそれらの間に形成される。本願明細書におけるこの説明の場合、三次元アレイの実施形態の「レベル」は、共通の略平面に実質的に配置された複数のワード線４０２、複数のビット線４０４、および／または、複数のメモリセル４０６を含む。

さらに、オプションとして、ビット線４０４の（複数の）レベル、および／または、ワード線４０２の（複数の）レベルは、モノリシックな三次元メモリアレイの形態で、基板の上にモノリシック的に形成されてもよい。基板は、任意の所望の材料で形成されてもよいが、一実施形態において、基板は、単結晶シリコンを含んでもよい。

モノリシックな三次元メモリアレイは、複数のメモリレベルが、介在する基板なしで、ウェハなどの単一の基板の上に形成されるものである。１つのメモリレベルを形成する層は、既存のレベルまたは複数のレベルの層の上に直接堆積または成長される。これに対して、積層されたメモリは、メモリレベルを別個の基板に形成してメモリレベルの上同士を互いに接着することによって構築されている。基板は、接合前に薄膜かされるか、またはメモリレベルから除去されてもよいが、メモリレベルは最初に別個の基板の上に形成されるので、そのようなメモリは、真のモノリシックな三次元メモリアレイではない。

さらに他のオプションの実施形態において、メモリセルが構築される基板は、単一の水晶ウェハ内に既に形成された補助回路を含んでもよく、基板は、平坦化された二酸化シリコン層によって上が覆われている。オプションとして、（複数の）メモリレベルとその下の前述した回路との間の電気的接続の構成を収容するために、この酸化層内に形成される開口部があってもよい。タングステン（Ｗ）の層が、基礎となるＴｉ／ＴｉＮなどの接着促進層を有するか、または有することなく、ウェハの上に形成されてもよい。

次に、ＴｉＮなどのバリア金属層を堆積して、最初にＮ＋ドープされたシリコン層、そして同一の動作においてＮ−シリコンの層を堆積するという後続の堆積中にＷＳｉの形成を防止するようにしてもよい。この層の積層体は、その後、フォトレジストマスクとプラズマによるドライエッチングとを使用して、レール状にパターン形成されてもよい。ウェハがパターン形成後に洗浄されると、二酸化シリコン層が、レール間の空隙を埋めるように配置されてもよい。この酸化物層は、その後、化学的機械的に研磨されて、レールの上部においてシリコンが露出されてもよい。その後、ウェハは、ｐ形ドーパントで埋められて、Ｎ−シリコンの上部内に薄膜層を形成する。その後、アンチフューズが、この表面に対して堆積または成長のいずれかが行われる。

その後、ＴｉＮ，Ｗ，およびＴｉＮが順次堆積される。次に、Ｐ＋およびＰ−材料またはドープされていないＳｉが堆積される。同様のマスキングおよびエッチング動作が、新しいレールの一次方向が最初のと直交するように行われる。第２のパターン形成ステップにおける違いの１つは、エッチングが第２の積層体を越えて継続する必要があるということである。下位の積層体に注入されたＰ＋材料は、互いの短絡を防止するために、第２の積層体のレール間でさらに除去される必要があってもよい。いったんそのようなＰ＋材料が除去されると、Ｎ−材料は、そのまま残されるか、または部分的にエッチングされることができる。このような動作の結果、ワード線およびビット線が、それらの間に構築されたダイオード／アンチフューズの組み合わせとともに形成されることになる。この処理は、数回繰り返されて三次元構造を構築してもよいことが期待される。

以上の説明は、本発明の数多くの可能な実施例のうちのほんのわずかを説明したに過ぎない。このため、この詳細な説明は、例示であって、限定を意図したものではない。本願明細書記載の実施形態の変形および修正が、本発明の範囲および精神を逸脱することなく本願明細書記載の説明に基づいて行われてもよい。本発明の範囲を規定することが意図されているのは、すべての均等物を含む添付の特許請求の範囲のみである。さらに、前述した実施形態は、単独での使用とともに様々な組み合わせで使用されることが特に意図されている。したがって、本願明細書に記載されていない他の実施形態、変形、および改良は、必ずしも本発明の範囲から除外されるものではない。

一実施形態によるメモリセルを含む集積回路の一部を示す断面図である。 他の実施形態によるメモリセルのアレイをプログラムするための方法を示す。 他の実施形態によるダイオードについての電流対電圧の関係を示すグラフである。 他の実施形態によるメモリセルの三次元アレイを示す。

Claims (34)

1. 集積回路であって、
   ダイオードと、
   ダイオードに連通するアンチヒューズと、を含むメモリセルを含み、
   アンチヒューズは、３．９より大きい誘電率（Ｋ）を有する高誘電率誘電性材料を含み、
   メモリセルは、そのダイオードに逆バイアスをかけるプログラミングパルスを使用してプログラムされる集積回路。
2. 請求項１記載の集積回路において、
   ダイオードは、第１の導電形を有する第１の高濃度にドープされた半導体材料を含む第１の部分と、真性半導体材料または第１の導電形とは逆の第２の導電形を有するドープされた半導体材料を含む第２の部分とを含む集積回路。
3. 請求項２記載の集積回路において、
   アンチフューズは、ダイオードの第１の部分と接触する集積回路。
4. 請求項２記載の集積回路において、
   アンチフューズは、ダイオードの第２の部分と接触する集積回路。
5. 請求項２記載の集積回路において、
   ダイオードの第１の部分は、ダイオードの第２の部分に対して垂直方向上に配置される集積回路。
6. 請求項５記載の集積回路において、
   アンチフューズは、ダイオードの第２の部分に対して垂直方向下に配置される集積回路。
7. 請求項５記載の集積回路において、
   アンチフューズは、ダイオードの第１の部分とダイオードの第２の部分との間に垂直に配置される集積回路。
8. 請求項５記載の集積回路において、
   アンチフューズは、ダイオードの第１の部分に対して垂直方向上に配置される集積回路。
9. 請求項２記載の集積回路において、
   ダイオードの第２の部分は、第２の導電形を有する高濃度にドープされた半導体材料を含み、ダイオードは、第３の部分をさらに含み、ダイオードの第３の部分は、真性半導体材料または低濃度にドープされた半導体材料を含み、かつダイオードの第１の部分とダイオードの第２の部分との間に垂直に配置される集積回路。
10. 請求項９記載の集積回路において、
    アンチフューズは、ダイオードの第２の部分とダイオードの第３の部分との間に垂直に配置される集積回路。
11. 請求項９記載の集積回路において、
    アンチフューズは、ダイオードの第１の部分とダイオードの第３の部分との間に垂直に配置される集積回路。
12. 請求項１記載の集積回路において、
    高誘電率誘電性材料は、酸化チタンである集積回路。
13. 請求項１記載の集積回路において、
    高誘電率誘電性材料は、酸化タンタルである集積回路。
14. 請求項１記載の集積回路において、
    高誘電率誘電性材料は、酸化ハフニウムである集積回路。
15. 請求項１記載の集積回路において、
    高誘電率誘電性材料は、酸化アルミニウムである集積回路。
16. 請求項１記載の集積回路において、
    メモリセルは、複数のワード線と複数のビット線とを含むメモリセルのアレイに含まれる集積回路。
17. 請求項１６記載の集積回路において、
    メモリセルのアレイは、１つより多いレベルのワード線または１つより多いレベルのビット線を備える集積回路。
18. 請求項１７記載の集積回路において、
    １つより多いレベルのビット線または１つより多いレベルのワード線は、モノリシックな三次元メモリアレイにおける基板の上にモノリシック的に形成される集積回路。
19. 請求項１８記載の集積回路において、
    基板は、単結晶シリコンを備える集積回路。
20. 請求項１記載の集積回路において、
    ダイオードは、多結晶半導体材料を備える集積回路。
21. 請求項２０記載の集積回路において、
    ダイオードは、多結晶シリコンを備える集積回路。
22. メモリをプログラムするための方法であって、
    ダイオードとダイオードに連通するアンチフューズとを含むメモリセルに対して、プログラミングパルスを印加するステップを含み、
    アンチフューズは、３．９より大きい誘電率（Ｋ）を有する高誘電率誘電性材料を含み、
    プログラミングパルスは、メモリセルのダイオードに逆バイアスをかける方法。
23. 請求項２２記載の方法において、
    メモリセルは、複数の可能なメモリ状態のうちの１つでプログラムされる方法。
24. 請求項２３記載の方法において、
    メモリセルは、メモリセルのダイオードに順バイアスをかける互いに異なるソークパルスをメモリセルにかけることによって、１つより多いメモリ状態でプログラムされる方法。
25. 請求項２４記載の方法において、
    互いに異なるソークパルスを印加した結果、メモリセルのダイオードは、電源投入の際に互いに異なる抵抗を含むことになる方法。
26. 請求項２２記載の方法において、
    第１のソークパルスをメモリセルのダイオードに印加するステップと、第１のソークパルスとは異なる第２のソークパルスを他のメモリセルのダイオードに印加するステップとをさらに含む方法。
27. 請求項２２記載の方法において、
    プログラミングパルスが、複数のメモリセルに同時に印加される方法。
28. 請求項２７記載の方法において、
    プログラミングパルスがメモリセルに同時に印加される場合に、ある期間に渡ってプログラムされるメモリセルの数を増加させる方法。
29. モノリシックな集積回路であって、
    複数のワード線と複数のビット線とを含むメモリセルのモノリシックな三次元アレイであって、１つより多いレベルのワード線と１つより多いレベルのビット線とを有するメモリセルのモノリシックな三次元アレイを備え、
    少なくとも１つのメモリセルは、
    ダイオードと、
    ダイオードに連通するアンチヒューズと、を含み、
    アンチヒューズは、３．９より大きい誘電率（Ｋ）を有する高誘電率誘電性材料を含み、
    少なくとも１つのメモリセルは、そのダイオードに逆バイアスをかけるプログラミングパルスを使用してプログラムされる集積回路。
30. 請求項２９記載の集積回路において、
    ダイオードは、第１の高濃度にドープされた材料を含む第１の部分と、第２の高濃度にドープされた材料を含む第２の部分と、真性または低濃度にドープされた材料を含む第３の部分とを含む集積回路。
31. 請求項３０記載の集積回路において、
    アンチフューズは、ダイオードの第１の部分と接触する集積回路。
32. 請求項３０記載の集積回路において、
    アンチフューズは、ダイオードの第２の部分と接触する集積回路。
33. 請求項２９記載の集積回路において、
    ダイオードは、多結晶半導体材料を備える集積回路。
34. 請求項２９記載の集積回路において、
    １つより多いレベルのワード線または１つより多いレベルのビット線は、モノリシックな三次元メモリアレイにおける基板の上にモノリシック的に形成される集積回路。

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