CN101258558A - 具有用于反向偏置编程的高k反熔丝的存储器单元 - Google Patents

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CN101258558A CNA2006800322475A CN200680032247A CN101258558A CN 101258558 A CN101258558 A CN 101258558A CN A2006800322475 A CNA2006800322475 A CN A2006800322475A CN 200680032247 A CN200680032247 A CN 200680032247A CN 101258558 A CN101258558 A CN 101258558A
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Abstract

本发明提供一种集成电路及相关联的编程方法。所述集成电路包括具有二极管及与所述二极管连通的反熔丝的存储器单元。所述反熔丝经构造以包括具有K大于3.9的高K介电材料。此外，利用反向偏置所述存储器单元的二极管的编程脉冲对所述存储器单元进行编程。

Description

具有用于反向偏置编程的高K反熔丝的存储器单元
技术领域
本发明涉及存储器装置，且更具体来说涉及配备有反熔丝的存储器单元。
背景技术
发明内容
本发明提供一种集成电路及相关联的编程方法。所述集成电路包括具有二极管及与所述二极管连通的反熔丝的存储器单元。所述反熔丝经构造以包括具有K大于3.9的高K介电材料。此外，利用反向偏置所述存储器单元的二极管的编程脉冲对所述存储器单元进行编程。
附图说明
图1是根据一个实施例显示包括存储器单元的集成电路的一部分的截面图。
图2根据另一实施例图解说明用于对存储器单元阵列进行编程的方法。
图3是根据另一实施例显示二极管的电流对电压关系的曲线图。
图4根据另一实施例显示三维存储器单元阵列。
具体实施方式
图1是显示根据一个实施例包括存储器单元100的集成电路的一部分的截面图。尽管仅显示所述集成电路的一部分，但应了解多个存储器单元100可互连成沿两个方向跨越的阵列。此外，尽管最初将在仅一个层级的存储器单元100的背景下描述仅一个存储器单元100，但应进一步注意，在某些可选实施例中，可垂直地设置多个层级的存储器单元100以形成三维存储器单元100阵列。将在参照图4期间在下文中更加详细的阐述关于所述三维阵列实施例的更多信息。
如图1中所示，存储器单元100配备有二极管105及与二极管105连通的反熔丝110。二极管105及反熔丝110定位于字线102与位线104之间。在一个实施例中，反熔丝110可为二极管各部分之间的介电层，以便在反熔丝110断裂之后形成二极管105。将在下文中更加详细地阐述关于可能的反熔丝构造及相关操作的更多信息。作为选项，字线102及位线104可采取轨道的形式以用于互连多个存储器单元100。
大体来说，二极管105可包括：第一部分106，其第一重掺杂半导体材料具有第一导电类型(例如，P型、N型)；及至少一个其它部分，其本征半导体材料或掺杂半导体材料具有与所述第一导电类型相反的第二导电类型(例如，N型、P型)。在各种实施例中，反熔丝110可与二极管105的第一部分106接触(如图所示)及/或与二极管105的所述至少一个其它部分接触。
相对于图1中所示的二极管105的至少一个其它部分，二极管105的第二部分108可提供有具有第二导电类型的重掺杂半导体材料。此外，二极管105还可包括第三部分109，所述第三部分包括本征或轻掺杂半导体材料。尽管可利用任何材料来构造二极管105，但在一个实施例中，可利用多晶半导体材料(例如，多晶硅)来构造二极管105。当然，可利用任何能够提供二极管105的材料。
如进一步显示，可将二极管105的第一部分106垂直地设置在二极管105的第二部分108上。此外，可将二极管105的第三部分109垂直地设置在二极管105的第一部分106与二极管105的第二部分108之间。尽管图1中显示了一种配置，但应注意，可将二极管105的各部分构造为轨道、柱及/或任何其它需要的配置。
尽管将反熔丝110描绘成垂直地设置在二极管105的第一部分106上，但在各种实施例中，可将反熔丝110垂直地设置在二极管105的第二部分108以下，及/或垂直地设置在二极管105的第一部分106与二极管105的第二部分108之间。举例来说，可将反熔丝110垂直地设置在二极管105的第二部分108与二极管105的第三部分109之间，及/或设置在二极管105的第一部分106与二极管105的第三部分109之间。在一个实施例中，可将反熔丝110设置在一种导电类型的正浓度与另一种导电类型的负浓度之间(例如，在P+与N-导电类型之间或在N+与P-导电类型之间)。
在使用中，以如下方式将每一存储器单元100设置在字线102与位线104之间：可通过将编程电压施加到相关联字线102与位线104之间对个别存储器单元100进行编程。此外，当存储器单元100处于未编程状态时，反熔丝110可提供对电压感应电流的阻挡。当将充足的编程电压施加到存储器单元100时，反熔丝110经历介电击穿，且形成穿过反熔丝110的永久性导电路径。此后，二极管105自由地充当单向阀，从而允许电流仅沿一个方向流动。
在上述编程期间，存储器单元100经受反向偏置其二极管105的编程脉冲。出于不久将变得明了的原因，反熔丝110包括具有K大于3.9的高K介电材料。应注意，可在构造反熔丝110时采用任何高K介电材料。仅为举例说明，所述高K介电材料可为氧化钛、氧化钽、氧化铪及/或氧化铝。所述列举并非穷尽性的且不应解释为以任何方式进行限制，因此可采用具有K大于3.9的任何高K介电材料。
通过利用具有高K介电反熔丝110的所述反向偏置编程，可提供将在下文中更加详细地加以阐述的各种可选有益特征。然而，应注意，阐述下列有益特征是仅出于说明性目的，而不应解释为以任何方式进行限制。当然，可构想出其中不存在所述特征的实施例。
设想：可利用反向偏置编程技术及较低K介电反熔丝(例如，二氧化硅)对存储器单元进行编程。不同于正向偏置编程技术，上述反向偏置需要较高的偏置电压。具体来说，如将在参照图3期间变得更加明了，相对于正向偏置，在预定电压下为反向偏置提供的电流量较小。为此，较低K介电反熔丝需要更大的负电压来提供使所述反熔丝断裂必需的电流。所述负电压是如此高以致于在编程期间可发生二极管的全反向击穿。所述击穿是其中穿过二极管的电流量随着电压而急剧上升的情形(出于包括功率消耗在内的多种原因，并不希望此情形发生)。因此，在结合较低K介电反熔丝使用时，升高的反向偏置电压在反熔丝断裂时可能使相关联的二极管升温及/或损坏以及消耗大量功率。
通过在图1的存储器单元的背景下利用包括具有K大于3.9的高K介电材料的反熔丝，需要较低的编程电压。具体来说，相对于较低K介电对应物，高K介电反熔丝在断裂点处展示较低的电流密度。为此，反熔丝在低于二极管的反向击穿电压的电压下反向断裂。借助这种特征，不仅存在可能减少任何损坏的可能性，而且还存在减少所需电流及功率的可选性。
尽管高K介电反熔丝可提供上述益处，但其还可在读取操作期间展示不需要的额外泄漏。可视情况通过将高K介电反熔丝加厚到发生断裂的电压的点(这类似于较低K介电对应物)来解决此类泄漏。借助这种设计，泄漏可少于较低K介电反熔丝所展示的泄漏且相关联的驱动器及感测放大器可使用相同电压。当然，当较厚的高K介电反熔丝断裂时，电流密度远远低于较低K介电反熔丝的电流密度，从而提供上述益处。应注意，如将在参照图3期间变得更加明了，在较高K的情况下，可从二极管的反向击穿提供较大的限度。
所述实施例进一步促进将在下文中更加详细地加以阐述的较低功率、多位/层级编程。可采用不同的二极管结构。举例来说，如在共同待决申请案中所阐述的那样，已在反向偏置编程框架中利用了P+N二极管配置(即，第一部分106包括P+导电类型，而第二部分108包括N导电类型)。在另一实施例的背景下，可进一步采用诸如N+P的额外二极管结构(即，第一部分106包括N+导电类型的而第二部分108包括P导电类型)。
将在参照随后图式期间在下文中更加详细地阐述关于上述可选益处、各种可选架构特征及/或编程技术的更多说明性信息。应注意，阐述下列信息是出于说明性目的，而不应解释为以任何方式进行限制。可视情况合并任何下列特征而排除或不排除所描述的其它特征。
图2根据另一实施例图解说明用于对存储器单元阵列进行编程的方法200。作为选项，可利用方法200来对类似于图1的存储器单元100的存储器单元进行编程。当然，然而，可实施方法200来对任何需要的存储器单元进行编程。此外，尽管在本方法200的背景下阐述各种操作，但可省略各种操作，且/或当然可根据需要使用未图解说明的额外操作。
最初，在操作202中，开始对至少一个存储器单元(例如，图1的存储器单元100)进行编程的编程事件，所述至少一个存储器单元包括二极管及与所述二极管连通的反熔丝。响应于操作202中的所述开始事件，将编程电压施加到所述至少一个存储器单元以反向偏置所述存储器单元的二极管。
如图所示，可同时将所述编程电压施加到多个存储器单元。注意图2的位1、位2及位N。当然，也涵盖其中每次对单个存储器单元进行编程的其它实施例。通过对所述存储器单元同时进行编程，可增加随时间被编程的存储器单元的数目。如先前所提及，可依靠高K介电反熔丝可能需要较少电流的事实促进所述同时存储器单元编程。
此外，可通过减少反熔丝断裂所需的电流以及通过加厚高K介电反熔丝提供减少的泄漏来实现上述情形。通过减少反熔丝断裂所需的电流，电压从线到二极管的下降较小。为此，多数电压跨越二极管而不是在线中下降，此使得用于同时存储器单元编程的功率充足。在一个实施例中，上述编程脉冲可在时间上略长，从而在整体上，可对更多的存储器单元进行编程，以使得脉冲长度可上升2-10X的倍数(举例来说)，但将被编程的存储器单元的数目可上升10到10,000的倍数(举例来说)。
作为选项，在操作206中，可在第一吸收条件下将第一吸收脉冲施加到第一存储器单元(例如，位1)，所述第一吸收脉冲正向偏置所述存储器单元的二极管。同样地，在操作208中，可在第二吸收条件下将第二吸收脉冲施加到第二存储器单元(例如，位2)，所述第二吸收脉冲也正向偏置所述存储器单元的二极管。如在操作210中所指示，出于不久将变得明了的原因，可将额外的吸收脉冲施加到额外的存储器单元(例如，位N)。
应注意，吸收脉冲为选项且可以上述方式一次一个地施加到适宜的存储器单元，以便为每一位设定多个层级。当然，如果仅存在“接通”及“关闭”状态，则所述吸收脉冲可能是不必要的。此外，如果在正向偏压所述二极管时所需电流为足够高，则因功率限制而减少可被同时编程的位数目。
因此，如在图2中所反映，可将不同的吸收脉冲施加到存储器单元，这将导致每一存储器单元的二极管在被接通时能够展示多个不同电阻中的一者。特定来说，在反熔丝断裂后，可通过使用所述吸收脉冲迫使较大电流通过其中而使所述二极管具有较低的电阻。这种现象是由穿过反熔丝形成的细丝因被额外电流加热而变大所产生。因此，在一个假设的多层级编程实例中，“0”状态可展示跨越所述单元的10兆欧，“1”状态可展示1000欧姆，“2”状态可展示500欧姆，且“3”状态可展示100欧姆。当然，所述电阻水平实质上仅为说明性且不应解释为以任何方式进行限制。
为此，可通过在高正向偏置下进行吸收来设定每一存储器单元的接通电流。此外，可通过挑选吸收条件(其为赋予一个存储器单元与另一存储器单元不同的接通条件)来设定接通位的电平。举例来说，第一存储器单元可通过3V的正向电压来设定或编程，且可在2V下通过500nA的电流(由于第一电阻的存在)。此外，第二存储器单元可设定为5V的正向偏置，这可导致所述第二存储器单元在2V下通过多于1uA的电流(由于第二电阻的存在)。
图3是根据另一实施例显示二极管的电流对电压关系的曲线图300。作为选项，曲线图300中所示的电流对电压的关系可反映图1的存储器单元100的操作。如图所示，在反熔丝断裂的电压-VR与二极管因反向偏置击穿而损坏的电压-VB之间提供额外缓冲器302或限度。为此，避免在编程期间损坏二极管，同时提供先前论述的各种可选益处。如图所示，在将特定存储器单元编程之后，经编程存储器单元的电流对电压的关系不同于未编程存储器单元的电流对电压的关系。
因此，在使用中，断裂时的介电强度及电流密度两者随着反熔丝的介电常数的增大而降低。二极管及反熔丝在编程之前及编程之后作用就如两个串联电阻器。如果正向偏置所述二极管，则其展示较低电阻使得多数电压跨越反熔丝下降。在反向偏置中，所述二极管具有高电阻。为了对在反向偏置时跨越反熔丝形成的字段进行编程，反熔丝应展示相对于被反向偏置二极管更高的电阻。当反向偏置电平仍充分处在反向偏置击穿电压以下时，需要存在此条件(参见缓冲器302)。这是防止二极管实际上反向击穿(其可导致二极管的损坏)所必须的。
图4根据另一实施例显示三维存储器单元阵列400。如图所示，存储器单元阵列400可包括多于一个层级的字线402及/或多于一个层级的位线404，其中存储器单元406(例如，图1的存储器单元100的二极管105及反熔丝110)形成在所述层级之间。在本说明的背景下，所述三维阵列实施例的“层级”包括大致定位于共同近似平面中的多个字线402、多个位线404，及/或多个存储器单元406。
此外，作为选项，位线404层级及/或字线402层级可以单片三维存储器阵列形式单片地形成在衬底上。虽然所述衬底可由所需的任何材料来形成，但在一个实施例中，所述衬底可包括单晶硅。
单片三维存储器阵列是其中多个存储器层级形成在单个衬底(例如，晶片)上而无介入衬底的单片三维存储器阵列。形成一个存储器层级的层直接沉积或生长在现有层级的层上方。相反，已通过将存储器层级形成在单独衬底上且将所述存储器层级粘附在顶部上来构造堆叠存储器。可在接合之前使衬底变薄或将其从存储器层级移除，但由于存储器层级最初形成在单独衬底上，因此所述存储器并非真正的单片三维存储器阵列。
在另一可选实施例中，上面构造有存储器单元的衬底可包括已在单个晶体晶片中形成的支撑电路，其中所述衬底由经平面化的二氧化硅层覆盖。视情况，在此氧化物层中可形成开口以适应在存储器层级与其下面的上述电路之间形成电连接。可在有或没有下伏粘附促进层(例如，Ti/TiN)的情况下在晶片上方形成钨(W)层。
接下来，可沉积阻挡金属层(例如，TiN)以防止在首先N+掺杂硅层且随后(在相一操作中)N-硅层的后续沉积期间形成WSi。然后，使用光致抗蚀剂掩模及等离子辅助干蚀刻将此层堆叠图案化成轨道。一旦在图案化后晶片被清理，便可沉积二氧化硅层以使其填充轨道之间的间隙。然后，对此氧化物层进行化学机械抛光以暴露轨道顶部处的硅。此后，将p型掺杂物植入晶片以在N-硅的顶部中形成薄层。然后，在所述表面上沉积或生长反熔丝。
随后，依序沉积TiN、W及TiN。接下来，沉积P+及P-材料或非掺杂Si。实施类似的遮掩及蚀刻操作，以使新轨道的主方向垂直于第一轨道的方向。第二图案化步骤中的一个不同之处是蚀刻可能需要继续通过第二堆叠的层。可能进一步需要在第二堆叠的轨道之间移除被植入到下部堆叠中的P+材料以防止其短接在一起。一旦移除所述P+材料，便可剩下完整或被部分蚀刻的N-材料。所述操作产生字线及位线，其中在所述字线与位线之间构造有二极管/反熔丝组合。预计可重复数次所述过程来构造三维结构。
上述说明仅描述了本发明许多种可能实施方案中的几种。出于此原因，本详细说明打算作为说明性而非限定性说明。可根据本文中所阐述的说明对本文所揭示实施例作出各种变化及修改，这并不背离本发明的范围及精神。打算仅由上述权利要求书(包括所有等效物)来界定本发明的范围。此外，上文所描述的实施例是具体计划为单独使用以及以各种组合形式使用。因此，本发明的范围未必不包括未在本文中描述的其它实施例、变化形式及改进形式。

Claims (34)

1、一种集成电路，其包含：
存储器单元，其包括：
二极管；及
反熔丝，其与所述二极管连通；
其中所述反熔丝包括具有K大于3.9的高K介电材料；
其中利用反向偏置所述存储器单元的所述二极管的编程脉冲对所述存储器单元进行编程。
2、如权利要求1所述的集成电路，其中所述二极管包括：第一部分，其包括具有第一导电类型的第一重掺杂半导体材料；及第二部分，其包括具有第二导电类型的本征半导体材料或掺杂半导体材料，所述第二导电类型与所述第一导电类型相反。
3、如权利要求2所述的集成电路，其中所述反熔丝与所述二极管的所述第一部分接触。
4、如权利要求2所述的集成电路，其中所述反熔丝与所述二极管的所述第二部分接触。
5、如权利要求2所述的集成电路，其中所述二极管的所述第一部分垂直地设置在所述二极管的所述第二部分上。
6、如权利要求5所述的集成电路，其中所述反熔丝垂直地设置在所述二极管的所述第二部分以下。
7、如权利要求5所述的集成电路，其中将所述反熔丝垂直地设置在所述二极管的所述第一部分与所述二极管的所述第二部分之间。
8、如权利要求5所述的集成电路，其中将所述反熔丝垂直地设置在所述二极管的所述第一部分上。
9、如权利要求2所述的集成电路，其中所述二极管的所述第二部分包括具有所述第二导电类型的重掺杂半导体材料，且其中所述二极管进一步包括第三部分，所述二极管的所述第三部分包括本征或轻掺杂半导体材料，所述二极管的所述第三部分垂直地设置在所述二极管的所述第一部分与所述二极管的所述第二部分之间。
10、如权利要求9所述的集成电路，其中将所述反熔丝垂直地设置在所述二极管的所述第二部分与所述二极管的所述第三部分之间。
11、如权利要求9所述的集成电路，其中所述反熔丝垂直地设置在所述二极管的所述第一部分与所述二极管的所述第三部分之间。
12、如权利要求1所述的集成电路，其中所述高K介电材料是氧化钛。
13、如权利要求1所述的集成电路，其中所述高K介电材料是氧化钽。
14、如权利要求1所述的集成电路，其中所述高K介电材料是氧化铪。
15、如权利要求1所述的集成电路，其中所述高K介电材料是氧化铝。
16、如权利要求1所述的集成电路，其中所述存储器单元包括在一包括多个字线及多个位线的存储器单元阵列中。
17、如权利要求16所述的集成电路，其中所述存储器单元阵列包含多于一个层级的所述字线或多于一个层级的所述位线。
18、如权利要求17所述的集成电路，其中所述多于一个层级的位线或多于一个层级的字线以单片三维存储器阵列的形式单片地形成在衬底上。
19、如权利要求18所述的集成电路，其中所述衬底包含单晶硅。
20、如权利要求1所述的集成电路，其中所述二极管包含多晶半导体材料。
21、如权利要求20所述的集成电路，其中所述二极管包含多晶硅。
22、一种用于对存储器进行编程的方法，所述方法包含：
将编程脉冲施加到包括二极管及与所述二极管连通的反熔丝的存储器单元；
其中所述反熔丝包括具有K大于3.9的高K介电材料；
其中所述编程脉冲反向偏置所述存储器单元的所述二极管。
23、如权利要求22所述的方法，其中在多个可用存储器状态中的一者下对所述存储器单元进行编程。
24、如权利要求23所述的方法，其中通过将正向偏置所述存储器单元的所述二极管的不同吸收脉冲施加到所述存储器单元而在多于一个存储器状态下对所述存储器单元进行编程。
25、如权利要求24所述的方法，其中所述施加所述不同吸收脉冲导致所述存储器单元的所述二极管在接通时包括不同的电阻。
26、如权利要求22所述的方法，且其进一步包含：将第一吸收脉冲施加到所述存储器单元的所述二极管，及将不同于所述第一吸收脉冲的第二吸收脉冲施加到另一存储器单元的二极管。
27、如权利要求22所述的方法，其中将编程脉冲同时施加到多个存储器单元。
28、如权利要求27所述的方法，其中在将所述编程脉冲同时施加到所述存储器单元时，随时间被编程的存储器单元的数目增加。
29、一种单片集成电路，其包含：
单片三维存储器单元阵列，所述存储器单元包括多个字线及多个位线，所述三维存储器单元阵列具有多于一个层级的所述字线或多于一个层级的所述位线；
其中所述存储器单元中的至少一者包括：
二极管，及
反熔丝，其与所述二极管连通；
其中所述反熔丝包括具有K大于3.9的高K介电材料；
其中利用反向偏置所述存储器单元的所述二极管的编程脉冲对所述至少一个存储器单元进行编程。
30、如权利要求29所述的集成电路，其中所述二极管包括：第一部分，其包括第一重掺杂材料；第二部分，其包括第二重掺杂材料；及第三部分，其包括本征或轻掺杂材料。
31、如权利要求30所述的集成电路，其中所述反熔丝与所述二极管的所述第一部分接触。
32、如权利要求30所述的集成电路，其中所述反熔丝与所述二极管的所述第二部分接触。
33、如权利要求29所述的集成电路，其中所述二极管包含多晶半导体材料。
34、如权利要求29所述的集成电路，其中所述多于一个层级的位线或多于一个层级的字线以单片三维存储器阵列的形式单片地形成在衬底上。
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