KR20080081243A - 역 바이어스 프로그래밍을 위한 고-케이 안티퓨즈를 구비한메모리 셀 - Google Patents

역 바이어스 프로그래밍을 위한 고-케이 안티퓨즈를 구비한메모리 셀 Download PDF

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Abstract

집적회로 및 연관된 프로그래밍 방법이 제공된다. 이러한 집적회로는 다이오드, 및 다이오드와 소통하는 안티퓨즈를 구비하는 메모리 셀을 포함한다. 안티퓨즈는 3.9보다 큰 K를 가진 고(high)-K 유전물질을 포함하게 구성된다. 또한, 메모리 셀은 이의 다이오드를 역 바이어스하는 프로그래밍 펄스를 이용하여 프로그램된다.

Description

역 바이어스 프로그래밍을 위한 고-케이 안티퓨즈를 구비한 메모리 셀{MEMORY CELL WITH HIGH-K ANTIFUSE FOR REVERSE BIAS PROGRAMMING}
본 발명은 메모리 디바이스들에 관한 것으로, 특히 안티퓨즈들(antifuse)이 장치된 메모리 셀들에 관한 것이다.
발명의 개요
집적회로 및 관련된 프로그래밍 방법이 제공된다. 이러한 집적회로는 다이오드 및 다이오드와 소통하는 안티퓨즈를 포함한다. 안티퓨즈는 3.9보다 큰 K를 가진 고(high)-K 유전물질을 포함하게 구성된다. 또한, 메모리 셀은 이의 다이오드를 역 바이어스하는 프로그래밍 펄스를 이용하여 프로그램된다.
도 1은 일 실시예에 따라, 메모리 셀을 포함하는 집적회로의 부분을 도시한 단면도이다.
도 2는 또 다른 실시예에 따라, 한 어레이의 메모리 셀을 프로그래밍하기 위한 방법을 도시한 것이다.
도 3은 또 다른 실시예에 따라, 다이오드에 대한 전류 대 전압 관계를 도시한 그래프이다.
도 4는 또 다른 실시예에 따라, 메모리 셀들의 3차원 어레이를 도시한 것이 다.
도 1은 일 실시예에 따라, 메모리 셀(100)을 포함하는 집적회로의 부분을 도시한 단면도이다. 이러한 집적회로의 부분만이 도시되었지만, 다수의 메모리 셀들(100)이, 두 방향들로 걸쳐 있을 수 있는 어레이로 상호접속될 수 있음을 알 것이다. 또한, 단지 한 레벨의 메모리 셀들(100)의 맥락에서 먼저 단지 하나의 메모리 셀(100)만이 기술될 것이지만, 일부 선택적 실시예들에서, 복수의 레벨들의 메모리 셀들(100)이 3차원 어레이의 메모리 셀들(100)을 형성하게 수직으로 배치될 수 있음을 또한 알 것이다. 이러한 3차원 어레이 실시예에 관한 더 많은 정보는 이하 도 4를 참조할 때 보다 상세히 개시될 것이다.
도 1에 도시된 바와 같이, 메모리 셀(100)은 다이오드(105) 및 다이오드(105)와 소통하는 안티퓨즈(110)를 구비한다. 다이오드(105) 및 안티퓨즈(110)는 워드라인(102)과 비트라인(104) 사이에 위치된다. 일 실시예에서, 안티퓨즈(110)는 안티퓨즈(110)가 파단된(ruptured) 후에 다이오드(105)가 형성되게 하는 다이오드 부분들 사이의 유전층일 수 있다. 가능한 안티퓨즈 구성들 및 관계된 동작에 관한 더 많은 정보가 이하 보다 상세히 개시될 것이다. 선택으로서, 워드라인(102) 및 비트라인(104)은 복수의 메모리 셀들(100)을 상호접속하기 위한 레일들(rail) 형태를 취할 수 있다.
일반적으로, 다이오드(105)는 제1 도전형(예를 들면, P-형, N-형)을 가진 제1의 고농도로 도핑된 반도체 물질 및 제1 도전형에 반대되는 제2 도전형(예를 들 면, N-형, P-형)을 가진 진성 반도체 물질 혹은 도핑된 반도체 물질을 가진 적어도 다른 한 부분을 포함할 수 있다. 여러 실시예들에서, 안티퓨즈(110)는 다이오드(105)의 제1 부분(106)과 접촉할 수 있고(도시된 바와 같이), 및/또는 다이오드(105)의 적어도 한 다른 부분과 접촉할 수 있다.
도 1에 도시된 다이오드(105)의 적어도 한 다른 부분에 관하여, 다이오드(105)의 제2 부분(108)은 제2 도전형을 갖는 고농도로 도핑된 반도체 물질을 구비할 수 있다. 또한, 다이오드(105)는 진성 혹은 저농도로 도핑된 반도체 물질을 포함하는 제3 부분(109)을 포함할 수 있다. 임의의 물질이 다이오드(105)의 구성을 위해 이용될 수 있지만, 다이오드(105)는, 일 실시예에서, 다결정질 (polycrystalline) 반도체 물질, 이를테면 다결정질 실리콘을 이용하여 구성될 수 있다. 물론, 다이오드(105)를 제공할 수 있는 어떠한 물질이든 이용될 수 있다.
더욱 나타낸 바와 같이, 다이오드(105)의 제1 부분(106)은 다이오드(105)의 제2 부분(108) 위에 수직으로 배치될 수 있다. 또한, 다이오드(105)의 제3 부분(109)은 다이오드(105)의 제1 부분(106)과 다이오드(105)의 제2 부분(108) 사이에 수직으로 배치될 수 있다. 도 1에 한 구성이 도시되었지만, 다이오드(105)의 여러 부분들이 레일, 필라들(pillar), 및/또는 이외 임의의 다른 요망되는 구성으로서 구성될 수 있는 것에 유의한다.
안티퓨즈(110)가 다이오드(105)의 제1 부분(106) 위에 수직으로 배치되는 것으로 도시되었지만, 안티퓨즈(110)는, 여러 실시예들에서, 다이오드(105)의 제2 부분(108) 밑에 수직으로, 및/또는 다이오드(105)의 제1 부분(106)과 다이오드(105) 의 제2 부분(108) 사이에 수직으로 배치될 수 있다. 예를 들면, 안티퓨즈(110)는 다이오드(105)의 제2 부분(108)과 다이오드(105)의 제3 부분(109) 사이에, 및/또는 다이오드(105)의 제1 부분(106)과 다이오드(105)의 제3 부분(109) 사이에 수직으로 배치될 수 있다. 일 실시예에서, 안티퓨즈(110)는 일 도전형의 + 농도와 또 다른 도전형의 - 농도 사이에(예를 들면, P+ 도전형과 N- 도전형 사이에 혹은 N+ 도전형과 P- 도전형 사이에) 배치될 수 있다.
사용에서, 각 메모리 셀(100)은 연관된 워드라인(102)과 비트라인(104)간에 프로그래밍 전압을 인가함으로써 개개의 메모리 셀(100)이 프로그램될 수 있도록 워드라인(102)과 비트라인(104) 사이에 배치된다. 또한, 안티퓨즈(110)는 메모리 셀(100)이 프로그램되지 않은 상태에 있을 때, 전압-유도된 전류(voltage-induced current) 에 대한 장벽(barrier)을 제공할 수 있다. 충분한 프로그래밍 전압이 메모리 셀(100)에 인가되었을 때, 안티퓨즈(110)는 유전 파괴(dielectric breakdown)를 경험하며, 안티퓨즈(110)를 통과하는 영구적 도전성 경로가 형성된다. 그 후에, 다이오드(105)는 일 방향 밸브처럼 작용할 수 있어, 한 방향으로만 전류가 흐르게 한다.
위에 언급된 프로그래밍 동안에, 메모리 셀(100)은 이의 다이오드(105)를 역 바이어스하는 프로그래밍 펄스를 받는다. 곧 명백하게 될 이유로, 안티퓨즈(110)는 3.9보다 큰 K를 가진 고-K의 유전물질을 포함한다. 안티퓨즈(110)의 구성에 어떠한 고-K의 유전물질이든 사용될 수 있는 것에 유의한다. 단지 예로서, 고-K 유전물질은 산화티탄, 산화탄탈, 산화하프늄, 및/또는 산화알루미늄일 수 있다. 이러한 리 스트는 이것이 전부가 아니며, 3.9보다 큰 K를 가진 어떠한 고-K의 유전물질이든 채용될 수 있으므로, 어떠한 식으로든 제한하는 것으로 해석되지 않아야 한다.
고-K 유전 안티퓨즈(110)로 이러한 역 바이어스 프로그래밍을 이용함으로써, 여러 가지 선택적 이익이 되는 특징들이 제공될 수 있고, 이것은 이하 보다 상세히 개시될 것이다. 그러나, 다음의 이익이 되는 특징들은 단지 예시 목적으로 개시된 것이고 어떠한 식으로든 제한하는 것으로 해석되지 않아야 함에 유의한다. 물론, 이러한 특징들이 없는 실시예들이 고찰된다.
메모리 셀들은 역 바이어스 프로그래밍 기술들 및 이산화실리콘과 같은 저-K의 유전 안티퓨즈를 이용하여 프로그래밍될 수도 있을 것이 생각된다. 순방향 바이어싱 프로그래밍 기술들과는 달리, 전술한 역 바이어싱은 보다 큰 바이어스 전압을 요구한다. 특히, 도 3을 참조할 때 보다 명백하게 되는 바와 같이, 소정의 전압으로 제공되는 전류량은 순방향 바이어싱에 대하여 역 바이어싱에서 더 작다. 이 때문에, 저-K의 유전 안티퓨즈는 이를 파단시키데 필요한 전류를 제공하기 위해 보다 큰 음의 전압을 요구한다. 이러한 음의 전압은 너무 높아서, 다이오드의 완전한(full) 역 항복현상이(reverse breakdown)이 프로그래밍동안 일어날 수 있다. 이러한 항복현상은 다이오드를 통과하는 전류량이 전압의 함수로서 극적으로 상승하는 상태이다(이것은 전력 소비를 포함하는 수많은 이유들로 바람직하지 못하다). 따라서, 저 K의 유전 안티퓨즈들과 조합하여 사용될 때, 높아진 역 바이어스 전압은, 큰 량들의 파워를 소비할 뿐만 아니라, 안티퓨즈가 파단될 때 연관된 다이오드를 가열 및/또는 손상을 가할 가능성이 있다.
도 1의 메모리 셀의 맥락에서 3.9보다 큰 K를 가진 고-K 유전물질을 포함하는 안티퓨즈를 이용함으로써, 보다 낮은 프로그래밍 전압이 요구된다. 특히, 고-K의 유전 안티퓨즈는 저 K의 유전 안티퓨즈들에 관하여, 파단점에서 낮은 전류밀도를 나타낸다. 이 때문에, 안티퓨즈는 다이오드의 역 항복현상 전압 미만의 전압에서 역으로 파단된다. 이러한 특징에 의해서, 임의의 손상 가능성의 가능한 감소가 있을 뿐만 아니라, 요구되는 전류 및 전력에 선택적 감소도 있다.
고-K 유전 안티퓨즈가 전술한 잇점들을 제공할 수도 있지만, 판독 동작들 동안에 추가의 바람직하지 못한 누설을 나타낼 수도 있다. 이러한 누설은 파단이 일어나는 전압이 저-K의 유전 안티퓨즈들과 유사한 점까지 고-K 유전 안티퓨즈를 두껍게 함으로써 선택적으로 해결될 수도 있다. 이러한 설계에 의해서, 누설은 저-K의 유전 안티퓨즈에 의해 나타난 것보다 적을 수 있고 동일 전압들이 연관된 드라이버들 및 센스 증폭기들에 의해 사용될 수 있다. 물론, 보다 두꺼운 고-K 유전 안티퓨즈가 파단될 때, 전류밀도는 저-K 유전 안티퓨즈들보다 훨씬 적으며, 따라서 전술한 잇점들을 제공한다. 도 3을 참조할 때 보다 명백하게 되는 바와 같이, K가 클수록, 다이오드의 역 항복현상으로부터 더 큰 마진이 제공되는 것에 유의한다.
이러한 실시예는 보다 낮은 파워, 복수 비트/레벨 프로그래밍을 더 용이하게 하며, 이에 대해 이하 보다 상세히 개시될 것이다. 서로 다른 다이오드 구조들이 채용될 수도 있다. 예를 들면, 함께 계류중인 출원에 개시된 것과 같은 역 바이어스 프로그래밍 프레임워크들에서는 P+N 다이오드 구성들(즉, P+ 도전형을 포함하는 제1 부분(106), 및 N 도전형을 포함하는 제2 부분(108)이 이용되었다. 또 다른 실 시예의 맥락에서, N+P(즉, N+ 도전형을 포함하는 제1 부분(106), 및 P 도전형을 포함하는 제2 부분(108))와 같은 추가의 다이오드 구조들이 또한 채용될 수도 있다.
전술한 선택적 잇점들에 관한 보다 예시적인 정보, 여러 가지 선택적 구조적 특징들, 및/또는 프로그래밍 기술들이 이하 후속 도면들을 참조할 때 보다 상세히 개시될 것이다. 다음의 정보는 예시 목적들로 개시된 것이고 어떠한 식으로든 제한하는 것으로서 해석되지 않아야 하는 것에 유의한다. 다음 특징들 중 어느 것이든 기술된 다른 특징들을 배제하고 혹은 배제하지 않고 선택적으로 포함될 수 있다.
도 2는 또 다른 실시예에 따라, 한 어레이의 메모리 셀들을 프로그래밍하는 방법(200)을 도시한 것이다. 선택으로서, 도 1의 메모리 셀(100)과 유사한 메모리 셀들을 프로그램하기 위해 방법(200)이 이용될 수 있다. 그러나, 물론, 임의의 요망되는 메모리 셀(들)을 프로그램하기 위해 방법(200)이 수행될 수 있다. 또한, 본 방법(200)의 맥락에서 여러 가지 동작들이 개시되었으나, 여러 가지 동작들은 생략될 수도 있고, 및/또는 추가의 예시되지 않은 동작들이, 물론, 요망될 때 채용될 수 있다.
초기에, 동작(202)에서, 다이오드 및 다이오드와 소통하는 안티퓨즈를 포함하는 적어도 한 메모리 셀(즉, 도 1의 메모리 셀(100))을 프로그래밍하기 위해 프로그래밍 이벤트가 시작된다. 동작(202)에서 이러한 시작 이벤트에 응하여, 메모리 셀의 다이오드를 역 바이어스하기 위해 적어도 한 메모리 셀에 프로그래밍 전압이 인가된다.
도시된 바와 같이, 프로그래밍 전압은 복수의 메모리 셀들에 동시에 인가될 수 있다. 도 2의 비트 1, 비트 2, 및 비트 N에 유의한다. 물론, 단일 메모리 셀이 한번에 프로그램되는 다른 실시예들이 고찰된다. 메모리 셀들을 동시에 프로그래밍함으로써, 시간에 걸쳐 프로그램되는 메모리 셀들의 수가 증가될 수 있다. 전에 언급된 바와 같이, 이러한 동시적인 메모리 셀 프로그래밍은 고-K 유전 안티퓨즈가 아마도 보다 적은 전류를 필요로 할 수 있다는 사실에 의해 용이해질 수 있다.
다시, 이것은 고-K 유전 안티퓨즈를 두껍게 함으로써 제공되는 감소된 누설뿐만 아니라, 안티퓨즈를 파단시키는데 필요한 감소된 전류에 의해 달성된다. 안티퓨즈 파단에 필요한 전류를 감소시킴으로써, 다이오드로의 라인들에서의 전압 강하는 더 작다. 이 때문에, 전압 대부분은 라인들이 아니라 다이오드에서 강하되고, 이것은 동시적인 메모리 셀 프로그래밍에 충분한 파워가 될 수 있게 한다. 일 실시예에서, 위에 언급된 프로그래밍 펄스는 시간적으로 약간 더 길 수 있으나, 대체로, 훨씬 더 많은 메모리 셀들이 프로그램될 수 있어 펄스 길이는 2-10X(예를 들면)의 배만큼 증가할 수 있는데, 그러나 프로그램될 메모리 셀들의 수는 10 내지 10,000(예를 들면) 배만큼 증가할 수 있다.
선택적으로, 동작(206)에서, 제1 소크(soak) 펄스는 제1 소크 상태 하에서 제1 메모리 셀(예를 들면, 비트 1)에 인가될 수 있고, 이것은 메모리 셀의 다이오드를 순방향으로 바이어스한다. 유사하게, 동작(208)에서, 제2 소크 펄스가 제2 소크 상태 하에서 제2 메모리 셀(예를 들면, 비트 2)에 인가될 수 있는데, 이 또한 이러한 메모리 셀의 다이오드를 순방향으로 바이어스한다. 동작(210)에서 나타낸 바와 같이, 곧 명백하게 될 이유들로, 추가의 소크 펄스들이 추가의 메모리 셀들 (예를 들면, 비트 N)에 인가될 수 있다.
소크 펄스는 선택이고 전술한 방식으로 한번에 하나씩 적합한 메모리 셀들에 인가되어 복수의 레벨들이 각 비트마다 설정되게 하는 것에 유의한다. 물론, "온" 및 "오프" 상태만이 있다면, 이러한 소크 펄스는 필요하지 않을 수 있다. 또한, 다이오드에 순방향 바이어스할 때 요구되는 전류 흐름이 충분히 높다면, 파워 제한들에 기인하여, 감소된 수의 비트들이 동시에 프로그램될 수 있다.
이에 따라, 도 2에 반영되어 있는 바와 같이, 서로 다른 소크 펄스들이 메모리 셀들에 인가될 수 있고, 이에 따라 각 메모리 셀의 다이오드는 턴 온 되었을 때 복수의 서로 다른 저항들 중 한 저항을 나타낼 수 있게 된다. 구체적으로, 안티퓨즈가 파단된 후에, 다이오드는 소크 펄스를 사용하여 이에 큰 전류가 흐르게 함으로써 보다 낮은 저항을 구비할 수 있다. 이러한 현상은 추가의 전류로 가열될 때 안티퓨즈를 통해 형성되는 필라멘트가 더 커지게 되는 것에 기인한다. 이에 따라, 한 가설적 복수 레벨 프로그래밍 예에서, "0" 상태는 셀에 걸쳐 10 메가오옴을 나타낼 수 있고, "1" 상태는 1000 오옴을 나타낼 수 있고, "2" 상태는 500 오옴을 나타낼 수 있고, "3" 상태는 100 오옴을 나타낼 수 있다. 물론, 이들 저항 레벨들은 사실상 단지 예시적인 것이고 어떠한 식으로든 제한하는 것으로서 해석되지 않아야 한다.
이 때문에, 각 메모리 셀의 온 전류는 고 순방향 바이어스를 소크함으로써 설정될 수 있다. 또한, 온 비트의 레벨은 다른 것에 관하여 한 메모리 셀에 대해 다른 온 상태를 부여하는 소크 상태를 선택함으로써 설정될 수 있다. 예를 들면, 제1 메모리 셀은 3V의 순방향 전압에 의해 설정, 혹은 프로그램될 수 있고, 2V에서 500nA를 통과시킬 수 있다(제1 저항이 있음으로 인해서). 또한, 제2 메모리 셀은 5V 순방향 바이어스로 설정될 수도 있는데, 이것은 제2 메모리 셀이 2V에서 1㎂보다 더 많이 통과시키는 결과가 될 수 있다(제2 저항이 있음으로 인해서).
도 3은 또 다른 실시예에 따라, 다이오드에 대한 전류 대 전압 관계를 나타낸 그래프(300)이다. 선택으로서, 그래프(300)에 나타낸 전류 대 전압 관계는 도 1의 메모리 셀(100)의 동작을 반영할 수 있다. 도시된 바와 같이, 안티퓨즈가 파단되는 전압 -VR과 역 바이어스 항복현상에 기인하여 다이오드가 손상을 받는 전압 -VB 사이에 추가의 버퍼(302), 혹은 마진이 제공된다. 이 때문에, 프로그래밍동안에 다이오드에의 손상이 회피되고, 이것은 앞에서 논의된 여러 가지 선택적 잇점들을 제공한다. 특정 메모리 셀이 프로그램된 후에, 프로그램된 메모리 셀의 전류 대 전압 관계는 도시된 바와 같이, 비-프로그램된 메모리 셀과는 다르다.
이에 따라, 사용에서, 파단에서 유전강도 및 전류 밀도는 안티퓨즈의 유전 상수의 증가의 함수로서 감소된다. 다이오드 및 안티퓨즈는 프로그래밍 전 및 후에 2개의 직렬 저항기들처럼 동작한다. 다이오드가 순방향 바이어스된다면, 안티퓨즈에서 전압의 대부분이 강하되게 낮은 저항을 나타낸다. 역 바이어스에서, 다이오드는 고 저항을 갖는다. 역 바이어스일 때 안티퓨즈에 걸쳐 프로그래밍 필드가 형성되게 하기 위해서, 안티퓨즈는 역 바이어스된 다이오드에 관하여 더 높은 저항을 나타낸다. 이 상태는 여전히 역 바이어스 레벨이 역 바이어스 항복현상 전압 미만 에 있을 때 존재할 필요가 있다(버퍼(302) 참조). 이것은 다이오드가 실제로 다이오드를 손상시킬 수 있는 역에서 파괴하는 것을 방지하기 위해 필요할 수 있다.
도 4는 또 다른 실시예에 따라, 메모리 셀들의 3차원 어레이(400)를 도시한 것이다. 도시된 바와 같이, 메모리 셀 어레이(400)는 한 레벨보다 더 많은 워드 라인들(402) 및/또는 한 레벨보다 더 많은 비트라인들(404)을 이들 사이에 형성된 메모리 셀들(406)(예를 들면, 도 1의 메모리 셀(100)의 다이오드(105) 및 안티퓨즈(110))과 함께 포함한다. 본 설명의 맥락에서, 3차원 어레이 실시예의 "레벨"은 복수의 워드라인들(402), 복수의 비트라인들(404), 및/또는 실질적으로 공통의 개략적 평면에 위치된 복수의 메모리 셀들(406)을 포함한다.
또한, 선택으로서, 비트라인들(404)의 레벨(들) 및/또는 워드라인들(402)의 레벨(들)은 모노리식 3차원 메모리 형태로 기판 위에 모노리식으로 형성될 수 있다. 기판이 임의의 원하는 물질로 형성될 수 있으나, 기판은 일 실시예에서 단결정질 실리콘을 포함할 수 있다.
모노리식 3차원 메모리 어레이는 개재된 기판들이 전혀 없이, 웨이퍼와 같은 단일 기판 위에 복수의 메모리 레벨들이 형성되는 어레이이다. 한 메모리 레벨을 형성하는 층들은 현존 레벨 혹은 레벨들의 층들 상에 피착 혹은 직접 성장된다. 반대로, 개별 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 서로의 꼭대기에 부착함으로써, 적층된 메모리들이 구성되었다. 기판들은 본딩 전에 메모리 레벨들로부터 얇게 하거나 제거될 수 있지만, 메모리 레벨들이 초기에 별도의 기판들 상에 형성되므로, 이러한 메모리들은 진정한 모노리식 3차원 메모리 어레이들이 아 니다.
또 다른 선택적 실시예에서, 메모리 셀들이 구성되는 기판은 단일 결정 웨이퍼에 이미 형성된 지지 회로를 포함하고, 여기서 기판은 평탄화된 이산화 실리콘층에 의해 덮인다(capped). 선택적으로, 메모리 레벨(들)과 이하 언급되는 회로간에 전기적 접속들의 형성을 수용하기 위해 이 산화층에 개구들이 형성될 수 있다. Ti/TiN과 같은 하지에 접착-촉진 층을 구비한 혹은 구비하지 않고 웨이퍼 상에 텅스텐(W) 층이 형성될 수 있다.
다음에, 먼저 N+ 도핑된 실리콘층 및 이어서 동일 동작으로, N-실리콘 층의 후속되는 피착 동안에 WSi의 형성을 방지하기 위해 TiN과 같은 장벽 금속층이 피착될 수 있다. 층들의 이러한 적층은 포토레지스트 마스크 및 플라즈마 이용 건식 에칭을 사용하여 레일들로 패터닝될 수 있다. 패터닝 후에 일단 웨이퍼들이 세정되었으면, 레일들 사이에 갭들을 채우는 이산화실리콘 층이 피착될 수 있다. 이어서, 레일의 상부에 실리콘을 노출시키기 위해서 이 산화층이 화학-기계적으로 연삭될 수 있다. 이후에 웨이퍼는 N-실리콘의 상부에 얇은 층을 형성하기 위해 p형 도펀트가 주입된다. 안티퓨즈가 이 표면상에 피착 혹은 성장된다.
이어서, TiN, W 및 TiN이 순차적으로 피착된다. 다음에, P+ 및 P- 물질 혹은 도핑되지 않은 Si가 피착된다. 새로운 레일의 주 방향이 첫 번째 것과 직교하게, 유사한 마스킹 및 에칭 동작이 수행된다. 제2의 패터닝 단계에서 한 차이는 에칭이 제2 스택의 층들을 계속하여 지나는 것이 필요할 수 있다는 것이다. 하위의 적층에 주입되는 P+ 물질은 제2 스택의 레일들이 함께 단락되는 것을 방지하기 위해 이들 사이에서 더욱 제거될 필요가 있을 수 있다. 일단 이러한 P+ 물질이 제거되면, N-물질이 손상되지 않은 상태로 남을 수 있거나 부분적으로 에칭될 수 있다. 이들 동작들에 따라 워드라인과 비트라인이 이들 간에 다이오드/안티퓨즈 조합이 구축되어 형성된다. 이 프로세스는 3차원 구조를 구축하기 위해 수회 반복될 수 있을 것으로 예상된다.
전술한 설명은 본 발명의 많은 가능한 구현들 중 몇 개만을 기술하였다. 이러한 이유로, 이 상세한 설명은 제한으로서가 아니라 예시로서 의도된 것이다. 여기에 개시된 실시예들의 변형들 및 수정들은 발명의 범위 및 정신 내에서, 여기 개시된 설명에 기초하여 행해질 수 있다. 이 발명의 의 범위를 정의하도록 의도된 것은 모든 등가물들을 포함하여, 다음의 청구항들뿐이다. 또한, 위에 기술된 실시예들은 여러 조합들에서뿐만 아니라 단독으로 사용되게 구체적으로 고찰된다. 따라서, 여기에 기술되지 않은 다른 실시예들, 변형들, 및 개선들은 발명의 범위로부터 반드시 배제되는 것은 아니다.

Claims (34)

  1. 메모리 셀을 포함하는 집적회로로서,
    메모리 셀:
    다이오드, 및
    상기 다이오드와 소통하는 안티퓨즈를 포함하고,
    상기 안티퓨즈는 3.9보다 큰 K를 가진 고(high)-K 유전물질을 포함하고,
    상기 메모리 셀은 이의 상기 다이오드를 역 바이어스하는 프로그래밍 펄스를 이용하여 프로그램되는, 집적회로.
  2. 제1항에 있어서, 상기 다이오드는 제1 도전형을 갖는 제1의 고농도로 도핑된 반도체 물질을 포함하는 제1 부분 및 상기 제1 도전형에 반대되는 제2 도전형을 갖는 진성 반도체 물질 혹은 도핑된 반도체 물질을 포함하는 제2 부분을 포함하는, 집적회로.
  3. 제2항에 있어서, 상기 안티퓨즈는 상기 다이오드의 상기 제1 부분과 접촉한, 집적회로.
  4. 제2항에 있어서, 상기 안티퓨즈는 상기 다이오드의 상기 제2 부분과 접촉한, 집적회로.
  5. 제2항에 있어서, 상기 다이오드의 상기 제1 부분은 상기 다이오드의 상기 제2 부분 위에 수직으로 배치된, 집적회로.
  6. 제5항에 있어서, 상기 안티퓨즈는 상기 다이오드의 상기 제2 부분 밑에 수직으로 배치된, 집적회로.
  7. 제5항에 있어서, 상기 안티퓨즈는 상기 다이오드의 상기 제1 부분과 상기 다이오드의 상기 제2 부분 사이에 수직으로 배치된, 집적회로.
  8. 제5항에 있어서, 상기 안티퓨즈는 상기 다이오드의 상기 제1 부분 위에 수직으로 배치된, 집적회로.
  9. 제2항에 있어서, 상기 다이오드의 상기 제2 부분은 상기 제2 도전형을 갖는 고농도로 도핑된 반도체 물질을 포함하고, 상기 다이오드는 진성 혹은 저농도로 도핑된 반도체 물질을 포함하는 상기 다이오드의 제3 부분을 더 포함하고, 상기 다이오드의 상기 제3 부분은 상기 다이오드의 상기 제1 부분과 상기 다이오드의 상기 제2 부분간에 수직으로 배치된, 집적회로.
  10. 제9항에 있어서, 상기 안티퓨즈는 상기 다이오드의 상기 제2 부분과 상기 다 이오드의 상기 제3 부분간에 수직으로 배치된, 집적회로.
  11. 제9항에 있어서, 상기 안티퓨즈는 상기 다이오드의 상기 제1 부분과 상기 다이오드의 상기 제3 부분간에 수직으로 배치된, 집적회로.
  12. 제1항에 있어서, 상기 고-K 유전물질은 산화티탄인, 집적회로.
  13. 제1항에 있어서, 상기 고-K 유전물질은 산화탄탈인, 집적회로.
  14. 제1항에 있어서, 고-K 유전물질은 산화하프늄인, 집적회로.
  15. 제1항에 있어서, 고-K 유전물질은 산화알루미늄인, 집적회로.
  16. 제1항에 있어서, 상기 메모리 셀은 복수의 워드라인들 및 복수의 비트라인들을 포함하는 한 어레이의 메모리 셀들에 포함되는, 집적회로.
  17. 제16항에 있어서, 상기 한 어레이의 메모리 셀들은 하나 보다 더 많은 레벨의 워드라인들 및 하나 보다 더 많은 레벨의 비트라인들을 포함하는, 집적회로.
  18. 제17에 있어서, 하나 보다 더 많은 레벨의 비트라인들 또는 하나 보다 더 많 은 레벨의 워드라인들은 모노리식 3차원 메모리 어레이로 기판 위에 모노리식으로 형성되는, 집적회로.
  19. 제18항에 있어서, 상기 기판은 단결정질 실리콘을 포함하는, 집적회로.
  20. 제1항에 있어서, 상기 다이오드는 다결정질 반도체 물질을 포함하는, 집적회로.
  21. 제20항에 있어서, 상기 다이오드는 다결정질 실리콘을 포함하는, 집적회로.
  22. 메모리를 프로그램하는 방법에 있어서,
    다이오드 및 상기 다이오드와 소통하는 안티퓨즈를 포함하는 메모리 셀에 프로그래밍 펄스를 인가하는 단계를 포함하고,
    상기 안티퓨즈는 3.9보다 큰 K를 가진 고-K 유전물질을 포함하며;
    상기 프로그래밍 펄스는 상기 메모리 셀의 상기 다이오드에 역 바이어스하는, 메모리 프로그래밍 방법.
  23. 제22항에 있어서, 상기 메모리 셀은 복수의 가용한 메모리 상태들 중 하나로 프로그램되는, 메모리 프로그래밍 방법.
  24. 제23항에 있어서, 상기 메모리 셀은 상기 메모리 셀의 상기 다이오드를 순방향 바이어스하는 상기 메모리 셀에 서로 다른 소크(soaking) 펄스들을 인가함으로써 하나보다 더 많은 상태로 프로그램되는, 메모리 프로그래밍 방법.
  25. 제24항에 있어서, 상기 서로 다른 소크 펄스들의 인가에 의해 상기 메모리 셀의 상기 다이오드는 턴 온 되었을 때 서로 다른 저항들을 포함하게 되는 것인, 메모리 프로그래밍 방법.
  26. 제22항에 있어서, 상기 메모리 셀의 상기 다이오드에 제1 소크 펄스를 인가하는 단계, 및 또 다른 메모리 셀의 다이오드에 상기 제1 소크 펄스와는 다른 제2 소크 펄스를 인가하는 단계를 더 포함하는, 메모리 프로그래밍 방법.
  27. 제22항에 있어서, 상기 프로그래밍 펄스들은 복수의 메모리 셀들에 동시에 인가되는, 메모리 프로그래밍 방법.
  28. 제27항에 있어서, 시간에 걸쳐 프로그램되는 메모리 셀들의 수는 상기 프로그래밍 펄스들이 동시에 상기 메모리 셀들에 인가될 때 증가되는, 메모리 프로그래밍 방법.
  29. 모노리식 집적회로에 있어서,
    복수의 워드라인들 및 복수의 비트라인들을 포함하는 모노리식 3차원의 한 어레이의 메모리 셀들로서, 상기 3차원의 한 어레이의 메모리 셀들은 하나보다 더 많은 레벨의 워드라인들 혹은 하나보다 더 많은 레벨의 비트라인들을 구비하는, 상기 모노리식 3차원의 한 어레이의 메모리 셀들을 포함하고,
    상기 메모리 셀들 중 적어도 하나는,
    다이오드, 및
    상기 다이오드와 소통하는 안티퓨즈를 포함하고,
    상기 안티퓨즈는 3.9보다 큰 K를 가진 고-K 유전물질을 포함하고,
    상기 적어도 한 메모리 셀은 이의 상기 다이오드를 역 바이어스하는 프로그래밍 펄스를 이용하여 프로그램되는, 모노리식 집적회로.
  30. 제29항에 있어서, 상기 다이오드는 제1의 고농도로 도핑된 물질을 포함하는 제1 부분, 제2의 고농도로 도핑된 물질을 포함하는 제2 부분, 및 진성 혹은 저농도로 도핑된 물질을 포함하는 제3 부분을 포함하는, 모노리식 집적회로.
  31. 제30항에 있어서, 상기 안티퓨즈는 상기 다이오드의 상기 제1 부분과 접촉한, 모노리식 집적회로.
  32. 제30항에 있어서, 상기 안티퓨즈는 상기 다이오드의 상기 제2 부분과 접촉한, 모노리식 집적회로.
  33. 제29항에 있어서, 상기 다이오드는 다결정질 반도체 물질을 포함하는, 모노리식 집적회로.
  34. 제29항에 있어서, 상기 하나 보다 더 많은 레벨의 비트라인들 또는 상기 하나 보다 더 많은 레벨의 워드라인들은 모노리식 3차원 메모리 어레이로 기판 위에 모노리식으로 형성되는, 모노리식 집적회로.
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