JP2003142653A - ヒューズ／アンチヒューズを用いたワンタイムプログラマブルメモリ - Google Patents
ヒューズ／アンチヒューズを用いたワンタイムプログラマブルメモリInfo
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Abstract
(57)【要約】
【課題】 高密度、低コストのワンタイムプログラマブ
ル（ＯＴＰ）メモリと、そのプログラミング方法を提供
する。 【解決手段】 本発明の一態様によるＯＴＰメモリは、
１つまたは複数のメモリアレイを含む。各メモリアレイ
は、行方向導体と列方向導体との間の交点でクロスポイ
ントが形成されるように、行方向に延びる１つまたは複
数の行方向導体及び列方向に延びる１つまたは複数の列
方向導体を含む。メモリアレイは、少なくとも１つのク
ロスポイントに形成された状態素子を含む。状態素子
は、ヒューズ及びヒューズと直列のアンチヒューズを含
み、行及び列方向導体と電気接触している。ＯＴＰメモ
リをプログラムする方法は、状態素子を選択するステッ
プと、書込み電圧を選択された状態素子に電気接続され
た行方向導体に印加するステップと、選択された状態素
子に電気接続された列方向導体を接地するステップから
なる。
ル（ＯＴＰ）メモリと、そのプログラミング方法を提供
する。 【解決手段】 本発明の一態様によるＯＴＰメモリは、
１つまたは複数のメモリアレイを含む。各メモリアレイ
は、行方向導体と列方向導体との間の交点でクロスポイ
ントが形成されるように、行方向に延びる１つまたは複
数の行方向導体及び列方向に延びる１つまたは複数の列
方向導体を含む。メモリアレイは、少なくとも１つのク
ロスポイントに形成された状態素子を含む。状態素子
は、ヒューズ及びヒューズと直列のアンチヒューズを含
み、行及び列方向導体と電気接触している。ＯＴＰメモ
リをプログラムする方法は、状態素子を選択するステッ
プと、書込み電圧を選択された状態素子に電気接続され
た行方向導体に印加するステップと、選択された状態素
子に電気接続された列方向導体を接地するステップから
なる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、プログラ
マブルメモリ記憶デバイスに関する。より詳細には、本
発明は、垂直に配向されたヒューズまたはヒューズとア
ンチヒューズの組み合わせユニットメモリセルを備えた
ワンタイムプログラマブル（一度だけプログラム可能
な）記憶デバイスに関する。 【０００２】 【従来の技術】民生電子デバイスの普及によって証明さ
れているように、近年、半導体デバイスに対する需要は
ますます増加している。半導体デバイスの開発により、
大半またはすべての民生電子部品が可能となっている。
電子デバイスが小型化され、複雑になり、安価になるに
つれて、低コストの高密度半導体デバイスに対する需要
は増加している。 【０００３】メモリの分野では、さらなる高密度及び低
コストに対する需要は、不揮発性メモリ（すなわち、電
力が供給されていないときでもデータを失うことがない
メモリ）に対して特に顕著である。 【０００４】不揮発性メモリは、一度だけプログラム可
能である（ＯＴＰ：one-time programmable）か、また
は再プログラム可能である。名前が示すように、ＯＴＰ
メモリは一度プログラムされ、すべての実用的な目的に
対して永久的である。大抵のＯＴＰメモリは、４つの基
本的なタイプ、つまり１）アンチヒューズ、２）ヒュー
ズ、３）電荷記憶（ＥＰＲＯＭ）及び４）マスクＲＯＭ
に分類することができる。 【０００５】アンチヒューズに基づいたプログラマブル
素子は、通常、２つの抵抗状態を形成するのに、金属−
絶縁体−金属またはダイオード構造の破壊に依存する。
１０Ｖを越えるプログラミング電圧が一般に必要であ
る。さらに、アンチヒューズ破壊に必要な電流は大き
く、このため、大きな駆動トランジスタを用いることに
なる。メモリセルとして用いられる場合、通常、アクセ
ストランジスタがメモリセル内に含まれる。 【０００６】ヒューズ記憶素子に基づいたメモリセル
は、大きなセルサイズのため、広範囲には用いられな
い。平坦な（planar）ヒューズは８λ２（ここで、λ
は、フォトリソグラフィー特徴部分の最小サイズであ
る）の最小面積を必要とする。なぜなら、ヒューズの各
端部には接触領域が必要であるからである。一般に、よ
り簡単にプログラムされる素子を提供するために、ヒュ
ーズは８λ２より大きくなることもある。アンチヒュー
ズについては、プログラミング電流は大きく、このた
め、上記のように、大きな駆動トランジスタを用いるこ
とになる。アクセストランジスタを加えることで、最小
のセルサイズはさらに増加する。 【０００７】ＥＰＲＯＭの場合、ビットをプログラムす
るには、ファウラー・ノルドハイム電子トンネル効果に
よって基板からメモリセルのフローティングゲートまで
電荷を転送するために高い書込み電圧が必要である。書
き込み速度は、トンネル効果電流密度によって制限され
る。ＥＰＲＯＭは、再プログラムできるという点で、Ｏ
ＴＰメモリ群の中では独特であるが、まずメモリアレイ
を紫外線光源にさらすことによって消去する必要があ
る。この手順は簡単に実行されず、またすべてのメモリ
が消去されてしまう。 【０００８】マスク読み出し専用メモリ（マスクＲＯ
Ｍ）は、製造時にプログラムされるメモリであり、従っ
てＯＴＰメモリの一タイプである。マスクＲＯＭは、比
較的単純である。なぜなら、書込みを可能にする回路が
必要ではなく、従って他のＯＴＰメモリと比較するとコ
ストも低いからである。プログラミングが製造プロセス
の一部であるため、マスクＲＯＭは、「現場でプログラ
ムする」（すなわち、購入者の特定の必要性に合致する
ように購入者によってプログラムされる）ことはできな
い。換言すると、マスクＲＯＭは、現場でのプログラム
性の柔軟さを提供しない。またマスクＲＯＭは、大量に
製造しない限り、一般にコストの節約は実現できない。 【０００９】 【発明が解決しようとする課題】上記の現存のＯＴＰメ
モリ技術は、４λ２（クロスポイントメモリの最小セル
サイズ）よりもかなり大きいセルサイズに基づいてい
る。さらに、いずれの場合にも、メモリセルは、単一の
結晶シリコン基板上に構築された単一面のメモリ素子か
らなり、センス及びプログラミング電子部品はメモリア
レイの周囲に配置される。この結果、高密度、低コスト
のＯＴＰメモリの製造は困難である。従って、このよう
な課題を解決する必要性が存在する。 【００１０】 【課題を解決するための手段】本発明の一態様による
と、ワンタイムプログラマブル（ＯＴＰ）メモリは、１
つまたは複数のメモリアレイを含むことができる。各メ
モリアレイは、行方向に延びる１つまたは複数の行方向
導体と列方向に延びる１つまたは複数の列方向導体を含
み、行方向導体と列方向導体の間の交点にクロスポイン
トが形成される。メモリアレイは、少なくとも１つのク
ロスポイントに形成された状態素子を含むことができ
る。状態素子はヒューズを含み、さらにヒューズと直列
にされたアンチヒューズを含む。状態素子は、行方向導
体及び列方向導体と電気接触している。 【００１１】本発明の原理の別の態様によると、ＯＴＰ
メモリをプログラムする方法は、状態素子を選択するス
テップと、選択した状態素子に電気接続された行方向導
体に書込み電圧ＶＷＲを印加するステップと、選択した
状態素子に電気接続された列方向導体を接地するステッ
プとを含むことができる。電圧ＶＷＲを行方向導体に印
加し、列方向導体を接地することによって、選択された
状態素子を介して臨界電圧低下ＶＣが発生し、状態素子
の状態を変化させる。 【００１２】本発明の原理のさらに別の態様によると、
ＯＴＰメモリを読み出す方法は、状態素子を選択するス
テップと、選択した状態素子に電気接続された行方向導
体に読み出し電圧ＶＲＤを印加するステップと、選択し
た状態素子に電気接続された列方向導体からの電流量を
検知するステップとを含むことができる。比較的高い電
流の検知は、状態素子が第１の状態（低抵抗状態）にあ
ることを示し、比較的低い電流の検知は、状態素子が第
２の状態（高抵抗状態）にあることを示す。 【００１３】本発明の特定の実施形態から特定の利点が
得られる。例えば、個々のユニットメモリセルのサイズ
は大きく減少する。これによって、より低いコストで高
密度のＯＴＰメモリセルを得ることができる。また、ユ
ニットメモリセルは、標準の半導体プロセス及び材料を
用いて製造することができるので、現在の最新の製造技
術における設備投資を超える投資はほとんど必要ない
か、または全く必要ない。さらに、メモリセルにおける
電流の流れは、基板面に対してほぼ直交（垂直）であ
る。これにより、隣接する導体間にセルを挿入すること
ができる。特に、導体のクロスポイントアレイの交点に
セルを配置して、クロスポイントＯＴＰメモリアレイを
形成することができる。クロスポイントメモリアレイ
は、各メモリセルの平坦な領域が４λ２となるように製
造することができる。これらのアレイの面は互いに積層
することができ、密度を大きく増加させる。 【００１４】 【発明の実施の形態】簡単及び例示のため、本発明の原
理は、主にその例示的な実施形態を参照することによっ
て説明する。しかし、当業者であれば、同じ原理を多く
のタイプのワンタイムプログラマブル（ＯＴＰ）メモリ
及びそれを用いた方法に同等に適用可能であることを容
易に認識するであろう。 【００１５】一般に、ＯＴＰメモリは、１つまたは複数
のクロスポイントメモリアレイを用いて形成され、メモ
リアレイは、ユニットメモリセルを用いて形成される。
本発明の特定の態様によるユニットメモリセルは、２つ
の導体のクロスポイントに配置されている。第１のタイ
プのユニットメモリセルは、一般に、アンチヒューズと
直列になったヒューズを含む。アンチヒューズは、初期
抵抗が高く、臨界電圧が印加されると比較的低い抵抗ま
で破壊される素子である。 【００１６】図１Ａは、例示的なアンチヒューズの抵抗
の特性を示す。図示するように、アンチヒューズは、高
い初期抵抗Ｒ１AFを有する。臨界電圧ＶCが時間ｔ0にお
いて印加されると、電流がアンチヒューズを流れ始め
る。時間ｔ1において、アンチヒューズは破壊されて比
較的低い抵抗Ｒ２AFになる。電圧ＶCが印加され続ける
と、大きな電流が時間ｔ1後にアンチヒューズを流れ
る。 【００１７】アンチヒューズは、絶縁体材料、導電材料
で分離された絶縁体材料の多層スタック、分散導電含有
物を含む絶縁材料のマトリクス、非晶質及び結晶性半導
体材料、相変化材料、Ｓｉの多層スタック及びケイ化物
形成金属の組み合わせ等から形成することができる。一
般に、アンチヒューズは、２つの導電材料間に挟まれ、
アンチヒューズに対する電圧の印加を可能にする。絶縁
体材料としては、ＳｉＯX、ＳｉＮX、ＳｉＯXＮY、Ａｌ
ＯX、ＴａＯX、ＴｉＯX、ＡｌＮX等が挙げられ、非晶質
及び結晶性半導体材料としては、Ｓｉ、Ｇｅ、ＳｉとＧ
Ｅの合金、ＩｎＴｅ、ＳｂＴｅ，ＧａＡｓ、ＩｎＳｅ，
ＩｎＳｂ等が挙げられ、相変化材料としては、Ｓｉ、Ｇ
ｅ、Ａｓ、Ｓｅ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔｅ、Ｐｂ、Ｂｉ
等から選択される少なくとも２つの素子を含む合金が挙
げられ、ケイ化物形成金属としては、Ｗ、Ｐｔ、Ｐｄ、
Ｃｏ、Ｎｉ、Ｔｉ等及びそれらの合金が挙げられる。 【００１８】絶縁体材料をアンチヒューズとして用いる
場合、アンチヒューズの厚さは、好ましくは０．５ナノ
メートル（ｎｍ）〜５０ｎｍである。しかし、環境に応
じて厚さは任意の範囲に設定することができる。例え
ば、破壊前の条件において、アンチヒューズにかなりの
電流が流れることが望まれる場合、絶縁体の厚さは、か
なりの量子力学的トンネル効果電流が小さめの電圧で流
れるように、約５ｎｍ未満になるように選択することが
できる。非晶質及び多結晶半導体材料が用いられる場
合、厚さは好ましくは１ｎｍ〜１００ｎｍである。繰り
返すが、厚さは様々である。 【００１９】上記のようにアンチヒューズは、初期抵抗
が高く、臨界電圧が印加されると比較的低い抵抗に変化
する素子である。異なる抵抗状態を実現するメカニズム
は、材料によってそれぞれ異なる。例えば、相変化材料
から形成されるアンチヒューズは、非晶質状態のとき高
抵抗であり、結晶状態のとき低抵抗である。また、多層
Ｓｉ及びケイ化物形成金属から形成されたアンチヒュー
ズは、多層がケイ化物に変換されていないときには高抵
抗であり、多層がケイ化物に変換されているときには低
抵抗である。両方の場合とも、高抵抗状態と低抵抗状態
の大きさは何桁も離れている。 【００２０】他の例として、絶縁体タイプのアンチヒュ
ーズが用いられる場合、電子トンネル効果によって、金
属−絶縁体−金属構造の絶縁バリアには臨界電圧ＶCま
での電流が流れ、セルの比抵抗はかなり大きく、例えば
約１０7Ω-μｍ2のオーダーになり得る。しかし、臨界
電圧ＶCを越えると、バリアは絶縁体を通る金属の移動
のため破壊され、セルの比抵抗は１００Ω-μｍ2まで低
下し得る。同様の電流搬送及び破壊のメカニズムは、積
層絶縁体及び導電含有物を含む絶縁体においても働く。 【００２１】アンチヒューズとは異なり、ヒューズは初
期抵抗が低く、臨界電流が流れると高抵抗に変化し、大
抵の場合開回路となる。ヒューズは薄膜レジスタであっ
ても良く、また、半導体（例えば、Ｓｉ、Ｇｅ）、導体
（例えば、Ａｌ、Ｃｕ、Ａｇ，Ａｕ、Ｐｔ）、低溶融材
料（例えば、Ｉｎ、Ｚｎ、Ｓｎ、Ｐｂ）、耐熱金属（例
えば、Ｔａ、Ｗ）、遷移金属（Ｎｉ、Ｃｒ）等やそれら
の合金などの材料から形成することができる。ヒューズ
が垂直に配向されている場合（すなわち、電流の方向が
ヒューズ内でほぼ垂直である場合）、より有益である。
なぜなら、非常に小さなメモリ素子は、垂直に配向され
たヒューズで実現できるからである。 【００２２】図１Ｂは、例示的なヒューズの抵抗の特性
を示す。図示するように、ヒューズは低い初期抵抗Ｒ１
Fを有する。ヒューズは、臨界電流ＩCが時間ｔ1で開始
されるまで低抵抗を維持する。この時点で、Ｉ2Ｒｔの
加熱によりヒューズの温度は上昇し、熱暴走に至る。す
なわち、ヒューズを通して電力を消散し続けると、さら
に加熱され、温度はさらに上昇する。最終的に、Ｉ2Ｒ
ｔの加熱によってヒューズは溶融し、時間ｔ2において
開回路Ｒ２Fとなる。従って、ヒューズを備えたメモリ
セルは２つの状態を示す。第１の状態、すなわち初期の
状態は抵抗Ｒ１Fであり、これはヒューズ材料及び形状
の選択によって特定の値に制御することができる。第２
の状態、すなわち最終の状態は、Ｒ２Fの開回路であ
る。 【００２３】第１のタイプ（直列のヒューズ／アンチヒ
ューズ）のユニットメモリセルで形成されたメモリは、
第２の状態が望まれるセルについては臨界電流ＩCを印
加し、第１の状態が望まれるセルのみをそのままにして
おくことによってプログラムすることができる。読出し
電圧ＶRを印加し、選択されたメモリセルを通した電流
のあるなしを検知することにより、個々のユニットメモ
リセルの第１及び第２の状態を検出することができる。
電流が流れていれば、メモリセルが第１の状態にあるこ
とを示し、電流が流れていなければ、メモリセルが第２
の状態にあることを示す。 【００２４】図１Ｃは、例示的な直列のヒューズ／アン
チヒューズの組み合わせの抵抗（実線で示す）及び電流
（破線で示す）の特性である。最初は、アンチヒューズ
の高い抵抗Ｒ１AFが優勢である。しかし、時間ｔ0にお
いて十分に大きな電圧（すなわち、ＶC）が印加される
と、アンチヒューズは上記のように時間ｔ1で破壊され
る。この時点で、時間ｔ1の抵抗の鋭い落ち込みによっ
て示すように、ヒューズ及びアンチヒューズは共に低抵
抗である。低抵抗のために、ヒューズ／アンチヒューズ
の組み合わせを通過する電流は臨界となる。すなわち、
臨界電流ＩCが生成される。このため、上記のように、
ヒューズは溶融する。熱暴走プロセスにより、ヒューズ
が最終的に破壊されて時間ｔ2で開回路となるまで、温
度は上昇する。この時点で、ヒューズ及びアンチヒュー
ズの組み合わせ抵抗は、開回路Ｒ２ F抵抗となる。これ
に応じて、図１Ｃの破線で示すように、電流は時間ｔ2
でゼロとなる。 【００２５】従って、直列のヒューズ及びアンチヒュー
ズを備えたメモリセルは２つの状態を示す。第１の状
態、すなわち初期の状態は、有限抵抗（一般に、Ｒ１AF
が優勢である）である。この第１の状態では抵抗は有限
であるため、いくらかの量の電流が流れる。第２の状態
は、無限の抵抗（開回路Ｒ２F）である。この結果、電
流はセルを流れない（図１Ｃの破線を参照）。 【００２６】このようなメモリセルのプログラミング及
び読出しは、比較的簡単なタスクである。第１の状態が
望ましい場合、メモリセルは放置される。第２の状態が
望ましい場合、臨界電圧ＶCをメモリセルに印加する。
また、時間ｔ0から時間ｔ2までの時間は、非常に短くす
ることができる。これにより、迅速なプログラミングが
可能になる。 【００２７】厳密には、アンチヒューズはメモリセルに
必ずしも必要ではないことに注意されたい。しかし、メ
モリセルと直列になるダイオードまたはトランジスタを
含まないクロスポイントメモリアレイでは、アンチヒュ
ーズにより、特定のメモリセルをプログラムする選択性
が得られる。また、アンチヒューズの初期の高抵抗によ
り、アレイにおける個々のメモリ素子を検知する能力を
危険にさらすことなく、ヒューズの個々の抵抗を任意の
値に減少させることができる。 【００２８】さらに、アンチヒューズの抵抗は、異なる
レベルの印加電圧によって変化し得る。この特性を、ア
ンチヒューズがメモリデバイスに提供するメモリセルの
選択機能を強化するために用いることができる。図１Ｄ
に示すように、薄い絶縁体タイプのアンチヒューズ（金
属／絶縁体／金属トンネル接合）の抵抗は、一般に、ア
ンチヒューズに対する電圧が増加するにつれて減少す
る。従って、アンチヒューズに対する電圧を制御するこ
とによって、ユニットメモリセルの有効な抵抗も同様に
制御することができる。抵抗−電圧特性は非線形でもよ
いことに注意されたい。 【００２９】第２のタイプのユニットメモリセルは、一
般に、垂直に配向されたヒューズを含む。垂直に配向さ
れたヒューズは、基板の面に対して垂直、すなわち直交
する電流を有する。垂直に配向されたヒューズは、ヒュ
ーズの横方向の厚さに対する垂直方向の高さの比が少な
くとも１、一般には１よりもかなり大きく、恐らくは３
０対１以上となるように製造される。これにより、高密
度メモリの製造が可能になる。 【００３０】第２のタイプのユニットメモリセルで形成
されたメモリのプログラミング及び読出しもまた、比較
的簡単である。第１のタイプのユニットメモリセルで形
成されたメモリと同様に、第２のタイプのメモリセルの
プログラミングは、臨界電圧ＶC（第１のタイプに関連
する臨界電圧と必ずしも同じではない）を印加し、臨界
電流ＩC（同じく、第１のタイプと必ずしも同じではな
い）を生成してヒューズを溶融させることによって実現
される。また、第１及び第２の状態は、読出し電圧を印
加し、電流のあるなしを検出することによって決定され
る。 【００３１】後述するように、第１または第２のタイプ
のユニットメモリセルで形成されたメモリデバイスから
データを読み出すために、等電位法を用いることができ
る。 【００３２】図２Ａは、本発明の一態様によるＯＴＰメ
モリを形成するための基礎として用いられるユニットメ
モリセル２００の第１の実施形態の断面図である。上記
の第１のタイプのユニットメモリセルであるユニットメ
モリセル２００は、アンチヒューズ２８０と直列のヒュ
ーズ２３０を含む。ヒューズ２３０及びアンチヒューズ
２８０は、閉領域２８５内に形成されている。 【００３３】この特定の実施形態では、ヒューズ２３０
は、基板面（図示せず）に対して垂直に配向されてい
る。このようにすると、ユニットメモリセル内の電流も
また、基板面に対して直交（垂直）である。これによ
り、メモリセルを隣接する導体層の間に挿入することが
できる。特に、セルは導体のクロスポイントアレイの交
点に配置され、クロスポイントメモリアレイを形成す
る。これらのアレイの面は互いの上面に積層され、ＯＴ
Ｐメモリの密度を著しく増加させる。 【００３４】ユニットメモリセル２００はまた、列方向
導体２１０、列方向導体２１０の上方に位置し閉領域２
８５を画定する第１の絶縁体２２０、アンチヒューズ２
８０の上面から閉領域２８５の中央領域までを占有する
絶縁プラグ２４０、第１の絶縁体２２０とヒューズ２３
０と絶縁プラグ２４０の上方に位置する第２の絶縁体２
５０及び行方向導体２６０を含むことができる。 【００３５】上記のように、アンチヒューズ２８０は、
絶縁体材料、導電材料で分離された絶縁体材料の多層ス
タック、分散導電含有物を含む絶縁材料のマトリクス、
非晶質及び結晶性半導体材料、相変化材料、Ｓｉの多層
スタック及びケイ化物形成金属の組み合わせ等から形成
することができる。ヒューズ２３０を形成するために、
半導体、導体、低溶融温度材料、耐熱金属、遷移金属な
どの材料を用いることができる。 【００３６】行方向導体２６０及び列方向導体２１０を
形成するために、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、Ｗ等、及び
それらの合金などの導電材料を用いることができる。ま
た、ポリシリコンを行方向導体２６０及び列方向導体２
１０に用いることもできる。第１の絶縁体２２０及び第
２の絶縁体２５０、ならびに絶縁プラグ２４０を形成す
るために、酸化ケイ素及び窒化ケイ素などの材料、酸化
アルミニウム及び窒化アルミニウム、酸窒化ケイ素、酸
化タンタル等を用いることができる。 【００３７】図示していないが、特定の実施形態では、
絶縁プラグ２４０を全体または部分的にエッチングし、
空洞を残すことが望ましい場合がある。この構成によ
り、ヒューズ２３０に隣接して非常に低い熱導電率が得
られ、溶融または蒸発したヒューズ材料が侵入する空間
ができる。これらの特徴により、電力は、ヒューズ２３
０を破壊するのに必要な程度に低下する。 【００３８】しかし、絶縁プラグ２４０は、基板面、例
えばアンチヒューズ２８０に接触するヒューズ２３０の
領域に対して平行な面において、ヒューズ２３０の断面
積の制御に役立つ。断面積を制御することにより、ヒュ
ーズの特性及びメモリセルを正確に操作することができ
る。 【００３９】図２Ａは、行方向導体２６０が閉領域２８
５の上面でヒューズ２３０の全体を覆っている状態を示
しているが、これは、本発明を実施するための要件では
ない。同様に、図２Ａは、列方向導体２１０が閉領域２
８５の底面でアンチヒューズ２８０の全体を覆っている
状態を示しているが、同様にこれも要件ではない。完全
に覆われている状態が示されているが、行方向導体２６
０と列方向導体２１０との間に導電経路が存在すること
だけが必要である。従って、電気接続は、列方向導体２
１０、ヒューズ２３０、アンチヒューズ２８０及び行方
向導体２６０の間に存在しなければならない。列方向導
体２１０、ヒューズ２３０、アンチヒューズ２８０及び
行方向導体２６０が互いに物理的に接触している必要は
ない。 【００４０】図２Ｂは、ヒューズ２３０及び絶縁プラグ
２４０が、行方向導体２６０及び列方向導体２１０のク
ロスポイント１１５内に位置する閉領域２８５の周辺部
及び中央部をほぼ占有している状態を示す、図２Ａのユ
ニットメモリセル２００の上面図である。アンチヒュー
ズ２８０（図２Ｂには図示せず）は、絶縁プラグ２４０
及びヒューズ２３０と同じ形状をとることができ、また
はヒューズ２３０を越えて異なる形状をとることもでき
る。行方向導体２６０及び列方向導体２１０はそれぞれ
の方向に延びて、クロスポイント２１５を形成する（説
明のために破線領域として示す）。閉領域２８５は、全
体がクロスポイント２１５内に位置するように示されて
いるが、必ずしもその必要はない。上記のように、閉領
域２８５内の構造によって、行方向導体２６０と列方向
導体２１０との間に電気接続が維持されることのみが必
要とされる。 【００４１】簡単のため、第１の絶縁体２２０及び第２
の絶縁体２５０は、図２Ｂに含まれない。また、説明の
ために、ヒューズ２３０及び絶縁プラグ２４０は、クロ
スポイント２１５に示される。しかし、行方向導体２６
０は、スペーサ２３０及び絶縁プラグ２４０の全体を覆
っても良い。 【００４２】また、図２Ｂにおいて、閉領域２８５は、
ヒューズ２３０が閉領域２８５の環部をほぼ占め、絶縁
プラグ２４０が閉領域２８５の中央部をほぼ占める円柱
形として示されている。しかし、閉領域２８５の形状は
これに限定されず、長方形、正方形、楕円形、または他
の任意の閉じられた形状などの他の形状を含むことがで
きる。また、絶縁プラグ２４０は、部分的または全体的
にエッチングされ、空洞を残しても良い。 【００４３】図２Ｃと図２Ｄは、図２Ａの第１の実施形
態の変形である。図２Ｃでは、メモリセル２００の性能
を高めるために、薄い導体２９０が図示するように配置
される。図２Ｄでは、同じ目的で、２つの薄い導体２９
０及び２９０ｂが図示するように配置される。薄い導体
２９０及び／または２９０ｂは、アンチヒューズ２８０
に隣接した材料を独立して制御できるようにし、ヒュー
ズ２３０とアンチヒューズ２８０との間により大きな接
触領域を与える。薄い導体２９０及び／または２９０ｂ
は、アンチヒューズ２８０に対してショットキー接触ま
たはオーム接触であっても良い。あるいは、薄い導体２
９０及び／または２９０ｂは、ヒューズ２３０をより良
好に熱分離するための熱絶縁体であっても良い。薄い導
体２９０及び／または２９０ｂは、Ａｌ、Ｃｕ、Ｎｉ、
Ｔｉ、Ｗ、Ｗ、金属窒化物、ドーピングされたシリコ
ン、Ｔａ等、及びそれらの合金で形成することができ
る。 【００４４】図２Ｃでは、薄い導体２９０は、閉領域２
８５においてアンチヒューズ２８０とヒューズ２３０と
の間に配置されている。単一の薄い導体のみが含まれる
場合、これは、アンチヒューズ２８０の上面の面積を増
加させるのには好ましい配置である。図２Ｄでは、第１
の薄い導体２９０は、図２Ｃのようにアンチヒューズ２
８０とヒューズ２３０との間に配置されるが、列方向導
体２１０とアンチヒューズ２８０との間に配置された第
２の薄い導体２９０ｂも有する。 【００４５】薄い導体２９０及び／または２９０ｂを含
む１つの理由は、行方向導体２６０または列方向導体２
１０における熱伝導率よりも低い熱伝導率を有する材料
を導入するためである。熱導電率の低い層は、行方向導
体２６０または列方向導体２１０からメモリセルを熱的
に分離するのも助し得る。熱分離によって、Ｉ２Ｒｔプ
ロセスによって生成される熱がより効率的に使用され
る。 【００４６】アンチヒューズとして非晶質または結晶性
半導体を用いることにより、薄い導体２９０及び／また
は２９０ｂを含むさらなる理由ができる。第１に、半導
体と接触する導体材料の選択によって、整流性接触また
はオーム接触のいずれが形成されるかが決定される。こ
の接触の性質は、アンチヒューズ２８０の機能に影響を
与え得る。第２に、特定の半導体アンチヒューズでは、
半導体層を通した金属移動によって低抵抗状態が形成さ
れる。このプロセスは、一般に、半導体に隣接した金属
のタイプに依存する。これにより、導体２１０及び２６
０、ならびに半導体またはアンチヒューズに隣接した金
属層、この場合、薄い導体２９０及び／または２９０ｂ
の選択における柔軟性が提供される。 【００４７】図示していないが、行方向導体２６０と列
方向導体２１０との間に電気接続が維持される限り、薄
い導体２９０及び／または２９０ｂの他の配置も可能で
ある。 【００４８】図３Ａは、本発明の一態様によるＯＴＰメ
モリを形成するための基礎として用いられるユニットメ
モリセル３００の第２の実施形態の断面図である。第１
のタイプのユニットメモリセルでもあるユニットメモリ
セル３００は、ヒューズ３３０及びヒューズ３３０の両
側に形成された絶縁体３２０を含む。ヒューズ３３０の
内部は完全に充填することもしないこともできる。 【００４９】セル３００はまた、底部導体３１０を含
む。ヒューズ３３０及び底部導体３１０の垂直部分は、
Ｕ字領域３８５を形成することに注意されたい。換言す
ると、図３Ａのヒューズ３３０の水平部分は、図３Ｄに
示すように本発明を実施するのに必要ではない。セル３
００は、Ｕ字領域３８５の内部の一部またはほぼ全部を
占める絶縁プラグ３４０をさらに含む。セル３００は、
アンチヒューズ３８０と、Ｕ字領域３８５及び絶縁体３
２０の上方にある上部導体３６０をさらに含む。 【００５０】メモリセルの様々な部分を形成するために
用いられる材料については既に述べたので、繰り返し説
明はしない。また、上記の理由により、絶縁プラグ３４
０は必ずしも必要ではなく、Ｕ字領域３８５の内部に空
洞が存在しても良い。 【００５１】図３Ｂは、図３Ａのユニットメモリセル３
００の平面図である。図示するように、行方向導体３６
０は行方向に延びる。アンチヒューズ３８０（図３Ｂで
は見えない）も行方向にも延びることに注意されたい。
アンチヒューズ３８０はまた、ヒューズ３３０及び絶縁
プラグ３４０の上面に列方向にも延びることができる。
また、アンチヒューズ材料３８０が絶縁体である場合、
アンチヒューズ３８０はパターンニングを必要としな
い。なぜなら、これは明らかに、フィルムの面内で絶縁
されているからである。ヒューズ３３０と、絶縁プラグ
３４０及び底部導体３１０を含むＵ字領域３８５（共に
図３Ｂに示さず）は、列方向に延び、その交点でクロス
ポイントを画定している。 【００５２】図３Ｃから図３Ｆは、図３Ａのユニットメ
モリセル３００の変形である。図３Ｃでは、第１の実施
形態の変形に関して既に説明したように、メモリセル３
００の性能を高めるために、ヒューズ３３０とアンチヒ
ューズ３８０との間に薄い導体３９０が配置される。薄
い導体３９０の配置は変更することができ、図３Ｃに示
す配置に限定されないことに注意されたい。しかし、図
３Ｂに示すように、薄い導体３９０は、クロスポイント
３１５によって画定される領域にほぼ限定される。 【００５３】図３Ｄは、Ｕ字領域３８５を明確にするこ
とに加え、図３Ａのユニットメモリセル３００の変形を
示す。上記のように、ヒューズ３３０の水平部は本発明
の実施に必要ではない。図３Ｄは、この概念を表してい
る。 【００５４】図３Ｅは、薄い導体３９０がＵ字領域３８
５の全体を覆う必要がないことを示している。この変形
では、Ｕ字領域３８５のほぼ内側に薄い導体３３９が形
成され、ヒューズ３３０はアンチヒューズ３８０と接触
している。他の多くの変形も可能であり、それらは本発
明の範囲内であることに注意されたい。 【００５５】図３Ａから図３Ｅに関連したメモリセルの
上記の説明では、ヒューズ３３０、絶縁プラグ３４０及
びＵ字領域３８５は、底部導体３１０とともに第２の方
向に延びていることを示したが、この配向は本発明の実
施には必要ではない。事実、ヒューズ３３０は、上部導
体３６０に関連し、第１の方向に延びることができる。
この場合、ヒューズ３３０の垂直部分と上部導体３６０
は、逆Ｕ字領域３８５を形成する。絶縁プラグ３４０
は、逆Ｕ字領域３８５の一部またはほぼ全体を占めるこ
とができる。メモリセル３００は、底部導体３１０の上
方にある逆Ｕ字領域３８５の底部をほぼ占めるアンチヒ
ューズ３８０をさらに含むことができる。この代替的な
構成の例を図３Ｆに示す。 【００５６】図４Ａは、本発明の一態様によるＯＴＰメ
モリを形成するための基礎として用いられるユニットメ
モリセル４００の第３の実施形態の断面図である。第２
のタイプのユニットメモリセルであるユニットメモリセ
ル４００は、垂直に配向されたヒューズ４３０を有す
る。垂直に配向されたヒューズ４３０は、閉領域４８５
内に形成されている。 【００５７】ユニットメモリセル４００はまた、列方向
導体４１０、列方向導体４１０の上方に位置し閉領域４
８５を画定する第１の絶縁体４２０、閉領域４８５の中
央領域を占める絶縁プラグ４４０、第１の絶縁体４２０
及び垂直に配向されたヒューズ４３０の上方に位置する
第２の絶縁体４５０及び行方向導体４６０を含むことが
できる。 【００５８】メモリセルの様々な部分を形成するために
用いられる材料については既に述べた。また、上述した
ように、絶縁プラグ４４０は必ずしも必要ではない。第
１の実施形態と同様、行方向導体４６０によって垂直に
配向されたヒューズ４３０が完全に覆われている様子が
示されている。しかし、上部導体４６０と底部導体４１
０との間に電気接続が存在する限り、これは必ずしも必
要ではない。 【００５９】図４Ｂは、図４Ａのユニットメモリセル４
００の平面図であり、ヒューズ４３０及び絶縁プラグ４
４０が閉領域４８５の周辺部及び中央部をほぼ占有して
おり、行方向導体４６０及び列方向導体４１０のクロス
ポイント４１５内に配置されていることを示す。 【００６０】図５Ａは、本発明の態様によるＯＴＰメモ
リを形成するための基礎として用いられるユニットメモ
リセル５００の第４の実施形態の断面図である。第２の
タイプのユニットメモリセルであるユニットメモリセル
５００は、垂直に配向されたヒューズ５３０と、垂直に
配向されたヒューズ５３０の両側に形成された絶縁体５
２０を含む。垂直に配向されたヒューズ５３０の内部
は、完全に充填することもしないこともできる。 【００６１】セル５００はまた、底部導体５１０を含
む。垂直に配向したヒューズ５３０の垂直部分及び底部
導体５１０は、Ｕ字領域５８５を形成する。換言する
と、図５Ａのヒューズ５３０の水平部分は、本発明を実
施するために必要ではない。これを図５Ｃに示す。セル
５００はさらに、Ｕ字領域５８５の内部の一部または大
半を占める絶縁プラグ５４０を含む。セル５００は、Ｕ
字領域５８５及び絶縁体５２０の上方にある上部導体５
６０をさらに含む。 【００６２】図５Ｂは、図５Ａのユニットメモリセル５
００の平面図である。図示するように、行方向導体５６
０は、行方向に延びる。垂直に配向されたヒューズ５３
０と、絶縁プラグ５４０及び底部導体５１０（共に図５
Ｂには示されない）を含むＵ字領域５８５は、列方向に
延び、これによって、交点にクロスポイント５１５を画
定する。 【００６３】図５Ａから図５Ｃに関連したメモリセルの
上記の説明では、ヒューズ５３０、絶縁プラグ５４０及
びＵ字領域５８５は、底部導体５１０とともに第２の方
向に延びているのが示されているが、この配向は、本発
明を実施するために必要ではない。事実、ヒューズ５３
０は、上部導体５６０に関連し、第１の方向に延びるこ
とができる。 【００６４】図６Ａは、本発明の一態様によるメモリア
レイのユニットメモリセル６００の簡略した３次元斜視
図である。図示するように、メモリセル６００は、行方
向導体６６０及び列方向導体６１０を有する。行方向導
体６６０及び列方向導体６１０は、図２Ａから図５Ｃに
示すユニットメモリセルの実施形態の上部及び底部導体
に対応する。導体の間には、状態素子６９２が形成され
ている。状態素子６９２は、図２Ａから図３Ｅに示す第
１のタイプのユニットメモリセルまたは図４Ａから図５
Ｃに示す第２のタイプのユニットメモリセルに対応す
る。簡単のため、通常は状態素子６９２の周囲にある絶
縁体は、図６Ａには含まれない。 【００６５】図６Ｂから図６Ｃは、本発明の一態様によ
る積層されたメモリアレイの簡略した３次元斜視図であ
る。図６Ｂにおいて、メモリ６０２は、複数の行方向導
体６６０、複数の列方向導体６１０及び複数の状態素子
６９２を含む。行方向導体６６０及び列方向導体６１０
がクロスポイントを画定する場所に、状態素子６９２が
配置される。メモリ６０２全体は、基板６９９の上方に
配置される。 【００６６】メモリアレイは、すべて同じ階層にある複
数の状態素子６９２として定義することができる。行方
向導体６６０及び列方向導体６１０は、メモリアレイの
一部でもあり得る。図６Ｂでは、互いに積層された３つ
のメモリアレイが存在する。しかし、多くの階層のメモ
リアレイを積層してもよい。簡単のため、通常は状態素
子６９２の周囲にある絶縁体は、図６Ｂには含まれな
い。 【００６７】図６Ｂに示すメモリアレイは、３つのメモ
リアレイが４つの導体の階層を必要とするように積層さ
れる。これは、Ｎ＋１個の導体の階層を必要とするＮ個
のメモリアレイを有するメモリに一般化することができ
る。Ｎ個のメモリアレイが２Ｎ個の導体階層を必要とす
るようにメモリアレイを構成することも可能である。例
えば、図６Ｃでは、２個のメモリアレイと４個の導体階
層が示されている。この構成では、各メモリ面は他のメ
モリ面から電気的に独立している。 【００６８】図６Ｂは、円柱形の状態素子６９２を示す
が、図６Ｃは、直方体の状態素子６９４を有するメモリ
６０４を示す。これは、状態素子の形状が特定の形状に
限定されないことを説明するためである。 【００６９】図６Ｄは、図３Ａから図３Ｅのユニットメ
モリセル３００の３次元斜視図であり、この図では参照
符号６０１が付けられている。図示するように、メモリ
セル６０１は、行方向導体６６２、列方向導体６１２、
ヒューズ６３２及び絶縁プラグ６４２を含む。この例で
は、ヒューズ６３２とアンチヒューズ６８２の組み合わ
せは、行方向導体６６２と列方向導体６１２のクロスポ
イントに状態素子６９６を構成する。アンチヒューズ６
８２を除去すると、図６Ｄは、図５Ａから図５Ｃのユニ
ットメモリセル５００の３次元斜視図を示すことにな
る。簡単のため、通常は状態素子６９６の周囲にある絶
縁体は、図６Ｄに含まれない。 【００７０】図６Ｅは、本発明の一態様による積層され
たメモリアレイの簡略した３次元斜視図である。図６Ｅ
において、メモリ６０６は、複数の行方向導体６６２、
複数の列方向導体６１２、複数のヒューズ６３２及び複
数の絶縁プラグ６４２を含む。メモリ６０６は、各メモ
リセル６９６においてアンチヒューズ６８２を含んでい
ても含んでいなくてもよい。メモリ６０６の全体は、基
板６９９の上方に配置される。図６Ｅでは３つの階層の
メモリアレイが示されているが、実際には、多くの階層
のメモリアレイが存在し得る。図６Ｅの例では、Ｎ層の
メモリ及び２Ｎ層の導体が示されている。代替的な構成
では、Ｎ＋１の導電層に対してＮ層のメモリが含まれ
る。 【００７１】図７Ａは、本発明の一態様によるメモリア
レイ７００を２次元表示したものである。図示するよう
に、メモリアレイは、１つまたは複数の行方向導体７６
０及び１つまたは複数の列方向導体７１０を含む。行方
向導体７６０と列方向導体７１０との間の交点（クロス
ポイント）では、状態素子７９０が形成されている。状
態素子７９０は、第１のタイプまたは第２のタイプのユ
ニットメモリセルであり得る。 【００７２】各クロスポイントでは、特定の状態素子７
９０は、特定の行方向導体７６０及び特定の列方向導体
７１０に電気接続される。特定の状態素子７９０を選択
することで、特定の行方向導体及び列方向導体を簡単に
駆動することができる。 【００７３】図７Ｂ及び図７Ｃは、本発明の一態様によ
る、プログラミング及び読出しのためのメモリアレイ７
００の表示である。図７Ｂに示すように、メモリアレイ
７００は、行アドレス指定回路７１５及び列アドレス指
定回路７３５をさらに含む。行アドレス指定回路７１５
は複数の行トランジスタ７２５を含むことができ、各行
方向導体７６０は少なくとも１つの行トランジスタ７２
５に接続されている。 【００７４】列アドレス指定回路７３５は複数の列トラ
ンジスタ７４５を含むことができ、各列方向導体７１０
は少なくとも１つの列トランジスタ７４５に接続されて
いる。さらに、図７Ｃに示すように、列アドレス指定回
路７４５は複数の電流センサ７５５を含むことができ、
各列方向導体７１０は少なくとも１つの電流センサ７５
５に接続されている。 【００７５】第１のタイプ及び第２のタイプのユニット
メモリセルを用いて、メモリセルの値を読み出すために
等電位検知を使用することができる。図７Ｄは、等電位
検知を利用する電流センサ７５５を示す。読出し動作で
は、電流センサ７５５からの検知電流の大きさは、状態
素子７９０（すなわち、第１または第２のタイプのユニ
ットメモリセル）の抵抗を示し、次に、状態素子７９０
の論理状態を決定するために用いられる。 【００７６】図７Ｃに戻り、読出し動作の間、接地電位
（または他の共通の等化電位）は通常、選択されていな
い列方向導体７１０に印加される。接地電位は、例え
ば、トランジスタ７４５を用いて印加することができ
る。また、仮想接地電位は、電流センサ７５５の入力に
印加される。この場合、選択された列方向導体７１０
は、電流センサ７５５の入力に接続することができる。
実際、選択された及び選択されていない列方向導体７１
０の電位は実質的に等しい。これにより、電流センサ７
５５に流れる実質的にすべての検知電流ＩＳが維持され
る。さらに、この等化によって、選択されていない列方
向導体からの電流が、選択された列方向導体７１０に迷
い込むのが実質的に阻止される。この阻止によって、検
知電流ＩＳへの干渉が最小限に抑えられ、読出し動作中
の信号対ノイズ比が維持されるかまたは増加する。 【００７７】また、検知電流ＩＳの量を変化させること
が望ましい場合、読出し電圧ＶＲを必要に応じて増減す
ることができる。その効果は、ヒューズ／アンチヒュー
ズ組み合わせユニットメモリセルを用いるメモリに対し
て、より顕著である。アンチヒューズに対する電圧が増
加するにつれて、アンチヒューズの抵抗は一般に減少す
ることは既に述べた（図１Ｄを参照）。例えば、検知電
流を増加させることが望ましい場合、メモリセルに対す
る電圧を増加させると、増加した電圧のためだけでな
く、減少した抵抗のために、電流は増加する。従って、
読出し電圧の線形的な増減は、電流の線形的な増減以上
のものにつながり得る。この特性は、メモリ７００の読
出し感度を高めるために用いることができる。 【００７８】ヒューズ／アンチヒューズ・クロスポイン
トメモリにおけるアンチヒューズ抵抗の電圧依存のさら
なる特徴は、選択されなかったメモリセルが、選択され
たメモリセルよりもかなり高い抵抗を有する場合がある
ことである。この結果、選択されなかったメモリセルを
通る電流に起因する、選択された列への漏れ電流を実質
的に減少させることができる。 【００７９】さらに、前にも述べたが、クロスポイント
メモリアレイ７００がシリコン基板を必要としないこと
に注目することにも価値がある。これにより、多くのメ
モリアレイ層を互いの上面に製造することができる。ア
レイは、ＣＭＯＳ支持回路に接続することができる。支
持回路には、行アドレス指定回路７１５、列アドレス指
定回路７３５の他に、読出し及び書込み回路（図示せ
ず）が含まれる。支持回路は、クロスポイントメモリア
レイ７００の下に製造することができる。このように、
シリコン基板上のスペースをより効率的に用い、より高
いメモリ容量を達成することができる。 【００８０】図８Ａ及び図８Ｂは、本発明の一態様によ
る、メモリのプログラミング（８００）方法及び読出し
（８０５）方法の流れ図である。図８Ａに示すように、
図７Ｂに示すようなメモリアレイからなるメモリデバイ
スをプログラムする場合、１つまたは複数の状態素子７
９０が選択される（ステップ８１０）。状態素子７９０
のプログラミングは、書込み電圧ＶWRを接続された行方
向導体７６０に印加し（ステップ８２０）、接続された
列方向導体７１０を接地する（ステップ８３０）ことに
よって行うことができる。ステップ８２０及び８３０
は、反対の順序でまたは同時に行ってもよい。 【００８１】次に、プログラミング方法８００の例を図
７Ｂを参照しながら説明する。図７Ｂにおいて、最初の
行及び３番目の列の交点にある状態素子７９０が選択さ
れ、選択された状態素子７９０に対して電圧降下が発生
する。上述したように、電圧ＶWRは、選択された状態素
子７９０に対して臨界電圧降下を発生させるのに十分大
きくなければならない。矢印は、検知電流ＩSの流れの
方向を示し、この場合、この方向は、最初の行方向導体
７６０から３番目の列方向導体７１０に向かっている。 【００８２】平行した書込みが可能であること、すなわ
ち行方向導体と列方向導体を適切に選択し、十分な電圧
及び電流を供給することにより、複数の状態素子７９０
を選択してプログラムすることができることに注意され
たい。例えば、ＶWRが最初の行方向導体７６０に印加さ
れる（図７Ｂのように）と仮定する。しかし、３番目の
列方向導体７１０に加えて、４番目の列方向導体７１０
が接地されると仮定する。すると、最初の行の３番目及
び４番目の状態素子７９０を同時にプログラムすること
ができる。 【００８３】選択された状態素子を書き込むとき、選択
されなかった状態素子には電流が流れることがある。ヒ
ューズ／アンチヒューズ状態素子におけるアンチヒュー
ズ抵抗の電圧依存により、選択された状態素子と比較し
て、選択されなかった状態素子ではかなり高い抵抗とな
ることがある。その結果、選択されなかったメモリセル
を通る漏れ電流は実質的に減少し、これによって状態素
子をプログラムするのに必要な電流は減少する。 【００８４】図８Ｂに示すように、図７Ｃに示すような
メモリアレイで形成されたメモリデバイスを読み出すと
き、１つまたは複数の状態素子７９０が選択される（ス
テップ８４０）。各選択された状態素子７９０に対し
て、読出し電圧ＶRを行方向導体７６０に印加し（ステ
ップ８５０）、選択された状態素子７９０に接続された
列方向導体７１０からの電流量を検知する（ステップ８
６０）ことによって、読出しを行うことができる。 【００８５】次に、読出し方法８０５の例を図７Ｃを参
照しながら説明する。図７Ｃにおいて、最初の行及び３
番目の列の交点にある状態素子７９０が選択され、選択
された状態素子７９０に対する電圧降下が発生する。矢
印は、電流の流れの方向を示している。この場合、この
方向は、最初の行方向導体から３番目の列方向導体に向
かっている。 【００８６】低抵抗及び高抵抗は、状態素子に対する２
つの可能な状態である。低抵抗は、状態素子７９０が初
期状態のままであることを示し、高抵抗は、状態素子７
９０がプログラムされた状態に変化したことを示してい
る。極端な場合、初期状態は、有限抵抗（ヒューズが飛
ばない）に起因する電流の存在によって検出され、プロ
グラムされた状態は、開回路（ヒューズが飛ぶ）に起因
する電流がないことによって検出することができる。 【００８７】プログラミングと同様に、平行の読出しが
可能であること、すなわち行方向導体及び列方向導体を
適切に選択し、電流の流れを検知することによって、複
数の状態素子７９０を選択して読み出しを行うことがで
きる。 【００８８】本発明には例として以下の実施形態が含ま
れる。 【００８９】（１）行方向に延びる１つまたは複数の行
方向導体（７６０）と、クロスポイントが前記行方向導
体（７６０）と列方向導体（７１０）との間の交点に形
成されるように、列方向に延びる１つまたは複数の列方
向導体（７１０）と、少なくとも１つのクロスポイント
に形成される状態素子（７９０）であって、互いに直列
であるヒューズ（２３０、３３０）及びアンチヒューズ
（２８０、３８０）を含み、前記行方向導体（７６０）
及び前記列方向導体（７１０）と電気接触している状態
素子と、を備えるワンタイムプログラマブルメモリアレ
イ（７００）。 【００９０】（２）前記状態素子（７９０）は、前記ヒ
ューズ（２３０、３３０）と前記アンチヒューズ（２８
０，３８０）との間に配置された薄い導体（２９０、３
９０）をさらに備える上記（１）に記載のメモリアレ
イ。 【００９１】（３）行方向に延びる１つまたは複数の行
方向導体（７６０）と、クロスポイントが前記行方向導
体（７６０）と列方向導体（７１０）との間の交点に形
成されるように、列方向に延びる１つまたは複数の列方
向導体（７１０）と、少なくとも１つのクロスポイント
に形成される状態素子（７９０）であって、垂直に配向
されたヒューズ（４３０、５３０）を含み、前記行方向
導体（７６０）及び前記列方向導体（７１０）と電気接
触している状態素子と、を備えるワンタイムプログラマ
ブルメモリアレイ（７００）。 【００９２】（４）前記状態素子（７９０）を取り囲む
絶縁体（２２０、３２０、４２０、５２０）をさらに備
える上記(１)または(３)に記載のメモリアレイ。 【００９３】（５）前記状態素子（７９０）の前記垂直
に配向したヒューズ（２３０、３３０、４３０、５３
０）は、前記行方向導体及び列方向導体のうちの１つに
沿って延びる上記(１)または(３)に記載のメモリアレ
イ。 【００９４】（６）前記状態素子（７９０）の前記垂直
に配向したヒューズ（２３０、３３０、４３０、５３
０）は、前記ヒューズ（２３０、３３０、４３０、５３
０）をほぼ中心として空洞が存在するように形成される
上記(１)または(３)に記載のメモリアレイ。 【００９５】（７）各メモリアレイ（７００）が、行方
向に延びる１つまたは複数の行方向導体（７６０）と、
クロスポイントが前記行方向導体（７６０）と列方向導
体（７１０）との間の交点に形成されるように、列方向
に延びる１つまたは複数の列方向導体（７１０）と、少
なくとも１つのクロスポイントに形成される状態素子
（７９０）であって、垂直に配向されたヒューズ（４３
０、５３０）及び互いに直列にされたヒューズ（２３
０、３３０）とアンチヒューズ（２８０、３８０）との
組み合わせのうちの１つを含み、前記行方向導体（７６
０）及び前記列方向導体（７１０）と電気接触している
状態素子とを含む、１つまたは複数のメモリアレイ（７
００）と前記行方向導体（７６０）のそれぞれに接続さ
れ前記メモリアレイ（７００）の行を選択するための行
アドレス指定回路（７１５）と、前記列方向導体（７１
０）のそれぞれに接続され前記メモリアレイ（７００）
の列を選択するための列アドレス指定回路（７３５）
と、を備えるワンタイムプログラマブルメモリ。 【００９６】（８）前記メモリ内の前記メモリアレイ
（７００）と関連する前記行アドレス指定回路（７１
５）及び前記列アドレス指定回路（７３５）は、少なく
とも部分的に前記メモリアレイ（７００）の下に配置さ
れている上記(７)に記載のメモリ。 【００９７】（９）前記行方向導体（７６０）のそれぞ
れに接続され、それぞれが、書込み電圧及び読出し電圧
のうちの１つを前記接続された行方向導体（７６０）に
選択的に印加するために用いられる行トランジスタ（７
２５）と、前記列方向導体（７１０）のそれぞれに接続
された列トランジスタ（７４５）であって、各列トラン
ジスタ（７４５）は、等化電位を関連の接続された列方
向導体（７１５）に印加することが可能である列トラン
ジスタと、前記列方向導体（７１０）のそれぞれに接続
され、それぞれ、選択されたユニットメモリセル（７９
０）からの電流量を検知するために用いられ、前記等化
電位とほぼ等しい仮想電位を関連する列方向導体（７１
０）に印加することが可能な電流センサ（７５５）と、
をさらに備える上記(７)に記載のメモリ。 【００９８】（１０）前記アンチヒューズ（２８０、３
８０）の抵抗は、前記アンチヒューズ（２８０、３８
０）に対する電圧が変化するにつれて変化する上記(１)
に記載のメモリアレイ（７００）または上記７に記載の
メモリ。 【００９９】本発明を例示的な実施形態を参照しながら
説明したが、当業者は、本発明の真の趣旨及び範囲から
逸脱せずに、記載した本発明の実施形態に対して様々な
変更を行うことが可能である。例えば、用語「行」及び
「列」は単に相対的なものであり、固定の配向を意味す
るものではない。また、「行」及び「列」は、本明細書
で列と呼んでいるものを「行」と呼んだり、その反対も
可能であるという点で、交換可能である。用語「行」及
び「列」は、本明細書においてそのように例示されてい
たとしても、必ずしも直交の関係を意味しない。別の例
として、基板が水平であると仮定した場合、用語「垂
直」は相対的な用語である。すなわち、基板の向きによ
って「垂直」の向きも変化し、すべてのこのような向き
はその用語によってとらえられるものである。本明細書
で用いられている用語及び説明は、例示のみを目的と
し、限定を意味するものではない。特に、本発明の方法
は例を挙げて記載されているが、この方法のステップ
は、例示したのとは異なる順序でまたは同時に行うこと
ができる。また、方法のステップに与えられる番号は参
照のみを目的としている。特に記載のない限り、方法の
ステップに与えられる番号は、ステップの特定の順序を
意味するものではない。当業者は、特許請求の範囲及び
その等化物において定義される本発明の趣旨及び範囲内
でこれらの及び他の変形が可能であることを認めるであ
ろう。
マブルメモリ記憶デバイスに関する。より詳細には、本
発明は、垂直に配向されたヒューズまたはヒューズとア
ンチヒューズの組み合わせユニットメモリセルを備えた
ワンタイムプログラマブル（一度だけプログラム可能
な）記憶デバイスに関する。 【０００２】 【従来の技術】民生電子デバイスの普及によって証明さ
れているように、近年、半導体デバイスに対する需要は
ますます増加している。半導体デバイスの開発により、
大半またはすべての民生電子部品が可能となっている。
電子デバイスが小型化され、複雑になり、安価になるに
つれて、低コストの高密度半導体デバイスに対する需要
は増加している。 【０００３】メモリの分野では、さらなる高密度及び低
コストに対する需要は、不揮発性メモリ（すなわち、電
力が供給されていないときでもデータを失うことがない
メモリ）に対して特に顕著である。 【０００４】不揮発性メモリは、一度だけプログラム可
能である（ＯＴＰ：one-time programmable）か、また
は再プログラム可能である。名前が示すように、ＯＴＰ
メモリは一度プログラムされ、すべての実用的な目的に
対して永久的である。大抵のＯＴＰメモリは、４つの基
本的なタイプ、つまり１）アンチヒューズ、２）ヒュー
ズ、３）電荷記憶（ＥＰＲＯＭ）及び４）マスクＲＯＭ
に分類することができる。 【０００５】アンチヒューズに基づいたプログラマブル
素子は、通常、２つの抵抗状態を形成するのに、金属−
絶縁体−金属またはダイオード構造の破壊に依存する。
１０Ｖを越えるプログラミング電圧が一般に必要であ
る。さらに、アンチヒューズ破壊に必要な電流は大き
く、このため、大きな駆動トランジスタを用いることに
なる。メモリセルとして用いられる場合、通常、アクセ
ストランジスタがメモリセル内に含まれる。 【０００６】ヒューズ記憶素子に基づいたメモリセル
は、大きなセルサイズのため、広範囲には用いられな
い。平坦な（planar）ヒューズは８λ２（ここで、λ
は、フォトリソグラフィー特徴部分の最小サイズであ
る）の最小面積を必要とする。なぜなら、ヒューズの各
端部には接触領域が必要であるからである。一般に、よ
り簡単にプログラムされる素子を提供するために、ヒュ
ーズは８λ２より大きくなることもある。アンチヒュー
ズについては、プログラミング電流は大きく、このた
め、上記のように、大きな駆動トランジスタを用いるこ
とになる。アクセストランジスタを加えることで、最小
のセルサイズはさらに増加する。 【０００７】ＥＰＲＯＭの場合、ビットをプログラムす
るには、ファウラー・ノルドハイム電子トンネル効果に
よって基板からメモリセルのフローティングゲートまで
電荷を転送するために高い書込み電圧が必要である。書
き込み速度は、トンネル効果電流密度によって制限され
る。ＥＰＲＯＭは、再プログラムできるという点で、Ｏ
ＴＰメモリ群の中では独特であるが、まずメモリアレイ
を紫外線光源にさらすことによって消去する必要があ
る。この手順は簡単に実行されず、またすべてのメモリ
が消去されてしまう。 【０００８】マスク読み出し専用メモリ（マスクＲＯ
Ｍ）は、製造時にプログラムされるメモリであり、従っ
てＯＴＰメモリの一タイプである。マスクＲＯＭは、比
較的単純である。なぜなら、書込みを可能にする回路が
必要ではなく、従って他のＯＴＰメモリと比較するとコ
ストも低いからである。プログラミングが製造プロセス
の一部であるため、マスクＲＯＭは、「現場でプログラ
ムする」（すなわち、購入者の特定の必要性に合致する
ように購入者によってプログラムされる）ことはできな
い。換言すると、マスクＲＯＭは、現場でのプログラム
性の柔軟さを提供しない。またマスクＲＯＭは、大量に
製造しない限り、一般にコストの節約は実現できない。 【０００９】 【発明が解決しようとする課題】上記の現存のＯＴＰメ
モリ技術は、４λ２（クロスポイントメモリの最小セル
サイズ）よりもかなり大きいセルサイズに基づいてい
る。さらに、いずれの場合にも、メモリセルは、単一の
結晶シリコン基板上に構築された単一面のメモリ素子か
らなり、センス及びプログラミング電子部品はメモリア
レイの周囲に配置される。この結果、高密度、低コスト
のＯＴＰメモリの製造は困難である。従って、このよう
な課題を解決する必要性が存在する。 【００１０】 【課題を解決するための手段】本発明の一態様による
と、ワンタイムプログラマブル（ＯＴＰ）メモリは、１
つまたは複数のメモリアレイを含むことができる。各メ
モリアレイは、行方向に延びる１つまたは複数の行方向
導体と列方向に延びる１つまたは複数の列方向導体を含
み、行方向導体と列方向導体の間の交点にクロスポイン
トが形成される。メモリアレイは、少なくとも１つのク
ロスポイントに形成された状態素子を含むことができ
る。状態素子はヒューズを含み、さらにヒューズと直列
にされたアンチヒューズを含む。状態素子は、行方向導
体及び列方向導体と電気接触している。 【００１１】本発明の原理の別の態様によると、ＯＴＰ
メモリをプログラムする方法は、状態素子を選択するス
テップと、選択した状態素子に電気接続された行方向導
体に書込み電圧ＶＷＲを印加するステップと、選択した
状態素子に電気接続された列方向導体を接地するステッ
プとを含むことができる。電圧ＶＷＲを行方向導体に印
加し、列方向導体を接地することによって、選択された
状態素子を介して臨界電圧低下ＶＣが発生し、状態素子
の状態を変化させる。 【００１２】本発明の原理のさらに別の態様によると、
ＯＴＰメモリを読み出す方法は、状態素子を選択するス
テップと、選択した状態素子に電気接続された行方向導
体に読み出し電圧ＶＲＤを印加するステップと、選択し
た状態素子に電気接続された列方向導体からの電流量を
検知するステップとを含むことができる。比較的高い電
流の検知は、状態素子が第１の状態（低抵抗状態）にあ
ることを示し、比較的低い電流の検知は、状態素子が第
２の状態（高抵抗状態）にあることを示す。 【００１３】本発明の特定の実施形態から特定の利点が
得られる。例えば、個々のユニットメモリセルのサイズ
は大きく減少する。これによって、より低いコストで高
密度のＯＴＰメモリセルを得ることができる。また、ユ
ニットメモリセルは、標準の半導体プロセス及び材料を
用いて製造することができるので、現在の最新の製造技
術における設備投資を超える投資はほとんど必要ない
か、または全く必要ない。さらに、メモリセルにおける
電流の流れは、基板面に対してほぼ直交（垂直）であ
る。これにより、隣接する導体間にセルを挿入すること
ができる。特に、導体のクロスポイントアレイの交点に
セルを配置して、クロスポイントＯＴＰメモリアレイを
形成することができる。クロスポイントメモリアレイ
は、各メモリセルの平坦な領域が４λ２となるように製
造することができる。これらのアレイの面は互いに積層
することができ、密度を大きく増加させる。 【００１４】 【発明の実施の形態】簡単及び例示のため、本発明の原
理は、主にその例示的な実施形態を参照することによっ
て説明する。しかし、当業者であれば、同じ原理を多く
のタイプのワンタイムプログラマブル（ＯＴＰ）メモリ
及びそれを用いた方法に同等に適用可能であることを容
易に認識するであろう。 【００１５】一般に、ＯＴＰメモリは、１つまたは複数
のクロスポイントメモリアレイを用いて形成され、メモ
リアレイは、ユニットメモリセルを用いて形成される。
本発明の特定の態様によるユニットメモリセルは、２つ
の導体のクロスポイントに配置されている。第１のタイ
プのユニットメモリセルは、一般に、アンチヒューズと
直列になったヒューズを含む。アンチヒューズは、初期
抵抗が高く、臨界電圧が印加されると比較的低い抵抗ま
で破壊される素子である。 【００１６】図１Ａは、例示的なアンチヒューズの抵抗
の特性を示す。図示するように、アンチヒューズは、高
い初期抵抗Ｒ１AFを有する。臨界電圧ＶCが時間ｔ0にお
いて印加されると、電流がアンチヒューズを流れ始め
る。時間ｔ1において、アンチヒューズは破壊されて比
較的低い抵抗Ｒ２AFになる。電圧ＶCが印加され続ける
と、大きな電流が時間ｔ1後にアンチヒューズを流れ
る。 【００１７】アンチヒューズは、絶縁体材料、導電材料
で分離された絶縁体材料の多層スタック、分散導電含有
物を含む絶縁材料のマトリクス、非晶質及び結晶性半導
体材料、相変化材料、Ｓｉの多層スタック及びケイ化物
形成金属の組み合わせ等から形成することができる。一
般に、アンチヒューズは、２つの導電材料間に挟まれ、
アンチヒューズに対する電圧の印加を可能にする。絶縁
体材料としては、ＳｉＯX、ＳｉＮX、ＳｉＯXＮY、Ａｌ
ＯX、ＴａＯX、ＴｉＯX、ＡｌＮX等が挙げられ、非晶質
及び結晶性半導体材料としては、Ｓｉ、Ｇｅ、ＳｉとＧ
Ｅの合金、ＩｎＴｅ、ＳｂＴｅ，ＧａＡｓ、ＩｎＳｅ，
ＩｎＳｂ等が挙げられ、相変化材料としては、Ｓｉ、Ｇ
ｅ、Ａｓ、Ｓｅ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔｅ、Ｐｂ、Ｂｉ
等から選択される少なくとも２つの素子を含む合金が挙
げられ、ケイ化物形成金属としては、Ｗ、Ｐｔ、Ｐｄ、
Ｃｏ、Ｎｉ、Ｔｉ等及びそれらの合金が挙げられる。 【００１８】絶縁体材料をアンチヒューズとして用いる
場合、アンチヒューズの厚さは、好ましくは０．５ナノ
メートル（ｎｍ）〜５０ｎｍである。しかし、環境に応
じて厚さは任意の範囲に設定することができる。例え
ば、破壊前の条件において、アンチヒューズにかなりの
電流が流れることが望まれる場合、絶縁体の厚さは、か
なりの量子力学的トンネル効果電流が小さめの電圧で流
れるように、約５ｎｍ未満になるように選択することが
できる。非晶質及び多結晶半導体材料が用いられる場
合、厚さは好ましくは１ｎｍ〜１００ｎｍである。繰り
返すが、厚さは様々である。 【００１９】上記のようにアンチヒューズは、初期抵抗
が高く、臨界電圧が印加されると比較的低い抵抗に変化
する素子である。異なる抵抗状態を実現するメカニズム
は、材料によってそれぞれ異なる。例えば、相変化材料
から形成されるアンチヒューズは、非晶質状態のとき高
抵抗であり、結晶状態のとき低抵抗である。また、多層
Ｓｉ及びケイ化物形成金属から形成されたアンチヒュー
ズは、多層がケイ化物に変換されていないときには高抵
抗であり、多層がケイ化物に変換されているときには低
抵抗である。両方の場合とも、高抵抗状態と低抵抗状態
の大きさは何桁も離れている。 【００２０】他の例として、絶縁体タイプのアンチヒュ
ーズが用いられる場合、電子トンネル効果によって、金
属−絶縁体−金属構造の絶縁バリアには臨界電圧ＶCま
での電流が流れ、セルの比抵抗はかなり大きく、例えば
約１０7Ω-μｍ2のオーダーになり得る。しかし、臨界
電圧ＶCを越えると、バリアは絶縁体を通る金属の移動
のため破壊され、セルの比抵抗は１００Ω-μｍ2まで低
下し得る。同様の電流搬送及び破壊のメカニズムは、積
層絶縁体及び導電含有物を含む絶縁体においても働く。 【００２１】アンチヒューズとは異なり、ヒューズは初
期抵抗が低く、臨界電流が流れると高抵抗に変化し、大
抵の場合開回路となる。ヒューズは薄膜レジスタであっ
ても良く、また、半導体（例えば、Ｓｉ、Ｇｅ）、導体
（例えば、Ａｌ、Ｃｕ、Ａｇ，Ａｕ、Ｐｔ）、低溶融材
料（例えば、Ｉｎ、Ｚｎ、Ｓｎ、Ｐｂ）、耐熱金属（例
えば、Ｔａ、Ｗ）、遷移金属（Ｎｉ、Ｃｒ）等やそれら
の合金などの材料から形成することができる。ヒューズ
が垂直に配向されている場合（すなわち、電流の方向が
ヒューズ内でほぼ垂直である場合）、より有益である。
なぜなら、非常に小さなメモリ素子は、垂直に配向され
たヒューズで実現できるからである。 【００２２】図１Ｂは、例示的なヒューズの抵抗の特性
を示す。図示するように、ヒューズは低い初期抵抗Ｒ１
Fを有する。ヒューズは、臨界電流ＩCが時間ｔ1で開始
されるまで低抵抗を維持する。この時点で、Ｉ2Ｒｔの
加熱によりヒューズの温度は上昇し、熱暴走に至る。す
なわち、ヒューズを通して電力を消散し続けると、さら
に加熱され、温度はさらに上昇する。最終的に、Ｉ2Ｒ
ｔの加熱によってヒューズは溶融し、時間ｔ2において
開回路Ｒ２Fとなる。従って、ヒューズを備えたメモリ
セルは２つの状態を示す。第１の状態、すなわち初期の
状態は抵抗Ｒ１Fであり、これはヒューズ材料及び形状
の選択によって特定の値に制御することができる。第２
の状態、すなわち最終の状態は、Ｒ２Fの開回路であ
る。 【００２３】第１のタイプ（直列のヒューズ／アンチヒ
ューズ）のユニットメモリセルで形成されたメモリは、
第２の状態が望まれるセルについては臨界電流ＩCを印
加し、第１の状態が望まれるセルのみをそのままにして
おくことによってプログラムすることができる。読出し
電圧ＶRを印加し、選択されたメモリセルを通した電流
のあるなしを検知することにより、個々のユニットメモ
リセルの第１及び第２の状態を検出することができる。
電流が流れていれば、メモリセルが第１の状態にあるこ
とを示し、電流が流れていなければ、メモリセルが第２
の状態にあることを示す。 【００２４】図１Ｃは、例示的な直列のヒューズ／アン
チヒューズの組み合わせの抵抗（実線で示す）及び電流
（破線で示す）の特性である。最初は、アンチヒューズ
の高い抵抗Ｒ１AFが優勢である。しかし、時間ｔ0にお
いて十分に大きな電圧（すなわち、ＶC）が印加される
と、アンチヒューズは上記のように時間ｔ1で破壊され
る。この時点で、時間ｔ1の抵抗の鋭い落ち込みによっ
て示すように、ヒューズ及びアンチヒューズは共に低抵
抗である。低抵抗のために、ヒューズ／アンチヒューズ
の組み合わせを通過する電流は臨界となる。すなわち、
臨界電流ＩCが生成される。このため、上記のように、
ヒューズは溶融する。熱暴走プロセスにより、ヒューズ
が最終的に破壊されて時間ｔ2で開回路となるまで、温
度は上昇する。この時点で、ヒューズ及びアンチヒュー
ズの組み合わせ抵抗は、開回路Ｒ２ F抵抗となる。これ
に応じて、図１Ｃの破線で示すように、電流は時間ｔ2
でゼロとなる。 【００２５】従って、直列のヒューズ及びアンチヒュー
ズを備えたメモリセルは２つの状態を示す。第１の状
態、すなわち初期の状態は、有限抵抗（一般に、Ｒ１AF
が優勢である）である。この第１の状態では抵抗は有限
であるため、いくらかの量の電流が流れる。第２の状態
は、無限の抵抗（開回路Ｒ２F）である。この結果、電
流はセルを流れない（図１Ｃの破線を参照）。 【００２６】このようなメモリセルのプログラミング及
び読出しは、比較的簡単なタスクである。第１の状態が
望ましい場合、メモリセルは放置される。第２の状態が
望ましい場合、臨界電圧ＶCをメモリセルに印加する。
また、時間ｔ0から時間ｔ2までの時間は、非常に短くす
ることができる。これにより、迅速なプログラミングが
可能になる。 【００２７】厳密には、アンチヒューズはメモリセルに
必ずしも必要ではないことに注意されたい。しかし、メ
モリセルと直列になるダイオードまたはトランジスタを
含まないクロスポイントメモリアレイでは、アンチヒュ
ーズにより、特定のメモリセルをプログラムする選択性
が得られる。また、アンチヒューズの初期の高抵抗によ
り、アレイにおける個々のメモリ素子を検知する能力を
危険にさらすことなく、ヒューズの個々の抵抗を任意の
値に減少させることができる。 【００２８】さらに、アンチヒューズの抵抗は、異なる
レベルの印加電圧によって変化し得る。この特性を、ア
ンチヒューズがメモリデバイスに提供するメモリセルの
選択機能を強化するために用いることができる。図１Ｄ
に示すように、薄い絶縁体タイプのアンチヒューズ（金
属／絶縁体／金属トンネル接合）の抵抗は、一般に、ア
ンチヒューズに対する電圧が増加するにつれて減少す
る。従って、アンチヒューズに対する電圧を制御するこ
とによって、ユニットメモリセルの有効な抵抗も同様に
制御することができる。抵抗−電圧特性は非線形でもよ
いことに注意されたい。 【００２９】第２のタイプのユニットメモリセルは、一
般に、垂直に配向されたヒューズを含む。垂直に配向さ
れたヒューズは、基板の面に対して垂直、すなわち直交
する電流を有する。垂直に配向されたヒューズは、ヒュ
ーズの横方向の厚さに対する垂直方向の高さの比が少な
くとも１、一般には１よりもかなり大きく、恐らくは３
０対１以上となるように製造される。これにより、高密
度メモリの製造が可能になる。 【００３０】第２のタイプのユニットメモリセルで形成
されたメモリのプログラミング及び読出しもまた、比較
的簡単である。第１のタイプのユニットメモリセルで形
成されたメモリと同様に、第２のタイプのメモリセルの
プログラミングは、臨界電圧ＶC（第１のタイプに関連
する臨界電圧と必ずしも同じではない）を印加し、臨界
電流ＩC（同じく、第１のタイプと必ずしも同じではな
い）を生成してヒューズを溶融させることによって実現
される。また、第１及び第２の状態は、読出し電圧を印
加し、電流のあるなしを検出することによって決定され
る。 【００３１】後述するように、第１または第２のタイプ
のユニットメモリセルで形成されたメモリデバイスから
データを読み出すために、等電位法を用いることができ
る。 【００３２】図２Ａは、本発明の一態様によるＯＴＰメ
モリを形成するための基礎として用いられるユニットメ
モリセル２００の第１の実施形態の断面図である。上記
の第１のタイプのユニットメモリセルであるユニットメ
モリセル２００は、アンチヒューズ２８０と直列のヒュ
ーズ２３０を含む。ヒューズ２３０及びアンチヒューズ
２８０は、閉領域２８５内に形成されている。 【００３３】この特定の実施形態では、ヒューズ２３０
は、基板面（図示せず）に対して垂直に配向されてい
る。このようにすると、ユニットメモリセル内の電流も
また、基板面に対して直交（垂直）である。これによ
り、メモリセルを隣接する導体層の間に挿入することが
できる。特に、セルは導体のクロスポイントアレイの交
点に配置され、クロスポイントメモリアレイを形成す
る。これらのアレイの面は互いの上面に積層され、ＯＴ
Ｐメモリの密度を著しく増加させる。 【００３４】ユニットメモリセル２００はまた、列方向
導体２１０、列方向導体２１０の上方に位置し閉領域２
８５を画定する第１の絶縁体２２０、アンチヒューズ２
８０の上面から閉領域２８５の中央領域までを占有する
絶縁プラグ２４０、第１の絶縁体２２０とヒューズ２３
０と絶縁プラグ２４０の上方に位置する第２の絶縁体２
５０及び行方向導体２６０を含むことができる。 【００３５】上記のように、アンチヒューズ２８０は、
絶縁体材料、導電材料で分離された絶縁体材料の多層ス
タック、分散導電含有物を含む絶縁材料のマトリクス、
非晶質及び結晶性半導体材料、相変化材料、Ｓｉの多層
スタック及びケイ化物形成金属の組み合わせ等から形成
することができる。ヒューズ２３０を形成するために、
半導体、導体、低溶融温度材料、耐熱金属、遷移金属な
どの材料を用いることができる。 【００３６】行方向導体２６０及び列方向導体２１０を
形成するために、Ａｌ、Ｃｕ、Ａｇ、Ａｕ、Ｗ等、及び
それらの合金などの導電材料を用いることができる。ま
た、ポリシリコンを行方向導体２６０及び列方向導体２
１０に用いることもできる。第１の絶縁体２２０及び第
２の絶縁体２５０、ならびに絶縁プラグ２４０を形成す
るために、酸化ケイ素及び窒化ケイ素などの材料、酸化
アルミニウム及び窒化アルミニウム、酸窒化ケイ素、酸
化タンタル等を用いることができる。 【００３７】図示していないが、特定の実施形態では、
絶縁プラグ２４０を全体または部分的にエッチングし、
空洞を残すことが望ましい場合がある。この構成によ
り、ヒューズ２３０に隣接して非常に低い熱導電率が得
られ、溶融または蒸発したヒューズ材料が侵入する空間
ができる。これらの特徴により、電力は、ヒューズ２３
０を破壊するのに必要な程度に低下する。 【００３８】しかし、絶縁プラグ２４０は、基板面、例
えばアンチヒューズ２８０に接触するヒューズ２３０の
領域に対して平行な面において、ヒューズ２３０の断面
積の制御に役立つ。断面積を制御することにより、ヒュ
ーズの特性及びメモリセルを正確に操作することができ
る。 【００３９】図２Ａは、行方向導体２６０が閉領域２８
５の上面でヒューズ２３０の全体を覆っている状態を示
しているが、これは、本発明を実施するための要件では
ない。同様に、図２Ａは、列方向導体２１０が閉領域２
８５の底面でアンチヒューズ２８０の全体を覆っている
状態を示しているが、同様にこれも要件ではない。完全
に覆われている状態が示されているが、行方向導体２６
０と列方向導体２１０との間に導電経路が存在すること
だけが必要である。従って、電気接続は、列方向導体２
１０、ヒューズ２３０、アンチヒューズ２８０及び行方
向導体２６０の間に存在しなければならない。列方向導
体２１０、ヒューズ２３０、アンチヒューズ２８０及び
行方向導体２６０が互いに物理的に接触している必要は
ない。 【００４０】図２Ｂは、ヒューズ２３０及び絶縁プラグ
２４０が、行方向導体２６０及び列方向導体２１０のク
ロスポイント１１５内に位置する閉領域２８５の周辺部
及び中央部をほぼ占有している状態を示す、図２Ａのユ
ニットメモリセル２００の上面図である。アンチヒュー
ズ２８０（図２Ｂには図示せず）は、絶縁プラグ２４０
及びヒューズ２３０と同じ形状をとることができ、また
はヒューズ２３０を越えて異なる形状をとることもでき
る。行方向導体２６０及び列方向導体２１０はそれぞれ
の方向に延びて、クロスポイント２１５を形成する（説
明のために破線領域として示す）。閉領域２８５は、全
体がクロスポイント２１５内に位置するように示されて
いるが、必ずしもその必要はない。上記のように、閉領
域２８５内の構造によって、行方向導体２６０と列方向
導体２１０との間に電気接続が維持されることのみが必
要とされる。 【００４１】簡単のため、第１の絶縁体２２０及び第２
の絶縁体２５０は、図２Ｂに含まれない。また、説明の
ために、ヒューズ２３０及び絶縁プラグ２４０は、クロ
スポイント２１５に示される。しかし、行方向導体２６
０は、スペーサ２３０及び絶縁プラグ２４０の全体を覆
っても良い。 【００４２】また、図２Ｂにおいて、閉領域２８５は、
ヒューズ２３０が閉領域２８５の環部をほぼ占め、絶縁
プラグ２４０が閉領域２８５の中央部をほぼ占める円柱
形として示されている。しかし、閉領域２８５の形状は
これに限定されず、長方形、正方形、楕円形、または他
の任意の閉じられた形状などの他の形状を含むことがで
きる。また、絶縁プラグ２４０は、部分的または全体的
にエッチングされ、空洞を残しても良い。 【００４３】図２Ｃと図２Ｄは、図２Ａの第１の実施形
態の変形である。図２Ｃでは、メモリセル２００の性能
を高めるために、薄い導体２９０が図示するように配置
される。図２Ｄでは、同じ目的で、２つの薄い導体２９
０及び２９０ｂが図示するように配置される。薄い導体
２９０及び／または２９０ｂは、アンチヒューズ２８０
に隣接した材料を独立して制御できるようにし、ヒュー
ズ２３０とアンチヒューズ２８０との間により大きな接
触領域を与える。薄い導体２９０及び／または２９０ｂ
は、アンチヒューズ２８０に対してショットキー接触ま
たはオーム接触であっても良い。あるいは、薄い導体２
９０及び／または２９０ｂは、ヒューズ２３０をより良
好に熱分離するための熱絶縁体であっても良い。薄い導
体２９０及び／または２９０ｂは、Ａｌ、Ｃｕ、Ｎｉ、
Ｔｉ、Ｗ、Ｗ、金属窒化物、ドーピングされたシリコ
ン、Ｔａ等、及びそれらの合金で形成することができ
る。 【００４４】図２Ｃでは、薄い導体２９０は、閉領域２
８５においてアンチヒューズ２８０とヒューズ２３０と
の間に配置されている。単一の薄い導体のみが含まれる
場合、これは、アンチヒューズ２８０の上面の面積を増
加させるのには好ましい配置である。図２Ｄでは、第１
の薄い導体２９０は、図２Ｃのようにアンチヒューズ２
８０とヒューズ２３０との間に配置されるが、列方向導
体２１０とアンチヒューズ２８０との間に配置された第
２の薄い導体２９０ｂも有する。 【００４５】薄い導体２９０及び／または２９０ｂを含
む１つの理由は、行方向導体２６０または列方向導体２
１０における熱伝導率よりも低い熱伝導率を有する材料
を導入するためである。熱導電率の低い層は、行方向導
体２６０または列方向導体２１０からメモリセルを熱的
に分離するのも助し得る。熱分離によって、Ｉ２Ｒｔプ
ロセスによって生成される熱がより効率的に使用され
る。 【００４６】アンチヒューズとして非晶質または結晶性
半導体を用いることにより、薄い導体２９０及び／また
は２９０ｂを含むさらなる理由ができる。第１に、半導
体と接触する導体材料の選択によって、整流性接触また
はオーム接触のいずれが形成されるかが決定される。こ
の接触の性質は、アンチヒューズ２８０の機能に影響を
与え得る。第２に、特定の半導体アンチヒューズでは、
半導体層を通した金属移動によって低抵抗状態が形成さ
れる。このプロセスは、一般に、半導体に隣接した金属
のタイプに依存する。これにより、導体２１０及び２６
０、ならびに半導体またはアンチヒューズに隣接した金
属層、この場合、薄い導体２９０及び／または２９０ｂ
の選択における柔軟性が提供される。 【００４７】図示していないが、行方向導体２６０と列
方向導体２１０との間に電気接続が維持される限り、薄
い導体２９０及び／または２９０ｂの他の配置も可能で
ある。 【００４８】図３Ａは、本発明の一態様によるＯＴＰメ
モリを形成するための基礎として用いられるユニットメ
モリセル３００の第２の実施形態の断面図である。第１
のタイプのユニットメモリセルでもあるユニットメモリ
セル３００は、ヒューズ３３０及びヒューズ３３０の両
側に形成された絶縁体３２０を含む。ヒューズ３３０の
内部は完全に充填することもしないこともできる。 【００４９】セル３００はまた、底部導体３１０を含
む。ヒューズ３３０及び底部導体３１０の垂直部分は、
Ｕ字領域３８５を形成することに注意されたい。換言す
ると、図３Ａのヒューズ３３０の水平部分は、図３Ｄに
示すように本発明を実施するのに必要ではない。セル３
００は、Ｕ字領域３８５の内部の一部またはほぼ全部を
占める絶縁プラグ３４０をさらに含む。セル３００は、
アンチヒューズ３８０と、Ｕ字領域３８５及び絶縁体３
２０の上方にある上部導体３６０をさらに含む。 【００５０】メモリセルの様々な部分を形成するために
用いられる材料については既に述べたので、繰り返し説
明はしない。また、上記の理由により、絶縁プラグ３４
０は必ずしも必要ではなく、Ｕ字領域３８５の内部に空
洞が存在しても良い。 【００５１】図３Ｂは、図３Ａのユニットメモリセル３
００の平面図である。図示するように、行方向導体３６
０は行方向に延びる。アンチヒューズ３８０（図３Ｂで
は見えない）も行方向にも延びることに注意されたい。
アンチヒューズ３８０はまた、ヒューズ３３０及び絶縁
プラグ３４０の上面に列方向にも延びることができる。
また、アンチヒューズ材料３８０が絶縁体である場合、
アンチヒューズ３８０はパターンニングを必要としな
い。なぜなら、これは明らかに、フィルムの面内で絶縁
されているからである。ヒューズ３３０と、絶縁プラグ
３４０及び底部導体３１０を含むＵ字領域３８５（共に
図３Ｂに示さず）は、列方向に延び、その交点でクロス
ポイントを画定している。 【００５２】図３Ｃから図３Ｆは、図３Ａのユニットメ
モリセル３００の変形である。図３Ｃでは、第１の実施
形態の変形に関して既に説明したように、メモリセル３
００の性能を高めるために、ヒューズ３３０とアンチヒ
ューズ３８０との間に薄い導体３９０が配置される。薄
い導体３９０の配置は変更することができ、図３Ｃに示
す配置に限定されないことに注意されたい。しかし、図
３Ｂに示すように、薄い導体３９０は、クロスポイント
３１５によって画定される領域にほぼ限定される。 【００５３】図３Ｄは、Ｕ字領域３８５を明確にするこ
とに加え、図３Ａのユニットメモリセル３００の変形を
示す。上記のように、ヒューズ３３０の水平部は本発明
の実施に必要ではない。図３Ｄは、この概念を表してい
る。 【００５４】図３Ｅは、薄い導体３９０がＵ字領域３８
５の全体を覆う必要がないことを示している。この変形
では、Ｕ字領域３８５のほぼ内側に薄い導体３３９が形
成され、ヒューズ３３０はアンチヒューズ３８０と接触
している。他の多くの変形も可能であり、それらは本発
明の範囲内であることに注意されたい。 【００５５】図３Ａから図３Ｅに関連したメモリセルの
上記の説明では、ヒューズ３３０、絶縁プラグ３４０及
びＵ字領域３８５は、底部導体３１０とともに第２の方
向に延びていることを示したが、この配向は本発明の実
施には必要ではない。事実、ヒューズ３３０は、上部導
体３６０に関連し、第１の方向に延びることができる。
この場合、ヒューズ３３０の垂直部分と上部導体３６０
は、逆Ｕ字領域３８５を形成する。絶縁プラグ３４０
は、逆Ｕ字領域３８５の一部またはほぼ全体を占めるこ
とができる。メモリセル３００は、底部導体３１０の上
方にある逆Ｕ字領域３８５の底部をほぼ占めるアンチヒ
ューズ３８０をさらに含むことができる。この代替的な
構成の例を図３Ｆに示す。 【００５６】図４Ａは、本発明の一態様によるＯＴＰメ
モリを形成するための基礎として用いられるユニットメ
モリセル４００の第３の実施形態の断面図である。第２
のタイプのユニットメモリセルであるユニットメモリセ
ル４００は、垂直に配向されたヒューズ４３０を有す
る。垂直に配向されたヒューズ４３０は、閉領域４８５
内に形成されている。 【００５７】ユニットメモリセル４００はまた、列方向
導体４１０、列方向導体４１０の上方に位置し閉領域４
８５を画定する第１の絶縁体４２０、閉領域４８５の中
央領域を占める絶縁プラグ４４０、第１の絶縁体４２０
及び垂直に配向されたヒューズ４３０の上方に位置する
第２の絶縁体４５０及び行方向導体４６０を含むことが
できる。 【００５８】メモリセルの様々な部分を形成するために
用いられる材料については既に述べた。また、上述した
ように、絶縁プラグ４４０は必ずしも必要ではない。第
１の実施形態と同様、行方向導体４６０によって垂直に
配向されたヒューズ４３０が完全に覆われている様子が
示されている。しかし、上部導体４６０と底部導体４１
０との間に電気接続が存在する限り、これは必ずしも必
要ではない。 【００５９】図４Ｂは、図４Ａのユニットメモリセル４
００の平面図であり、ヒューズ４３０及び絶縁プラグ４
４０が閉領域４８５の周辺部及び中央部をほぼ占有して
おり、行方向導体４６０及び列方向導体４１０のクロス
ポイント４１５内に配置されていることを示す。 【００６０】図５Ａは、本発明の態様によるＯＴＰメモ
リを形成するための基礎として用いられるユニットメモ
リセル５００の第４の実施形態の断面図である。第２の
タイプのユニットメモリセルであるユニットメモリセル
５００は、垂直に配向されたヒューズ５３０と、垂直に
配向されたヒューズ５３０の両側に形成された絶縁体５
２０を含む。垂直に配向されたヒューズ５３０の内部
は、完全に充填することもしないこともできる。 【００６１】セル５００はまた、底部導体５１０を含
む。垂直に配向したヒューズ５３０の垂直部分及び底部
導体５１０は、Ｕ字領域５８５を形成する。換言する
と、図５Ａのヒューズ５３０の水平部分は、本発明を実
施するために必要ではない。これを図５Ｃに示す。セル
５００はさらに、Ｕ字領域５８５の内部の一部または大
半を占める絶縁プラグ５４０を含む。セル５００は、Ｕ
字領域５８５及び絶縁体５２０の上方にある上部導体５
６０をさらに含む。 【００６２】図５Ｂは、図５Ａのユニットメモリセル５
００の平面図である。図示するように、行方向導体５６
０は、行方向に延びる。垂直に配向されたヒューズ５３
０と、絶縁プラグ５４０及び底部導体５１０（共に図５
Ｂには示されない）を含むＵ字領域５８５は、列方向に
延び、これによって、交点にクロスポイント５１５を画
定する。 【００６３】図５Ａから図５Ｃに関連したメモリセルの
上記の説明では、ヒューズ５３０、絶縁プラグ５４０及
びＵ字領域５８５は、底部導体５１０とともに第２の方
向に延びているのが示されているが、この配向は、本発
明を実施するために必要ではない。事実、ヒューズ５３
０は、上部導体５６０に関連し、第１の方向に延びるこ
とができる。 【００６４】図６Ａは、本発明の一態様によるメモリア
レイのユニットメモリセル６００の簡略した３次元斜視
図である。図示するように、メモリセル６００は、行方
向導体６６０及び列方向導体６１０を有する。行方向導
体６６０及び列方向導体６１０は、図２Ａから図５Ｃに
示すユニットメモリセルの実施形態の上部及び底部導体
に対応する。導体の間には、状態素子６９２が形成され
ている。状態素子６９２は、図２Ａから図３Ｅに示す第
１のタイプのユニットメモリセルまたは図４Ａから図５
Ｃに示す第２のタイプのユニットメモリセルに対応す
る。簡単のため、通常は状態素子６９２の周囲にある絶
縁体は、図６Ａには含まれない。 【００６５】図６Ｂから図６Ｃは、本発明の一態様によ
る積層されたメモリアレイの簡略した３次元斜視図であ
る。図６Ｂにおいて、メモリ６０２は、複数の行方向導
体６６０、複数の列方向導体６１０及び複数の状態素子
６９２を含む。行方向導体６６０及び列方向導体６１０
がクロスポイントを画定する場所に、状態素子６９２が
配置される。メモリ６０２全体は、基板６９９の上方に
配置される。 【００６６】メモリアレイは、すべて同じ階層にある複
数の状態素子６９２として定義することができる。行方
向導体６６０及び列方向導体６１０は、メモリアレイの
一部でもあり得る。図６Ｂでは、互いに積層された３つ
のメモリアレイが存在する。しかし、多くの階層のメモ
リアレイを積層してもよい。簡単のため、通常は状態素
子６９２の周囲にある絶縁体は、図６Ｂには含まれな
い。 【００６７】図６Ｂに示すメモリアレイは、３つのメモ
リアレイが４つの導体の階層を必要とするように積層さ
れる。これは、Ｎ＋１個の導体の階層を必要とするＮ個
のメモリアレイを有するメモリに一般化することができ
る。Ｎ個のメモリアレイが２Ｎ個の導体階層を必要とす
るようにメモリアレイを構成することも可能である。例
えば、図６Ｃでは、２個のメモリアレイと４個の導体階
層が示されている。この構成では、各メモリ面は他のメ
モリ面から電気的に独立している。 【００６８】図６Ｂは、円柱形の状態素子６９２を示す
が、図６Ｃは、直方体の状態素子６９４を有するメモリ
６０４を示す。これは、状態素子の形状が特定の形状に
限定されないことを説明するためである。 【００６９】図６Ｄは、図３Ａから図３Ｅのユニットメ
モリセル３００の３次元斜視図であり、この図では参照
符号６０１が付けられている。図示するように、メモリ
セル６０１は、行方向導体６６２、列方向導体６１２、
ヒューズ６３２及び絶縁プラグ６４２を含む。この例で
は、ヒューズ６３２とアンチヒューズ６８２の組み合わ
せは、行方向導体６６２と列方向導体６１２のクロスポ
イントに状態素子６９６を構成する。アンチヒューズ６
８２を除去すると、図６Ｄは、図５Ａから図５Ｃのユニ
ットメモリセル５００の３次元斜視図を示すことにな
る。簡単のため、通常は状態素子６９６の周囲にある絶
縁体は、図６Ｄに含まれない。 【００７０】図６Ｅは、本発明の一態様による積層され
たメモリアレイの簡略した３次元斜視図である。図６Ｅ
において、メモリ６０６は、複数の行方向導体６６２、
複数の列方向導体６１２、複数のヒューズ６３２及び複
数の絶縁プラグ６４２を含む。メモリ６０６は、各メモ
リセル６９６においてアンチヒューズ６８２を含んでい
ても含んでいなくてもよい。メモリ６０６の全体は、基
板６９９の上方に配置される。図６Ｅでは３つの階層の
メモリアレイが示されているが、実際には、多くの階層
のメモリアレイが存在し得る。図６Ｅの例では、Ｎ層の
メモリ及び２Ｎ層の導体が示されている。代替的な構成
では、Ｎ＋１の導電層に対してＮ層のメモリが含まれ
る。 【００７１】図７Ａは、本発明の一態様によるメモリア
レイ７００を２次元表示したものである。図示するよう
に、メモリアレイは、１つまたは複数の行方向導体７６
０及び１つまたは複数の列方向導体７１０を含む。行方
向導体７６０と列方向導体７１０との間の交点（クロス
ポイント）では、状態素子７９０が形成されている。状
態素子７９０は、第１のタイプまたは第２のタイプのユ
ニットメモリセルであり得る。 【００７２】各クロスポイントでは、特定の状態素子７
９０は、特定の行方向導体７６０及び特定の列方向導体
７１０に電気接続される。特定の状態素子７９０を選択
することで、特定の行方向導体及び列方向導体を簡単に
駆動することができる。 【００７３】図７Ｂ及び図７Ｃは、本発明の一態様によ
る、プログラミング及び読出しのためのメモリアレイ７
００の表示である。図７Ｂに示すように、メモリアレイ
７００は、行アドレス指定回路７１５及び列アドレス指
定回路７３５をさらに含む。行アドレス指定回路７１５
は複数の行トランジスタ７２５を含むことができ、各行
方向導体７６０は少なくとも１つの行トランジスタ７２
５に接続されている。 【００７４】列アドレス指定回路７３５は複数の列トラ
ンジスタ７４５を含むことができ、各列方向導体７１０
は少なくとも１つの列トランジスタ７４５に接続されて
いる。さらに、図７Ｃに示すように、列アドレス指定回
路７４５は複数の電流センサ７５５を含むことができ、
各列方向導体７１０は少なくとも１つの電流センサ７５
５に接続されている。 【００７５】第１のタイプ及び第２のタイプのユニット
メモリセルを用いて、メモリセルの値を読み出すために
等電位検知を使用することができる。図７Ｄは、等電位
検知を利用する電流センサ７５５を示す。読出し動作で
は、電流センサ７５５からの検知電流の大きさは、状態
素子７９０（すなわち、第１または第２のタイプのユニ
ットメモリセル）の抵抗を示し、次に、状態素子７９０
の論理状態を決定するために用いられる。 【００７６】図７Ｃに戻り、読出し動作の間、接地電位
（または他の共通の等化電位）は通常、選択されていな
い列方向導体７１０に印加される。接地電位は、例え
ば、トランジスタ７４５を用いて印加することができ
る。また、仮想接地電位は、電流センサ７５５の入力に
印加される。この場合、選択された列方向導体７１０
は、電流センサ７５５の入力に接続することができる。
実際、選択された及び選択されていない列方向導体７１
０の電位は実質的に等しい。これにより、電流センサ７
５５に流れる実質的にすべての検知電流ＩＳが維持され
る。さらに、この等化によって、選択されていない列方
向導体からの電流が、選択された列方向導体７１０に迷
い込むのが実質的に阻止される。この阻止によって、検
知電流ＩＳへの干渉が最小限に抑えられ、読出し動作中
の信号対ノイズ比が維持されるかまたは増加する。 【００７７】また、検知電流ＩＳの量を変化させること
が望ましい場合、読出し電圧ＶＲを必要に応じて増減す
ることができる。その効果は、ヒューズ／アンチヒュー
ズ組み合わせユニットメモリセルを用いるメモリに対し
て、より顕著である。アンチヒューズに対する電圧が増
加するにつれて、アンチヒューズの抵抗は一般に減少す
ることは既に述べた（図１Ｄを参照）。例えば、検知電
流を増加させることが望ましい場合、メモリセルに対す
る電圧を増加させると、増加した電圧のためだけでな
く、減少した抵抗のために、電流は増加する。従って、
読出し電圧の線形的な増減は、電流の線形的な増減以上
のものにつながり得る。この特性は、メモリ７００の読
出し感度を高めるために用いることができる。 【００７８】ヒューズ／アンチヒューズ・クロスポイン
トメモリにおけるアンチヒューズ抵抗の電圧依存のさら
なる特徴は、選択されなかったメモリセルが、選択され
たメモリセルよりもかなり高い抵抗を有する場合がある
ことである。この結果、選択されなかったメモリセルを
通る電流に起因する、選択された列への漏れ電流を実質
的に減少させることができる。 【００７９】さらに、前にも述べたが、クロスポイント
メモリアレイ７００がシリコン基板を必要としないこと
に注目することにも価値がある。これにより、多くのメ
モリアレイ層を互いの上面に製造することができる。ア
レイは、ＣＭＯＳ支持回路に接続することができる。支
持回路には、行アドレス指定回路７１５、列アドレス指
定回路７３５の他に、読出し及び書込み回路（図示せ
ず）が含まれる。支持回路は、クロスポイントメモリア
レイ７００の下に製造することができる。このように、
シリコン基板上のスペースをより効率的に用い、より高
いメモリ容量を達成することができる。 【００８０】図８Ａ及び図８Ｂは、本発明の一態様によ
る、メモリのプログラミング（８００）方法及び読出し
（８０５）方法の流れ図である。図８Ａに示すように、
図７Ｂに示すようなメモリアレイからなるメモリデバイ
スをプログラムする場合、１つまたは複数の状態素子７
９０が選択される（ステップ８１０）。状態素子７９０
のプログラミングは、書込み電圧ＶWRを接続された行方
向導体７６０に印加し（ステップ８２０）、接続された
列方向導体７１０を接地する（ステップ８３０）ことに
よって行うことができる。ステップ８２０及び８３０
は、反対の順序でまたは同時に行ってもよい。 【００８１】次に、プログラミング方法８００の例を図
７Ｂを参照しながら説明する。図７Ｂにおいて、最初の
行及び３番目の列の交点にある状態素子７９０が選択さ
れ、選択された状態素子７９０に対して電圧降下が発生
する。上述したように、電圧ＶWRは、選択された状態素
子７９０に対して臨界電圧降下を発生させるのに十分大
きくなければならない。矢印は、検知電流ＩSの流れの
方向を示し、この場合、この方向は、最初の行方向導体
７６０から３番目の列方向導体７１０に向かっている。 【００８２】平行した書込みが可能であること、すなわ
ち行方向導体と列方向導体を適切に選択し、十分な電圧
及び電流を供給することにより、複数の状態素子７９０
を選択してプログラムすることができることに注意され
たい。例えば、ＶWRが最初の行方向導体７６０に印加さ
れる（図７Ｂのように）と仮定する。しかし、３番目の
列方向導体７１０に加えて、４番目の列方向導体７１０
が接地されると仮定する。すると、最初の行の３番目及
び４番目の状態素子７９０を同時にプログラムすること
ができる。 【００８３】選択された状態素子を書き込むとき、選択
されなかった状態素子には電流が流れることがある。ヒ
ューズ／アンチヒューズ状態素子におけるアンチヒュー
ズ抵抗の電圧依存により、選択された状態素子と比較し
て、選択されなかった状態素子ではかなり高い抵抗とな
ることがある。その結果、選択されなかったメモリセル
を通る漏れ電流は実質的に減少し、これによって状態素
子をプログラムするのに必要な電流は減少する。 【００８４】図８Ｂに示すように、図７Ｃに示すような
メモリアレイで形成されたメモリデバイスを読み出すと
き、１つまたは複数の状態素子７９０が選択される（ス
テップ８４０）。各選択された状態素子７９０に対し
て、読出し電圧ＶRを行方向導体７６０に印加し（ステ
ップ８５０）、選択された状態素子７９０に接続された
列方向導体７１０からの電流量を検知する（ステップ８
６０）ことによって、読出しを行うことができる。 【００８５】次に、読出し方法８０５の例を図７Ｃを参
照しながら説明する。図７Ｃにおいて、最初の行及び３
番目の列の交点にある状態素子７９０が選択され、選択
された状態素子７９０に対する電圧降下が発生する。矢
印は、電流の流れの方向を示している。この場合、この
方向は、最初の行方向導体から３番目の列方向導体に向
かっている。 【００８６】低抵抗及び高抵抗は、状態素子に対する２
つの可能な状態である。低抵抗は、状態素子７９０が初
期状態のままであることを示し、高抵抗は、状態素子７
９０がプログラムされた状態に変化したことを示してい
る。極端な場合、初期状態は、有限抵抗（ヒューズが飛
ばない）に起因する電流の存在によって検出され、プロ
グラムされた状態は、開回路（ヒューズが飛ぶ）に起因
する電流がないことによって検出することができる。 【００８７】プログラミングと同様に、平行の読出しが
可能であること、すなわち行方向導体及び列方向導体を
適切に選択し、電流の流れを検知することによって、複
数の状態素子７９０を選択して読み出しを行うことがで
きる。 【００８８】本発明には例として以下の実施形態が含ま
れる。 【００８９】（１）行方向に延びる１つまたは複数の行
方向導体（７６０）と、クロスポイントが前記行方向導
体（７６０）と列方向導体（７１０）との間の交点に形
成されるように、列方向に延びる１つまたは複数の列方
向導体（７１０）と、少なくとも１つのクロスポイント
に形成される状態素子（７９０）であって、互いに直列
であるヒューズ（２３０、３３０）及びアンチヒューズ
（２８０、３８０）を含み、前記行方向導体（７６０）
及び前記列方向導体（７１０）と電気接触している状態
素子と、を備えるワンタイムプログラマブルメモリアレ
イ（７００）。 【００９０】（２）前記状態素子（７９０）は、前記ヒ
ューズ（２３０、３３０）と前記アンチヒューズ（２８
０，３８０）との間に配置された薄い導体（２９０、３
９０）をさらに備える上記（１）に記載のメモリアレ
イ。 【００９１】（３）行方向に延びる１つまたは複数の行
方向導体（７６０）と、クロスポイントが前記行方向導
体（７６０）と列方向導体（７１０）との間の交点に形
成されるように、列方向に延びる１つまたは複数の列方
向導体（７１０）と、少なくとも１つのクロスポイント
に形成される状態素子（７９０）であって、垂直に配向
されたヒューズ（４３０、５３０）を含み、前記行方向
導体（７６０）及び前記列方向導体（７１０）と電気接
触している状態素子と、を備えるワンタイムプログラマ
ブルメモリアレイ（７００）。 【００９２】（４）前記状態素子（７９０）を取り囲む
絶縁体（２２０、３２０、４２０、５２０）をさらに備
える上記(１)または(３)に記載のメモリアレイ。 【００９３】（５）前記状態素子（７９０）の前記垂直
に配向したヒューズ（２３０、３３０、４３０、５３
０）は、前記行方向導体及び列方向導体のうちの１つに
沿って延びる上記(１)または(３)に記載のメモリアレ
イ。 【００９４】（６）前記状態素子（７９０）の前記垂直
に配向したヒューズ（２３０、３３０、４３０、５３
０）は、前記ヒューズ（２３０、３３０、４３０、５３
０）をほぼ中心として空洞が存在するように形成される
上記(１)または(３)に記載のメモリアレイ。 【００９５】（７）各メモリアレイ（７００）が、行方
向に延びる１つまたは複数の行方向導体（７６０）と、
クロスポイントが前記行方向導体（７６０）と列方向導
体（７１０）との間の交点に形成されるように、列方向
に延びる１つまたは複数の列方向導体（７１０）と、少
なくとも１つのクロスポイントに形成される状態素子
（７９０）であって、垂直に配向されたヒューズ（４３
０、５３０）及び互いに直列にされたヒューズ（２３
０、３３０）とアンチヒューズ（２８０、３８０）との
組み合わせのうちの１つを含み、前記行方向導体（７６
０）及び前記列方向導体（７１０）と電気接触している
状態素子とを含む、１つまたは複数のメモリアレイ（７
００）と前記行方向導体（７６０）のそれぞれに接続さ
れ前記メモリアレイ（７００）の行を選択するための行
アドレス指定回路（７１５）と、前記列方向導体（７１
０）のそれぞれに接続され前記メモリアレイ（７００）
の列を選択するための列アドレス指定回路（７３５）
と、を備えるワンタイムプログラマブルメモリ。 【００９６】（８）前記メモリ内の前記メモリアレイ
（７００）と関連する前記行アドレス指定回路（７１
５）及び前記列アドレス指定回路（７３５）は、少なく
とも部分的に前記メモリアレイ（７００）の下に配置さ
れている上記(７)に記載のメモリ。 【００９７】（９）前記行方向導体（７６０）のそれぞ
れに接続され、それぞれが、書込み電圧及び読出し電圧
のうちの１つを前記接続された行方向導体（７６０）に
選択的に印加するために用いられる行トランジスタ（７
２５）と、前記列方向導体（７１０）のそれぞれに接続
された列トランジスタ（７４５）であって、各列トラン
ジスタ（７４５）は、等化電位を関連の接続された列方
向導体（７１５）に印加することが可能である列トラン
ジスタと、前記列方向導体（７１０）のそれぞれに接続
され、それぞれ、選択されたユニットメモリセル（７９
０）からの電流量を検知するために用いられ、前記等化
電位とほぼ等しい仮想電位を関連する列方向導体（７１
０）に印加することが可能な電流センサ（７５５）と、
をさらに備える上記(７)に記載のメモリ。 【００９８】（１０）前記アンチヒューズ（２８０、３
８０）の抵抗は、前記アンチヒューズ（２８０、３８
０）に対する電圧が変化するにつれて変化する上記(１)
に記載のメモリアレイ（７００）または上記７に記載の
メモリ。 【００９９】本発明を例示的な実施形態を参照しながら
説明したが、当業者は、本発明の真の趣旨及び範囲から
逸脱せずに、記載した本発明の実施形態に対して様々な
変更を行うことが可能である。例えば、用語「行」及び
「列」は単に相対的なものであり、固定の配向を意味す
るものではない。また、「行」及び「列」は、本明細書
で列と呼んでいるものを「行」と呼んだり、その反対も
可能であるという点で、交換可能である。用語「行」及
び「列」は、本明細書においてそのように例示されてい
たとしても、必ずしも直交の関係を意味しない。別の例
として、基板が水平であると仮定した場合、用語「垂
直」は相対的な用語である。すなわち、基板の向きによ
って「垂直」の向きも変化し、すべてのこのような向き
はその用語によってとらえられるものである。本明細書
で用いられている用語及び説明は、例示のみを目的と
し、限定を意味するものではない。特に、本発明の方法
は例を挙げて記載されているが、この方法のステップ
は、例示したのとは異なる順序でまたは同時に行うこと
ができる。また、方法のステップに与えられる番号は参
照のみを目的としている。特に記載のない限り、方法の
ステップに与えられる番号は、ステップの特定の順序を
意味するものではない。当業者は、特許請求の範囲及び
その等化物において定義される本発明の趣旨及び範囲内
でこれらの及び他の変形が可能であることを認めるであ
ろう。
【図面の簡単な説明】
【図１Ａ】本発明の一態様による例示的なアンチヒュー
ズの抵抗の特性を示す図である。 【図１Ｂ】本発明の一態様による例示的なヒューズの抵
抗の特性を示す図である。 【図１Ｃ】本発明の一態様によるユニットメモリセルに
用いられる例示的な直列のヒューズ／アンチヒューズの
組み合わせの抵抗及び電流の特性を示す図である。 【図１Ｄ】アンチヒューズの電圧−抵抗特性を示す図で
ある。 【図２Ａ】本発明の一態様によるＯＴＰメモリを形成す
るための基礎として用いられるユニットメモリセルの第
１の実施形態の断面図である。 【図２Ｂ】ユニットメモリセルのクロスポイントの特性
を示す、図２Ａのユニットメモリセルの平面図である。 【図２Ｃ】本発明の一態様による図２Ａのユニットメモ
リセルの変形を示す図である。 【図２Ｄ】本発明の一態様による図２Ａのユニットメモ
リセルの変形を示す図である。 【図３Ａ】本発明の一態様によるＯＴＰメモリを形成す
るための基礎として用いられるユニットメモリセルの第
２の実施形態の断面図である。 【図３Ｂ】ユニットメモリセルのクロスポイントの特性
を示す、図３Ａのユニットメモリセルの平面図である。 【図３Ｃ】図３Ａのユニットメモリセルの変形を示す図
である。 【図３Ｄ】図３Ａのユニットメモリセルの変形を示す図
である。 【図３Ｅ】図３Ａのユニットメモリセルの変形を示す図
である。 【図３Ｆ】図３Ａのユニットメモリセルの変形を示す図
である。 【図４Ａ】本発明の一態様によるＯＴＰメモリを形成す
るための基礎として用いられるユニットメモリセルの第
３の実施形態の断面図である。 【図４Ｂ】ユニットメモリセルのクロスポイントの特性
を示す、図４Ａのユニットメモリセルの平面図である。 【図５Ａ】本発明の一態様によるＯＴＰメモリを形成す
るための基礎として用いられるユニットメモリセルの第
４の実施形態の断面図である。 【図５Ｂ】ユニットメモリセルのクロスポイントの特性
を示す、図５Ａのユニットメモリセルの平面図である。 【図５Ｃ】図５Ａのユニットメモリセルの変形を示す図
である。 【図６Ａ】本発明の一態様によるメモリアレイのユニッ
トメモリセルの簡略した３次元斜視図である。 【図６Ｂ】本発明の一態様によるユニットメモリセルを
用いた積層メモリアレイの簡略した３次元斜視図であ
る。 【図６Ｃ】本発明の一態様によるユニットメモリセルを
用いた積層メモリアレイの簡略した３次元斜視図であ
る。 【図６Ｄ】本発明の他の一態様によるメモリアレイの他
のユニットメモリセルの簡略した３次元斜視図である。 【図６Ｅ】本発明の一態様による図４Ｄのユニットメモ
リセルを用いた積層メモリアレイの簡略した３次元斜視
図である。 【図７Ａ】本発明の一態様によるメモリアレイの二次元
表示を示す図である。 【図７Ｂ】本発明の一態様による、プログラミング及び
読出しのためのメモリアレイを示す図である。 【図７Ｃ】本発明の一態様による、プログラミング及び
読出しのためのメモリアレイを示す図である。 【図７Ｄ】本発明の一態様によるメモリセルを読み出す
ための例示的な等化電位検知方法を用いる電流センサを
示す図である。 【図８Ａ】本発明の一態様による、プログラミング及び
読出しのための方法の流れ図である。 【図８Ｂ】本発明の一態様による、プログラミング及び
読出しのための方法の流れ図である。 【符号の説明】 ２２０、３２０、４２０、５２０ 絶縁体 ２３０、３３０、４３０、５３０ ヒューズ ２８０、３８０ アンチヒューズ ２９０、３９０ 薄い導体 ４３０、５３０ 垂直に配向されたヒューズ ７００ ワンタイムプログラマブルアレイ ７１０ 列方向導体 ７１５ 列アドレス指定回路 ７２５ 行トランジスタ ７４５ 列トランジスタ ７３５ 行アドレス指定回路 ７５５ 電流センサ ７６０ 行方向導体 ７９０ 状態素子
ズの抵抗の特性を示す図である。 【図１Ｂ】本発明の一態様による例示的なヒューズの抵
抗の特性を示す図である。 【図１Ｃ】本発明の一態様によるユニットメモリセルに
用いられる例示的な直列のヒューズ／アンチヒューズの
組み合わせの抵抗及び電流の特性を示す図である。 【図１Ｄ】アンチヒューズの電圧−抵抗特性を示す図で
ある。 【図２Ａ】本発明の一態様によるＯＴＰメモリを形成す
るための基礎として用いられるユニットメモリセルの第
１の実施形態の断面図である。 【図２Ｂ】ユニットメモリセルのクロスポイントの特性
を示す、図２Ａのユニットメモリセルの平面図である。 【図２Ｃ】本発明の一態様による図２Ａのユニットメモ
リセルの変形を示す図である。 【図２Ｄ】本発明の一態様による図２Ａのユニットメモ
リセルの変形を示す図である。 【図３Ａ】本発明の一態様によるＯＴＰメモリを形成す
るための基礎として用いられるユニットメモリセルの第
２の実施形態の断面図である。 【図３Ｂ】ユニットメモリセルのクロスポイントの特性
を示す、図３Ａのユニットメモリセルの平面図である。 【図３Ｃ】図３Ａのユニットメモリセルの変形を示す図
である。 【図３Ｄ】図３Ａのユニットメモリセルの変形を示す図
である。 【図３Ｅ】図３Ａのユニットメモリセルの変形を示す図
である。 【図３Ｆ】図３Ａのユニットメモリセルの変形を示す図
である。 【図４Ａ】本発明の一態様によるＯＴＰメモリを形成す
るための基礎として用いられるユニットメモリセルの第
３の実施形態の断面図である。 【図４Ｂ】ユニットメモリセルのクロスポイントの特性
を示す、図４Ａのユニットメモリセルの平面図である。 【図５Ａ】本発明の一態様によるＯＴＰメモリを形成す
るための基礎として用いられるユニットメモリセルの第
４の実施形態の断面図である。 【図５Ｂ】ユニットメモリセルのクロスポイントの特性
を示す、図５Ａのユニットメモリセルの平面図である。 【図５Ｃ】図５Ａのユニットメモリセルの変形を示す図
である。 【図６Ａ】本発明の一態様によるメモリアレイのユニッ
トメモリセルの簡略した３次元斜視図である。 【図６Ｂ】本発明の一態様によるユニットメモリセルを
用いた積層メモリアレイの簡略した３次元斜視図であ
る。 【図６Ｃ】本発明の一態様によるユニットメモリセルを
用いた積層メモリアレイの簡略した３次元斜視図であ
る。 【図６Ｄ】本発明の他の一態様によるメモリアレイの他
のユニットメモリセルの簡略した３次元斜視図である。 【図６Ｅ】本発明の一態様による図４Ｄのユニットメモ
リセルを用いた積層メモリアレイの簡略した３次元斜視
図である。 【図７Ａ】本発明の一態様によるメモリアレイの二次元
表示を示す図である。 【図７Ｂ】本発明の一態様による、プログラミング及び
読出しのためのメモリアレイを示す図である。 【図７Ｃ】本発明の一態様による、プログラミング及び
読出しのためのメモリアレイを示す図である。 【図７Ｄ】本発明の一態様によるメモリセルを読み出す
ための例示的な等化電位検知方法を用いる電流センサを
示す図である。 【図８Ａ】本発明の一態様による、プログラミング及び
読出しのための方法の流れ図である。 【図８Ｂ】本発明の一態様による、プログラミング及び
読出しのための方法の流れ図である。 【符号の説明】 ２２０、３２０、４２０、５２０ 絶縁体 ２３０、３３０、４３０、５３０ ヒューズ ２８０、３８０ アンチヒューズ ２９０、３９０ 薄い導体 ４３０、５３０ 垂直に配向されたヒューズ ７００ ワンタイムプログラマブルアレイ ７１０ 列方向導体 ７１５ 列アドレス指定回路 ７２５ 行トランジスタ ７４５ 列トランジスタ ７３５ 行アドレス指定回路 ７５５ 電流センサ ７６０ 行方向導体 ７９０ 状態素子
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 トーマス・シー・アンソニー
アメリカ合衆国94087カリフォルニア州サ
ニーヴェイル、ピメント・アヴェニュー
1161
(72)発明者 フレデリック・エー・パーナー
アメリカ合衆国94306カリフォルニア州パ
ロ・アット、ラモーナ・ストリート 3234
Ｆターム(参考） 5F064 AA08 FF05 FF28 FF45
5F083 CR12 CR14 CR15 GA09 GA10
JA02 JA05 JA06 JA19 JA36
JA37 JA39 JA40 JA51 JA60
Claims (1)
- 【特許請求の範囲】 【請求項１】行方向に延びる１つまたは複数の行方向導
体と、 クロスポイントが前記行方向導体と列方向導体との間の
交点に形成されるように、列方向に延びる１つまたは複
数の列方向導体と、 少なくとも１つのクロスポイントに形成される状態素子
であって、互いに直列であるヒューズ及びアンチヒュー
ズを含み、前記行方向導体及び前記列方向導体と電気接
触している状態素子と、 を備えるワンタイムプログラマブルメモリアレイ。
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