JP4489362B2 - 不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カードおよび記録再生装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性記憶素子に関するものである。
【０００２】
【従来の技術】
従来の不揮発性記憶素子として、図２６に示すような、導電体パターン１００の一部のパターン幅を狭くした切断部１０１を有するヒューズ素子が知られている（例えば、特許文献１参照）。
【０００３】
図２６に示すヒューズ素子は、一様な膜厚を有する導電体パターン１００と切断部１０１とを有しており、記録情報に対応して、導電体パターン１００よりも狭い幅を有する切断部１０１の両端に電位差を形成し、切断部１０１を溶断することが可能な電流Ｉを流すことにより、情報の記録が行われる。また、切断部１０１の導通の有無を確認することにより、情報の再生が行われる。
【０００４】
【特許文献１】
特開２００２−１９７８８４号公報 （2002年7月12日公開）
【０００５】
【発明が解決しようとする課題】
ところが、上記従来の構成では、以下に記す要因により、個々の不揮発性記憶素子（ヒューズ素子）の寸法が大きくなり、単位面積あたりに形成し得る素子数が制限されるため、記憶容量が小さくなるという問題を有している。
【０００６】
第１の理由としては、導電体パターン１００において、正極性の電圧を印加する部分と負極性の電圧を印加する部分とが２次元的な広がりを持つからである。
【０００７】
第２の理由としては、導電体パターン１００がパターニングし得る最小線幅より広くなるからである。
【０００８】
例えば、図２６に示すヒューズ素子においては、該素子が平面的に設けられているため、導電体パターン１００の膜厚と切断部１０１の膜厚とが等しくなっている。ここで、導電体パターン１００の溶断を発生させず、切断部１０１のみで溶断を発生させるためには、切断部１０１の幅を導電体パターン１００の幅よりも狭くして、切断部１０１における電気抵抗を高くすることが必要である。その結果、切断部１０１のみの温度が上昇し、導電体パターン１００において溶断が発生せず、切断部１０１のみを溶断することが可能となる。
【０００９】
ところで、導電体等のパターン寸法に関して実現可能な最小線幅は、パターニングプロセスにより決定されるものであり、パターニング装置の能力にもよるが、０．１μｍから５μｍ程度の最小線幅を実現することが可能である。
【００１０】
ここで、図２６に示すヒューズ素子においては、切断部１０１の幅を最小線幅より狭くすることはできないので、この最小線幅を切断部１０１のパターン幅に決めることが必要となる。一方、導電体パターン１００の幅は、電流Ｉが流れた際に、導電体パターン１００の溶断が発生しないように、切断部１０１の幅よりも広い幅であることが必要である。従って、ヒューズ素子の配線である導電体パターン１００の幅が、パターニングプロセスにより形成可能な最小線幅より広くせざるを得ないために、記憶容量の増大が阻害されることになる。
【００１１】
また、図２６に示すヒューズ素子においては、導電体パターン１００と切断部１０１とが、同一材質であり、かつ、同一膜厚の材料で構成され、それらのパターン幅のみを調整することにより、溶断発生の有無を制御することが必要なので、ヒューズ素子設計の自由度が少ないという問題が存在する。
【００１２】
本発明は、上記問題点を解決するためになされたもので、その目的は、不揮発性記憶素子設計において大きな自由度を有し、大容量であり、かつ、利便性に優れた不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カード、及び、それらを用いた記録装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題を解決する本発明の不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カード、及び、記録装置は以下のようなものである。
【００１４】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、絶縁膜を間に挟んで絶縁された第１導電体と第２導電体とを有し、第１導電体、絶縁膜及び第２導電体の積層構造における、第１導電体及び第２導電体の側端面同士が、第１導電体と第２導電体との間に与えた電位差によって溶断する第３導電体により電気的に接続されていることを特徴としている。
【００１５】
上記の構成により、第１導電体と第２導電体とに積層構造を取らせたので、第１導電体と第２導電体とを平面的に配置する構成と比較して、不揮発性記憶素子の占有面積を小さくすることができる。従って、不揮発性記憶素子の単位面積あたりの記憶容量を増大させることができるので、本発明は、記憶容量の大きなヒューズ型の不揮発性記憶素子を提供することができる。
【００１６】
また、接続材としての第３導電体の形成は、上記積層構造の側端面に対してなされるので、第１導電体、第２導電体等の積層とは別プロセスで行うことになる。この結果、第３導電体の素材選択や、パターン幅選択、あるいは膜厚選択に自由度を持たせることができる。さらに、第１導電体と第２導電体とに積層構造を取らせたことにより、第１導電体および第２導電体の膜厚についても互いの制約が緩和される。
【００１７】
これにより、例えば、第１導電体及び第２導電体より融点が低く溶断し易い材料で、第３導電体を形成することができるので、消費電力を下げる等の設計が容易になる。さらに、各導電体の材質や膜厚を適宜選択することによって、一定の大きさの不揮発性記憶素子において記憶容量を増大させる設計も容易となる。
【００１８】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、絶縁膜を間に挟んで絶縁された複数の第１導電体と複数の第２導電体と、第１導電体と第２導電体との間に与えた電位差によって溶断する第３導電体とを有し、該第１導電体と該第２導電体とがマトリクス状に互いに交差するように配置され、第１導電体、絶縁膜及び第２導電体の交差位置における積層構造における、第１導電体及び第２導電体の側端面同士が、上記第３導電体により電気的に接続されていることを特徴としている。
【００１９】
上記の構成により、複数の第１導電体と複数の第２導電体とから、それぞれ１つずつ第１導電体と第２導電体とを選択して電位差を与えることにより、その交差位置に存在する第３導電体に対し、記録再生を実施することが可能となる。
【００２０】
すなわち、選択された１つの第１導電体と、選択された１つの第２導電体とにより、溶断したい（情報を記録したい）第３導電体を特定し選択すること、または、第３導電体の断接状態を検出すること（情報の再生）が可能となる。従って、第１導電体と第２導電体とを特定することにより、記録再生を行うべき位置情報を特定することのできる不揮発性記憶素子を形成することが可能となる。
【００２１】
情報を記録する場合には、選択した第１導電体と第２導電体とに電位差を与えることにより、第３導電体を溶断することが可能な電流を流せばよい。また、情報を再生する場合には、選択した第１導電体と第２導電体とに、第３導電体を溶断することのない程度の電位差を与えることにより、第３導電体の導通の有無を確認すればよい。
【００２２】
従って、各交差位置に、１つの単位記憶素子が形成されているとみなすことができる。すると、各交差位置では、第１導電体と第２導電体とに積層構造を取らせているので、単位記憶素子の占有面積を小さくすることができる。
【００２３】
しかも、既に説明したとおり、第３導電体の素材選択には自由度が有り、かつ第３導電体の形成を第１導電体及び第２導電体の形成と別工程で行うため、第３導電体のパターン幅が、第１導電体及び第２導電体のパターン幅から受ける制約を緩和することができる。
【００２４】
このように、単位記憶素子の占有面積を小さくできる上に、各導電体のパターン幅をできるだけ細く設定しやすくなるので、複数の単位記憶素子を集積した不揮発性記憶素子の単位面積あたりの記憶容量を上げることができる。これにより、大容量の不揮発性記憶素子を実現することができる。
【００２５】
また、例えば、帯状の第１導電体の配列上に絶縁膜を積層し、その上に帯状の第２導電体の配列を積層したとすると、第２導電体をマスクとした絶縁膜のエッチングを行うことにより、第１導電体と第２導電体との接続部分（側端面）を、その交差位置において露出させることが、絶縁膜のパターニングと同時に可能となる。この結果、不揮発性記憶素子形成プロセスの簡略化による低コスト化が実現する。
【００２６】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記積層構造における第３導電体の配設部において、第１導電体、絶縁膜及び第２導電体の各側端面が略面一状に形成されていることを特徴としている。
【００２７】
上記の構成により、第１導電体及び第２導電体を接続する第３導電体は、略面一状に形成された第１導電体、絶縁膜及び第２導電体の各側端面に対して設けられる。このため、第３導電体の接続面も略面一状となるので、第３導電体には段差（屈曲）が生じない。
【００２８】
もし、各側端面の間に段差部分が有ると、段差部分への第３導電体の形成が正常に行われず、該段差部分において断線不良の発生する割合が相対的に高くなりやすいという問題が存在する。
【００２９】
そこで、本発明の上記構成であれば、断線不良が発生するような段差部分が無いので、断線不良を抑制し、断線による初期不良素子の発生割合を相対的に低減することができる。
【００３０】
なお、略面一状とは、平面状に限らず、段差部分の無い曲面状を含んでいる。
【００３１】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記第３導電体の幅が、該第１導電体の幅、及び、該第２導電体の幅よりも狭いことを特徴としている。
【００３２】
上記の構成により、電位差を与える第１導電体及び第２導電体の幅に対して、切断部である第３導電体の幅を狭くすることにより、第３導電体の抵抗を大きくすることが可能となる。従って、第１導電体と第２導電体との間に電位差を形成すると、第１導電体の側端面と第２導電体の側端面とを接続する第３導電体に電流が流れ、抵抗の大きい第３導電体のみにおいて、温度を上昇させることができる。この結果、第３導電体のみを安定して溶断することができるので、不揮発性記憶素子の信頼性を向上させることができる。
【００３３】
なお、第１導電体の幅と該第２導電体の幅とを、概ね等しくすると、第１導電体と第２導電体の断線を抑制し、かつ、最大の記憶容量を得ることができるという効果が有る。第１導電体の幅と第２導電体の幅とが、概ね等しくない場合、より細い導電体において、断線不良が発生し易くなる。したがって、両者の幅を、断線不良が発生しない程度の幅で、概ね等しくすることにより、断線を抑制するとともに、最大の記憶容量を実現することができる。
【００３４】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。
【００３５】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記第３導電体の膜厚が、該第１導電体の膜厚、及び、該第２導電体の膜厚よりも薄いことを特徴としている。
【００３６】
上記の構成により、電位差を与える第１導電体及び第２導電体の膜厚に対して、切断部である第３導電体の膜厚を薄くすることにより、第３導電体の抵抗を大きくすることが可能となる。従って、第１導電体と第２導電体との間に電位差を形成することにより、第１導電体の側端面と第２導電体の側端面とを接続する第３導電体に電流が流れ、抵抗の大きい第３導電体のみにおいて、温度を上昇させることができる。この結果、第３導電体のみを安定して溶断することができるので、不揮発性記憶素子の信頼性を向上させることができる。
【００３７】
なお、上記第１導電体の膜厚と上記第２導電体の膜厚とを、概ね等しくすると、第１導電体と第２導電体の断線を抑制し、かつ、最大の記憶容量を得ることができるという効果が有る。
【００３８】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。特に、本発明として記載した構成を、第３導電体の幅に関して前記発明として記載した構成と組み合わせることにより、第３導電体のみの溶断をさらに安定化させることができる。
【００３９】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記第３導電体の融点が、該第１導電体の融点、及び、該第２導電体の融点よりも低いことを特徴としている。
【００４０】
上記の構成により、素材選択によって、第３導電体の融点を第１導電体及び第２導電体の融点より低くすることにより、第３導電体を溶断する確実性が増す。また、第３導電体を溶断するために、第１導電体及び第２導電体の間に設ける電位差を小さくすることもできる。これにより、安定した記録再生及び／または低消費電力を実現する不揮発性記憶素子を提供することができる。
【００４１】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。特に、本発明として記載した構成を、第３導電体の幅または膜厚に関して前記発明として記載した各構成と組み合わせることにより、本発明の効果をさらに増大させることができる。
【００４２】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記各交差位置の少なくとも１箇所における第３導電体の切断により、情報が記録されていることを特徴としている。
【００４３】
これにより、既に説明したとおり、大容量の情報を記録した不揮発性記憶素子を提供することができる。
【００４４】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。
【００４５】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、直線帯状の上記第１導電体が、互いに並列的に配置され、該第１導電体と交差する帯状の上記第２導電体が、第１導電体の延伸方向に平行な重なり部分を持って配され、該重なり部分において、該第１導電体の側端面と該第２導電体の側端面とが、上記第３導電体により電気的に接続されていることを特徴としている。
【００４６】
上記の構成により、上記の効果に加えて、不揮発性記憶素子の製造プロセスを簡素化することが可能であるという効果が得られる。すなわち、絶縁膜を間に挟んで絶縁された第１導電体と第２導電体との積層構造を形成するにあたって、第２導電体の重なり部分をマスクとして利用することで、絶縁膜のエッチングを行うことができ、エッチングの結果、重なり部分において、第１導電体、絶縁膜、第２導電体の３層構造を形成することができる。
【００４７】
したがって、その３層構造において露出された第１導電体の側端面と第２導電体の側端面とを電気的に接続する第３導電体を形成することにより、本発明の不揮発性記憶素子を形成することが可能である。
【００４８】
これにより、第１導電体の側端面と第２導電体の側端面とを露出させる工程を、絶縁膜のパターニングプロセスにおいて同時に行うことができるので、不揮発性記憶素子の製造プロセスを簡素化することが可能である。
【００４９】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、直線帯状の上記第１導電体が、互いに並列的に配置され、該第１導電体と交差する直線帯状の上記第２導電体が、互いに並列的に配置され、該第１導電体と該第２導電体との交差位置において、該第１導電体の側端面と該第２導電体の側端面とが、上記第３導電体により電気的に接続されていることを特徴としている。
【００５０】
上記の構成により、上記の効果に加えて、不揮発性記憶素子の記憶容量をさらに大きくすることができる。すなわち、第１導電体、及び、第２導電体が、いずれも、直線帯状の導電体で構成され、屈曲部を有さないことにより、単位面積当たりにおける交差位置の数を、屈曲部を持つ構成に比べて増やすことができる。すなわち、交差位置に設けることが可能な第３導電体の数を増やすことができるので、不揮発性記憶素子の記憶容量をさらに増大させることができる。
【００５１】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記第１導電体と第２導電体の各側端面を上記第３導電体により接続する箇所は、上記重なり部分毎に少なくとも２箇所有ることを特徴としている。
【００５２】
上記の構成により、上記の効果に加えて、不揮発性記憶素子の断線不良を低減することが可能となる。
【００５３】
すなわち、上記第１導電体と第２導電体とが、一箇所のみで、上記第３導電体により接続されている場合、形成プロセスにおいて存在する塵埃等に起因する第３導電体の断線等が発生すると、その第３導電体に対して記録を行うことができないので、不揮発性記憶素子自体が不良品になってしまう。これにより、該不揮発性記憶素子は初期不良の素子数が増加することになる。
【００５４】
これに対して、上記第１導電体と第２導電体とが重なり部分毎に２箇所以上の部分で、該第３導電体により接続されている場合、一方の第３導電体が断線を発生した場合においても、他方の第３導電体が、第１導電体と第２導電体とを接続しているので、断線による初期不良素子を大幅に低減することができる。
【００５５】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、上記不揮発性記憶素子が記録再生制御回路を有する半導体層上に設けられており、複数の上記第１導電体、及び、複数の上記第２導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。
【００５６】
上記の構成により、上記の効果に加えて、回路入出力端子から入力されるアドレス情報、及び、記録情報に基づいて、記録再生制御回路が、第１導電体、及び、第２導電体を選択し、選択された第１導電体と第２導電体とを接続する接続体を選択し、情報の記録再生を実施することが可能となる。
【００５７】
すなわち、本発明の不揮発性記憶回路においては、それぞれの第１導電体、及び、第２導電体を直接選択することなく、回路入出力端子に対して、アドレス情報と記録情報だけを入力することにより、第１導電体、及び、第２導電体が選択され、第３導電体に対する記録再生が行われる。従って、不揮発性記憶回路としての利便性に優れている。
【００５８】
なお、本発明中に記載した不揮発性記憶素子の構成を、前記発明として記載した不揮発性記憶素子の各構成と、必要に応じて任意に組み合わせてもよい。
【００５９】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、複数の上記不揮発性記憶素子が上記半導体層上に設けられており、該不揮発性記憶素子毎に記録再生制御回路を設けたことを特徴としている。
【００６０】
上記の構成により、上記の効果に加えて、欠陥による記憶容量の低下を抑制することが可能となる。
【００６１】
広い面積に渡って本発明の不揮発性記憶素子を構成する場合、長い配線長を有する第１導電体、及び、第２導電体を設けることが必要となる。ここで、長い配線長の一箇所が欠陥により断線すると、断線した導電体に接続された複数の第３導電体は、もはや、記憶素子として作動しなくなる。この場合、一箇所の欠陥により、多数の記憶素子が失われることになる。
【００６２】
これに対して、本発明の不揮発性記憶回路は、不揮発性記憶回路上に、複数の不揮発性記憶素子を有しており、該不揮発性記憶素子毎に記録再生制御回路を設けたので、個々の不揮発性記憶素子における配線長が、相対的に短くなる。これにより、一箇所の断線により失われる記憶素子の数を低減することが可能となる。
【００６３】
また、複数の不揮発性記憶素子に対して、唯一の記録再生制御回路を設けることも可能であるが、この場合、記憶再生制御回路から離れた位置に設けられる不揮発性記憶素子への配線長が長くなり、一箇所の欠陥により、多数の記憶素子が失われるおそれが高くなるという問題が発生する。さらに、唯一の記録再生制御回路から複数の不揮発性記憶素子に対し配線するので、１本当たりの配線の幅を細くせざるを得ない。
【００６４】
従って、複数の不揮発性記憶素子が、それぞれに対応した記録再生制御回路を有する構成とすることで、それぞれの記録再生制御回路に対して、配線の幅を相対的に広げることができる。すなわち広い幅の配線により、アドレス情報や記録情報を入力し、記録再生制御回路の近くに配置された不揮発性記憶素子に対する記録再生を実施することができるので、配線欠陥による記憶素子の損失を低減することが可能となる。
【００６５】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、上記記録再生制御回路を形成するための半導体層が、基板上に設けられた非晶質Ｓｉ層、基板上に設けられた多結晶Ｓｉ層、もしくは、基板上に設けられた非晶質Ｓｉ層を局所的に温度上昇させることにより作製された多結晶Ｓｉ層のいずれかであることを特徴としている。
【００６６】
上記の構成により、上記の効果に加えて、基板材料が限定されることがなくなり、低価格で、かつ、記憶容量の大きい不揮発性記憶回路を形成することが可能となる。
【００６７】
記録再生制御回路は、アドレス情報に応じて、第１導電体、及び、第２導電体を選択し、情報の記録再生のための電圧を、第１導電体、及び、第２導電体へと印加する回路であり、一般的に、Ｓｉ単結晶基板上に形成された半導体回路で構成される。しかしながら、Ｓｉ単結晶基板が高価であるため、Ｓｉ単結晶基板上に形成された不揮発性記憶回路も高価なものとなってしまう。
【００６８】
本発明の不揮発性記憶回路は、その記録再生制御回路として、プラスチック等の基板上に設けられた非晶質Ｓｉ層、もしくは、多結晶Ｓｉ層に形成された半導体回路を用いることが可能である。この場合、不揮発性記憶回路の低価格化が実現する。
【００６９】
また、本発明の不揮発性記憶回路の記録再生制御回路として、上記非晶質Ｓｉ層を局所的に温度上昇させることにより形成された多結晶Ｓｉ層に設けられた半導体回路を用いることが可能である。もし、非晶質Ｓｉ層に形成された半導体回路を用いるとすると、該非晶質Ｓｉにおける電子移動度が小さいため、記録再生制御回路の動作速度、すなわち記録再生速度を高速化することは難しい。しかしながら、上記多結晶Ｓｉは、大きな電子移動度を有しており、非晶質Ｓｉよりも高速な記録再生を実現することができる。従って、本発明の不揮発性記憶回路を、低価格で、かつ、記憶容量が大きく、かつ、高速記録再生可能な不揮発性記憶回路とすることができる。
【００７０】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。
【００７１】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、上記不揮発性記憶素子が、半導体層上に設けられた記録再生制御回路の上に、絶縁膜を介して設けられており、複数の上記第１導電体、及び、複数の上記第２導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。
【００７２】
上記の構成により、上記の効果に加えて、不揮発性記憶回路の記憶容量を増大させることが可能となる。
【００７３】
本発明の不揮発性記憶回路においては、上記記録再生制御回路上に、絶縁膜を介して、不揮発性記憶素子を立体的に設けたので、基板上の面を有効に活用することが可能となる。この結果、不揮発性記憶回路を小型化すること、または不揮発性記憶回路の記憶容量を増大させることができる。
【００７４】
なお、記録再生制御回路と不揮発性記憶素子との電気的配線の干渉を避けるため、該記録再生制御回路と不揮発性記憶素子の第１導電体、及び、第２導電体とをビアホール等により垂直配線接続することが好ましい。
【００７５】
また、複数の不揮発性記憶素子のそれぞれに対して、記録再生制御回路を有する場合においても、各記録再生制御回路の上に絶縁膜を形成し、該絶縁膜上に、対応する不揮発性記憶素子を設けることによって、同様な効果が得られる。
【００７６】
なお、本発明中に記載した不揮発性記憶素子の構成を、前記発明として記載した不揮発性記憶素子の各構成と、必要に応じて任意に組み合わせてもよい。
【００７７】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、上記不揮発性記憶回路が、複数積層されて設けられていることを特徴としている。
【００７８】
上記の構成により、上記の効果に加えて、複数の不揮発性記憶回路が積層されることにより、積層数に応じて、その記憶容量を増大させることができる。
【００７９】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。
【００８０】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、複数の上記不揮発性記憶回路が有する回路入出力端子が、積層方向に重ならないように設けられていることを特徴としている。
【００８１】
上記の構成により、上記の効果に加えて、積層された複数の不揮発性記憶回路が有するそれぞれの回路入出力端子に対して、アドレス情報や記録情報を直接入出力することが可能となる。すなわち、それぞれの不揮発性記憶回路の回路入出力端子が、積層方向に重ならないことにより、それぞれの回路入出力端子を全て露出させることができる。従って、露出した全ての回路入出力端子に対して、例えば記録再生装置内に設けられた接続ピンを接触させることにより、それぞれの不揮発性記憶回路に対する記録再生を行うことが可能となり、高速な記録再生動作を実現することができる。
【００８２】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、外部入出力端子に接続された記憶回路選択回路を有し、複数の上記不揮発性記憶回路の回路入出力端子が、該記憶回路選択回路に接続され、該記憶回路選択回路には、記録再生を行う不揮発性記憶回路を選択する第１の選択信号と、選択された不揮発性記憶回路の活性化すべき第１導電体及び第２導電体を選択する第２の選択信号と、記録再生すべき情報信号とが、外部入出力端子を介して入力されることを特徴としている。
【００８３】
上記の構成により、複数の不揮発性記憶回路で構成された大容量の不揮発性記憶回路に対して、情報の記録再生を行うのに必要な情報の入出力を、簡便な構成で行うことが可能となる。
【００８４】
すなわち、同じ外部入出力端子を介して、第１の選択信号、第２の選択信号及び情報信号が記憶回路選択回路に入力され、これによって記録再生すべき不揮発性記憶回路中の記録再生すべき第３導電体（記録材料）を選択して、情報を記録することができる。従って、例えば、記録再生装置は、各不揮発性記憶回路が備えている回路入出力端子に個別にアクセスして、記録再生すべき第３導電体を選択する信号や、記録再生信号の授受を行う構成を必要としない。
【００８５】
従って、本発明の不揮発性記憶回路によれば、上記の効果に加えて、複数の不揮発性記憶回路が積層された不揮発性記憶回路において、外部入出力端子の数を低減することができる。すなわち、情報の記録再生を行うための入出力回路を簡素化することが可能となり、利便性に優れた不揮発性記憶回路を提供することができる。
【００８６】
なお、第１の選択信号によって選択された不揮発性記憶回路の記録再生制御回路が、第２の選択信号によって選択された第１導電体及び第２導電体に対し、第３導電体が溶断するのに必要な電圧を情報信号に基づいて生成して印加し、記録を行う。
【００８７】
また、情報再生を行う際にも、同様に、第１の選択信号によって選択された不揮発性記憶回路から、第２の選択信号によって選択された第３導電体の断接状態を検出した情報信号が回路入出力端子から取り出され、記憶回路選択回路により、外部入出力端子へと出力することが可能である。
【００８８】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。
【００８９】
本発明に係る不揮発性記憶カードは、上記の課題を解決するために、上記の構成に加えて、上記不揮発性記憶回路が、カード状基板上に設けられたことを特徴としている。
【００９０】
上記の構成により、大きな記憶容量の不揮発性記憶回路を有する可搬性及び利便性に優れた不揮発性記憶カードを実現することが可能である。
【００９１】
なお、本発明中に記載した不揮発性記憶回路の構成を、前記発明として記載した不揮発性記憶回路の各構成と、必要に応じて任意に組み合わせてもよい。
【００９２】
本発明に係る記録再生装置は、上記の課題を解決するために、上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードに対して、情報の記録再生を行うことを特徴としている。
【００９３】
上記の構成により、可動部を持たない信頼性に優れた大容量記録再生装置を実現することが可能である。従来の大容量記録再生装置は、ハードディスクや光ディスクのように、ディスク回転機構やヘッドアクセス機構等の可動部が必要なので、ヘッドクラッシュ等の駆動機構の故障により、装置の信頼性に問題が存在した。
【００９４】
これに対して、本発明の記録再生装置は、不揮発性記憶素子の第１導電体及び第２導電体に記録用の電圧または再生用の電圧を印加することで、記録再生を行うことができるので、記録再生に固定的なコネクタ等を適用することができる。したがって、可動部を有さず、極めて信頼性の高い記録再生装置を実現することができる。
【００９５】
また、従来の記録再生装置として、半導体回路で構成された記憶素子（フラッシュメモリー等）を用いた記録再生装置があるが、複雑な半導体回路をＳｉ基板上に形成することが必要であり、記録素子が高価なものとなり、動画等の情報を長時間にわたり記憶する素子としては不適格であった。
【００９６】
これに対して、本発明の不揮発性記憶素子、及び、不揮発性記憶回路は、配線パターンである第１導電体と第２導電体の交差点において、第１導電体の端部と第２導電体の端部とを接続する第３導電体を有するという、極めて簡単な構成により、情報の記録再生が可能であり、低価格かつ大容量な不揮発性記憶素子、及び、不揮発性記憶回路を提供することが可能である。また、該不揮発性記憶素子、及び、該不揮発性記憶回路を積層して配置することにより、さらに大容量の不揮発性記憶素子を提供することが可能である。
【００９７】
従って、本発明に係る上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードを用いた記録再生装置においては、動画等の大容量の情報を安価な不揮発性記憶素子に記憶することが可能となる。
【００９８】
また、本発明の記録再生装置は、携帯可能な記録再生装置に適用することが可能である。この場合にも、上述と同様の作用効果を得ることができる。
【００９９】
【発明の実施の形態】
以下、本発明の不揮発性記憶素子、不揮発性記憶回路、及び、不揮発性記憶カードについて、図面を参照しながら詳細に説明する。
【０１００】
（本発明の技術的思想）
本発明の不揮発性記憶素子は、例えば図２に示すように、絶縁膜（３）を間に挟んで絶縁された第１導電体（２）と第２導電体（４）とを有し、第１導電体（２）、絶縁膜（３）及び第２導電体（４）の積層構造における、第１導電体（２）及び第２導電体（４）の側端面同士が、第１導電体（２）と第２導電体（４）との間に与えた電位差によって溶断する第３導電体（５）により電気的に接続されていることを特徴とするものである。
【０１０１】
すなわち、本発明の不揮発性記憶素子においては、第１導電体と第２導電体とに絶縁状態の積層構造を取らせることにより、第１に、不揮発性記憶素子の占有面積を縮小し、第２に、接続材としての第３導電体の形成プロセスを簡易化し、第３に、第３導電体の素材選択に自由度を持たせることにより、各導電体のパターン幅または膜厚が受ける制約を緩和することが、重要な狙いである。
【０１０２】
このように、本発明によれば、情報記録のために第３導電体が溶断される確実性を増したり、より低い電圧印加で第３導電体を溶断させたり、各導電体の材質や膜厚を適宜選択することによって、一定の大きさの不揮発性記憶素子において記憶容量を増大させたりすることが可能となる。
【０１０３】
（不揮発性記憶素子の構成例１）
図１は、本発明の不揮発性記憶素子の平面図を示しており、図２（ａ），（ｂ）は、図１におけるＡ−Ａ’断面の一部を説明する模式図である。
【０１０４】
本発明の不揮発性記憶素子は、図２（ａ）に示すように、基板１上に、第１導電体２、絶縁膜３、第２導電体４が順次積層された積層構造をなし、その積層構造における第１導電体２の側端面と第２導電体４の側端面とを、電気的に接続する第３導電体５が設けられている。
【０１０５】
ここで、第３導電体５は、第１導電体２と第２導電体４との間に、電位差を形成することにより、溶断するように構成されている。すなわち、第１導電体２と第２導電体４とを電気的に接続する部分の第３導電体５に、上記電位差に応じた電流が流れ、該接続部分の第３導電体５の温度が上昇する。上記電位差が十分に大きければ、該温度上昇により、第３導電体５の接続部分において、第３導電体５が溶断するので、図２（ｂ）に示すように、第１導電体２と第２導電体４との電気的接続が断たれる。
【０１０６】
本発明の不揮発性記憶素子は、上記第３導電体５による電気的な接続の有無により情報を記録再生するものである。
【０１０７】
この場合、第３導電体５の溶断に関わるファクタは、第３導電体５の抵抗値であり、その抵抗値は第３導電体５の材質と、線幅または厚みとによって決まる。また、第３導電体５の材質によって決まる融点が、第１導電体２及び第２導電体４と比較して低い方が、溶断し易いため、消費電力の点で有利である。
【０１０８】
図１は、上記不揮発性記憶素子の一実施例を示すものであり、複数の直線帯状の第１導電体２（Ｘ1，Ｘ2，・・・，Ｘ8）が、互いに平行に配置され、複数の帯状の第２導電体４（Ｙ1，Ｙ2，・・・，Ｙ5）が、第１導電体２の延伸方向と延伸方向に直交する方向とに、交互に繰り返して屈曲した蛇行形状で配置されている。
【０１０９】
これにより、第１導電体２（Ｘ1，Ｘ2，・・・，Ｘ8）と第２導電体４（Ｙ1，Ｙ2，・・・，Ｙ5）との交差部のそれぞれにおいて、第１導電体２及び第２導電体４には、第１導電体２の延伸方向に平行な重なり部分６が形成されている。また、重なり部分６において、第１導電体２と第２導電体４とは、絶縁膜３を介することにより非接触の積層状態を維持して平行に配置されている。
【０１１０】
そして、上記重なり部分６における、第１導電体２の延伸方向に平行な両側部の一方において、第１導電体２の側端面と第２導電体４の側端面とを電気的に接続する第３導電体５が設けられている。
【０１１１】
すなわち、複数の第１導電体２と複数の第２導電体４とが、非接触状態で部分的な重なりを持って交差するように設けられており、それぞれの交差部分（重なり部分６）において、第１導電体２の側端面と第２導電体４の側端面とが、第３導電体５により電気的に接続された構成となっている。
【０１１２】
上記の構成において、特定の第１導電体２（Ｘ4）と特定の第２導電体（Ｙ3）との間に、第３導電体５の溶断に必要な電位差を形成し、例えば第１導電体２（Ｘ4）から第２導電体（Ｙ3）へ電流を流すことにより、第１導電体２（Ｘ4）と第２導電体（Ｙ3）との交差部分（重なり部分６）に形成された第３導電体５が溶断され、情報が第３導電体５の溶断という形で記録される。
【０１１３】
また、上記第１導電体２（Ｘ4）、もしくは、上記第２導電体（Ｙ3）のいずれかに、第３導電体５の溶断が発生しない電圧を印加し、他方の導電体に誘起される電位を測定することにより、第３導電体５の溶断の有無を、記録情報として再生することができる。
【０１１４】
すなわち、本発明の不揮発性記憶素子においては、選択された１つの第１導電体２と、選択された１つの第２導電体４との間に電位差を設け、該第１導電体２の側端面と該第２導電体４の側端面とを接続する第３導電体５を溶断することにより、情報の記録が実現し、該第１導電体２、もしくは、該第２導電体４のいずれか一方の導電体に電圧を印加し、他方の導電体の電位を検出することにより、第３導電体５の溶断の有無を判断し、情報の再生が実現する。
【０１１５】
（不揮発性記憶素子の構成例２）
次に、図３は、本発明の不揮発性記憶素子の他の構成を示す平面図であり、図４は、図３におけるＡ−Ａ’断面の一部を示す断面図である。
【０１１６】
図１、及び、図２に示す不揮発性記憶素子においては、第１導電体２と第２導電体４との各交差位置（重なり部分６）において、第１導電体２と第２導電体４とが、一箇所のみで、第３導電体５により接続されていた。これに対し、図３、及び、図４に示す不揮発性記憶素子では、同じ構造の重なり部分６における、第１導電体２の延伸方向に平行な両側部の双方において、第１導電体２の側端面と第２導電体４の側端面とを電気的に接続する第３導電体５が設けられている。
【０１１７】
この構成においては、第１導電体２と第２導電体４との側端面同士が、少なくとも２箇所において第３導電体５により電気的に接続されていることにより、個々の不揮発性記憶素子の初期不良の数を低減することが可能となる。すなわち、不揮発性記憶素子の形成時に、塵埃等の欠陥が存在し、一方の接続箇所における第３導電体５に、電気的な接続が維持されないような事態が発生した場合においても、他方の接続箇所における電気的な接続が維持されることにより、１箇所の接続不良のために不揮発性記憶素子全体が不良となることを回避することができる。
【０１１８】
なお、図１または図３に示す構成の不揮発性記憶素子において、重なり部分６の両側に対して１箇所ずつ合計２箇所の接続箇所を設けるのみならず、片側の側端面に対して２箇所以上の接続箇所を設けてもよい。
【０１１９】
（記録再生方法の詳細）
次に、図５、図６、図７、及び、図８を用いて、本発明の不揮発性記憶素子に対する記録再生方法について説明する。
【０１２０】
図５は、図１及び図３に示す不揮発性記憶素子を、回路図として示したものであり、非接触状態にあるＮ本の第１導電体２（以降、第１導電体Ｘ1〜ＸNと言い換えて説明する）とＭ本の第２導電体４（以降、第２導電体Ｙ1〜ＹMと言い換えて説明する）とが、交差位置において、第３導電体５（以降、第３導電体５を第３導電体Ｒijと言い換えて説明する）により接続されている。
【０１２１】
次に、図６は、不揮発性記憶素子に対する記録動作を実現する記録回路を示している。ここでは、第１導電体Ｘiと第２導電体Ｙjにより選択された第３導電体Ｒijに対する記録動作について説明する。
【０１２２】
後述する記録再生制御回路に含まれる素子選択用トランジスタ（Ｔｒi，Ｔｒj）のソース（Ｓ）は、それぞれ、電源電圧（＋Ｖ）に接続される。次に、後述する素子選択回路により、素子選択用トランジスタ（以降、単にＴｒiまたはＴｒjと略称する）のゲート（Ｇ）に印加されるゲート電圧（Ｖｇi，Ｖｇj）により、Ｔｒi，Ｔｒjのオンオフが選択され、Ｔｒiに接続された第１導電体ＸiとＴｒjに接続された第２導電体Ｙjの電位が決定される。そして、第１導電体Ｘiと第２導電体Ｙjの電位差に基づき、第３導電体Ｒijに流れる電流が制御される。
【０１２３】
なお、第３導電体Ｒijが接続された第１導電体Ｘiには接地抵抗Ｒiが接続され、第２導電体Ｙjが接続されたＴｒjのドレイン（Ｄ）には、接地抵抗Ｒjが接続されている。
【０１２４】
こうして、第３導電体Ｒijに電流を流し、第３導電体Ｒijを切断することにより情報が記録される。図７は、第３導電体Ｒijが溶断されることにより、情報が記録された状態を示している。
【０１２５】
下記の表１は、図６に示す回路におけるトランジスタ（Ｔｒi，Ｔｒj）の状態と、第１導電体Ｘiと第２導電体Ｙjにおける電位との関係を示している。
【０１２６】
【表１】
【０１２７】
状態１においては、Ｔｒi，ＴｒjがともにＯＮ状態であり、Ｘi電位とＹj電位がともに＋Ｖとなるため、第３導電体Ｒijには電流が流れず、第３導電体Ｒijの溶断は発生しない。
【０１２８】
状態２においては、ＴｒiがＯＮ、ＴｒjがＯＦＦとなり、Ｘi電位のみが＋Ｖとなるため、第３導電体Ｒijと第２導電体Ｙjに対する接地抵抗Ｒjとを通過する電流と、Ｘiに対する接地抵抗Ｒiを通過する電流とが流れることになる。ここで、第３導電体Ｒijと接地抵抗Ｒjとの直列抵抗よりも接地抵抗Ｒiを十分大きくしておくことにより、第１導電体Ｘiから第２導電体Ｙjへ向かって第３導電体Ｒijに、より大きな電流が流れ第３導電体Ｒijが溶断される。
【０１２９】
状態３においては、ＴｒiがＯＦＦ、ＴｒjがＯＮとなり、Ｘi電位が＋Ｖ’、Ｙj電位が＋Ｖとなる。ここで、Ｘi電位（＋Ｖ’）は、Ｙj電位（＋Ｖ）を第３導電体Ｒijと接地抵抗Ｒiとで分圧した電位である。この場合、Ｘiに対する接地抵抗Ｒiが、Ｙjに対する接地抵抗Ｒjよりも十分大きく成されているため、第３導電体Ｒijに流れる電流が小さくなる。この結果、第３導電体Ｒijの溶断は発生しない。
【０１３０】
状態４においては、Ｔｒi，ＴｒjがともにＯＦＦ状態であり、Ｘi電位とＹj電位がともに接地電位（０Ｖ）となるため、第３導電体Ｒijには電流が流れず、第３導電体Ｒijの溶断は発生しない。
【０１３１】
すなわち、特定の第１導電体Ｘiを駆動するトランジスタＴｒiをＯＮ状態とし、それ以外の第１導電体２を駆動するトランジスタをＯＦＦ状態とし、第２導電体（Ｙ1，Ｙ2，・・・，ＹM）を駆動するトランジスタを、記録情報に従って、ＯＮ状態、もしくは、ＯＦＦ状態とすることにより、特定の第１導電体Ｘiに接続されたＭ個の第３導電体Ｒijの接続状態を制御すること、すなわち、情報を記録することが可能となる。
【０１３２】
次に、図６と図７に示す状態を判別することにより、記録された情報を再生することが可能である。例えば、特定の第２導電体Ｙjを駆動するトランジスタＴｒjをＯＮ状態として、第１導電体Ｘ1〜ＸNを駆動するトランジスタＴｒiを順次ＯＦＦ状態としながら、第１導電体Ｘiの電位を順次測定することにより、特定の第２導電体Ｙjと第１導電体Ｘ1〜ＸNとの交差位置に設けられたＮ個の第３導電体５の状態、すなわち、記録情報を再生することが可能である。
【０１３３】
図６の場合、第３導電体Ｒijが接続状態にあるので、表１の状態３に示すように、第１導電体Ｘiの電位は＋Ｖ’となる。一方、図７の場合、第３導電体Ｒijが溶断状態にあるので、第１導電体Ｘiの電位は接地電位（０Ｖ）となる。
【０１３４】
従って、第３導電体５の断接状態により、第１導電体２に誘起される電位が異なるため、第１導電体２の電位を検出することにより、記録された情報を再生することが可能となる。
【０１３５】
なお、上記の説明では、記録時に第２導電体Ｙ1〜ＹMを順次選択すると共に、再生時に第１導電体Ｘ1〜ＸNを順次選択する例を説明したが、第１導電体Ｘ1〜ＸN及び第２導電体Ｙ1〜ＹMのいずれを順次選択するかについては、適宜変更可能である。
【０１３６】
また、図６及び図７に示すトランジスタや接地抵抗は、後述する不揮発性記憶回路の記録再生制御回路（例えば図８）の一部であるＸデコーダ１９内およびＹデコーダ２０により駆動されるデータ入力回路２２内に設けることが可能である。
【０１３７】
（不揮発性記憶回路の構成）
次に、本発明の不揮発性記憶素子７を用いた不揮発性記憶回路８について、図８に示す概略ブロック図を用いて説明する。
【０１３８】
不揮発性記憶回路８は、アドレス信号Ａ０〜Ａｉ（ｉ：自然数）を受けるアドレス入力端子９と、外部から入力される、外部クロックＣＬＫ、Ｘアドレスストローブ信号ＸＡＳ、Ｙアドレスストローブ信号ＹＡＳ、ライトイネーブル信号ＷＥ、及び素子セレクト信号ＣＳ等を受ける制御信号入力端子１０と、外部から電源電位ＶＣＣ及び接地電位ＶＳＳをそれぞれ受ける電源端子１１と、データＤ０〜Ｄｊ（ｊ：自然数）の入出力を行なうデータ入出力端子１２とを備えている。
【０１３９】
不揮発性記憶回路８は、さらに、アドレス入力端子９からアドレス信号Ａ０〜Ａｉを受けて、ＸアドレスＸＡ及びＹアドレスＹＡを示す内部アドレス信号に変換するアドレスバッファ１３と、制御信号入力端子１０から制御信号群を受けてそれぞれに対応する内部制御信号を生成する制御信号バッファ１４と、制御信号バッファ１４から内部制御信号群を受けて不揮発性記憶回路８全体の内部動作を制御する制御回路１５とを備えている。
【０１４０】
不揮発性記憶回路８は、さらに、行列状に配置された複数の第１導電体２及び第２導電体４と、第１導電体２と第２導電体４とを接続する第３導電体５とを有する不揮発性記憶素子７を備えている。
【０１４１】
不揮発性記憶回路８は、さらに、アドレスバッファ１３が生成するＸアドレスＸＡに従って不揮発性記憶素子７の第１導電体２の選択を実行するＸデコーダ１６と、アドレスバッファ１３が出力するＹアドレスＹＡに応じて第２導電体４の選択を実行するＹデコーダ１７と、後述するセンス回路１８及びデータ入力回路１９とを備えている。
【０１４２】
Ｘデコーダ１６は、第１導電体２の選択時において、アドレスバッファ１３が出力するＸアドレスＸＡに応じて、不揮発性記憶素子７中の第１導電体２のうちの少なくとも１本を記録再生のために選択的に活性化する。具体的には、少なくとも、記録再生方法について説明した図６において示した第１導電体Ｘiに接続されたトランジスタＴｒiと接地抵抗Ｒiとが、Ｘデコーダ１６内に設けられている。
【０１４３】
Ｙデコーダ１７は、第２導電体４の選択時において、アドレスバッファ１３が出力するＹアドレスＹＡに応じて、不揮発性記憶素子７中の第２導電体４のうちの少なくとも１本を記録再生のために選択的に活性化する。具体的には、少なくとも、記録再生方法について説明した図６において示した第２導電体Ｙjに接続されたトランジスタＴｒjと接地抵抗Ｒjとが、Ｙデコーダ１７内に設けられている。
【０１４４】
不揮発性記憶回路８は、さらに、データ入出力端子１２との間でデータ授受を実行するためのデータ出力バッファ２０及びデータ入力バッファ２１を備えている。データ出力バッファ２０及びデータ入力バッファ２１は、制御回路１５が生成するクロック信号に同期したタイミングでデータ入出力を実行する。
【０１４５】
データ入力バッファ２１から送出されたデータは、データ入力回路１９へと入力される。データ入力回路１９は、Ｘデコーダ１６とＹデコーダ１７の選択結果に対応して、第３導電体５に印加する電圧を入力されたデータに基づいて制御して、第３導電体５の溶断の実行、すなわち、不揮発性記憶素子の各交差位置に対するデータの記録を行う。
【０１４６】
また、センス回路１８は、Ｘデコーダ１６とＹデコーダ１７の選択結果に対応して、不揮発性記憶素子の各交差位置における記録状態、すなわち、第３導電体５の断接状態を検出し、記録データの再生を行う。例えば、Ｙデコーダ１７により選択された第２導電体Ｙjに電圧を印加して、第１導電体Ｘ1〜ＸNに誘起される電圧をセンス回路１８により順次測定することにより、記録情報を再生することが可能である。そして、センス回路１８で検出された再生信号は、データ出力バッファ２０へと送出される。
【０１４７】
不揮発性記憶回路８は、さらに、電源端子１１に入力された外部電源電位ＶＣＣ及び外部接地電位ＶＳＳに応じて、不揮発性記憶回路８内部で使用される電源電位＋Ｖ、及び、接地電位を生成する電源回路２２を備えている。電源電位＋Ｖ及び接地電位は、不揮発性記憶回路８内部の各回路に供給される。
【０１４８】
本発明の上記不揮発性記憶回路を用いることにより、アドレスに対応して、本発明の不揮発性記憶素子に対する、情報の記録再生を実現することが可能となる。
【０１４９】
（不揮発性記憶素子の製造方法１）
次に、図９を用いて、本発明の不揮発性記憶素子の形成方法について説明する。
【０１５０】
図９の（ａ），（ｂ），（ｃ），（ｄ）は、図１に示す本発明の不揮発性記憶素子の製造工程を説明する図である。図９においては、図１のＡ−Ａ’断面で見たある時点での製造工程を示している。
【０１５１】
まず、図９（ａ）に示すように、上記した記録再生制御回路が設けられた基板２３上に、該記録再生制御回路との電気的干渉を避けるための絶縁膜２４を形成した後、図１に示す配線パターンで複数の第１導電体２を形成する。さらに、第１導電体２を覆うように絶縁膜３を形成した後、図１に示す配線パターンで複数の第２導電体４を形成する。
【０１５２】
なお、マスキングプロセスとエッチングプロセスを用いて導電性材料をパターニングすることにより、第１導電体２及び第２導電体４を形成することができるが、ダマシン法により形成する方法を採用してもよい。
【０１５３】
ここで、第１導電体２、及び、第２導電体４としては、電気抵抗の小さいＡｌやＡｌ合金（ＡｌＴｉ，ＡｌＣｕ等）、もしくは、ＣｕやＣｕ合金（ＣｕＴｉ，ＣｕＡｌ等）を用いることが可能である。また、絶縁膜３，２４としては、Ｓｉ酸化膜（例えばＳｉＯ2），Ｓｉ窒化膜（例えばＳｉ3Ｎ4），Ｔａ酸化膜（例えばＴａ2Ｏ3）等の誘電体膜を用いても良いし、光硬化性樹脂や熱硬化性樹脂等の有機系絶縁膜を用いることも可能である。
【０１５４】
次に、図９（ｂ）に示すように、第１導電体２及び第２導電体３をマスクとして、絶縁膜３の選択的エッチングを行い、第１導電体２の側端面２５と第２導電体４の側端面２６とを露出させる。この段階で、絶縁膜３の側端面も含めて、第１導電体２の側端面２５と第２導電体４の側端面２６とは、略面一状になる。
【０１５５】
例えば、第１導電体２及び第２導電体４としてＣｕを用い、絶縁膜３としてＳｉＯ2を用いた場合、ＣＦ4ガスプラズマを用いたドライエッチングを行うことにより、Ｃｕのエッチングは行われず、ＳｉＯ2のエッチングのみが進行するため、第１導電体２及び第２導電体３をマスクとした絶縁膜３の選択的エッチングが実現する。
【０１５６】
ここでは、導電体をマスクとしたが、絶縁膜３および第２導電体４の上に、別途フォトレジスト等によりマスクを設けて、絶縁膜３のエッチングやイオンミリングを行うことによっても、第１導電体２と第２導電体４の側端面２５・２６を露出させることが可能である。この場合、フォトレジスト等のマスクに覆われていない部分のみの絶縁膜３のエッチングを行うことが可能であり、エッチング面積の低減により、高速エッチングが実現し、プロセス時間の短縮を図ることができる。
【０１５７】
また、図９（ｂ）においては、絶縁膜２４がエッチングされていない状態の図面となっているが、絶縁膜２４に対して、絶縁膜２４の機能が損なわれない程度のオーバーエッチングが行われた場合においても、第１導電体２の端部２４と第２導電体４の端部２５とが露出されるため、特に問題は無い。
【０１５８】
次に、図９（ｃ）に示すように、パターニングされた第１導電体２、絶縁膜３、及び、第２導電体４の全露出面を覆うように、導電性薄膜２７を形成した後、フォトプロセスを用いて、図１に示す第３導電体５の形成位置に対応したフォトレジストパターン２８を形成する。
【０１５９】
ここで、図９（ｂ）までのプロセスにより、第１導電体２の側端面２５と第２導電体４の側端面２６とは、エッチングガス等により汚染されているため、導電性薄膜２７を形成する前に、Ａｒガス等の不活性ガスを用いてスパッタエッチングを行い、側端面２５・２６の表面汚染層を除去することにより、各側端面２５・２６と導電性薄膜２７との電気的接続をより確実なものとすることができる。
【０１６０】
最後に、図９（ｄ）に示すように、上記フォトレジスト２８をマスクとして、導電性薄膜２７をエッチングした後、フォトレジスト２８を除去することにより、第１導電体２の側端面２５と第２導電体４の側端面２６とが、第３導電体５により接続された不揮発性記憶素子が完成する。
【０１６１】
ここで、第３導電体５として、第１導電体２及び第２導電体４と同一の材料を用いることが可能である。例えば、全ての導電体として、Ａｌを用いた場合、第３導電体５の膜厚及び／またはパターン幅の調整により、第３導電体５の抵抗値を大きくすることが望ましい。
【０１６２】
すなわち、第３導電体５の膜厚を第１導電体２及び第２導電体４の膜厚より薄くしてもよいし、さらに第３導電体５のパターン幅を第１導電体２及び第２導電体４のパターン幅より狭くしてもよい。これにより、第３導電体５において溶断を発生しやすくすることが可能となり、安定した記録を実現することができる。また、第１導電体２と第２導電体４とに与える溶断に必要な電位差を小さくすることができるので、消費電力を抑えることもできる。
【０１６３】
しかしながら、第３導電体５の材料としては、第１導電体２及び第２導電体４の材料よりも、融点の低い材料を用いることがさらに望ましい。例えば、第１導電体２及び第２導電体４としてＣｕを用い、第３導電体５としてＡｌを用いた場合、Ｃｕの融点が１０８５℃であり、Ａｌの融点が６６０℃なので、第３導電体５において溶断が発生する確実性を向上させることができる。
【０１６４】
このように、Ａｌ等の低融点材料からなる第３導電体５の膜厚を相対的に薄くし、かつ／または、第３導電体５のパターン幅を相対的に狭くすることにより、より確実な記録を実現することができる。
【０１６５】
このように、上記不揮発性記憶素子においては、第３導電体５は、第１導電体２および第２導電体４とは、異なる製造工程によって形成され、また、第１導電体２および第２導電体４は順次積層される構造であるため、各導電体２，４，５の膜厚や幅を種々に設定することが容易に可能となる。
【０１６６】
（不揮発性記憶素子の製造方法２）
次に、図１０を用いて、図３に示す本発明の不揮発性記憶素子の製造方法を説明する。
【０１６７】
図１０の（ａ），（ｂ），（ｃ），（ｄ）は、図３のＡ−Ａ’断面で見たある時点での製造工程を示している。
【０１６８】
図１０に示す製造方法は、図９に示す製造方法と基本的には同一である。ただし、図１０（ｃ）に示すように、フォトレジストパターン２８の形状を、図３に示す第３導電体５に対応させる点で、前記製造方法と異なっている。図１０（ｃ）に示すフォトレジストパターン２８を用いることにより、第１導電体２の側端面２５と第２導電体４の側端面２６とを、少なくとも２箇所で接続することが可能となる。
【０１６９】
従って、不揮発性記憶素子の形成時に、塵埃等の欠陥が存在したために、２つの接続箇所の一方において第３導電体５による電気的な接続が維持されないような事態が発生した場合においても、他方の接続箇所では、電気的な接続が維持されている。従って、不揮発性記憶素子が不良となることを回避することができ、良品率を向上させることができる。
【０１７０】
（不揮発性記憶素子の構成例３）
次に、図１１は、第１導電体２の側端面と第２導電体４の側端面とが、第３導電体５により電気的に接続された不揮発性記憶素子のさらに他の構成を示す平面図である。
【０１７１】
図１１に示すように、第１導電体２（Ｘ1，Ｘ2，・・・，Ｘ8）及び第２導電体４（Ｙ1，Ｙ2，・・・，Ｙ10）は、いずれも直線帯状で、それぞれが互いに平行に配置され、かつ第２導電体４は、第１導電体２と直交する方向に伸びている。そして、第３導電体５による接続箇所は、第１導電体２と第２導電体４との交差位置毎に設けられている。
【０１７２】
該不揮発性記憶素子の上記各交差位置には、第１導電体２と第２導電体４の側端面を露出させるためのエッチング領域２９が、第１導電体２、絶縁膜３及び第２導電体４の積層方向に形成されている。すなわち、各交差位置には、４つの角部が存在するが、その内の１つの角部において、第１導電体２、絶縁膜３及び第２導電体４を積層方向にエッチングして削り取ることにより、エッチング領域２９が形成されている。
【０１７３】
後述する図１２（ｃ），図１３（ｃ）に示すように、該エッチング領域２９では、第１導電体２の側端面２５と第２導電体４の側端面２６とが、第３導電体５により電気的に接続されている。
【０１７４】
（不揮発性記憶素子の製造方法３）
図１１に示す本発明の不揮発性記憶素子の製造方法を、図１２・１３を用いて説明する。図１２（ａ），（ｂ），（ｃ）及び図１３（ａ），（ｂ），（ｃ）は、図１１のＢ−Ｂ’断面で見たある時点の製造工程を示している。なお、Ｂ−Ｂ’線は、上記各交差位置を通って、第１導電体２の延伸方向に対し４５度斜めの方向に延びている。
【０１７５】
まず、図１２（ａ）に示すように、図９の製造方法１と同様にして、上記した記録再生制御回路が設けられた基板２３上に、該記録再生制御回路との電気的干渉を避けるための絶縁膜２４を形成した後、図１１に示す配線パターンで第１導電体２を形成する。さらに、第１導電体２を覆うように絶縁膜３を形成した後、図１１に示す配線パターンで第２導電体４を形成する。
【０１７６】
ここで、第１導電体２、及び、第２導電体４としては、電気抵抗の小さい金属を用いることができ、また、絶縁膜３，２４として、誘電体膜または有機系絶縁膜を用いることができるのは、製造方法１で説明したとおりである。
【０１７７】
次に、図１２（ｂ）に示すように、第１導電体２と第２導電体４の側端面を形成する位置、すなわち図１１に示すエッチング領域２９に対応する位置に、互いにほぼ直角をなす２つの立面で構成されたパターンエッジ３０を有するフォトレジストパターン３１を形成する。
【０１７８】
次に、図１２（ｃ）に示すように、フォトレジストパターン３１をマスクとして、第２導電体４、絶縁膜３、及び、第１導電体２のスパッタエッチングを行い、第１導電体２の側端面２５と第２導電体４の側端面２６を露出させるエッチング領域２９が形成される。
【０１７９】
また、図１２（ｃ）において、絶縁膜２４に対するオーバーエッチングが行われても、特に問題が無い点は、製造方法１において説明したとおりである。
【０１８０】
次に、図１３（ａ）に示すように、パターニングされた第１導電体２、絶縁膜３、及び、第２導電体４の全露出面を覆うように、導電性薄膜２７を表面に形成しする。ここで、導電性薄膜２７を形成する前に、Ａｒガス等の不活性ガスを用いてスパッタエッチングを行うことにより、表面汚染層を除去することが好ましい点も、製造方法１において説明したとおりである。
【０１８１】
次に、図１３（ｂ）に示すように、図１１の第３導電体５の形成位置に対応する部分を覆うフォトレジストパターン３２を形成する。
【０１８２】
最後に、上記フォトレジストパターン３２に覆われていない部分の導電性薄膜２７をエッチングにより除去した後、フォトレジストパターン３２を取り除くことにより、図１３（ｃ）に示すように、エッチング領域２９において、第１導電体の側端面２５と該第２導電体の側端面２６とが、第３導電体５により電気的に接続されている不揮発性記憶素子が完成する。
【０１８３】
図１１に示す構成の不揮発性記憶素子においては、第１導電体２及び第２導電体４のいずれもが、直線帯状の導電体であり、図１に示すように、導電体が重なり部分６を有していないため、第１導電体２及び第２導電体４の単位面積あたりの交差箇所を増やすことができる。従って、その記録密度を高めることが可能であり、より大容量の不揮発性記憶素子、不揮発性記憶回路を形成することができる。
【０１８４】
（不揮発性記憶回路の実施形態１）
次に、本発明の不揮発性記憶回路の具体的な実施形態について、図１４から図１７を用いて説明する
図１４は、本発明の不揮発性記憶回路の一部を示す斜視図であり、図８に示すアドレス入力端子９、制御信号入出力端子１０、電源端子１１、及び、データ入出力端子１２等で構成された回路入出力端子３４と、アドレスバッファ１３、制御信号バッファ１４、制御回路１５、Ｘデコーダ１６、Ｙデコーダ１７、センス回路１８、データ入力回路１９、データ出力バッファ２０、データ入力バッファ２１、及び、電源回路２２等の半導体回路により構成された記録再生制御回路３５が、単結晶シリコンウエハーからなるＳｉ基板３３（半導体層）上に形成された構成となっている。
【０１８５】
図１５は、Ｓｉ基板３３上に形成された記録再生制御回路３５の上に、本発明の不揮発性記憶素子３６（図８に示す不揮発性記憶素子７に相当）を設けた構成の不揮発性記憶回路の斜視図である。ここで、記録再生制御回路３５のＸデコーダ１６、及び、データ入力回路１９等の入出力配線と、不揮発性記憶素子３６の第１導電体２、及び、第２導電体４とは、それぞれ、図示しない絶縁膜を介して、立体配線技術を用いて配線されている。
【０１８６】
ここで、上記記録再生制御回路３５と上記不揮発性記憶素子３６とを重ならないように設け、水平配線により配線することも可能である。しかし、この場合、Ｓｉ基板３３上に、記録再生制御回路３５を形成する領域と不揮発性記憶素子３６を形成する領域とを別々に設けることが必要となり、記憶容量が減少することになる。大きな記憶容量を実現するためには、図１５に示すように、記録再生制御回路３５と不揮発性記憶素子３６とを重ねて配置し、図示しない絶縁膜を介して、立体配線技術を用いて配線することが望ましい。
【０１８７】
なお、図示しない上記絶縁膜は、記録再生制御回路３５と不揮発性記憶素子３６との電気的な干渉を避けるために設けるものであり、記録再生制御回路３５と不揮発性記憶素子３６との間で、絶縁不良が発生しないように設けられることが望ましい。
【０１８８】
また、上記説明においては、記録再生制御回路３５として、Ｓｉ基板上に設けた半導体回路により構成された記録再生制御回路３５を用いたが、これに限られるものではない。
【０１８９】
例えば、図１６及び図１７に示すように、Ｓｉ基板以外の基板３７、例えば、ガラス基板やプラスチック基板上に、半導体回路からなる記録再生制御回路３９と回路入出力端子３４とを設け、図１４及び図１５と同様にして、上記記録再生制御回路３９上に、不揮発性記憶素子３６を重ねて配置し、立体配線技術を用いて配線することが可能である。
【０１９０】
ここで、基板３７としてガラス基板やプラスチック基板を用いる場合、半導体回路からなる上記記録再生制御回路３９は、基板３７上にスパッタリング法やＣＶＤ法により形成された非晶質Ｓｉ薄膜３８（半導体層）を用いて構成することが可能である。非晶質Ｓｉ薄膜には、半導体回路を形成することが可能である必要があり、その膜厚を５０ｎｍ〜２００ｎｍとすることが望ましい。なお、左記の上限値、下限値はおよその目安である。
【０１９１】
しかし、半導体回路として非晶質Ｓｉ薄膜を用いた場合、非晶質Ｓｉ薄膜の電子移動度が小さいため、高速での記録再生制御が困難となる。本発明の不揮発性記憶回路に対して、映像情報等の情報を記録再生するためには、その記憶容量のみならず、高速での記録再生を実現することが重要な課題となる。
【０１９２】
従って、本発明の不揮発性記憶素子３６に用いる記録再生制御回路３９としては、上記非晶質Ｓｉ薄膜３８に対して、レーザビーム等のエネルギービームを照射して、上記非晶質Ｓｉ薄膜３８を多結晶化した領域に、上記記録再生制御回路３９を設けることが望ましい。上記非晶質Ｓｉ薄膜３８が多結晶化されることにより、半導体回路における電子移動度が大きくなる。従って、記録再生制御回路の高速動作が実現され、本発明の不揮発性記憶回路を、映像情報等の情報の高速記録再生に適用することができる。
【０１９３】
また、本実施例によれば、高価なＳｉ基板を用いず、安価なガラス基板やプラスチック基板を使用することができるため、低価格な不揮発性記憶回路を提供することが可能である。さらに、プラスチック基板を用いることにより、割れによる破損を防止することが可能であり、ガラス基板に比べて、携帯性に優れた不揮発性記憶回路を提供することが可能である。
【０１９４】
（不揮発性記憶回路の実施形態２）
次に、本発明の不揮発性記憶回路の他の実施形態について、図１８・１９を用いて説明する
図１８・１９は、一つの基板３７上に、複数の記録再生制御回路４０と、それぞれの記録再生制御回路４０に対応する複数の不揮発性記憶素子４１とが設けられた構成を示している。ここで、基板３７としては、図１４及び図１５に示すＳｉ基板であっても良いが、不揮発性記憶回路の低価格化を実現するためには、図１６・１７と同様に、Ｓｉ基板以外の基板を用いることが望ましい。
【０１９５】
また、図１６・１７の場合と同様に、レーザアニール処理により多結晶化された多結晶Ｓｉを用いて、記録再生制御回路４０を形成することにより、記録再生制御回路４０の高速動作が実現され、本発明の不揮発性記憶回路を、映像情報等の情報の高速記録再生に適用することができる。
【０１９６】
図１８及び図１９に示す不揮発性記憶回路においては、回路入出力端子３４と、それぞれの記録再生制御回路４０とが接続され、アドレス情報やデータ情報の授受が行われる。また、複数の上記記録再生制御回路４０のそれぞれに対して、不揮発性記憶素子４１が重ねて配置され、立体配線技術を用いて配線されている。
【０１９７】
図１５及び図１７に示す不揮発性記憶回路においては、基板上に一つの不揮発性記憶素子３６が設けられた構成となっている。従って、不揮発性記憶素子３６を構成する複数の第１導電体２及び複数の第２導電体４は、不揮発性記憶素子３６の長さとほぼ同程度の長さを有することになる。ここで、複数の上記第１導電体２、もしくは、複数の上記第２導電体４の一箇所に、欠陥による断線、もしくは、短絡が発生した場合、断線の発生した導電体に接続された個々の不揮発性記憶素子（個々の交差位置に対応；単位記憶素子と呼ぶ）は、すべて欠陥素子となってしまう。すなわち、一箇所の欠陥が、極めて多くの欠陥素子を発生させることになる。
【０１９８】
これに対して、図１８及び図１９に示す不揮発性記憶回路においては、複数の不揮発性記憶素子４１を複数の記録再生制御回路４０に接続して設けることにより、欠陥素子の数を低減することが可能である。例えば、基板３７のサイズが変わらないとすれば、図１９の場合、図１７の場合と比較して、不揮発性記憶素子４１の記憶容量は小さくなるものの、それぞれの不揮発性記憶素子４１が有する第１導電体２及び第２導電体４の長さを短くすることができる。このように、第１導電体２及び第２導電体４の長さが短くなると、一箇所の欠陥に起因する断線、もしくは、短絡により発生する欠陥素子の数を低減することが可能となる。
【０１９９】
（不揮発性記憶カードの実施形態１）
図１４から図１９に示す本発明の不揮発性記憶回路を、回路基板上に配置し、回路入出力端子３４を用いて、記録再生情報の入出力が可能な不揮発性記憶回路として用いることも可能であるが、大容量であり、かつ、低価格であるという特徴を生かして、可換型の不揮発性記憶回路とすることも可能である。
【０２００】
すなわち、図２０に示すように、本発明の不揮発性記憶回路４３を、カード状基板４２の上に設け、不揮発性記憶カードとすることにより、大容量であり、かつ、低価格な記憶媒体を提供することができる。
【０２０１】
例えば、図２０に示す不揮発性記憶カードは、回路入出力端子３４に対して電気的に接触可能な接続ピンを有する記録再生装置に着脱可能に装着され、該接続ピンを通じて、該不揮発性記憶カードと記録再生装置との間で、情報の記録再生が行われる。
【０２０２】
図２０は、カード状基板４２の上に、図１５または図１７に示す不揮発性記憶回路、もしくは、図１９に示す不揮発性記憶回路４３を、接着剤により貼り付けた構成であるが、カード状基板４２の上に、直接、記録再生制御回路３５，３９，４０及び不揮発性記憶素子３６，４１を設けることも可能である。
【０２０３】
（不揮発性記憶カードの実施形態２）
次に、図２１は、複数の不揮発性記憶回路４３がカード上基板４２の上に積層された不揮発性記憶カードを示している。ここでは、複数の不揮発性記憶回路４３の回路入出力端子３４が積層方向に重ならないように、それぞれの不揮発性記憶回路４３が階段状に積層され、接着剤により張り合わせられている。
【０２０４】
該不揮発性記憶カードに対する記録再生は、記録再生装置に設けられた接続ピンを、露出した回路入出力端子３４に対して同時にまたは選択的に電気的に接触させ、記録再生情報の入出力を行うことにより実現される。
【０２０５】
このように、複数の不揮発性記憶回路４３を積層して設けることにより、さらに大容量の記憶容量を有する不揮発性記憶カードを提供することが可能となる。
【０２０６】
しかしながら、上記不揮発性記憶カードにおいては、複数の回路入出力端子３４のそれぞれに対して、アドレス情報や記録再生情報を入出力することが必要であり、記録再生装置の接続ピンの数が、不揮発性記憶回路の積層数に応じて増加し、かつ、記録再生装置の記録再生制御システムが複雑になるという問題が発
生する。
【０２０７】
（不揮発性記憶カードの実施形態３）
図２２及び図２３は、回路入出力端子３４の数を増やすことなく、複数の不揮発性記憶回路を積層させることが可能な不揮発性記憶カードについて説明する図である。
【０２０８】
本発明の不揮発性記憶カードは、図２２に示すように、カード状基板４２の上に、不揮発性記憶素子３６（または４１）と、図示しない記録再生制御回路と、外部入出力端子群４８と、記憶回路選択回路４５とを有する第１の不揮発性記憶回路４４が、接着剤により貼り付けられている。さらに、図２３に示すように、上記第１の不揮発性記憶回路４４及び記憶回路選択回路４５の上に、複数の第２の不揮発性記憶回路４６が、順次積層された構造となっている。
【０２０９】
上記複数の第２の不揮発性記憶回路４６は、それぞれ、入出力端子４７を有しており、該入出力端子４７は、それぞれ、該不揮発性記憶回路４６を貫通する孔を通じて、第１の不揮発性記憶回路４４が有する記憶回路選択回路４５に接続されている。記憶回路選択回路４５は、外部入出力端子群４８から入力されたアドレス情報に基づき、特定の不揮発性記憶回路４４または４６を選択し、特定の不揮発性記憶回路４４または４６に対する記録再生を実施することが可能である。
【０２１０】
ここでは、第１の不揮発性記憶回路４４として、外部入出力端子群４８と記憶回路選択回路４５と不揮発性記憶素子３６とを有する構成について記載しているが、第１の不揮発性記憶回路４４として、外部入出力端子４８と記憶回路選択回路４５とのみを有する構成とすることも可能である。
【０２１１】
図２４と図２５は、図２３に示す不揮発性記憶カードの記録再生を実施する不揮発性記憶回路の概略ブロック図を示している。
【０２１２】
図２４は、第１の不揮発性記憶回路４４を示し、アドレス信号Ａ０〜Ａｉ（ｉ：自然数）（第１の選択信号及び第２の選択信号）を受けるアドレス入力端子５０と、外部から入力される、外部クロックＣＬＫ、Ｘアドレスストローブ信号ＸＡＳ、Ｙアドレスストローブ信号ＹＡＳ、ライトイネーブル信号ＷＥ、及び素子セレクト信号ＣＳ等を受ける制御信号入力端子５１と、外部から電源電位ＶＣＣ及び接地電位ＶＳＳをそれぞれ受ける電源端子５２と、データＤ０〜Ｄｊ（ｊ：自然数）（記録再生の情報信号）の入出力を行なうデータ入出力端子５３とからなる上記外部入出力端子４８とが設けられている。
【０２１３】
次に、外部入出力端子４８は、記憶回路選択回路４５へと接続されており、記憶回路選択回路４５は、入力されたアドレス信号情報に応じて、選択すべき不揮発性記憶回路４４または４６を決定する。
【０２１４】
一方、図２４・２５に示すように、それぞれの不揮発性記憶回路４４，４６は、個々に、記憶回路選択回路４５から送出されるアドレス信号Ａ０〜Ａｉ（ｉ：自然数）を受けるアドレス入力端子６０と、外部クロックＣＬＫ、Ｘアドレスストローブ信号ＸＡＳ、Ｙアドレスストローブ信号ＹＡＳ、ライトイネーブル信号ＷＥ、及び素子セレクト信号ＣＳ等を受ける制御信号入力端子６１と、電源電位ＶＣＣ及び接地電位ＶＳＳをそれぞれ受ける電源端子６２と、データＤ０〜Ｄｊ（ｊ：自然数）の入出力を行なうデータ入出力端子６３とからなる上記回路入出力端子３４を備えており、記憶回路選択回路４５により決定された不揮発性記憶回路４４，４６の回路入出力端子３４と外部入出力端子４８との接続が、記憶回路選択回路４５により行われる。
【０２１５】
上記回路入出力端子３４から、それぞれの不揮発性記憶回路７への記録再生動作については、図８の場合と同様にして行われる。
【０２１６】
上記構成の不揮発性記憶カードにおいては、複数の不揮発性記憶回路が積層され、大容量の記憶容量を実現可能であるとともに、不揮発性記憶カードが有する外部入出力端子の数を必要最小限（記憶回路選択回路４５の外部入出力端子４８の数）とすることが可能である。従って、記録再生装置の入出力システムを簡略化でき、低価格な記録再生装置を提供することができる。
【０２１７】
また、上記実施形態においては、アドレスバッファ１３、電源回路２２、制御信号バッファ１４、制御回路１５、データ入力バッファ２１、データ出力バッファ２０が、それぞれの不揮発性記憶回路４４，４６に設けられた構成について説明したが、これらの回路（不揮発性記憶素子７のドライバ回路）を記憶回路選択回路４５にまとめて設けることにより、個々の不揮発性記憶回路に含まれる記録再生制御回路の規模が小さくなり、不揮発性記憶回路の形成プロセスの簡略化と低コスト化を実現することができる。
【０２１８】
【実施例】
〔実施例１〕
本発明の実施例１として、図１及び図２に示す構成の不揮発性記憶素子を作製した。
【０２１９】
実施例１の不揮発性記憶素子は、ガラス基板１上に、幅が１μｍであり、膜厚が５０ｎｍのＡｌ配線からなる第１導電体２と第２導電体４とが、膜厚が５０ｎｍのＳｉＯ2からなる絶縁膜３を介して積層され、第２導電体４の重なり部分６において、第１導電体２の一方の側端面２５と第２導電体４の一方の側端面２６とを電気的に接続する第３導電体５が設けられている。
【０２２０】
第３導電体５は、第１導電体２及び第２導電体４と同じＡｌを用い、膜厚を２５ｎｍとし、第１導電体２及び第２導電体４の側端面と接触する部分の幅を０．５μｍとした。
【０２２１】
次に、一本の第１導電体Ｘ4に、５Ｖの電圧を印加し、一本の第２導電体Ｙ3を抵抗を介して接地することにより、第１導電体Ｘ4から第２導電体Ｙ3へと電流を流した。その結果、第１導電体Ｘ4と第２導電体Ｙ3とを接続する第３導電体５のみを溶断することができた。また、同様にして、第１導電体Ｘ7から第２導電体Ｙ3へと電流を流すことにより、第１導電体Ｘ7と第２導電体Ｙ3とを接続する第３導電体５のみを溶断することができた。
【０２２２】
次に、第２導電体Ｙ3に、２．５Ｖの電圧を印加することにより、第２導電体Ｙ3に接続された第３導電体５に、溶断が発生していない第１導電体Ｘ1，Ｘ2，Ｘ3，Ｘ5，Ｘ6，Ｘ8には、約２．５Ｖの電圧が誘起されることが確認できた。これに対し、第３導電体５に溶断の発生している第１導電体Ｘ4，Ｘ7には、電圧が誘起されなかった。
【０２２３】
以上のことから、実施例１の不揮発性記憶素子においては、選択された１つの上記第１導電体２と、選択された１つの上記第２導電体４との間に電位差を設け、該第１導電体２と該第２導電体４とを接続する上記第３導電体５を溶断することにより、情報を記録することが可能であり、さらに、上記第１導電体２、もしくは、上記第２導電体４のいずれか一方の導電体に、上記第３導電体５における溶断が発生しない程度の電圧を印加して、他方の導電体の電位を検出することにより、上記第３導電体５における溶断の有無を判断し、情報を再生することが可能であることがわかる。
【０２２４】
次に、同じ構成の不揮発性記憶素子における第３導電体５の寸法を変更して、溶断の発生の有無を調査した結果、第３導電体５の幅を狭くし、第３導電体５の膜厚を薄くする程、第３導電体５の溶断に必要な電圧が小さくなることが確認された。また、第３導電体５の幅と膜厚を、第１導電体２及び第２導電体４と同一にすると、第１導電体２もしくは第２導電体４における溶断の発生が確認された。
【０２２５】
従って、第３導電体５の幅と膜厚は、少なくとも、第１導電体２もしくは第２導電体４の幅と膜厚よりも小さくすれば、第１導電体３、及び、第２導電体５に溶断を発生させることなく、第３導電体６のみを溶断することが可能であると言える。また、低消費電力を実現するためには、低電圧での第３導電体５の溶断が望ましい。そのためには、第３導電体５の幅を０．８μｍ以下、または第３導電体５の膜厚を４０ｎｍ以下とすることが望ましく、第３導電体５の幅及び膜厚を、それぞれ、０．８μｍ以下及び４０ｎｍ以下とすることがさらに望ましい。
【０２２６】
また、第３導電体５の幅と膜厚を小さくし過ぎると、未記録状態の第３導電体５の断線が発生することになる。未記録状態における断線を使用可能な程度に避けるためには、第３導電体５の幅を０．１μｍ以上、または第３導電体５の膜厚を１０ｎｍ以上とすることが望ましく、第３導電体５の幅及び膜厚を、それぞれ、０．１μｍ以上及び１０ｎｍ以上とすることがさらに望ましい。
【０２２７】
さらに、未記録状態における断線を完全に避けるためには、第３導電体５の幅を０．２μｍ以上、または第３導電体５の膜厚を２０ｎｍ以上とすることが望ましく、第３導電体５の幅及び膜厚を、それぞれ、０．２μｍ以上及び２０ｎｍ以上とすることがさらに望ましい。
【０２２８】
〔実施例２〕
本発明の実施例２として、図３及び図４に示す構成の不揮発性記憶素子を作製した。
【０２２９】
実施例２の不揮発性記憶素子は、ガラス基板１上に、幅が１μｍであり、膜厚が５０ｎｍのＡｌ配線からなる第１導電体２と第２導電体４とが、膜厚が５０ｎｍのＳｉＯ2からなる絶縁膜３を介して積層され、第２導電体４の重なり部分６において、第１導電体２の両方の側端面と第２導電体４の両方の側端面とを、それぞれ、電気的に接続する第３導電体５が設けられている。
【０２３０】
第３導電体５は、第１導電体２及び第２導電体４と同じＡｌを用い、膜厚を１２ｎｍとし、第１導電体２及び第２導電体４の側端面と接触する部分の幅を０．１５μｍとした。膜厚及び幅を、実施例１より小さい値に設定したのは、１つの交差位置あたりの第３導電体５による接続箇所が実施例１より多いため、同じ設定では抵抗値が下がって溶断しにくくなるからである。
【０２３１】
次に、一本の第１導電体Ｘ5に、５Ｖの電圧を印加し、一本の第２導電体Ｙ3を抵抗を介して接地することにより、第１導電体Ｘ5から第２導電体Ｙ3へと電流を流した。これにより、第１導電体Ｘ5と第２導電体Ｙ3とを接続する第３導電体５のみを溶断することができた。また、同様にして、第１導電体Ｘ7から第２導電体Ｙ3へと電流を流すことにより、第１導電体Ｘ7と第２導電体Ｙ3とを接続する第３導電体５のみを溶断することができた。
【０２３２】
次に、第２導電体Ｙ3に、２．５Ｖの電圧を印加することにより、第２導電体Ｙ3に接続された第３導電体５に溶断の発生していない第１導電体Ｘ1，Ｘ2，Ｘ3，Ｘ4，Ｘ6，Ｘ8には、約２．５Ｖの電圧が誘起されることが確認できた。これに対し、交差する位置の第３導電体５に溶断の発生している第１導電体Ｘ5，Ｘ7には、電圧が誘起されなかった。
【０２３３】
以上のことから、実施例２の不揮発性記憶素子においては、選択された１つの上記第１導電体２と、選択された１つの上記第２導電体４との間に電位差を設け、該第１導電体２と該第２導電体４とを接続する上記第３導電体５を溶断することにより、情報を記録することが可能であり、さらに、上記第１導電体２、もしくは、上記第２導電体４のいずれか一方の導電体に、上記第３導電体５における溶断が発生しない程度の電圧を印加し、他方の導電体の電位を検出することにより、上記第３導電体５における溶断の有無を判断し、情報を再生することが可能であることがわかる。
【０２３４】
第１導電体２及び第２導電体５の片側の側端面のみを接続した実施例１において、未記録状態における断線を完全に避けるためには、第３導電体５の幅及び膜厚を、それぞれ、０．２μｍ以上及び２０ｎｍ以上とすることが最適であった。これに対して、第１導電体２及び第２導電体５の両側の端部を接続した実施例２においては、第３導電体５の幅を０．１５μｍとし、膜厚を１２ｎｍとした場合においても、未記録状態における断線を完全に避けることができた。これは、両側の側端面を接続することにより、片側の側端面で断線が発生しても、他方の側端面で接続が維持されたことによるものである。
【０２３５】
このように、第２実施例においては、第１導電体２と第２導電体４の両側の側端面が、それぞれ、電気的に接続されていることにより、断線による不揮発性記憶素子の初期不良を低減することができる。また、第３導電体５の膜厚を薄くすることが可能となり、第３導電体５の形成プロセス（成膜、エッチング）を簡略化できる。
【０２３６】
〔実施例３〕
本発明の実施例３として、図１１に示す構成の不揮発性記憶素子を作製した。
【０２３７】
実施例１１の不揮発性記憶素子は、ガラス基板１上に、幅が１μｍであり、膜厚が５０ｎｍのＡｌ配線からなる第１導電体２と第２導電体４とが、膜厚が５０ｎｍのＳｉＯ2からなる絶縁膜３を介して積層され、第１導電体２と第２導電体４の交差部における４つの角部の１つを中心として、１μｍ角のパターン除去領域２９が形成されている。
【０２３８】
さらに、パターン除去領域２９において、第１導電体２の側端面と第２導電体４の側端面とを、互いに電気的に接続する第３導電体５が設けられている。第３導電体５は、第１導電体２及び第２導電体４と同じＡｌを用い、膜厚を２０ｎｍとし、第１導電体２及び第２導電体４の端部と接触する部分の幅、つまり幅方向の接触長さが０．４μｍとなるようにした。
【０２３９】
次に、一本の第１導電体Ｘ3に、５Ｖの電圧を印加し、一本の第２導電体Ｙ6を抵抗を介して接地することにより、第１導電体Ｘ5から第２導電体Ｙ6へと電流を流した。これにより、第１導電体Ｘ5と第２導電体Ｙ6とを接続する第３導電体５のみを溶断することができた。また、同様にして、第１導電体Ｘ7から第２導電体Ｙ6へと電流を流すことにより、第１導電体Ｘ7と第２導電体Ｙ6とを接続する第３導電体５のみを溶断することができた。
【０２４０】
次に、第２導電体Ｙ6に、２．５Ｖの電圧を印加することにより、第２導電体Ｙ6に接続された第３導電体５に溶断の発生していない第１導電体Ｘ1，Ｘ2，Ｘ4，Ｘ5，Ｘ6，Ｘ8には、約２．５Ｖの電圧が誘起され、第３導電体５に溶断の発生している第１導電体Ｘ3，Ｘ7には、電圧が誘起されなかった。
【０２４１】
以上のことから、実施例３の不揮発性記憶素子においては、選択された１つの上記第１導電体２と、選択された１つの上記第２導電体４との間に電位差を設け、該第１導電体２と該第２導電体４とを接続する上記第３導電体５を溶断することにより、情報を記録することが可能であり、さらに、上記第１導電体２、もしくは、上記第２導電体４のいずれか一方の導電体に、上記第３導電体５における溶断が発生しない程度の電圧を印加し、他方の導電体の電位を検出することにより、上記第３導電体５における溶断の有無を判断し、情報を再生することが可能であることがわかる。
【０２４２】
実施例３においても、実施例１と同様に、第１導電体２と第２導電体４とは、それぞれの側端面において、第３導電体５により電気的に接続されているため、実施例１で説明したのと同様な膜厚及び幅の範囲を有する第３導電体５を用いることが可能である。
【０２４３】
〔実施例４〕
本発明の実施例４として、実施例１と同一の構成の不揮発性記憶素子を、第１導電体２及び第２導電体４を構成する材料の融点よりも低い融点を有する第３導電体５を用いて作製した。
【０２４４】
ここでは、第１導電体２及び第２導電体４として、融点が６６０℃のＡｌを用い、第３導電体５として、Ａｌ，Ｚｎ，Ｓｎ，Ｂｉを用いた実施例について説明する。Ｚｎ，Ｓｎ，Ｂｉの融点は、それぞれ、４２０℃，２３２℃，２７４℃であった。
【０２４５】
第１導電体２及び第２導電体４は、実施例１と同じく、その幅を１μｍとし、その膜厚を５０ｎｍとした。また、第３導電体５については、それぞれ、その幅を０．８μｍとし、その膜厚を４０ｎｍとした。
【０２４６】
一本の第１導電体Ｘ4に、実施例１よりも低い４Ｖの電圧を印加し、一本の第２導電体Ｙ3を抵抗を介して接地することにより、第３導電体５の溶断発生について調べた。その結果、第３導電体５としてＡｌを用いた場合、実施例１と比較して印加する電圧が低いため、第３導電体５の溶断が発生しなかったのに対して、第３導電体５としてＺｎ，Ｓｎ，Ｂｉを用いた場合、実施例１と比較して、印加する電圧が低いにもかかわらず、第３導電体５の溶断が発生した。
【０２４７】
すなわち、第３導電体５として、第１導電体２及び第２導電体４の融点よりも低い融点を有する材料を用いることにより、より低電圧での溶断、すなわち、情報の記録が可能であることが確認された。
【０２４８】
また、同様な実験を、ＡｌＺｎ合金（例えば融点５１０℃），ＡｌＳｎ合金（例えば融点３２０℃），ＡｌＢｉ合金，ＺｎＳｎ合金を用いて行った結果、同様に、低電圧での溶断が可能であることが確認された。
【０２４９】
本発明は上述した各実施形態及び実施例に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態及び実施例にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態及び実施例についても本発明の技術的範囲に含まれる。
【０２５０】
【発明の効果】
本発明に係る不揮発性記憶素子は、以上のように、絶縁膜を間に挟んで絶縁された第１導電体と第２導電体とを有し、第１導電体、絶縁膜及び第２導電体の積層構造における、第１導電体及び第２導電体の側端面同士が、第１導電体と第２導電体との間に与えた電位差によって溶断する第３導電体により電気的に接続されていることを特徴としている。
【０２５１】
それゆえ、第１導電体と第２導電体とに積層構造を取らせたので、不揮発性記憶素子の占有面積を小さくすることができるので、記憶容量の大きなヒューズ型の不揮発性記憶素子を提供することができる。
【０２５２】
また、第３導電体の素材選択や、パターン幅選択、あるいは膜厚選択に自由度を持たせることができ、さらに、積層構造の利点として、第１導電体および第２導電体の膜厚についても互いの制約が緩和されるので、消費電力を下げたり、記憶容量を増大させたりする等の設計が容易になるという効果を併せて奏する。
【０２５３】
また、本発明に係る不揮発性記憶素子は、以上のように、絶縁膜を間に挟んで絶縁された複数の第１導電体と複数の第２導電体と、第１導電体と第２導電体との間に与えた電位差によって溶断する第３導電体とを有し、該第１導電体と該第２導電体とがマトリクス状に互いに交差するように配置され、第１導電体、絶縁膜及び第２導電体の交差位置における積層構造における、第１導電体及び第２導電体の側端面同士が、上記第３導電体により電気的に接続されていることを特徴としている。
【０２５４】
それゆえ、複数の第１導電体と複数の第２導電体とから、それぞれ１つずつ第１導電体と第２導電体とを選択して電位差を与えることにより、その交差位置に存在する第３導電体に対し、記録再生を実施することが可能となる。
【０２５５】
また、各交差位置では、第１導電体と第２導電体とに積層構造を取らせているので、単位記憶素子の占有面積を小さくすることができる。
【０２５６】
しかも、第３導電体の素材選択には自由度が有り、かつ第３導電体のパターン幅が、第１導電体及び第２導電体のパターン幅から受ける制約を緩和することができる。
【０２５７】
したがって、複数の単位記憶素子を集積した不揮発性記憶素子の単位面積あたりの記憶容量を上げることができる。
【０２５８】
さらに、第２導電体をマスクとした絶縁膜のエッチングを行うことにより、第１導電体と第２導電体との接続部分（側端面）を、その交差位置において露出させることが、絶縁膜のパターニングと同時に可能となる。この結果、不揮発性記憶素子形成プロセスの簡略化による低コスト化が実現するという種々の効果を併せて奏する。
【０２５９】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記積層構造における第３導電体の配設部において、第１導電体、絶縁膜及び第２導電体の各側端面が略面一状に形成されていることを特徴としている。
【０２６０】
それゆえ、上記の効果に加えて、第３導電体の接続面も略面一状となるので、第３導電体には断線不良が発生するような段差（屈曲）が生じない。この結果、断線不良を抑制し、断線による初期不良素子の発生割合を相対的に低減することができるというさらなる効果を奏する。
【０２６１】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記第３導電体の幅が、該第１導電体の幅、及び、該第２導電体の幅よりも狭いことを特徴としている。
【０２６２】
それゆえ、上記の効果に加えて、第３導電体の抵抗を大きくすることができ、抵抗の大きい第３導電体のみにおいて、温度を上昇させることができる。この結果、第３導電体のみを安定して溶断することができるので、不揮発性記憶素子の信頼性を向上させることができるというさらなる効果を奏する。
【０２６３】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記第３導電体の膜厚が、該第１導電体の膜厚、及び、該第２導電体の膜厚よりも薄いことを特徴としている。
【０２６４】
それゆえ、上記の効果に加えて、第３導電体の抵抗を大きくすることができ、抵抗の大きい第３導電体のみにおいて、温度を上昇させることができる。この結果、第３導電体のみを安定して溶断することができるので、不揮発性記憶素子の信頼性を向上させることができるというさらなる効果を奏する。
【０２６５】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記の構成に加えて、上記第３導電体の融点が、該第１導電体の融点、及び、該第２導電体の融点よりも低いことを特徴としている。
【０２６６】
それゆえ、上記の効果に加えて、第３導電体の素材選択によって、第３導電体を溶断する確実性が増す。また、第３導電体を溶断するために必要な電位差を小さくすることもできる。これにより、安定した記録再生及び／または低消費電力を実現する不揮発性記憶素子を提供することができるというさらなる効果を奏する。
【０２６７】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記各交差位置の少なくとも１箇所における第３導電体の切断により、情報が記録されていることを特徴としている。
【０２６８】
これにより、既に説明したとおり、大容量の情報を記録した不揮発性記憶素子を提供することができる。
【０２６９】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、直線帯状の上記第１導電体が、互いに並列的に配置され、該第１導電体と交差する帯状の上記第２導電体が、第１導電体の延伸方向に平行な重なり部分を持って配され、該重なり部分において、該第１導電体の側端面と該第２導電体の側端面とが、上記第３導電体により電気的に接続されていることを特徴としている。
【０２７０】
それゆえ、上記の効果に加えて、第２導電体の重なり部分をマスクとして利用することで、第１導電体の側端面と第２導電体の側端面とを露出させる工程を、絶縁膜のパターニングプロセスにおいて同時に行うことができるので、不揮発性記憶素子の製造プロセスを簡素化することができるというさらなる効果を奏する。
【０２７１】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、直線帯状の上記第１導電体が、互いに並列的に配置され、該第１導電体と交差する直線帯状の上記第２導電体が、互いに並列的に配置され、該第１導電体と該第２導電体との交差位置において、該第１導電体の側端面と該第２導電体の側端面とが、上記第３導電体により電気的に接続されていることを特徴としている。
【０２７２】
それゆえ、上記の効果に加えて、第１導電体、及び、第２導電体が、いずれも、直線帯状の導電体で構成され、屈曲部を有さないことにより、単位面積当たりにおける交差位置の数を、屈曲部を持つ構成に比べて増やすことができる。従って、不揮発性記憶素子の記憶容量をさらに増大させることができるというさらなる効果を奏する。
【０２７３】
また、本発明に係る不揮発性記憶素子は、以上のように、上記構成に加えて、上記第１導電体と第２導電体の各側端面を上記第３導電体により接続する箇所は、上記重なり部分毎に少なくとも２箇所有ることを特徴としている。
【０２７４】
それゆえ、上記の効果に加えて、第３導電体による接続箇所が、重なり部分毎に２箇所以上有るため、一方の第３導電体が断線したとしても、他方の第３導電体が、接続を維持できる。この結果、断線による初期不良素子を大幅に低減することができるというさらなる効果を奏する。
【０２７５】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、上記不揮発性記憶素子が記録再生制御回路を有する半導体層上に設けられており、複数の上記第１導電体、及び、複数の上記第２導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。
【０２７６】
それゆえ、それぞれの第１導電体、及び、第２導電体を直接選択することなく、回路入出力端子に対して、アドレス情報と記録情報だけを入力することにより、第１導電体、及び、第２導電体が選択され、第３導電体に対する記録再生が行われる。従って、不揮発性記憶回路としての利便性が格段に改善されるという効果を奏する。
【０２７７】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、複数の上記不揮発性記憶素子が上記半導体層上に設けられており、該不揮発性記憶素子毎に記録再生制御回路を設けたことを特徴としている。
【０２７８】
それゆえ、上記の効果に加えて、欠陥による記憶容量の低下を抑制することが可能となる。すなわち、該不揮発性記憶素子毎に記録再生制御回路を設けたので、個々の不揮発性記憶素子における配線長が、相対的に短くなる。これにより、一箇所の断線により失われる記憶素子の数を低減することが可能となる。
【０２７９】
また、複数の不揮発性記憶素子が、それぞれに対応した記録再生制御回路を有することで、それぞれの記録再生制御回路に対して、配線の幅を相対的に広げることができる。従って、配線欠陥による記憶素子の損失を低減することが可能となるというさらなる効果を併せて奏する。
【０２８０】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、上記記録再生制御回路を形成するための半導体層が、基板上に設けられた非晶質Ｓｉ層、基板上に設けられた多結晶Ｓｉ層、もしくは、基板上に設けられた非晶質Ｓｉ層を局所的に温度上昇させることにより作製された多結晶Ｓｉ層のいずれかであることを特徴としている。
【０２８１】
それゆえ、上記の効果に加えて、基板材料が限定されることがなくなり、低価格で、かつ、記憶容量の大きい不揮発性記憶回路を形成することが可能となるというさらなる効果を奏する。
【０２８２】
さらに、上記非晶質Ｓｉ層を局所的に温度上昇させて、多結晶Ｓｉ層とすることにより、電子移動度を大きくすることが可能である。従って、本発明の不揮発性記憶回路を、低価格で、かつ、記憶容量が大きく、かつ、高速記録再生可能な不揮発性記憶回路とすることができるというさらなる効果を併せて奏する。
【０２８３】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、上記不揮発性記憶素子が、半導体層上に設けられた記録再生制御回路の上に、絶縁膜を介して設けられており、複数の上記第１導電体、及び、複数の上記第２導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。
【０２８４】
それゆえ、上記の効果に加えて、記録再生制御回路上に、絶縁膜を介して、不揮発性記憶素子を立体的に設けることができるので、不揮発性記憶回路を小型化すること、または不揮発性記憶回路の記憶容量を増大させることができるというさらなる効果を奏する。
【０２８５】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、上記不揮発性記憶回路が、複数積層されて設けられていることを特徴としている。
【０２８６】
それゆえ、上記の効果に加えて、複数の不揮発性記憶回路が積層されることにより、積層数に応じて、その記憶容量を増大させることができるというさらなる効果を奏する。
【０２８７】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、複数の上記不揮発性記憶回路が有する回路入出力端子が、積層方向に重ならないように設けられていることを特徴としている。
【０２８８】
それゆえ、上記の効果に加えて、積層された複数の不揮発性記憶回路のそれぞれの素子入出力端子に対して、アドレス情報や記録情報を直接入出力することが可能となり、高速な記録再生動作を実現することができるというさらなる効果を奏する。
【０２８９】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、外部入出力端子に接続された記憶回路選択回路を有し、複数の上記不揮発性記憶回路の回路入出力端子が、該記憶回路選択回路に接続され、該記憶回路選択回路には、記録再生を行う不揮発性記憶回路を選択する第１の選択信号と、選択された不揮発性記憶回路の活性化すべき第１導電体及び第２導電体を選択する第２の選択信号と、記録再生すべき情報信号とが、外部入出力端子を介して入力されることを特徴としている。
【０２９０】
それゆえ、上記の効果に加えて、同じ外部入出力端子を介して、第１の選択信号、第２の選択信号及び情報信号が記憶回路選択回路に入力され、これによって記録再生すべき不揮発性記憶回路中の記録再生すべき第３導電体を選択して、情報を記録することができる。
【０２９１】
従って、複数の不揮発性記憶回路で構成された大容量の不揮発性記憶回路に対して、情報の記録再生を行うのに必要な情報の入出力を、外部入出力端子の数を低減させた簡便な構成で行うことが可能となるので、利便性に優れた不揮発性記憶回路を提供することができるというさらなる効果を奏する。
【０２９２】
また、本発明に係る不揮発性記憶カードは、以上のように、上記の構成に加えて、上記不揮発性記憶回路が、カード状基板上に設けられたことを特徴としている。
【０２９３】
それゆえ、大きな記憶容量の不揮発性記憶回路を有する可搬性及び利便性に優れた不揮発性記憶カードを実現することが可能であるというさらなる効果を奏する。
【０２９４】
また、本発明に係る記録再生装置は、以上のように、上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードに対して、情報の記録再生を行うことを特徴としている。
【０２９５】
それゆえ、本発明の記録再生装置は、不揮発性記憶素子の第１導電体及び第２導電体に記録用の電圧または再生用の電圧を印加することで、記録再生を行うことができるので、記録再生に固定的なコネクタ等を適用することができる。従って、本発明の記録再生装置は、可動部を有さず、極めて信頼性の高い記録再生装置を実現することができるという効果を奏する。
【０２９６】
さらに、本発明の不揮発性記憶素子、及び、不揮発性記憶回路は、配線パターンである第１導電体と第２導電体の交差点において、第１導電体の端部と第２導電体の端部とを接続する第３導電体を有するという、極めて簡単な構成により、情報の記録再生が可能であり、低価格かつ大容量な不揮発性記憶素子、及び、不揮発性記憶回路を提供することが可能である。
【０２９７】
また、該不揮発性記憶素子、及び、該不揮発性記憶回路を積層して配置することにより、さらに大容量の不揮発性記憶素子を提供することが可能である。
【０２９８】
従って、本発明に係る上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードを用いた記録再生装置においては、動画等の大容量の情報を安価な不揮発性記憶素子に記憶することが可能となるというさらなる効果を併せて奏する。
【図面の簡単な説明】
【図１】本発明の不揮発性記憶素子の平面構成例を示す説明図である。
【図２】（ａ），（ｂ）は、図１の単位記憶素子の積層構造を、図１のＡ−Ａ’線に沿って示す説明図である。
【図３】本発明の不揮発性記憶素子の他の平面構成例を示す説明図である。
【図４】（ａ），（ｂ）は、図３の単位記憶素子の積層構造を、図３のＡ−Ａ’線に沿って示す説明図である。
【図５】本発明の不揮発性記憶素子の等価回路図である。
【図６】本発明の不揮発性記憶素子の記録再生に使用する半導体回路の回路図である。
【図７】上記半導体回路の記録状態を示す回路図である。
【図８】本発明の不揮発性記憶回路の構成を示す概略ブロック図である。
【図９】（ａ）〜（ｄ）は、図１及び図２に示す不揮発性記憶素子の形成方法を示す工程説明図である。
【図１０】（ａ）〜（ｄ）は、図３及び図４に示す不揮発性記憶素子の形成方法を示す工程説明図である。
【図１１】本発明の不揮発性記憶素子のさらに他の平面構成例を示す説明図である。
【図１２】（ａ）〜（ｃ）は、図１１に示す不揮発性記憶素子の形成方法を示す工程説明図である。
【図１３】（ａ）〜（ｃ）は、図１２（ａ）〜（ｃ）の工程に後続する工程を示す工程説明図である。
【図１４】本発明の不揮発性記憶回路における基板面の構成を説明する模式的な斜視図である。
【図１５】本発明の不揮発性記憶回路の全体構成を示す模式的な斜視図である。
【図１６】本発明の不揮発性記憶回路における基板面の他の構成を説明する模式的な斜視図である。
【図１７】本発明の不揮発性記憶回路の他の全体構成を示す模式的な斜視図である。
【図１８】本発明の不揮発性記憶回路における基板面のさらに他の構成を説明する模式的な斜視図である。
【図１９】本発明の不揮発性記憶回路のさらに他の全体構成を示す模式的な斜視図である。
【図２０】本発明の不揮発性記憶カードの一構成例を示す模式的な斜視図である。
【図２１】本発明の不揮発性記憶カードの他の構成例を示す模式的な斜視図である。
【図２２】本発明の不揮発性記憶カードのさらに他の構成例を示す模式的な斜視図である。
【図２３】本発明の不揮発性記憶カードのさらに他の構成例を示す模式的な斜視図である。
【図２４】図２３に示す不揮発性記憶カードの最下層に搭載する不揮発性記憶回路の構成を示す概略ブロック図である。
【図２５】図２３に示す不揮発性記憶カードの下から２層目以上の層に搭載する不揮発性記憶回路の構成を示す概略ブロック図である。
【図２６】従来の不揮発性記憶素子の平面構成を示す説明図である。
【符号の説明】
１ 基板
２ 第１導電体
３ 絶縁膜
４ 第２導電体
５ 第３導電体
６ 重なり部分
７ 不揮発性記憶素子
８ 不揮発性記憶回路
２３ 基板
２５ 側端面
２６ 側端面
３３ Ｓｉ基板
３４ 回路入出力端子
３５、３９、４０ 記録再生制御回路
３６ 不揮発性記憶素子
３７ 基板
３８ 非晶質Ｓｉ薄膜（半導体層）
４２ カード状基板
４３、４４、４６ 不揮発性記憶回路
４５ 記憶回路選択回路
４８ 外部入出力端子
【発明の属する技術分野】
本発明は、不揮発性記憶素子に関するものである。
【０００２】
【従来の技術】
従来の不揮発性記憶素子として、図２６に示すような、導電体パターン１００の一部のパターン幅を狭くした切断部１０１を有するヒューズ素子が知られている（例えば、特許文献１参照）。
【０００３】
図２６に示すヒューズ素子は、一様な膜厚を有する導電体パターン１００と切断部１０１とを有しており、記録情報に対応して、導電体パターン１００よりも狭い幅を有する切断部１０１の両端に電位差を形成し、切断部１０１を溶断することが可能な電流Ｉを流すことにより、情報の記録が行われる。また、切断部１０１の導通の有無を確認することにより、情報の再生が行われる。
【０００４】
【特許文献１】
特開２００２−１９７８８４号公報 （2002年7月12日公開）
【０００５】
【発明が解決しようとする課題】
ところが、上記従来の構成では、以下に記す要因により、個々の不揮発性記憶素子（ヒューズ素子）の寸法が大きくなり、単位面積あたりに形成し得る素子数が制限されるため、記憶容量が小さくなるという問題を有している。
【０００６】
第１の理由としては、導電体パターン１００において、正極性の電圧を印加する部分と負極性の電圧を印加する部分とが２次元的な広がりを持つからである。
【０００７】
第２の理由としては、導電体パターン１００がパターニングし得る最小線幅より広くなるからである。
【０００８】
例えば、図２６に示すヒューズ素子においては、該素子が平面的に設けられているため、導電体パターン１００の膜厚と切断部１０１の膜厚とが等しくなっている。ここで、導電体パターン１００の溶断を発生させず、切断部１０１のみで溶断を発生させるためには、切断部１０１の幅を導電体パターン１００の幅よりも狭くして、切断部１０１における電気抵抗を高くすることが必要である。その結果、切断部１０１のみの温度が上昇し、導電体パターン１００において溶断が発生せず、切断部１０１のみを溶断することが可能となる。
【０００９】
ところで、導電体等のパターン寸法に関して実現可能な最小線幅は、パターニングプロセスにより決定されるものであり、パターニング装置の能力にもよるが、０．１μｍから５μｍ程度の最小線幅を実現することが可能である。
【００１０】
ここで、図２６に示すヒューズ素子においては、切断部１０１の幅を最小線幅より狭くすることはできないので、この最小線幅を切断部１０１のパターン幅に決めることが必要となる。一方、導電体パターン１００の幅は、電流Ｉが流れた際に、導電体パターン１００の溶断が発生しないように、切断部１０１の幅よりも広い幅であることが必要である。従って、ヒューズ素子の配線である導電体パターン１００の幅が、パターニングプロセスにより形成可能な最小線幅より広くせざるを得ないために、記憶容量の増大が阻害されることになる。
【００１１】
また、図２６に示すヒューズ素子においては、導電体パターン１００と切断部１０１とが、同一材質であり、かつ、同一膜厚の材料で構成され、それらのパターン幅のみを調整することにより、溶断発生の有無を制御することが必要なので、ヒューズ素子設計の自由度が少ないという問題が存在する。
【００１２】
本発明は、上記問題点を解決するためになされたもので、その目的は、不揮発性記憶素子設計において大きな自由度を有し、大容量であり、かつ、利便性に優れた不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カード、及び、それらを用いた記録装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題を解決する本発明の不揮発性記憶素子、不揮発性記憶回路、不揮発性記憶カード、及び、記録装置は以下のようなものである。
【００１４】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、絶縁膜を間に挟んで絶縁された第１導電体と第２導電体とを有し、第１導電体、絶縁膜及び第２導電体の積層構造における、第１導電体及び第２導電体の側端面同士が、第１導電体と第２導電体との間に与えた電位差によって溶断する第３導電体により電気的に接続されていることを特徴としている。
【００１５】
上記の構成により、第１導電体と第２導電体とに積層構造を取らせたので、第１導電体と第２導電体とを平面的に配置する構成と比較して、不揮発性記憶素子の占有面積を小さくすることができる。従って、不揮発性記憶素子の単位面積あたりの記憶容量を増大させることができるので、本発明は、記憶容量の大きなヒューズ型の不揮発性記憶素子を提供することができる。
【００１６】
また、接続材としての第３導電体の形成は、上記積層構造の側端面に対してなされるので、第１導電体、第２導電体等の積層とは別プロセスで行うことになる。この結果、第３導電体の素材選択や、パターン幅選択、あるいは膜厚選択に自由度を持たせることができる。さらに、第１導電体と第２導電体とに積層構造を取らせたことにより、第１導電体および第２導電体の膜厚についても互いの制約が緩和される。
【００１７】
これにより、例えば、第１導電体及び第２導電体より融点が低く溶断し易い材料で、第３導電体を形成することができるので、消費電力を下げる等の設計が容易になる。さらに、各導電体の材質や膜厚を適宜選択することによって、一定の大きさの不揮発性記憶素子において記憶容量を増大させる設計も容易となる。
【００１８】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、絶縁膜を間に挟んで絶縁された複数の第１導電体と複数の第２導電体と、第１導電体と第２導電体との間に与えた電位差によって溶断する第３導電体とを有し、該第１導電体と該第２導電体とがマトリクス状に互いに交差するように配置され、第１導電体、絶縁膜及び第２導電体の交差位置における積層構造における、第１導電体及び第２導電体の側端面同士が、上記第３導電体により電気的に接続されていることを特徴としている。
【００１９】
上記の構成により、複数の第１導電体と複数の第２導電体とから、それぞれ１つずつ第１導電体と第２導電体とを選択して電位差を与えることにより、その交差位置に存在する第３導電体に対し、記録再生を実施することが可能となる。
【００２０】
すなわち、選択された１つの第１導電体と、選択された１つの第２導電体とにより、溶断したい（情報を記録したい）第３導電体を特定し選択すること、または、第３導電体の断接状態を検出すること（情報の再生）が可能となる。従って、第１導電体と第２導電体とを特定することにより、記録再生を行うべき位置情報を特定することのできる不揮発性記憶素子を形成することが可能となる。
【００２１】
情報を記録する場合には、選択した第１導電体と第２導電体とに電位差を与えることにより、第３導電体を溶断することが可能な電流を流せばよい。また、情報を再生する場合には、選択した第１導電体と第２導電体とに、第３導電体を溶断することのない程度の電位差を与えることにより、第３導電体の導通の有無を確認すればよい。
【００２２】
従って、各交差位置に、１つの単位記憶素子が形成されているとみなすことができる。すると、各交差位置では、第１導電体と第２導電体とに積層構造を取らせているので、単位記憶素子の占有面積を小さくすることができる。
【００２３】
しかも、既に説明したとおり、第３導電体の素材選択には自由度が有り、かつ第３導電体の形成を第１導電体及び第２導電体の形成と別工程で行うため、第３導電体のパターン幅が、第１導電体及び第２導電体のパターン幅から受ける制約を緩和することができる。
【００２４】
このように、単位記憶素子の占有面積を小さくできる上に、各導電体のパターン幅をできるだけ細く設定しやすくなるので、複数の単位記憶素子を集積した不揮発性記憶素子の単位面積あたりの記憶容量を上げることができる。これにより、大容量の不揮発性記憶素子を実現することができる。
【００２５】
また、例えば、帯状の第１導電体の配列上に絶縁膜を積層し、その上に帯状の第２導電体の配列を積層したとすると、第２導電体をマスクとした絶縁膜のエッチングを行うことにより、第１導電体と第２導電体との接続部分（側端面）を、その交差位置において露出させることが、絶縁膜のパターニングと同時に可能となる。この結果、不揮発性記憶素子形成プロセスの簡略化による低コスト化が実現する。
【００２６】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記積層構造における第３導電体の配設部において、第１導電体、絶縁膜及び第２導電体の各側端面が略面一状に形成されていることを特徴としている。
【００２７】
上記の構成により、第１導電体及び第２導電体を接続する第３導電体は、略面一状に形成された第１導電体、絶縁膜及び第２導電体の各側端面に対して設けられる。このため、第３導電体の接続面も略面一状となるので、第３導電体には段差（屈曲）が生じない。
【００２８】
もし、各側端面の間に段差部分が有ると、段差部分への第３導電体の形成が正常に行われず、該段差部分において断線不良の発生する割合が相対的に高くなりやすいという問題が存在する。
【００２９】
そこで、本発明の上記構成であれば、断線不良が発生するような段差部分が無いので、断線不良を抑制し、断線による初期不良素子の発生割合を相対的に低減することができる。
【００３０】
なお、略面一状とは、平面状に限らず、段差部分の無い曲面状を含んでいる。
【００３１】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記第３導電体の幅が、該第１導電体の幅、及び、該第２導電体の幅よりも狭いことを特徴としている。
【００３２】
上記の構成により、電位差を与える第１導電体及び第２導電体の幅に対して、切断部である第３導電体の幅を狭くすることにより、第３導電体の抵抗を大きくすることが可能となる。従って、第１導電体と第２導電体との間に電位差を形成すると、第１導電体の側端面と第２導電体の側端面とを接続する第３導電体に電流が流れ、抵抗の大きい第３導電体のみにおいて、温度を上昇させることができる。この結果、第３導電体のみを安定して溶断することができるので、不揮発性記憶素子の信頼性を向上させることができる。
【００３３】
なお、第１導電体の幅と該第２導電体の幅とを、概ね等しくすると、第１導電体と第２導電体の断線を抑制し、かつ、最大の記憶容量を得ることができるという効果が有る。第１導電体の幅と第２導電体の幅とが、概ね等しくない場合、より細い導電体において、断線不良が発生し易くなる。したがって、両者の幅を、断線不良が発生しない程度の幅で、概ね等しくすることにより、断線を抑制するとともに、最大の記憶容量を実現することができる。
【００３４】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。
【００３５】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記第３導電体の膜厚が、該第１導電体の膜厚、及び、該第２導電体の膜厚よりも薄いことを特徴としている。
【００３６】
上記の構成により、電位差を与える第１導電体及び第２導電体の膜厚に対して、切断部である第３導電体の膜厚を薄くすることにより、第３導電体の抵抗を大きくすることが可能となる。従って、第１導電体と第２導電体との間に電位差を形成することにより、第１導電体の側端面と第２導電体の側端面とを接続する第３導電体に電流が流れ、抵抗の大きい第３導電体のみにおいて、温度を上昇させることができる。この結果、第３導電体のみを安定して溶断することができるので、不揮発性記憶素子の信頼性を向上させることができる。
【００３７】
なお、上記第１導電体の膜厚と上記第２導電体の膜厚とを、概ね等しくすると、第１導電体と第２導電体の断線を抑制し、かつ、最大の記憶容量を得ることができるという効果が有る。
【００３８】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。特に、本発明として記載した構成を、第３導電体の幅に関して前記発明として記載した構成と組み合わせることにより、第３導電体のみの溶断をさらに安定化させることができる。
【００３９】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記第３導電体の融点が、該第１導電体の融点、及び、該第２導電体の融点よりも低いことを特徴としている。
【００４０】
上記の構成により、素材選択によって、第３導電体の融点を第１導電体及び第２導電体の融点より低くすることにより、第３導電体を溶断する確実性が増す。また、第３導電体を溶断するために、第１導電体及び第２導電体の間に設ける電位差を小さくすることもできる。これにより、安定した記録再生及び／または低消費電力を実現する不揮発性記憶素子を提供することができる。
【００４１】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。特に、本発明として記載した構成を、第３導電体の幅または膜厚に関して前記発明として記載した各構成と組み合わせることにより、本発明の効果をさらに増大させることができる。
【００４２】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記各交差位置の少なくとも１箇所における第３導電体の切断により、情報が記録されていることを特徴としている。
【００４３】
これにより、既に説明したとおり、大容量の情報を記録した不揮発性記憶素子を提供することができる。
【００４４】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。
【００４５】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、直線帯状の上記第１導電体が、互いに並列的に配置され、該第１導電体と交差する帯状の上記第２導電体が、第１導電体の延伸方向に平行な重なり部分を持って配され、該重なり部分において、該第１導電体の側端面と該第２導電体の側端面とが、上記第３導電体により電気的に接続されていることを特徴としている。
【００４６】
上記の構成により、上記の効果に加えて、不揮発性記憶素子の製造プロセスを簡素化することが可能であるという効果が得られる。すなわち、絶縁膜を間に挟んで絶縁された第１導電体と第２導電体との積層構造を形成するにあたって、第２導電体の重なり部分をマスクとして利用することで、絶縁膜のエッチングを行うことができ、エッチングの結果、重なり部分において、第１導電体、絶縁膜、第２導電体の３層構造を形成することができる。
【００４７】
したがって、その３層構造において露出された第１導電体の側端面と第２導電体の側端面とを電気的に接続する第３導電体を形成することにより、本発明の不揮発性記憶素子を形成することが可能である。
【００４８】
これにより、第１導電体の側端面と第２導電体の側端面とを露出させる工程を、絶縁膜のパターニングプロセスにおいて同時に行うことができるので、不揮発性記憶素子の製造プロセスを簡素化することが可能である。
【００４９】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、直線帯状の上記第１導電体が、互いに並列的に配置され、該第１導電体と交差する直線帯状の上記第２導電体が、互いに並列的に配置され、該第１導電体と該第２導電体との交差位置において、該第１導電体の側端面と該第２導電体の側端面とが、上記第３導電体により電気的に接続されていることを特徴としている。
【００５０】
上記の構成により、上記の効果に加えて、不揮発性記憶素子の記憶容量をさらに大きくすることができる。すなわち、第１導電体、及び、第２導電体が、いずれも、直線帯状の導電体で構成され、屈曲部を有さないことにより、単位面積当たりにおける交差位置の数を、屈曲部を持つ構成に比べて増やすことができる。すなわち、交差位置に設けることが可能な第３導電体の数を増やすことができるので、不揮発性記憶素子の記憶容量をさらに増大させることができる。
【００５１】
本発明に係る不揮発性記憶素子は、上記の課題を解決するために、上記の構成に加えて、上記第１導電体と第２導電体の各側端面を上記第３導電体により接続する箇所は、上記重なり部分毎に少なくとも２箇所有ることを特徴としている。
【００５２】
上記の構成により、上記の効果に加えて、不揮発性記憶素子の断線不良を低減することが可能となる。
【００５３】
すなわち、上記第１導電体と第２導電体とが、一箇所のみで、上記第３導電体により接続されている場合、形成プロセスにおいて存在する塵埃等に起因する第３導電体の断線等が発生すると、その第３導電体に対して記録を行うことができないので、不揮発性記憶素子自体が不良品になってしまう。これにより、該不揮発性記憶素子は初期不良の素子数が増加することになる。
【００５４】
これに対して、上記第１導電体と第２導電体とが重なり部分毎に２箇所以上の部分で、該第３導電体により接続されている場合、一方の第３導電体が断線を発生した場合においても、他方の第３導電体が、第１導電体と第２導電体とを接続しているので、断線による初期不良素子を大幅に低減することができる。
【００５５】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、上記不揮発性記憶素子が記録再生制御回路を有する半導体層上に設けられており、複数の上記第１導電体、及び、複数の上記第２導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。
【００５６】
上記の構成により、上記の効果に加えて、回路入出力端子から入力されるアドレス情報、及び、記録情報に基づいて、記録再生制御回路が、第１導電体、及び、第２導電体を選択し、選択された第１導電体と第２導電体とを接続する接続体を選択し、情報の記録再生を実施することが可能となる。
【００５７】
すなわち、本発明の不揮発性記憶回路においては、それぞれの第１導電体、及び、第２導電体を直接選択することなく、回路入出力端子に対して、アドレス情報と記録情報だけを入力することにより、第１導電体、及び、第２導電体が選択され、第３導電体に対する記録再生が行われる。従って、不揮発性記憶回路としての利便性に優れている。
【００５８】
なお、本発明中に記載した不揮発性記憶素子の構成を、前記発明として記載した不揮発性記憶素子の各構成と、必要に応じて任意に組み合わせてもよい。
【００５９】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、複数の上記不揮発性記憶素子が上記半導体層上に設けられており、該不揮発性記憶素子毎に記録再生制御回路を設けたことを特徴としている。
【００６０】
上記の構成により、上記の効果に加えて、欠陥による記憶容量の低下を抑制することが可能となる。
【００６１】
広い面積に渡って本発明の不揮発性記憶素子を構成する場合、長い配線長を有する第１導電体、及び、第２導電体を設けることが必要となる。ここで、長い配線長の一箇所が欠陥により断線すると、断線した導電体に接続された複数の第３導電体は、もはや、記憶素子として作動しなくなる。この場合、一箇所の欠陥により、多数の記憶素子が失われることになる。
【００６２】
これに対して、本発明の不揮発性記憶回路は、不揮発性記憶回路上に、複数の不揮発性記憶素子を有しており、該不揮発性記憶素子毎に記録再生制御回路を設けたので、個々の不揮発性記憶素子における配線長が、相対的に短くなる。これにより、一箇所の断線により失われる記憶素子の数を低減することが可能となる。
【００６３】
また、複数の不揮発性記憶素子に対して、唯一の記録再生制御回路を設けることも可能であるが、この場合、記憶再生制御回路から離れた位置に設けられる不揮発性記憶素子への配線長が長くなり、一箇所の欠陥により、多数の記憶素子が失われるおそれが高くなるという問題が発生する。さらに、唯一の記録再生制御回路から複数の不揮発性記憶素子に対し配線するので、１本当たりの配線の幅を細くせざるを得ない。
【００６４】
従って、複数の不揮発性記憶素子が、それぞれに対応した記録再生制御回路を有する構成とすることで、それぞれの記録再生制御回路に対して、配線の幅を相対的に広げることができる。すなわち広い幅の配線により、アドレス情報や記録情報を入力し、記録再生制御回路の近くに配置された不揮発性記憶素子に対する記録再生を実施することができるので、配線欠陥による記憶素子の損失を低減することが可能となる。
【００６５】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、上記記録再生制御回路を形成するための半導体層が、基板上に設けられた非晶質Ｓｉ層、基板上に設けられた多結晶Ｓｉ層、もしくは、基板上に設けられた非晶質Ｓｉ層を局所的に温度上昇させることにより作製された多結晶Ｓｉ層のいずれかであることを特徴としている。
【００６６】
上記の構成により、上記の効果に加えて、基板材料が限定されることがなくなり、低価格で、かつ、記憶容量の大きい不揮発性記憶回路を形成することが可能となる。
【００６７】
記録再生制御回路は、アドレス情報に応じて、第１導電体、及び、第２導電体を選択し、情報の記録再生のための電圧を、第１導電体、及び、第２導電体へと印加する回路であり、一般的に、Ｓｉ単結晶基板上に形成された半導体回路で構成される。しかしながら、Ｓｉ単結晶基板が高価であるため、Ｓｉ単結晶基板上に形成された不揮発性記憶回路も高価なものとなってしまう。
【００６８】
本発明の不揮発性記憶回路は、その記録再生制御回路として、プラスチック等の基板上に設けられた非晶質Ｓｉ層、もしくは、多結晶Ｓｉ層に形成された半導体回路を用いることが可能である。この場合、不揮発性記憶回路の低価格化が実現する。
【００６９】
また、本発明の不揮発性記憶回路の記録再生制御回路として、上記非晶質Ｓｉ層を局所的に温度上昇させることにより形成された多結晶Ｓｉ層に設けられた半導体回路を用いることが可能である。もし、非晶質Ｓｉ層に形成された半導体回路を用いるとすると、該非晶質Ｓｉにおける電子移動度が小さいため、記録再生制御回路の動作速度、すなわち記録再生速度を高速化することは難しい。しかしながら、上記多結晶Ｓｉは、大きな電子移動度を有しており、非晶質Ｓｉよりも高速な記録再生を実現することができる。従って、本発明の不揮発性記憶回路を、低価格で、かつ、記憶容量が大きく、かつ、高速記録再生可能な不揮発性記憶回路とすることができる。
【００７０】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。
【００７１】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、上記不揮発性記憶素子が、半導体層上に設けられた記録再生制御回路の上に、絶縁膜を介して設けられており、複数の上記第１導電体、及び、複数の上記第２導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。
【００７２】
上記の構成により、上記の効果に加えて、不揮発性記憶回路の記憶容量を増大させることが可能となる。
【００７３】
本発明の不揮発性記憶回路においては、上記記録再生制御回路上に、絶縁膜を介して、不揮発性記憶素子を立体的に設けたので、基板上の面を有効に活用することが可能となる。この結果、不揮発性記憶回路を小型化すること、または不揮発性記憶回路の記憶容量を増大させることができる。
【００７４】
なお、記録再生制御回路と不揮発性記憶素子との電気的配線の干渉を避けるため、該記録再生制御回路と不揮発性記憶素子の第１導電体、及び、第２導電体とをビアホール等により垂直配線接続することが好ましい。
【００７５】
また、複数の不揮発性記憶素子のそれぞれに対して、記録再生制御回路を有する場合においても、各記録再生制御回路の上に絶縁膜を形成し、該絶縁膜上に、対応する不揮発性記憶素子を設けることによって、同様な効果が得られる。
【００７６】
なお、本発明中に記載した不揮発性記憶素子の構成を、前記発明として記載した不揮発性記憶素子の各構成と、必要に応じて任意に組み合わせてもよい。
【００７７】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、上記不揮発性記憶回路が、複数積層されて設けられていることを特徴としている。
【００７８】
上記の構成により、上記の効果に加えて、複数の不揮発性記憶回路が積層されることにより、積層数に応じて、その記憶容量を増大させることができる。
【００７９】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。
【００８０】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、複数の上記不揮発性記憶回路が有する回路入出力端子が、積層方向に重ならないように設けられていることを特徴としている。
【００８１】
上記の構成により、上記の効果に加えて、積層された複数の不揮発性記憶回路が有するそれぞれの回路入出力端子に対して、アドレス情報や記録情報を直接入出力することが可能となる。すなわち、それぞれの不揮発性記憶回路の回路入出力端子が、積層方向に重ならないことにより、それぞれの回路入出力端子を全て露出させることができる。従って、露出した全ての回路入出力端子に対して、例えば記録再生装置内に設けられた接続ピンを接触させることにより、それぞれの不揮発性記憶回路に対する記録再生を行うことが可能となり、高速な記録再生動作を実現することができる。
【００８２】
本発明に係る不揮発性記憶回路は、上記の課題を解決するために、上記の構成に加えて、外部入出力端子に接続された記憶回路選択回路を有し、複数の上記不揮発性記憶回路の回路入出力端子が、該記憶回路選択回路に接続され、該記憶回路選択回路には、記録再生を行う不揮発性記憶回路を選択する第１の選択信号と、選択された不揮発性記憶回路の活性化すべき第１導電体及び第２導電体を選択する第２の選択信号と、記録再生すべき情報信号とが、外部入出力端子を介して入力されることを特徴としている。
【００８３】
上記の構成により、複数の不揮発性記憶回路で構成された大容量の不揮発性記憶回路に対して、情報の記録再生を行うのに必要な情報の入出力を、簡便な構成で行うことが可能となる。
【００８４】
すなわち、同じ外部入出力端子を介して、第１の選択信号、第２の選択信号及び情報信号が記憶回路選択回路に入力され、これによって記録再生すべき不揮発性記憶回路中の記録再生すべき第３導電体（記録材料）を選択して、情報を記録することができる。従って、例えば、記録再生装置は、各不揮発性記憶回路が備えている回路入出力端子に個別にアクセスして、記録再生すべき第３導電体を選択する信号や、記録再生信号の授受を行う構成を必要としない。
【００８５】
従って、本発明の不揮発性記憶回路によれば、上記の効果に加えて、複数の不揮発性記憶回路が積層された不揮発性記憶回路において、外部入出力端子の数を低減することができる。すなわち、情報の記録再生を行うための入出力回路を簡素化することが可能となり、利便性に優れた不揮発性記憶回路を提供することができる。
【００８６】
なお、第１の選択信号によって選択された不揮発性記憶回路の記録再生制御回路が、第２の選択信号によって選択された第１導電体及び第２導電体に対し、第３導電体が溶断するのに必要な電圧を情報信号に基づいて生成して印加し、記録を行う。
【００８７】
また、情報再生を行う際にも、同様に、第１の選択信号によって選択された不揮発性記憶回路から、第２の選択信号によって選択された第３導電体の断接状態を検出した情報信号が回路入出力端子から取り出され、記憶回路選択回路により、外部入出力端子へと出力することが可能である。
【００８８】
なお、本発明として記載した構成を、前記発明として記載した各構成と、必要に応じて任意に組み合わせてもよい。
【００８９】
本発明に係る不揮発性記憶カードは、上記の課題を解決するために、上記の構成に加えて、上記不揮発性記憶回路が、カード状基板上に設けられたことを特徴としている。
【００９０】
上記の構成により、大きな記憶容量の不揮発性記憶回路を有する可搬性及び利便性に優れた不揮発性記憶カードを実現することが可能である。
【００９１】
なお、本発明中に記載した不揮発性記憶回路の構成を、前記発明として記載した不揮発性記憶回路の各構成と、必要に応じて任意に組み合わせてもよい。
【００９２】
本発明に係る記録再生装置は、上記の課題を解決するために、上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードに対して、情報の記録再生を行うことを特徴としている。
【００９３】
上記の構成により、可動部を持たない信頼性に優れた大容量記録再生装置を実現することが可能である。従来の大容量記録再生装置は、ハードディスクや光ディスクのように、ディスク回転機構やヘッドアクセス機構等の可動部が必要なので、ヘッドクラッシュ等の駆動機構の故障により、装置の信頼性に問題が存在した。
【００９４】
これに対して、本発明の記録再生装置は、不揮発性記憶素子の第１導電体及び第２導電体に記録用の電圧または再生用の電圧を印加することで、記録再生を行うことができるので、記録再生に固定的なコネクタ等を適用することができる。したがって、可動部を有さず、極めて信頼性の高い記録再生装置を実現することができる。
【００９５】
また、従来の記録再生装置として、半導体回路で構成された記憶素子（フラッシュメモリー等）を用いた記録再生装置があるが、複雑な半導体回路をＳｉ基板上に形成することが必要であり、記録素子が高価なものとなり、動画等の情報を長時間にわたり記憶する素子としては不適格であった。
【００９６】
これに対して、本発明の不揮発性記憶素子、及び、不揮発性記憶回路は、配線パターンである第１導電体と第２導電体の交差点において、第１導電体の端部と第２導電体の端部とを接続する第３導電体を有するという、極めて簡単な構成により、情報の記録再生が可能であり、低価格かつ大容量な不揮発性記憶素子、及び、不揮発性記憶回路を提供することが可能である。また、該不揮発性記憶素子、及び、該不揮発性記憶回路を積層して配置することにより、さらに大容量の不揮発性記憶素子を提供することが可能である。
【００９７】
従って、本発明に係る上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードを用いた記録再生装置においては、動画等の大容量の情報を安価な不揮発性記憶素子に記憶することが可能となる。
【００９８】
また、本発明の記録再生装置は、携帯可能な記録再生装置に適用することが可能である。この場合にも、上述と同様の作用効果を得ることができる。
【００９９】
【発明の実施の形態】
以下、本発明の不揮発性記憶素子、不揮発性記憶回路、及び、不揮発性記憶カードについて、図面を参照しながら詳細に説明する。
【０１００】
（本発明の技術的思想）
本発明の不揮発性記憶素子は、例えば図２に示すように、絶縁膜（３）を間に挟んで絶縁された第１導電体（２）と第２導電体（４）とを有し、第１導電体（２）、絶縁膜（３）及び第２導電体（４）の積層構造における、第１導電体（２）及び第２導電体（４）の側端面同士が、第１導電体（２）と第２導電体（４）との間に与えた電位差によって溶断する第３導電体（５）により電気的に接続されていることを特徴とするものである。
【０１０１】
すなわち、本発明の不揮発性記憶素子においては、第１導電体と第２導電体とに絶縁状態の積層構造を取らせることにより、第１に、不揮発性記憶素子の占有面積を縮小し、第２に、接続材としての第３導電体の形成プロセスを簡易化し、第３に、第３導電体の素材選択に自由度を持たせることにより、各導電体のパターン幅または膜厚が受ける制約を緩和することが、重要な狙いである。
【０１０２】
このように、本発明によれば、情報記録のために第３導電体が溶断される確実性を増したり、より低い電圧印加で第３導電体を溶断させたり、各導電体の材質や膜厚を適宜選択することによって、一定の大きさの不揮発性記憶素子において記憶容量を増大させたりすることが可能となる。
【０１０３】
（不揮発性記憶素子の構成例１）
図１は、本発明の不揮発性記憶素子の平面図を示しており、図２（ａ），（ｂ）は、図１におけるＡ−Ａ’断面の一部を説明する模式図である。
【０１０４】
本発明の不揮発性記憶素子は、図２（ａ）に示すように、基板１上に、第１導電体２、絶縁膜３、第２導電体４が順次積層された積層構造をなし、その積層構造における第１導電体２の側端面と第２導電体４の側端面とを、電気的に接続する第３導電体５が設けられている。
【０１０５】
ここで、第３導電体５は、第１導電体２と第２導電体４との間に、電位差を形成することにより、溶断するように構成されている。すなわち、第１導電体２と第２導電体４とを電気的に接続する部分の第３導電体５に、上記電位差に応じた電流が流れ、該接続部分の第３導電体５の温度が上昇する。上記電位差が十分に大きければ、該温度上昇により、第３導電体５の接続部分において、第３導電体５が溶断するので、図２（ｂ）に示すように、第１導電体２と第２導電体４との電気的接続が断たれる。
【０１０６】
本発明の不揮発性記憶素子は、上記第３導電体５による電気的な接続の有無により情報を記録再生するものである。
【０１０７】
この場合、第３導電体５の溶断に関わるファクタは、第３導電体５の抵抗値であり、その抵抗値は第３導電体５の材質と、線幅または厚みとによって決まる。また、第３導電体５の材質によって決まる融点が、第１導電体２及び第２導電体４と比較して低い方が、溶断し易いため、消費電力の点で有利である。
【０１０８】
図１は、上記不揮発性記憶素子の一実施例を示すものであり、複数の直線帯状の第１導電体２（Ｘ1，Ｘ2，・・・，Ｘ8）が、互いに平行に配置され、複数の帯状の第２導電体４（Ｙ1，Ｙ2，・・・，Ｙ5）が、第１導電体２の延伸方向と延伸方向に直交する方向とに、交互に繰り返して屈曲した蛇行形状で配置されている。
【０１０９】
これにより、第１導電体２（Ｘ1，Ｘ2，・・・，Ｘ8）と第２導電体４（Ｙ1，Ｙ2，・・・，Ｙ5）との交差部のそれぞれにおいて、第１導電体２及び第２導電体４には、第１導電体２の延伸方向に平行な重なり部分６が形成されている。また、重なり部分６において、第１導電体２と第２導電体４とは、絶縁膜３を介することにより非接触の積層状態を維持して平行に配置されている。
【０１１０】
そして、上記重なり部分６における、第１導電体２の延伸方向に平行な両側部の一方において、第１導電体２の側端面と第２導電体４の側端面とを電気的に接続する第３導電体５が設けられている。
【０１１１】
すなわち、複数の第１導電体２と複数の第２導電体４とが、非接触状態で部分的な重なりを持って交差するように設けられており、それぞれの交差部分（重なり部分６）において、第１導電体２の側端面と第２導電体４の側端面とが、第３導電体５により電気的に接続された構成となっている。
【０１１２】
上記の構成において、特定の第１導電体２（Ｘ4）と特定の第２導電体（Ｙ3）との間に、第３導電体５の溶断に必要な電位差を形成し、例えば第１導電体２（Ｘ4）から第２導電体（Ｙ3）へ電流を流すことにより、第１導電体２（Ｘ4）と第２導電体（Ｙ3）との交差部分（重なり部分６）に形成された第３導電体５が溶断され、情報が第３導電体５の溶断という形で記録される。
【０１１３】
また、上記第１導電体２（Ｘ4）、もしくは、上記第２導電体（Ｙ3）のいずれかに、第３導電体５の溶断が発生しない電圧を印加し、他方の導電体に誘起される電位を測定することにより、第３導電体５の溶断の有無を、記録情報として再生することができる。
【０１１４】
すなわち、本発明の不揮発性記憶素子においては、選択された１つの第１導電体２と、選択された１つの第２導電体４との間に電位差を設け、該第１導電体２の側端面と該第２導電体４の側端面とを接続する第３導電体５を溶断することにより、情報の記録が実現し、該第１導電体２、もしくは、該第２導電体４のいずれか一方の導電体に電圧を印加し、他方の導電体の電位を検出することにより、第３導電体５の溶断の有無を判断し、情報の再生が実現する。
【０１１５】
（不揮発性記憶素子の構成例２）
次に、図３は、本発明の不揮発性記憶素子の他の構成を示す平面図であり、図４は、図３におけるＡ−Ａ’断面の一部を示す断面図である。
【０１１６】
図１、及び、図２に示す不揮発性記憶素子においては、第１導電体２と第２導電体４との各交差位置（重なり部分６）において、第１導電体２と第２導電体４とが、一箇所のみで、第３導電体５により接続されていた。これに対し、図３、及び、図４に示す不揮発性記憶素子では、同じ構造の重なり部分６における、第１導電体２の延伸方向に平行な両側部の双方において、第１導電体２の側端面と第２導電体４の側端面とを電気的に接続する第３導電体５が設けられている。
【０１１７】
この構成においては、第１導電体２と第２導電体４との側端面同士が、少なくとも２箇所において第３導電体５により電気的に接続されていることにより、個々の不揮発性記憶素子の初期不良の数を低減することが可能となる。すなわち、不揮発性記憶素子の形成時に、塵埃等の欠陥が存在し、一方の接続箇所における第３導電体５に、電気的な接続が維持されないような事態が発生した場合においても、他方の接続箇所における電気的な接続が維持されることにより、１箇所の接続不良のために不揮発性記憶素子全体が不良となることを回避することができる。
【０１１８】
なお、図１または図３に示す構成の不揮発性記憶素子において、重なり部分６の両側に対して１箇所ずつ合計２箇所の接続箇所を設けるのみならず、片側の側端面に対して２箇所以上の接続箇所を設けてもよい。
【０１１９】
（記録再生方法の詳細）
次に、図５、図６、図７、及び、図８を用いて、本発明の不揮発性記憶素子に対する記録再生方法について説明する。
【０１２０】
図５は、図１及び図３に示す不揮発性記憶素子を、回路図として示したものであり、非接触状態にあるＮ本の第１導電体２（以降、第１導電体Ｘ1〜ＸNと言い換えて説明する）とＭ本の第２導電体４（以降、第２導電体Ｙ1〜ＹMと言い換えて説明する）とが、交差位置において、第３導電体５（以降、第３導電体５を第３導電体Ｒijと言い換えて説明する）により接続されている。
【０１２１】
次に、図６は、不揮発性記憶素子に対する記録動作を実現する記録回路を示している。ここでは、第１導電体Ｘiと第２導電体Ｙjにより選択された第３導電体Ｒijに対する記録動作について説明する。
【０１２２】
後述する記録再生制御回路に含まれる素子選択用トランジスタ（Ｔｒi，Ｔｒj）のソース（Ｓ）は、それぞれ、電源電圧（＋Ｖ）に接続される。次に、後述する素子選択回路により、素子選択用トランジスタ（以降、単にＴｒiまたはＴｒjと略称する）のゲート（Ｇ）に印加されるゲート電圧（Ｖｇi，Ｖｇj）により、Ｔｒi，Ｔｒjのオンオフが選択され、Ｔｒiに接続された第１導電体ＸiとＴｒjに接続された第２導電体Ｙjの電位が決定される。そして、第１導電体Ｘiと第２導電体Ｙjの電位差に基づき、第３導電体Ｒijに流れる電流が制御される。
【０１２３】
なお、第３導電体Ｒijが接続された第１導電体Ｘiには接地抵抗Ｒiが接続され、第２導電体Ｙjが接続されたＴｒjのドレイン（Ｄ）には、接地抵抗Ｒjが接続されている。
【０１２４】
こうして、第３導電体Ｒijに電流を流し、第３導電体Ｒijを切断することにより情報が記録される。図７は、第３導電体Ｒijが溶断されることにより、情報が記録された状態を示している。
【０１２５】
下記の表１は、図６に示す回路におけるトランジスタ（Ｔｒi，Ｔｒj）の状態と、第１導電体Ｘiと第２導電体Ｙjにおける電位との関係を示している。
【０１２６】
【表１】
状態１においては、Ｔｒi，ＴｒjがともにＯＮ状態であり、Ｘi電位とＹj電位がともに＋Ｖとなるため、第３導電体Ｒijには電流が流れず、第３導電体Ｒijの溶断は発生しない。
【０１２８】
状態２においては、ＴｒiがＯＮ、ＴｒjがＯＦＦとなり、Ｘi電位のみが＋Ｖとなるため、第３導電体Ｒijと第２導電体Ｙjに対する接地抵抗Ｒjとを通過する電流と、Ｘiに対する接地抵抗Ｒiを通過する電流とが流れることになる。ここで、第３導電体Ｒijと接地抵抗Ｒjとの直列抵抗よりも接地抵抗Ｒiを十分大きくしておくことにより、第１導電体Ｘiから第２導電体Ｙjへ向かって第３導電体Ｒijに、より大きな電流が流れ第３導電体Ｒijが溶断される。
【０１２９】
状態３においては、ＴｒiがＯＦＦ、ＴｒjがＯＮとなり、Ｘi電位が＋Ｖ’、Ｙj電位が＋Ｖとなる。ここで、Ｘi電位（＋Ｖ’）は、Ｙj電位（＋Ｖ）を第３導電体Ｒijと接地抵抗Ｒiとで分圧した電位である。この場合、Ｘiに対する接地抵抗Ｒiが、Ｙjに対する接地抵抗Ｒjよりも十分大きく成されているため、第３導電体Ｒijに流れる電流が小さくなる。この結果、第３導電体Ｒijの溶断は発生しない。
【０１３０】
状態４においては、Ｔｒi，ＴｒjがともにＯＦＦ状態であり、Ｘi電位とＹj電位がともに接地電位（０Ｖ）となるため、第３導電体Ｒijには電流が流れず、第３導電体Ｒijの溶断は発生しない。
【０１３１】
すなわち、特定の第１導電体Ｘiを駆動するトランジスタＴｒiをＯＮ状態とし、それ以外の第１導電体２を駆動するトランジスタをＯＦＦ状態とし、第２導電体（Ｙ1，Ｙ2，・・・，ＹM）を駆動するトランジスタを、記録情報に従って、ＯＮ状態、もしくは、ＯＦＦ状態とすることにより、特定の第１導電体Ｘiに接続されたＭ個の第３導電体Ｒijの接続状態を制御すること、すなわち、情報を記録することが可能となる。
【０１３２】
次に、図６と図７に示す状態を判別することにより、記録された情報を再生することが可能である。例えば、特定の第２導電体Ｙjを駆動するトランジスタＴｒjをＯＮ状態として、第１導電体Ｘ1〜ＸNを駆動するトランジスタＴｒiを順次ＯＦＦ状態としながら、第１導電体Ｘiの電位を順次測定することにより、特定の第２導電体Ｙjと第１導電体Ｘ1〜ＸNとの交差位置に設けられたＮ個の第３導電体５の状態、すなわち、記録情報を再生することが可能である。
【０１３３】
図６の場合、第３導電体Ｒijが接続状態にあるので、表１の状態３に示すように、第１導電体Ｘiの電位は＋Ｖ’となる。一方、図７の場合、第３導電体Ｒijが溶断状態にあるので、第１導電体Ｘiの電位は接地電位（０Ｖ）となる。
【０１３４】
従って、第３導電体５の断接状態により、第１導電体２に誘起される電位が異なるため、第１導電体２の電位を検出することにより、記録された情報を再生することが可能となる。
【０１３５】
なお、上記の説明では、記録時に第２導電体Ｙ1〜ＹMを順次選択すると共に、再生時に第１導電体Ｘ1〜ＸNを順次選択する例を説明したが、第１導電体Ｘ1〜ＸN及び第２導電体Ｙ1〜ＹMのいずれを順次選択するかについては、適宜変更可能である。
【０１３６】
また、図６及び図７に示すトランジスタや接地抵抗は、後述する不揮発性記憶回路の記録再生制御回路（例えば図８）の一部であるＸデコーダ１９内およびＹデコーダ２０により駆動されるデータ入力回路２２内に設けることが可能である。
【０１３７】
（不揮発性記憶回路の構成）
次に、本発明の不揮発性記憶素子７を用いた不揮発性記憶回路８について、図８に示す概略ブロック図を用いて説明する。
【０１３８】
不揮発性記憶回路８は、アドレス信号Ａ０〜Ａｉ（ｉ：自然数）を受けるアドレス入力端子９と、外部から入力される、外部クロックＣＬＫ、Ｘアドレスストローブ信号ＸＡＳ、Ｙアドレスストローブ信号ＹＡＳ、ライトイネーブル信号ＷＥ、及び素子セレクト信号ＣＳ等を受ける制御信号入力端子１０と、外部から電源電位ＶＣＣ及び接地電位ＶＳＳをそれぞれ受ける電源端子１１と、データＤ０〜Ｄｊ（ｊ：自然数）の入出力を行なうデータ入出力端子１２とを備えている。
【０１３９】
不揮発性記憶回路８は、さらに、アドレス入力端子９からアドレス信号Ａ０〜Ａｉを受けて、ＸアドレスＸＡ及びＹアドレスＹＡを示す内部アドレス信号に変換するアドレスバッファ１３と、制御信号入力端子１０から制御信号群を受けてそれぞれに対応する内部制御信号を生成する制御信号バッファ１４と、制御信号バッファ１４から内部制御信号群を受けて不揮発性記憶回路８全体の内部動作を制御する制御回路１５とを備えている。
【０１４０】
不揮発性記憶回路８は、さらに、行列状に配置された複数の第１導電体２及び第２導電体４と、第１導電体２と第２導電体４とを接続する第３導電体５とを有する不揮発性記憶素子７を備えている。
【０１４１】
不揮発性記憶回路８は、さらに、アドレスバッファ１３が生成するＸアドレスＸＡに従って不揮発性記憶素子７の第１導電体２の選択を実行するＸデコーダ１６と、アドレスバッファ１３が出力するＹアドレスＹＡに応じて第２導電体４の選択を実行するＹデコーダ１７と、後述するセンス回路１８及びデータ入力回路１９とを備えている。
【０１４２】
Ｘデコーダ１６は、第１導電体２の選択時において、アドレスバッファ１３が出力するＸアドレスＸＡに応じて、不揮発性記憶素子７中の第１導電体２のうちの少なくとも１本を記録再生のために選択的に活性化する。具体的には、少なくとも、記録再生方法について説明した図６において示した第１導電体Ｘiに接続されたトランジスタＴｒiと接地抵抗Ｒiとが、Ｘデコーダ１６内に設けられている。
【０１４３】
Ｙデコーダ１７は、第２導電体４の選択時において、アドレスバッファ１３が出力するＹアドレスＹＡに応じて、不揮発性記憶素子７中の第２導電体４のうちの少なくとも１本を記録再生のために選択的に活性化する。具体的には、少なくとも、記録再生方法について説明した図６において示した第２導電体Ｙjに接続されたトランジスタＴｒjと接地抵抗Ｒjとが、Ｙデコーダ１７内に設けられている。
【０１４４】
不揮発性記憶回路８は、さらに、データ入出力端子１２との間でデータ授受を実行するためのデータ出力バッファ２０及びデータ入力バッファ２１を備えている。データ出力バッファ２０及びデータ入力バッファ２１は、制御回路１５が生成するクロック信号に同期したタイミングでデータ入出力を実行する。
【０１４５】
データ入力バッファ２１から送出されたデータは、データ入力回路１９へと入力される。データ入力回路１９は、Ｘデコーダ１６とＹデコーダ１７の選択結果に対応して、第３導電体５に印加する電圧を入力されたデータに基づいて制御して、第３導電体５の溶断の実行、すなわち、不揮発性記憶素子の各交差位置に対するデータの記録を行う。
【０１４６】
また、センス回路１８は、Ｘデコーダ１６とＹデコーダ１７の選択結果に対応して、不揮発性記憶素子の各交差位置における記録状態、すなわち、第３導電体５の断接状態を検出し、記録データの再生を行う。例えば、Ｙデコーダ１７により選択された第２導電体Ｙjに電圧を印加して、第１導電体Ｘ1〜ＸNに誘起される電圧をセンス回路１８により順次測定することにより、記録情報を再生することが可能である。そして、センス回路１８で検出された再生信号は、データ出力バッファ２０へと送出される。
【０１４７】
不揮発性記憶回路８は、さらに、電源端子１１に入力された外部電源電位ＶＣＣ及び外部接地電位ＶＳＳに応じて、不揮発性記憶回路８内部で使用される電源電位＋Ｖ、及び、接地電位を生成する電源回路２２を備えている。電源電位＋Ｖ及び接地電位は、不揮発性記憶回路８内部の各回路に供給される。
【０１４８】
本発明の上記不揮発性記憶回路を用いることにより、アドレスに対応して、本発明の不揮発性記憶素子に対する、情報の記録再生を実現することが可能となる。
【０１４９】
（不揮発性記憶素子の製造方法１）
次に、図９を用いて、本発明の不揮発性記憶素子の形成方法について説明する。
【０１５０】
図９の（ａ），（ｂ），（ｃ），（ｄ）は、図１に示す本発明の不揮発性記憶素子の製造工程を説明する図である。図９においては、図１のＡ−Ａ’断面で見たある時点での製造工程を示している。
【０１５１】
まず、図９（ａ）に示すように、上記した記録再生制御回路が設けられた基板２３上に、該記録再生制御回路との電気的干渉を避けるための絶縁膜２４を形成した後、図１に示す配線パターンで複数の第１導電体２を形成する。さらに、第１導電体２を覆うように絶縁膜３を形成した後、図１に示す配線パターンで複数の第２導電体４を形成する。
【０１５２】
なお、マスキングプロセスとエッチングプロセスを用いて導電性材料をパターニングすることにより、第１導電体２及び第２導電体４を形成することができるが、ダマシン法により形成する方法を採用してもよい。
【０１５３】
ここで、第１導電体２、及び、第２導電体４としては、電気抵抗の小さいＡｌやＡｌ合金（ＡｌＴｉ，ＡｌＣｕ等）、もしくは、ＣｕやＣｕ合金（ＣｕＴｉ，ＣｕＡｌ等）を用いることが可能である。また、絶縁膜３，２４としては、Ｓｉ酸化膜（例えばＳｉＯ2），Ｓｉ窒化膜（例えばＳｉ3Ｎ4），Ｔａ酸化膜（例えばＴａ2Ｏ3）等の誘電体膜を用いても良いし、光硬化性樹脂や熱硬化性樹脂等の有機系絶縁膜を用いることも可能である。
【０１５４】
次に、図９（ｂ）に示すように、第１導電体２及び第２導電体３をマスクとして、絶縁膜３の選択的エッチングを行い、第１導電体２の側端面２５と第２導電体４の側端面２６とを露出させる。この段階で、絶縁膜３の側端面も含めて、第１導電体２の側端面２５と第２導電体４の側端面２６とは、略面一状になる。
【０１５５】
例えば、第１導電体２及び第２導電体４としてＣｕを用い、絶縁膜３としてＳｉＯ2を用いた場合、ＣＦ4ガスプラズマを用いたドライエッチングを行うことにより、Ｃｕのエッチングは行われず、ＳｉＯ2のエッチングのみが進行するため、第１導電体２及び第２導電体３をマスクとした絶縁膜３の選択的エッチングが実現する。
【０１５６】
ここでは、導電体をマスクとしたが、絶縁膜３および第２導電体４の上に、別途フォトレジスト等によりマスクを設けて、絶縁膜３のエッチングやイオンミリングを行うことによっても、第１導電体２と第２導電体４の側端面２５・２６を露出させることが可能である。この場合、フォトレジスト等のマスクに覆われていない部分のみの絶縁膜３のエッチングを行うことが可能であり、エッチング面積の低減により、高速エッチングが実現し、プロセス時間の短縮を図ることができる。
【０１５７】
また、図９（ｂ）においては、絶縁膜２４がエッチングされていない状態の図面となっているが、絶縁膜２４に対して、絶縁膜２４の機能が損なわれない程度のオーバーエッチングが行われた場合においても、第１導電体２の端部２４と第２導電体４の端部２５とが露出されるため、特に問題は無い。
【０１５８】
次に、図９（ｃ）に示すように、パターニングされた第１導電体２、絶縁膜３、及び、第２導電体４の全露出面を覆うように、導電性薄膜２７を形成した後、フォトプロセスを用いて、図１に示す第３導電体５の形成位置に対応したフォトレジストパターン２８を形成する。
【０１５９】
ここで、図９（ｂ）までのプロセスにより、第１導電体２の側端面２５と第２導電体４の側端面２６とは、エッチングガス等により汚染されているため、導電性薄膜２７を形成する前に、Ａｒガス等の不活性ガスを用いてスパッタエッチングを行い、側端面２５・２６の表面汚染層を除去することにより、各側端面２５・２６と導電性薄膜２７との電気的接続をより確実なものとすることができる。
【０１６０】
最後に、図９（ｄ）に示すように、上記フォトレジスト２８をマスクとして、導電性薄膜２７をエッチングした後、フォトレジスト２８を除去することにより、第１導電体２の側端面２５と第２導電体４の側端面２６とが、第３導電体５により接続された不揮発性記憶素子が完成する。
【０１６１】
ここで、第３導電体５として、第１導電体２及び第２導電体４と同一の材料を用いることが可能である。例えば、全ての導電体として、Ａｌを用いた場合、第３導電体５の膜厚及び／またはパターン幅の調整により、第３導電体５の抵抗値を大きくすることが望ましい。
【０１６２】
すなわち、第３導電体５の膜厚を第１導電体２及び第２導電体４の膜厚より薄くしてもよいし、さらに第３導電体５のパターン幅を第１導電体２及び第２導電体４のパターン幅より狭くしてもよい。これにより、第３導電体５において溶断を発生しやすくすることが可能となり、安定した記録を実現することができる。また、第１導電体２と第２導電体４とに与える溶断に必要な電位差を小さくすることができるので、消費電力を抑えることもできる。
【０１６３】
しかしながら、第３導電体５の材料としては、第１導電体２及び第２導電体４の材料よりも、融点の低い材料を用いることがさらに望ましい。例えば、第１導電体２及び第２導電体４としてＣｕを用い、第３導電体５としてＡｌを用いた場合、Ｃｕの融点が１０８５℃であり、Ａｌの融点が６６０℃なので、第３導電体５において溶断が発生する確実性を向上させることができる。
【０１６４】
このように、Ａｌ等の低融点材料からなる第３導電体５の膜厚を相対的に薄くし、かつ／または、第３導電体５のパターン幅を相対的に狭くすることにより、より確実な記録を実現することができる。
【０１６５】
このように、上記不揮発性記憶素子においては、第３導電体５は、第１導電体２および第２導電体４とは、異なる製造工程によって形成され、また、第１導電体２および第２導電体４は順次積層される構造であるため、各導電体２，４，５の膜厚や幅を種々に設定することが容易に可能となる。
【０１６６】
（不揮発性記憶素子の製造方法２）
次に、図１０を用いて、図３に示す本発明の不揮発性記憶素子の製造方法を説明する。
【０１６７】
図１０の（ａ），（ｂ），（ｃ），（ｄ）は、図３のＡ−Ａ’断面で見たある時点での製造工程を示している。
【０１６８】
図１０に示す製造方法は、図９に示す製造方法と基本的には同一である。ただし、図１０（ｃ）に示すように、フォトレジストパターン２８の形状を、図３に示す第３導電体５に対応させる点で、前記製造方法と異なっている。図１０（ｃ）に示すフォトレジストパターン２８を用いることにより、第１導電体２の側端面２５と第２導電体４の側端面２６とを、少なくとも２箇所で接続することが可能となる。
【０１６９】
従って、不揮発性記憶素子の形成時に、塵埃等の欠陥が存在したために、２つの接続箇所の一方において第３導電体５による電気的な接続が維持されないような事態が発生した場合においても、他方の接続箇所では、電気的な接続が維持されている。従って、不揮発性記憶素子が不良となることを回避することができ、良品率を向上させることができる。
【０１７０】
（不揮発性記憶素子の構成例３）
次に、図１１は、第１導電体２の側端面と第２導電体４の側端面とが、第３導電体５により電気的に接続された不揮発性記憶素子のさらに他の構成を示す平面図である。
【０１７１】
図１１に示すように、第１導電体２（Ｘ1，Ｘ2，・・・，Ｘ8）及び第２導電体４（Ｙ1，Ｙ2，・・・，Ｙ10）は、いずれも直線帯状で、それぞれが互いに平行に配置され、かつ第２導電体４は、第１導電体２と直交する方向に伸びている。そして、第３導電体５による接続箇所は、第１導電体２と第２導電体４との交差位置毎に設けられている。
【０１７２】
該不揮発性記憶素子の上記各交差位置には、第１導電体２と第２導電体４の側端面を露出させるためのエッチング領域２９が、第１導電体２、絶縁膜３及び第２導電体４の積層方向に形成されている。すなわち、各交差位置には、４つの角部が存在するが、その内の１つの角部において、第１導電体２、絶縁膜３及び第２導電体４を積層方向にエッチングして削り取ることにより、エッチング領域２９が形成されている。
【０１７３】
後述する図１２（ｃ），図１３（ｃ）に示すように、該エッチング領域２９では、第１導電体２の側端面２５と第２導電体４の側端面２６とが、第３導電体５により電気的に接続されている。
【０１７４】
（不揮発性記憶素子の製造方法３）
図１１に示す本発明の不揮発性記憶素子の製造方法を、図１２・１３を用いて説明する。図１２（ａ），（ｂ），（ｃ）及び図１３（ａ），（ｂ），（ｃ）は、図１１のＢ−Ｂ’断面で見たある時点の製造工程を示している。なお、Ｂ−Ｂ’線は、上記各交差位置を通って、第１導電体２の延伸方向に対し４５度斜めの方向に延びている。
【０１７５】
まず、図１２（ａ）に示すように、図９の製造方法１と同様にして、上記した記録再生制御回路が設けられた基板２３上に、該記録再生制御回路との電気的干渉を避けるための絶縁膜２４を形成した後、図１１に示す配線パターンで第１導電体２を形成する。さらに、第１導電体２を覆うように絶縁膜３を形成した後、図１１に示す配線パターンで第２導電体４を形成する。
【０１７６】
ここで、第１導電体２、及び、第２導電体４としては、電気抵抗の小さい金属を用いることができ、また、絶縁膜３，２４として、誘電体膜または有機系絶縁膜を用いることができるのは、製造方法１で説明したとおりである。
【０１７７】
次に、図１２（ｂ）に示すように、第１導電体２と第２導電体４の側端面を形成する位置、すなわち図１１に示すエッチング領域２９に対応する位置に、互いにほぼ直角をなす２つの立面で構成されたパターンエッジ３０を有するフォトレジストパターン３１を形成する。
【０１７８】
次に、図１２（ｃ）に示すように、フォトレジストパターン３１をマスクとして、第２導電体４、絶縁膜３、及び、第１導電体２のスパッタエッチングを行い、第１導電体２の側端面２５と第２導電体４の側端面２６を露出させるエッチング領域２９が形成される。
【０１７９】
また、図１２（ｃ）において、絶縁膜２４に対するオーバーエッチングが行われても、特に問題が無い点は、製造方法１において説明したとおりである。
【０１８０】
次に、図１３（ａ）に示すように、パターニングされた第１導電体２、絶縁膜３、及び、第２導電体４の全露出面を覆うように、導電性薄膜２７を表面に形成しする。ここで、導電性薄膜２７を形成する前に、Ａｒガス等の不活性ガスを用いてスパッタエッチングを行うことにより、表面汚染層を除去することが好ましい点も、製造方法１において説明したとおりである。
【０１８１】
次に、図１３（ｂ）に示すように、図１１の第３導電体５の形成位置に対応する部分を覆うフォトレジストパターン３２を形成する。
【０１８２】
最後に、上記フォトレジストパターン３２に覆われていない部分の導電性薄膜２７をエッチングにより除去した後、フォトレジストパターン３２を取り除くことにより、図１３（ｃ）に示すように、エッチング領域２９において、第１導電体の側端面２５と該第２導電体の側端面２６とが、第３導電体５により電気的に接続されている不揮発性記憶素子が完成する。
【０１８３】
図１１に示す構成の不揮発性記憶素子においては、第１導電体２及び第２導電体４のいずれもが、直線帯状の導電体であり、図１に示すように、導電体が重なり部分６を有していないため、第１導電体２及び第２導電体４の単位面積あたりの交差箇所を増やすことができる。従って、その記録密度を高めることが可能であり、より大容量の不揮発性記憶素子、不揮発性記憶回路を形成することができる。
【０１８４】
（不揮発性記憶回路の実施形態１）
次に、本発明の不揮発性記憶回路の具体的な実施形態について、図１４から図１７を用いて説明する
図１４は、本発明の不揮発性記憶回路の一部を示す斜視図であり、図８に示すアドレス入力端子９、制御信号入出力端子１０、電源端子１１、及び、データ入出力端子１２等で構成された回路入出力端子３４と、アドレスバッファ１３、制御信号バッファ１４、制御回路１５、Ｘデコーダ１６、Ｙデコーダ１７、センス回路１８、データ入力回路１９、データ出力バッファ２０、データ入力バッファ２１、及び、電源回路２２等の半導体回路により構成された記録再生制御回路３５が、単結晶シリコンウエハーからなるＳｉ基板３３（半導体層）上に形成された構成となっている。
【０１８５】
図１５は、Ｓｉ基板３３上に形成された記録再生制御回路３５の上に、本発明の不揮発性記憶素子３６（図８に示す不揮発性記憶素子７に相当）を設けた構成の不揮発性記憶回路の斜視図である。ここで、記録再生制御回路３５のＸデコーダ１６、及び、データ入力回路１９等の入出力配線と、不揮発性記憶素子３６の第１導電体２、及び、第２導電体４とは、それぞれ、図示しない絶縁膜を介して、立体配線技術を用いて配線されている。
【０１８６】
ここで、上記記録再生制御回路３５と上記不揮発性記憶素子３６とを重ならないように設け、水平配線により配線することも可能である。しかし、この場合、Ｓｉ基板３３上に、記録再生制御回路３５を形成する領域と不揮発性記憶素子３６を形成する領域とを別々に設けることが必要となり、記憶容量が減少することになる。大きな記憶容量を実現するためには、図１５に示すように、記録再生制御回路３５と不揮発性記憶素子３６とを重ねて配置し、図示しない絶縁膜を介して、立体配線技術を用いて配線することが望ましい。
【０１８７】
なお、図示しない上記絶縁膜は、記録再生制御回路３５と不揮発性記憶素子３６との電気的な干渉を避けるために設けるものであり、記録再生制御回路３５と不揮発性記憶素子３６との間で、絶縁不良が発生しないように設けられることが望ましい。
【０１８８】
また、上記説明においては、記録再生制御回路３５として、Ｓｉ基板上に設けた半導体回路により構成された記録再生制御回路３５を用いたが、これに限られるものではない。
【０１８９】
例えば、図１６及び図１７に示すように、Ｓｉ基板以外の基板３７、例えば、ガラス基板やプラスチック基板上に、半導体回路からなる記録再生制御回路３９と回路入出力端子３４とを設け、図１４及び図１５と同様にして、上記記録再生制御回路３９上に、不揮発性記憶素子３６を重ねて配置し、立体配線技術を用いて配線することが可能である。
【０１９０】
ここで、基板３７としてガラス基板やプラスチック基板を用いる場合、半導体回路からなる上記記録再生制御回路３９は、基板３７上にスパッタリング法やＣＶＤ法により形成された非晶質Ｓｉ薄膜３８（半導体層）を用いて構成することが可能である。非晶質Ｓｉ薄膜には、半導体回路を形成することが可能である必要があり、その膜厚を５０ｎｍ〜２００ｎｍとすることが望ましい。なお、左記の上限値、下限値はおよその目安である。
【０１９１】
しかし、半導体回路として非晶質Ｓｉ薄膜を用いた場合、非晶質Ｓｉ薄膜の電子移動度が小さいため、高速での記録再生制御が困難となる。本発明の不揮発性記憶回路に対して、映像情報等の情報を記録再生するためには、その記憶容量のみならず、高速での記録再生を実現することが重要な課題となる。
【０１９２】
従って、本発明の不揮発性記憶素子３６に用いる記録再生制御回路３９としては、上記非晶質Ｓｉ薄膜３８に対して、レーザビーム等のエネルギービームを照射して、上記非晶質Ｓｉ薄膜３８を多結晶化した領域に、上記記録再生制御回路３９を設けることが望ましい。上記非晶質Ｓｉ薄膜３８が多結晶化されることにより、半導体回路における電子移動度が大きくなる。従って、記録再生制御回路の高速動作が実現され、本発明の不揮発性記憶回路を、映像情報等の情報の高速記録再生に適用することができる。
【０１９３】
また、本実施例によれば、高価なＳｉ基板を用いず、安価なガラス基板やプラスチック基板を使用することができるため、低価格な不揮発性記憶回路を提供することが可能である。さらに、プラスチック基板を用いることにより、割れによる破損を防止することが可能であり、ガラス基板に比べて、携帯性に優れた不揮発性記憶回路を提供することが可能である。
【０１９４】
（不揮発性記憶回路の実施形態２）
次に、本発明の不揮発性記憶回路の他の実施形態について、図１８・１９を用いて説明する
図１８・１９は、一つの基板３７上に、複数の記録再生制御回路４０と、それぞれの記録再生制御回路４０に対応する複数の不揮発性記憶素子４１とが設けられた構成を示している。ここで、基板３７としては、図１４及び図１５に示すＳｉ基板であっても良いが、不揮発性記憶回路の低価格化を実現するためには、図１６・１７と同様に、Ｓｉ基板以外の基板を用いることが望ましい。
【０１９５】
また、図１６・１７の場合と同様に、レーザアニール処理により多結晶化された多結晶Ｓｉを用いて、記録再生制御回路４０を形成することにより、記録再生制御回路４０の高速動作が実現され、本発明の不揮発性記憶回路を、映像情報等の情報の高速記録再生に適用することができる。
【０１９６】
図１８及び図１９に示す不揮発性記憶回路においては、回路入出力端子３４と、それぞれの記録再生制御回路４０とが接続され、アドレス情報やデータ情報の授受が行われる。また、複数の上記記録再生制御回路４０のそれぞれに対して、不揮発性記憶素子４１が重ねて配置され、立体配線技術を用いて配線されている。
【０１９７】
図１５及び図１７に示す不揮発性記憶回路においては、基板上に一つの不揮発性記憶素子３６が設けられた構成となっている。従って、不揮発性記憶素子３６を構成する複数の第１導電体２及び複数の第２導電体４は、不揮発性記憶素子３６の長さとほぼ同程度の長さを有することになる。ここで、複数の上記第１導電体２、もしくは、複数の上記第２導電体４の一箇所に、欠陥による断線、もしくは、短絡が発生した場合、断線の発生した導電体に接続された個々の不揮発性記憶素子（個々の交差位置に対応；単位記憶素子と呼ぶ）は、すべて欠陥素子となってしまう。すなわち、一箇所の欠陥が、極めて多くの欠陥素子を発生させることになる。
【０１９８】
これに対して、図１８及び図１９に示す不揮発性記憶回路においては、複数の不揮発性記憶素子４１を複数の記録再生制御回路４０に接続して設けることにより、欠陥素子の数を低減することが可能である。例えば、基板３７のサイズが変わらないとすれば、図１９の場合、図１７の場合と比較して、不揮発性記憶素子４１の記憶容量は小さくなるものの、それぞれの不揮発性記憶素子４１が有する第１導電体２及び第２導電体４の長さを短くすることができる。このように、第１導電体２及び第２導電体４の長さが短くなると、一箇所の欠陥に起因する断線、もしくは、短絡により発生する欠陥素子の数を低減することが可能となる。
【０１９９】
（不揮発性記憶カードの実施形態１）
図１４から図１９に示す本発明の不揮発性記憶回路を、回路基板上に配置し、回路入出力端子３４を用いて、記録再生情報の入出力が可能な不揮発性記憶回路として用いることも可能であるが、大容量であり、かつ、低価格であるという特徴を生かして、可換型の不揮発性記憶回路とすることも可能である。
【０２００】
すなわち、図２０に示すように、本発明の不揮発性記憶回路４３を、カード状基板４２の上に設け、不揮発性記憶カードとすることにより、大容量であり、かつ、低価格な記憶媒体を提供することができる。
【０２０１】
例えば、図２０に示す不揮発性記憶カードは、回路入出力端子３４に対して電気的に接触可能な接続ピンを有する記録再生装置に着脱可能に装着され、該接続ピンを通じて、該不揮発性記憶カードと記録再生装置との間で、情報の記録再生が行われる。
【０２０２】
図２０は、カード状基板４２の上に、図１５または図１７に示す不揮発性記憶回路、もしくは、図１９に示す不揮発性記憶回路４３を、接着剤により貼り付けた構成であるが、カード状基板４２の上に、直接、記録再生制御回路３５，３９，４０及び不揮発性記憶素子３６，４１を設けることも可能である。
【０２０３】
（不揮発性記憶カードの実施形態２）
次に、図２１は、複数の不揮発性記憶回路４３がカード上基板４２の上に積層された不揮発性記憶カードを示している。ここでは、複数の不揮発性記憶回路４３の回路入出力端子３４が積層方向に重ならないように、それぞれの不揮発性記憶回路４３が階段状に積層され、接着剤により張り合わせられている。
【０２０４】
該不揮発性記憶カードに対する記録再生は、記録再生装置に設けられた接続ピンを、露出した回路入出力端子３４に対して同時にまたは選択的に電気的に接触させ、記録再生情報の入出力を行うことにより実現される。
【０２０５】
このように、複数の不揮発性記憶回路４３を積層して設けることにより、さらに大容量の記憶容量を有する不揮発性記憶カードを提供することが可能となる。
【０２０６】
しかしながら、上記不揮発性記憶カードにおいては、複数の回路入出力端子３４のそれぞれに対して、アドレス情報や記録再生情報を入出力することが必要であり、記録再生装置の接続ピンの数が、不揮発性記憶回路の積層数に応じて増加し、かつ、記録再生装置の記録再生制御システムが複雑になるという問題が発
生する。
【０２０７】
（不揮発性記憶カードの実施形態３）
図２２及び図２３は、回路入出力端子３４の数を増やすことなく、複数の不揮発性記憶回路を積層させることが可能な不揮発性記憶カードについて説明する図である。
【０２０８】
本発明の不揮発性記憶カードは、図２２に示すように、カード状基板４２の上に、不揮発性記憶素子３６（または４１）と、図示しない記録再生制御回路と、外部入出力端子群４８と、記憶回路選択回路４５とを有する第１の不揮発性記憶回路４４が、接着剤により貼り付けられている。さらに、図２３に示すように、上記第１の不揮発性記憶回路４４及び記憶回路選択回路４５の上に、複数の第２の不揮発性記憶回路４６が、順次積層された構造となっている。
【０２０９】
上記複数の第２の不揮発性記憶回路４６は、それぞれ、入出力端子４７を有しており、該入出力端子４７は、それぞれ、該不揮発性記憶回路４６を貫通する孔を通じて、第１の不揮発性記憶回路４４が有する記憶回路選択回路４５に接続されている。記憶回路選択回路４５は、外部入出力端子群４８から入力されたアドレス情報に基づき、特定の不揮発性記憶回路４４または４６を選択し、特定の不揮発性記憶回路４４または４６に対する記録再生を実施することが可能である。
【０２１０】
ここでは、第１の不揮発性記憶回路４４として、外部入出力端子群４８と記憶回路選択回路４５と不揮発性記憶素子３６とを有する構成について記載しているが、第１の不揮発性記憶回路４４として、外部入出力端子４８と記憶回路選択回路４５とのみを有する構成とすることも可能である。
【０２１１】
図２４と図２５は、図２３に示す不揮発性記憶カードの記録再生を実施する不揮発性記憶回路の概略ブロック図を示している。
【０２１２】
図２４は、第１の不揮発性記憶回路４４を示し、アドレス信号Ａ０〜Ａｉ（ｉ：自然数）（第１の選択信号及び第２の選択信号）を受けるアドレス入力端子５０と、外部から入力される、外部クロックＣＬＫ、Ｘアドレスストローブ信号ＸＡＳ、Ｙアドレスストローブ信号ＹＡＳ、ライトイネーブル信号ＷＥ、及び素子セレクト信号ＣＳ等を受ける制御信号入力端子５１と、外部から電源電位ＶＣＣ及び接地電位ＶＳＳをそれぞれ受ける電源端子５２と、データＤ０〜Ｄｊ（ｊ：自然数）（記録再生の情報信号）の入出力を行なうデータ入出力端子５３とからなる上記外部入出力端子４８とが設けられている。
【０２１３】
次に、外部入出力端子４８は、記憶回路選択回路４５へと接続されており、記憶回路選択回路４５は、入力されたアドレス信号情報に応じて、選択すべき不揮発性記憶回路４４または４６を決定する。
【０２１４】
一方、図２４・２５に示すように、それぞれの不揮発性記憶回路４４，４６は、個々に、記憶回路選択回路４５から送出されるアドレス信号Ａ０〜Ａｉ（ｉ：自然数）を受けるアドレス入力端子６０と、外部クロックＣＬＫ、Ｘアドレスストローブ信号ＸＡＳ、Ｙアドレスストローブ信号ＹＡＳ、ライトイネーブル信号ＷＥ、及び素子セレクト信号ＣＳ等を受ける制御信号入力端子６１と、電源電位ＶＣＣ及び接地電位ＶＳＳをそれぞれ受ける電源端子６２と、データＤ０〜Ｄｊ（ｊ：自然数）の入出力を行なうデータ入出力端子６３とからなる上記回路入出力端子３４を備えており、記憶回路選択回路４５により決定された不揮発性記憶回路４４，４６の回路入出力端子３４と外部入出力端子４８との接続が、記憶回路選択回路４５により行われる。
【０２１５】
上記回路入出力端子３４から、それぞれの不揮発性記憶回路７への記録再生動作については、図８の場合と同様にして行われる。
【０２１６】
上記構成の不揮発性記憶カードにおいては、複数の不揮発性記憶回路が積層され、大容量の記憶容量を実現可能であるとともに、不揮発性記憶カードが有する外部入出力端子の数を必要最小限（記憶回路選択回路４５の外部入出力端子４８の数）とすることが可能である。従って、記録再生装置の入出力システムを簡略化でき、低価格な記録再生装置を提供することができる。
【０２１７】
また、上記実施形態においては、アドレスバッファ１３、電源回路２２、制御信号バッファ１４、制御回路１５、データ入力バッファ２１、データ出力バッファ２０が、それぞれの不揮発性記憶回路４４，４６に設けられた構成について説明したが、これらの回路（不揮発性記憶素子７のドライバ回路）を記憶回路選択回路４５にまとめて設けることにより、個々の不揮発性記憶回路に含まれる記録再生制御回路の規模が小さくなり、不揮発性記憶回路の形成プロセスの簡略化と低コスト化を実現することができる。
【０２１８】
【実施例】
〔実施例１〕
本発明の実施例１として、図１及び図２に示す構成の不揮発性記憶素子を作製した。
【０２１９】
実施例１の不揮発性記憶素子は、ガラス基板１上に、幅が１μｍであり、膜厚が５０ｎｍのＡｌ配線からなる第１導電体２と第２導電体４とが、膜厚が５０ｎｍのＳｉＯ2からなる絶縁膜３を介して積層され、第２導電体４の重なり部分６において、第１導電体２の一方の側端面２５と第２導電体４の一方の側端面２６とを電気的に接続する第３導電体５が設けられている。
【０２２０】
第３導電体５は、第１導電体２及び第２導電体４と同じＡｌを用い、膜厚を２５ｎｍとし、第１導電体２及び第２導電体４の側端面と接触する部分の幅を０．５μｍとした。
【０２２１】
次に、一本の第１導電体Ｘ4に、５Ｖの電圧を印加し、一本の第２導電体Ｙ3を抵抗を介して接地することにより、第１導電体Ｘ4から第２導電体Ｙ3へと電流を流した。その結果、第１導電体Ｘ4と第２導電体Ｙ3とを接続する第３導電体５のみを溶断することができた。また、同様にして、第１導電体Ｘ7から第２導電体Ｙ3へと電流を流すことにより、第１導電体Ｘ7と第２導電体Ｙ3とを接続する第３導電体５のみを溶断することができた。
【０２２２】
次に、第２導電体Ｙ3に、２．５Ｖの電圧を印加することにより、第２導電体Ｙ3に接続された第３導電体５に、溶断が発生していない第１導電体Ｘ1，Ｘ2，Ｘ3，Ｘ5，Ｘ6，Ｘ8には、約２．５Ｖの電圧が誘起されることが確認できた。これに対し、第３導電体５に溶断の発生している第１導電体Ｘ4，Ｘ7には、電圧が誘起されなかった。
【０２２３】
以上のことから、実施例１の不揮発性記憶素子においては、選択された１つの上記第１導電体２と、選択された１つの上記第２導電体４との間に電位差を設け、該第１導電体２と該第２導電体４とを接続する上記第３導電体５を溶断することにより、情報を記録することが可能であり、さらに、上記第１導電体２、もしくは、上記第２導電体４のいずれか一方の導電体に、上記第３導電体５における溶断が発生しない程度の電圧を印加して、他方の導電体の電位を検出することにより、上記第３導電体５における溶断の有無を判断し、情報を再生することが可能であることがわかる。
【０２２４】
次に、同じ構成の不揮発性記憶素子における第３導電体５の寸法を変更して、溶断の発生の有無を調査した結果、第３導電体５の幅を狭くし、第３導電体５の膜厚を薄くする程、第３導電体５の溶断に必要な電圧が小さくなることが確認された。また、第３導電体５の幅と膜厚を、第１導電体２及び第２導電体４と同一にすると、第１導電体２もしくは第２導電体４における溶断の発生が確認された。
【０２２５】
従って、第３導電体５の幅と膜厚は、少なくとも、第１導電体２もしくは第２導電体４の幅と膜厚よりも小さくすれば、第１導電体３、及び、第２導電体５に溶断を発生させることなく、第３導電体６のみを溶断することが可能であると言える。また、低消費電力を実現するためには、低電圧での第３導電体５の溶断が望ましい。そのためには、第３導電体５の幅を０．８μｍ以下、または第３導電体５の膜厚を４０ｎｍ以下とすることが望ましく、第３導電体５の幅及び膜厚を、それぞれ、０．８μｍ以下及び４０ｎｍ以下とすることがさらに望ましい。
【０２２６】
また、第３導電体５の幅と膜厚を小さくし過ぎると、未記録状態の第３導電体５の断線が発生することになる。未記録状態における断線を使用可能な程度に避けるためには、第３導電体５の幅を０．１μｍ以上、または第３導電体５の膜厚を１０ｎｍ以上とすることが望ましく、第３導電体５の幅及び膜厚を、それぞれ、０．１μｍ以上及び１０ｎｍ以上とすることがさらに望ましい。
【０２２７】
さらに、未記録状態における断線を完全に避けるためには、第３導電体５の幅を０．２μｍ以上、または第３導電体５の膜厚を２０ｎｍ以上とすることが望ましく、第３導電体５の幅及び膜厚を、それぞれ、０．２μｍ以上及び２０ｎｍ以上とすることがさらに望ましい。
【０２２８】
〔実施例２〕
本発明の実施例２として、図３及び図４に示す構成の不揮発性記憶素子を作製した。
【０２２９】
実施例２の不揮発性記憶素子は、ガラス基板１上に、幅が１μｍであり、膜厚が５０ｎｍのＡｌ配線からなる第１導電体２と第２導電体４とが、膜厚が５０ｎｍのＳｉＯ2からなる絶縁膜３を介して積層され、第２導電体４の重なり部分６において、第１導電体２の両方の側端面と第２導電体４の両方の側端面とを、それぞれ、電気的に接続する第３導電体５が設けられている。
【０２３０】
第３導電体５は、第１導電体２及び第２導電体４と同じＡｌを用い、膜厚を１２ｎｍとし、第１導電体２及び第２導電体４の側端面と接触する部分の幅を０．１５μｍとした。膜厚及び幅を、実施例１より小さい値に設定したのは、１つの交差位置あたりの第３導電体５による接続箇所が実施例１より多いため、同じ設定では抵抗値が下がって溶断しにくくなるからである。
【０２３１】
次に、一本の第１導電体Ｘ5に、５Ｖの電圧を印加し、一本の第２導電体Ｙ3を抵抗を介して接地することにより、第１導電体Ｘ5から第２導電体Ｙ3へと電流を流した。これにより、第１導電体Ｘ5と第２導電体Ｙ3とを接続する第３導電体５のみを溶断することができた。また、同様にして、第１導電体Ｘ7から第２導電体Ｙ3へと電流を流すことにより、第１導電体Ｘ7と第２導電体Ｙ3とを接続する第３導電体５のみを溶断することができた。
【０２３２】
次に、第２導電体Ｙ3に、２．５Ｖの電圧を印加することにより、第２導電体Ｙ3に接続された第３導電体５に溶断の発生していない第１導電体Ｘ1，Ｘ2，Ｘ3，Ｘ4，Ｘ6，Ｘ8には、約２．５Ｖの電圧が誘起されることが確認できた。これに対し、交差する位置の第３導電体５に溶断の発生している第１導電体Ｘ5，Ｘ7には、電圧が誘起されなかった。
【０２３３】
以上のことから、実施例２の不揮発性記憶素子においては、選択された１つの上記第１導電体２と、選択された１つの上記第２導電体４との間に電位差を設け、該第１導電体２と該第２導電体４とを接続する上記第３導電体５を溶断することにより、情報を記録することが可能であり、さらに、上記第１導電体２、もしくは、上記第２導電体４のいずれか一方の導電体に、上記第３導電体５における溶断が発生しない程度の電圧を印加し、他方の導電体の電位を検出することにより、上記第３導電体５における溶断の有無を判断し、情報を再生することが可能であることがわかる。
【０２３４】
第１導電体２及び第２導電体５の片側の側端面のみを接続した実施例１において、未記録状態における断線を完全に避けるためには、第３導電体５の幅及び膜厚を、それぞれ、０．２μｍ以上及び２０ｎｍ以上とすることが最適であった。これに対して、第１導電体２及び第２導電体５の両側の端部を接続した実施例２においては、第３導電体５の幅を０．１５μｍとし、膜厚を１２ｎｍとした場合においても、未記録状態における断線を完全に避けることができた。これは、両側の側端面を接続することにより、片側の側端面で断線が発生しても、他方の側端面で接続が維持されたことによるものである。
【０２３５】
このように、第２実施例においては、第１導電体２と第２導電体４の両側の側端面が、それぞれ、電気的に接続されていることにより、断線による不揮発性記憶素子の初期不良を低減することができる。また、第３導電体５の膜厚を薄くすることが可能となり、第３導電体５の形成プロセス（成膜、エッチング）を簡略化できる。
【０２３６】
〔実施例３〕
本発明の実施例３として、図１１に示す構成の不揮発性記憶素子を作製した。
【０２３７】
実施例１１の不揮発性記憶素子は、ガラス基板１上に、幅が１μｍであり、膜厚が５０ｎｍのＡｌ配線からなる第１導電体２と第２導電体４とが、膜厚が５０ｎｍのＳｉＯ2からなる絶縁膜３を介して積層され、第１導電体２と第２導電体４の交差部における４つの角部の１つを中心として、１μｍ角のパターン除去領域２９が形成されている。
【０２３８】
さらに、パターン除去領域２９において、第１導電体２の側端面と第２導電体４の側端面とを、互いに電気的に接続する第３導電体５が設けられている。第３導電体５は、第１導電体２及び第２導電体４と同じＡｌを用い、膜厚を２０ｎｍとし、第１導電体２及び第２導電体４の端部と接触する部分の幅、つまり幅方向の接触長さが０．４μｍとなるようにした。
【０２３９】
次に、一本の第１導電体Ｘ3に、５Ｖの電圧を印加し、一本の第２導電体Ｙ6を抵抗を介して接地することにより、第１導電体Ｘ5から第２導電体Ｙ6へと電流を流した。これにより、第１導電体Ｘ5と第２導電体Ｙ6とを接続する第３導電体５のみを溶断することができた。また、同様にして、第１導電体Ｘ7から第２導電体Ｙ6へと電流を流すことにより、第１導電体Ｘ7と第２導電体Ｙ6とを接続する第３導電体５のみを溶断することができた。
【０２４０】
次に、第２導電体Ｙ6に、２．５Ｖの電圧を印加することにより、第２導電体Ｙ6に接続された第３導電体５に溶断の発生していない第１導電体Ｘ1，Ｘ2，Ｘ4，Ｘ5，Ｘ6，Ｘ8には、約２．５Ｖの電圧が誘起され、第３導電体５に溶断の発生している第１導電体Ｘ3，Ｘ7には、電圧が誘起されなかった。
【０２４１】
以上のことから、実施例３の不揮発性記憶素子においては、選択された１つの上記第１導電体２と、選択された１つの上記第２導電体４との間に電位差を設け、該第１導電体２と該第２導電体４とを接続する上記第３導電体５を溶断することにより、情報を記録することが可能であり、さらに、上記第１導電体２、もしくは、上記第２導電体４のいずれか一方の導電体に、上記第３導電体５における溶断が発生しない程度の電圧を印加し、他方の導電体の電位を検出することにより、上記第３導電体５における溶断の有無を判断し、情報を再生することが可能であることがわかる。
【０２４２】
実施例３においても、実施例１と同様に、第１導電体２と第２導電体４とは、それぞれの側端面において、第３導電体５により電気的に接続されているため、実施例１で説明したのと同様な膜厚及び幅の範囲を有する第３導電体５を用いることが可能である。
【０２４３】
〔実施例４〕
本発明の実施例４として、実施例１と同一の構成の不揮発性記憶素子を、第１導電体２及び第２導電体４を構成する材料の融点よりも低い融点を有する第３導電体５を用いて作製した。
【０２４４】
ここでは、第１導電体２及び第２導電体４として、融点が６６０℃のＡｌを用い、第３導電体５として、Ａｌ，Ｚｎ，Ｓｎ，Ｂｉを用いた実施例について説明する。Ｚｎ，Ｓｎ，Ｂｉの融点は、それぞれ、４２０℃，２３２℃，２７４℃であった。
【０２４５】
第１導電体２及び第２導電体４は、実施例１と同じく、その幅を１μｍとし、その膜厚を５０ｎｍとした。また、第３導電体５については、それぞれ、その幅を０．８μｍとし、その膜厚を４０ｎｍとした。
【０２４６】
一本の第１導電体Ｘ4に、実施例１よりも低い４Ｖの電圧を印加し、一本の第２導電体Ｙ3を抵抗を介して接地することにより、第３導電体５の溶断発生について調べた。その結果、第３導電体５としてＡｌを用いた場合、実施例１と比較して印加する電圧が低いため、第３導電体５の溶断が発生しなかったのに対して、第３導電体５としてＺｎ，Ｓｎ，Ｂｉを用いた場合、実施例１と比較して、印加する電圧が低いにもかかわらず、第３導電体５の溶断が発生した。
【０２４７】
すなわち、第３導電体５として、第１導電体２及び第２導電体４の融点よりも低い融点を有する材料を用いることにより、より低電圧での溶断、すなわち、情報の記録が可能であることが確認された。
【０２４８】
また、同様な実験を、ＡｌＺｎ合金（例えば融点５１０℃），ＡｌＳｎ合金（例えば融点３２０℃），ＡｌＢｉ合金，ＺｎＳｎ合金を用いて行った結果、同様に、低電圧での溶断が可能であることが確認された。
【０２４９】
本発明は上述した各実施形態及び実施例に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態及び実施例にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態及び実施例についても本発明の技術的範囲に含まれる。
【０２５０】
【発明の効果】
本発明に係る不揮発性記憶素子は、以上のように、絶縁膜を間に挟んで絶縁された第１導電体と第２導電体とを有し、第１導電体、絶縁膜及び第２導電体の積層構造における、第１導電体及び第２導電体の側端面同士が、第１導電体と第２導電体との間に与えた電位差によって溶断する第３導電体により電気的に接続されていることを特徴としている。
【０２５１】
それゆえ、第１導電体と第２導電体とに積層構造を取らせたので、不揮発性記憶素子の占有面積を小さくすることができるので、記憶容量の大きなヒューズ型の不揮発性記憶素子を提供することができる。
【０２５２】
また、第３導電体の素材選択や、パターン幅選択、あるいは膜厚選択に自由度を持たせることができ、さらに、積層構造の利点として、第１導電体および第２導電体の膜厚についても互いの制約が緩和されるので、消費電力を下げたり、記憶容量を増大させたりする等の設計が容易になるという効果を併せて奏する。
【０２５３】
また、本発明に係る不揮発性記憶素子は、以上のように、絶縁膜を間に挟んで絶縁された複数の第１導電体と複数の第２導電体と、第１導電体と第２導電体との間に与えた電位差によって溶断する第３導電体とを有し、該第１導電体と該第２導電体とがマトリクス状に互いに交差するように配置され、第１導電体、絶縁膜及び第２導電体の交差位置における積層構造における、第１導電体及び第２導電体の側端面同士が、上記第３導電体により電気的に接続されていることを特徴としている。
【０２５４】
それゆえ、複数の第１導電体と複数の第２導電体とから、それぞれ１つずつ第１導電体と第２導電体とを選択して電位差を与えることにより、その交差位置に存在する第３導電体に対し、記録再生を実施することが可能となる。
【０２５５】
また、各交差位置では、第１導電体と第２導電体とに積層構造を取らせているので、単位記憶素子の占有面積を小さくすることができる。
【０２５６】
しかも、第３導電体の素材選択には自由度が有り、かつ第３導電体のパターン幅が、第１導電体及び第２導電体のパターン幅から受ける制約を緩和することができる。
【０２５７】
したがって、複数の単位記憶素子を集積した不揮発性記憶素子の単位面積あたりの記憶容量を上げることができる。
【０２５８】
さらに、第２導電体をマスクとした絶縁膜のエッチングを行うことにより、第１導電体と第２導電体との接続部分（側端面）を、その交差位置において露出させることが、絶縁膜のパターニングと同時に可能となる。この結果、不揮発性記憶素子形成プロセスの簡略化による低コスト化が実現するという種々の効果を併せて奏する。
【０２５９】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記積層構造における第３導電体の配設部において、第１導電体、絶縁膜及び第２導電体の各側端面が略面一状に形成されていることを特徴としている。
【０２６０】
それゆえ、上記の効果に加えて、第３導電体の接続面も略面一状となるので、第３導電体には断線不良が発生するような段差（屈曲）が生じない。この結果、断線不良を抑制し、断線による初期不良素子の発生割合を相対的に低減することができるというさらなる効果を奏する。
【０２６１】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記第３導電体の幅が、該第１導電体の幅、及び、該第２導電体の幅よりも狭いことを特徴としている。
【０２６２】
それゆえ、上記の効果に加えて、第３導電体の抵抗を大きくすることができ、抵抗の大きい第３導電体のみにおいて、温度を上昇させることができる。この結果、第３導電体のみを安定して溶断することができるので、不揮発性記憶素子の信頼性を向上させることができるというさらなる効果を奏する。
【０２６３】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記第３導電体の膜厚が、該第１導電体の膜厚、及び、該第２導電体の膜厚よりも薄いことを特徴としている。
【０２６４】
それゆえ、上記の効果に加えて、第３導電体の抵抗を大きくすることができ、抵抗の大きい第３導電体のみにおいて、温度を上昇させることができる。この結果、第３導電体のみを安定して溶断することができるので、不揮発性記憶素子の信頼性を向上させることができるというさらなる効果を奏する。
【０２６５】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記の構成に加えて、上記第３導電体の融点が、該第１導電体の融点、及び、該第２導電体の融点よりも低いことを特徴としている。
【０２６６】
それゆえ、上記の効果に加えて、第３導電体の素材選択によって、第３導電体を溶断する確実性が増す。また、第３導電体を溶断するために必要な電位差を小さくすることもできる。これにより、安定した記録再生及び／または低消費電力を実現する不揮発性記憶素子を提供することができるというさらなる効果を奏する。
【０２６７】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、上記各交差位置の少なくとも１箇所における第３導電体の切断により、情報が記録されていることを特徴としている。
【０２６８】
これにより、既に説明したとおり、大容量の情報を記録した不揮発性記憶素子を提供することができる。
【０２６９】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、直線帯状の上記第１導電体が、互いに並列的に配置され、該第１導電体と交差する帯状の上記第２導電体が、第１導電体の延伸方向に平行な重なり部分を持って配され、該重なり部分において、該第１導電体の側端面と該第２導電体の側端面とが、上記第３導電体により電気的に接続されていることを特徴としている。
【０２７０】
それゆえ、上記の効果に加えて、第２導電体の重なり部分をマスクとして利用することで、第１導電体の側端面と第２導電体の側端面とを露出させる工程を、絶縁膜のパターニングプロセスにおいて同時に行うことができるので、不揮発性記憶素子の製造プロセスを簡素化することができるというさらなる効果を奏する。
【０２７１】
また、本発明に係る不揮発性記憶素子は、以上のように、上記の構成に加えて、直線帯状の上記第１導電体が、互いに並列的に配置され、該第１導電体と交差する直線帯状の上記第２導電体が、互いに並列的に配置され、該第１導電体と該第２導電体との交差位置において、該第１導電体の側端面と該第２導電体の側端面とが、上記第３導電体により電気的に接続されていることを特徴としている。
【０２７２】
それゆえ、上記の効果に加えて、第１導電体、及び、第２導電体が、いずれも、直線帯状の導電体で構成され、屈曲部を有さないことにより、単位面積当たりにおける交差位置の数を、屈曲部を持つ構成に比べて増やすことができる。従って、不揮発性記憶素子の記憶容量をさらに増大させることができるというさらなる効果を奏する。
【０２７３】
また、本発明に係る不揮発性記憶素子は、以上のように、上記構成に加えて、上記第１導電体と第２導電体の各側端面を上記第３導電体により接続する箇所は、上記重なり部分毎に少なくとも２箇所有ることを特徴としている。
【０２７４】
それゆえ、上記の効果に加えて、第３導電体による接続箇所が、重なり部分毎に２箇所以上有るため、一方の第３導電体が断線したとしても、他方の第３導電体が、接続を維持できる。この結果、断線による初期不良素子を大幅に低減することができるというさらなる効果を奏する。
【０２７５】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、上記不揮発性記憶素子が記録再生制御回路を有する半導体層上に設けられており、複数の上記第１導電体、及び、複数の上記第２導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。
【０２７６】
それゆえ、それぞれの第１導電体、及び、第２導電体を直接選択することなく、回路入出力端子に対して、アドレス情報と記録情報だけを入力することにより、第１導電体、及び、第２導電体が選択され、第３導電体に対する記録再生が行われる。従って、不揮発性記憶回路としての利便性が格段に改善されるという効果を奏する。
【０２７７】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、複数の上記不揮発性記憶素子が上記半導体層上に設けられており、該不揮発性記憶素子毎に記録再生制御回路を設けたことを特徴としている。
【０２７８】
それゆえ、上記の効果に加えて、欠陥による記憶容量の低下を抑制することが可能となる。すなわち、該不揮発性記憶素子毎に記録再生制御回路を設けたので、個々の不揮発性記憶素子における配線長が、相対的に短くなる。これにより、一箇所の断線により失われる記憶素子の数を低減することが可能となる。
【０２７９】
また、複数の不揮発性記憶素子が、それぞれに対応した記録再生制御回路を有することで、それぞれの記録再生制御回路に対して、配線の幅を相対的に広げることができる。従って、配線欠陥による記憶素子の損失を低減することが可能となるというさらなる効果を併せて奏する。
【０２８０】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、上記記録再生制御回路を形成するための半導体層が、基板上に設けられた非晶質Ｓｉ層、基板上に設けられた多結晶Ｓｉ層、もしくは、基板上に設けられた非晶質Ｓｉ層を局所的に温度上昇させることにより作製された多結晶Ｓｉ層のいずれかであることを特徴としている。
【０２８１】
それゆえ、上記の効果に加えて、基板材料が限定されることがなくなり、低価格で、かつ、記憶容量の大きい不揮発性記憶回路を形成することが可能となるというさらなる効果を奏する。
【０２８２】
さらに、上記非晶質Ｓｉ層を局所的に温度上昇させて、多結晶Ｓｉ層とすることにより、電子移動度を大きくすることが可能である。従って、本発明の不揮発性記憶回路を、低価格で、かつ、記憶容量が大きく、かつ、高速記録再生可能な不揮発性記憶回路とすることができるというさらなる効果を併せて奏する。
【０２８３】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、上記不揮発性記憶素子が、半導体層上に設けられた記録再生制御回路の上に、絶縁膜を介して設けられており、複数の上記第１導電体、及び、複数の上記第２導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴としている。
【０２８４】
それゆえ、上記の効果に加えて、記録再生制御回路上に、絶縁膜を介して、不揮発性記憶素子を立体的に設けることができるので、不揮発性記憶回路を小型化すること、または不揮発性記憶回路の記憶容量を増大させることができるというさらなる効果を奏する。
【０２８５】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、上記不揮発性記憶回路が、複数積層されて設けられていることを特徴としている。
【０２８６】
それゆえ、上記の効果に加えて、複数の不揮発性記憶回路が積層されることにより、積層数に応じて、その記憶容量を増大させることができるというさらなる効果を奏する。
【０２８７】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、複数の上記不揮発性記憶回路が有する回路入出力端子が、積層方向に重ならないように設けられていることを特徴としている。
【０２８８】
それゆえ、上記の効果に加えて、積層された複数の不揮発性記憶回路のそれぞれの素子入出力端子に対して、アドレス情報や記録情報を直接入出力することが可能となり、高速な記録再生動作を実現することができるというさらなる効果を奏する。
【０２８９】
また、本発明に係る不揮発性記憶回路は、以上のように、上記の構成に加えて、外部入出力端子に接続された記憶回路選択回路を有し、複数の上記不揮発性記憶回路の回路入出力端子が、該記憶回路選択回路に接続され、該記憶回路選択回路には、記録再生を行う不揮発性記憶回路を選択する第１の選択信号と、選択された不揮発性記憶回路の活性化すべき第１導電体及び第２導電体を選択する第２の選択信号と、記録再生すべき情報信号とが、外部入出力端子を介して入力されることを特徴としている。
【０２９０】
それゆえ、上記の効果に加えて、同じ外部入出力端子を介して、第１の選択信号、第２の選択信号及び情報信号が記憶回路選択回路に入力され、これによって記録再生すべき不揮発性記憶回路中の記録再生すべき第３導電体を選択して、情報を記録することができる。
【０２９１】
従って、複数の不揮発性記憶回路で構成された大容量の不揮発性記憶回路に対して、情報の記録再生を行うのに必要な情報の入出力を、外部入出力端子の数を低減させた簡便な構成で行うことが可能となるので、利便性に優れた不揮発性記憶回路を提供することができるというさらなる効果を奏する。
【０２９２】
また、本発明に係る不揮発性記憶カードは、以上のように、上記の構成に加えて、上記不揮発性記憶回路が、カード状基板上に設けられたことを特徴としている。
【０２９３】
それゆえ、大きな記憶容量の不揮発性記憶回路を有する可搬性及び利便性に優れた不揮発性記憶カードを実現することが可能であるというさらなる効果を奏する。
【０２９４】
また、本発明に係る記録再生装置は、以上のように、上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードに対して、情報の記録再生を行うことを特徴としている。
【０２９５】
それゆえ、本発明の記録再生装置は、不揮発性記憶素子の第１導電体及び第２導電体に記録用の電圧または再生用の電圧を印加することで、記録再生を行うことができるので、記録再生に固定的なコネクタ等を適用することができる。従って、本発明の記録再生装置は、可動部を有さず、極めて信頼性の高い記録再生装置を実現することができるという効果を奏する。
【０２９６】
さらに、本発明の不揮発性記憶素子、及び、不揮発性記憶回路は、配線パターンである第１導電体と第２導電体の交差点において、第１導電体の端部と第２導電体の端部とを接続する第３導電体を有するという、極めて簡単な構成により、情報の記録再生が可能であり、低価格かつ大容量な不揮発性記憶素子、及び、不揮発性記憶回路を提供することが可能である。
【０２９７】
また、該不揮発性記憶素子、及び、該不揮発性記憶回路を積層して配置することにより、さらに大容量の不揮発性記憶素子を提供することが可能である。
【０２９８】
従って、本発明に係る上記不揮発性記憶素子、もしくは、上記不揮発性記憶回路、もしくは、上記不揮発性記憶カードを用いた記録再生装置においては、動画等の大容量の情報を安価な不揮発性記憶素子に記憶することが可能となるというさらなる効果を併せて奏する。
【図面の簡単な説明】
【図１】本発明の不揮発性記憶素子の平面構成例を示す説明図である。
【図２】（ａ），（ｂ）は、図１の単位記憶素子の積層構造を、図１のＡ−Ａ’線に沿って示す説明図である。
【図３】本発明の不揮発性記憶素子の他の平面構成例を示す説明図である。
【図４】（ａ），（ｂ）は、図３の単位記憶素子の積層構造を、図３のＡ−Ａ’線に沿って示す説明図である。
【図５】本発明の不揮発性記憶素子の等価回路図である。
【図６】本発明の不揮発性記憶素子の記録再生に使用する半導体回路の回路図である。
【図７】上記半導体回路の記録状態を示す回路図である。
【図８】本発明の不揮発性記憶回路の構成を示す概略ブロック図である。
【図９】（ａ）〜（ｄ）は、図１及び図２に示す不揮発性記憶素子の形成方法を示す工程説明図である。
【図１０】（ａ）〜（ｄ）は、図３及び図４に示す不揮発性記憶素子の形成方法を示す工程説明図である。
【図１１】本発明の不揮発性記憶素子のさらに他の平面構成例を示す説明図である。
【図１２】（ａ）〜（ｃ）は、図１１に示す不揮発性記憶素子の形成方法を示す工程説明図である。
【図１３】（ａ）〜（ｃ）は、図１２（ａ）〜（ｃ）の工程に後続する工程を示す工程説明図である。
【図１４】本発明の不揮発性記憶回路における基板面の構成を説明する模式的な斜視図である。
【図１５】本発明の不揮発性記憶回路の全体構成を示す模式的な斜視図である。
【図１６】本発明の不揮発性記憶回路における基板面の他の構成を説明する模式的な斜視図である。
【図１７】本発明の不揮発性記憶回路の他の全体構成を示す模式的な斜視図である。
【図１８】本発明の不揮発性記憶回路における基板面のさらに他の構成を説明する模式的な斜視図である。
【図１９】本発明の不揮発性記憶回路のさらに他の全体構成を示す模式的な斜視図である。
【図２０】本発明の不揮発性記憶カードの一構成例を示す模式的な斜視図である。
【図２１】本発明の不揮発性記憶カードの他の構成例を示す模式的な斜視図である。
【図２２】本発明の不揮発性記憶カードのさらに他の構成例を示す模式的な斜視図である。
【図２３】本発明の不揮発性記憶カードのさらに他の構成例を示す模式的な斜視図である。
【図２４】図２３に示す不揮発性記憶カードの最下層に搭載する不揮発性記憶回路の構成を示す概略ブロック図である。
【図２５】図２３に示す不揮発性記憶カードの下から２層目以上の層に搭載する不揮発性記憶回路の構成を示す概略ブロック図である。
【図２６】従来の不揮発性記憶素子の平面構成を示す説明図である。
【符号の説明】
１ 基板
２ 第１導電体
３ 絶縁膜
４ 第２導電体
５ 第３導電体
６ 重なり部分
７ 不揮発性記憶素子
８ 不揮発性記憶回路
２３ 基板
２５ 側端面
２６ 側端面
３３ Ｓｉ基板
３４ 回路入出力端子
３５、３９、４０ 記録再生制御回路
３６ 不揮発性記憶素子
３７ 基板
３８ 非晶質Ｓｉ薄膜（半導体層）
４２ カード状基板
４３、４４、４６ 不揮発性記憶回路
４５ 記憶回路選択回路
４８ 外部入出力端子
Claims (18)
- 絶縁膜を間に挟んで絶縁された複数の第１導電体と複数の第２導電体と、第１導電体と第２導電体との間に与えた電位差によって溶断する第３導電体とを有し、
該第１導電体、該絶縁膜および該第２導電体がこの順で積層されており、
該第１導電体と該第２導電体とがマトリクス状に互いに交差するように配置され、少なくとも該第１導電体と該第２導電体との各交差位置において該絶縁膜が第２導電体の延伸方向と同じ方向に延びるように形成されており、
上記第３導電体は、第１導電体、絶縁膜及び第２導電体からなる積層構造における、該第１導電体と該第２導電体との各交差位置において、該第１導電体の側端面と、該第２導電体の側端面と、該第２導電体の上表面の少なくとも一部と、を電気的に接続しており、
上記各交差位置には、第１導電体と第２導電体とが平行となる部分が含まれ、当該平行となる部分の第１導電体と第２導電体との各側端面に上記第３導電体が接続されており、
上記積層構造における第３導電体の配設部において、第１導電体、絶縁膜及び第２導電体の各側端面が面一に形成されていることを特徴とする不揮発性記憶素子。 - 上記第３導電体の幅が、該第１導電体の幅、及び、該第２導電体の幅よりも狭いことを特徴とする請求項１に記載の不揮発性記憶素子。
- 上記第３導電体の膜厚が、該第１導電体の膜厚、及び、該第２導電体の膜厚よりも薄いことを特徴とする請求項１に記載の不揮発性記憶素子。
- 上記第３導電体の融点が、該第１導電体の融点、及び、該第２導電体の融点よりも低いことを特徴とする請求項１に記載の不揮発性記憶素子。
- 上記各交差位置の少なくとも１箇所における上記第３導電体の切断により、情報が記録されていることを特徴とする請求項１に記載の不揮発性記憶素子。
- 直線帯状の上記第１導電体が、互いに並列的に配置され、該第１導電体と交差する帯状の上記第２導電体が、第１導電体の延伸方向に平行な重なり部分を持って配され、該重なり部分において、該第１導電体の側端面と該第２導電体の側端面とが、上記第３導電体により電気的に接続されていることを特徴とする請求項１に記載の不揮発性記憶素子。
- 直線帯状の上記第１導電体が、互いに並列的に配置され、該第１導電体と交差する直線帯状の上記第２導電体が、互いに並列的に配置され、該第１導電体と該第２導電体との交差位置において、該第１導電体の側端面と該第２導電体の側端面とが、上記第３導電体により電気的に接続されていることを特徴とする請求項１に記載の不揮発性記憶素子。
- 上記第１導電体と第２導電体の各側端面を上記第３導電体により接続する箇所は、上記重なり部分毎に少なくとも２箇所有ることを特徴とする請求項６に記載の不揮発性記憶素子。
- 請求項１に記載の不揮発性記憶素子が記録再生制御回路を有する半導体層上に設けられており、
複数の上記第１導電体、及び、複数の上記第２導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴とする不揮発性記憶回路。 - 複数の上記不揮発性記憶素子が上記半導体層上に設けられており、該不揮発性記憶素子毎に記録再生制御回路を設けたことを特徴とする請求項９に記載の不揮発性記憶回路。
- 上記記録再生制御回路を形成するための半導体層が、基板上に設けられた非晶質Ｓｉ層、基板上に設けられた多結晶Ｓｉ層、もしくは、基板上に設けられた非晶質Ｓｉ層を局所的に温度上昇させることにより作製された多結晶Ｓｉ層のいずれかであることを特徴とする請求項９に記載の不揮発性記憶回路。
- 請求項１に記載の不揮発性記憶素子が、半導体層上に設けられた記録再生制御回路の上に、絶縁膜を介して設けられており、
複数の上記第１導電体、及び、複数の上記第２導電体が、それぞれ、該記録再生制御回路に接続され、かつ、該記録再生制御回路が回路入出力端子に接続されていることを特徴とする不揮発性記憶回路。 - 請求項９に記載の不揮発性記憶回路が、複数積層されて設けられていることを特徴とする不揮発性記憶回路。
- 複数の上記不揮発性記憶回路が有する回路入出力端子が、積層方向に重ならないように設けられていることを特徴とする請求項１３に記載の不揮発性記憶回路。
- 外部入出力端子に接続された記憶回路選択回路を有し、複数の上記不揮発性記憶回路の回路入出力端子が、該記憶回路選択回路に接続され、該記憶回路選択回路には、記録再生を行う不揮発性記憶回路を選択する第１の選択信号と、選択された不揮発性記憶回路の活性化すべき第１導電体及び第２導電体を選択する第２の選択信号と、記録再生すべき情報信号とが、外部入出力端子を介して入力されることを特徴とする請求項１３に記載の不揮発性記憶回路。
- 請求項９に記載の上記不揮発性記憶回路が、カード状基板上に設けられたことを特徴とする不揮発性記憶カード。
- 請求項１から請求項８のいずれか１項に記載の不揮発性記憶素子、もしくは、請求項９から請求項１５のいずれか１項に記載の不揮発性記憶回路、もしくは、請求項１６に記載の不揮発性記憶カードに対して、情報の記録再生を行うことを特徴とする記録再生装置。
- 上記第３導電体は、上記各交差位置において、上記第１導電体の側端面の片側と、上記第２導電体の側端面の、該第１導電体の側端面の片側と同じ側と、該第２導電体の上表面の少なくとも一部と、を電気的に接続していることを特徴とする請求項１に記載の不揮発性記憶素子。
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|---|---|---|---|---|
| JP2002140889A (ja) * | 2000-11-01 | 2002-05-17 | Canon Inc | 強磁性体メモリおよびその情報再生方法 |
| JP2002289807A (ja) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | 磁気メモリ装置および磁気抵抗効果素子 |
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| JPS59130441A (ja) * | 1982-12-25 | 1984-07-27 | Fujitsu Ltd | ヒューズ型ｒｏｍの書込み方法 |
| JPS6177358A (ja) * | 1984-09-21 | 1986-04-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPS648643A (en) * | 1987-06-30 | 1989-01-12 | Nec Corp | Fuse circuit |
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Patent Citations (3)
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| JP2002140889A (ja) * | 2000-11-01 | 2002-05-17 | Canon Inc | 強磁性体メモリおよびその情報再生方法 |
| JP2002289807A (ja) * | 2001-03-27 | 2002-10-04 | Toshiba Corp | 磁気メモリ装置および磁気抵抗効果素子 |
| US20030031074A1 (en) * | 2001-08-09 | 2003-02-13 | Tran Lung T. | One-time programmable memory using fuse/anti-fuse and vertically oriented fuse unit memory cells |
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