KR100935936B1 - 적층 메모리 장치 - Google Patents

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KR100935936B1
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Abstract

본 발명은 적층 메모리 장치에 관한 것이다. 적층 메모리 장치에 있어서, 적층된 다수의 메모리층을 각각 포함하는 두 개 이상의 메모리부와 메모리부들 사이에 형성된 것으로, 디코더를 구비하는 적어도 하나의 능동회로부 포함하는 적층 메모리 장치를 제공한다.

Description

적층 메모리 장치{Multi-Layered Memory Apparatus}
본 발명의 적층 메모리 장치에 관한 것으로, 보다 상세하게는 능동회로부의 적어도 일면에 하나 이상의 메모리층을 포함하여 다층 구조를 지닌 적층 메모리 장치에 관한 것이다.
산업이 발달하고, 멀티미디어가 발달함에 따라서, 컴퓨터나 통신 장비 등에 사용되는 대용량의 정보 저장 장치에 대한 요구가 점차적으로 증가하고 있다. 이러한 요구로 인하여 높은 정보 저장 밀도 및 동작 속도를 지닌 정보 장치가 연구, 개발되고 있다.
메모리 장치는 일반적으로 능동회로부와 메모리부를 포함하고 있다. 능동회로부는 데이타 판독 및 기록을 위해서 어드레스 디코더(address decorder), 판독/기록 제어 로직, 감지 증폭기, 출력버퍼, 멀티플렉서 및 다수가 있다. 이들은 일반적으로 오버헤드라고 불리며, 물리적인 메모리 면적의 일정 부분을 차지하고 있다. 이 오버헤드 면적을 작게 유지하면, 보다 많은 공간을 메모리 영역으로 이용할 수 있다.
메모리 장치의 밀도를 향상시키기 위해, 다층으로 형성하기 위한 연구가 진 행되어 왔다. 데이타 판독 및 기록과 같은 메모리 장치의 동작을 지원하는 능동 회로들을 실리콘 기판 상에 형성하고 그 상부에 다수의 메모리 셀 어레이를 적층한 3D 메모리에 대한 기술이 미국 특허 제 6,185,122호 등을 통하여 소개되었다.
본 발명은 데이타 저장 밀도를 향상시킬 수 있는 고집적 적층 메모리 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에서는,
적층된 다수의 메모리층을 각각 포함하는 두 개 이상의 메모리부; 및 상기 메모리부들 사이에 형성된 것으로, 디코더를 구비하는 적어도 하나의 능동회로부;를 포함하는 것으로, 상기 디코더가 상기 메모리층 중 적어도 하나를 선택적으로 구동하는 것이 가능한 적층 메모리 장치를 제공한다.
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또한, 본 발명에서는, 적층된 다수의 메모리층을 포함하는 메모리부 및 상기 메모리부의 상부 또는 하부에 형성되어 상기 메모리부를 제어하는 능동회로부를 포함하며, 상기 메모리부 및 능동회로부를 하나의 메모리 단위로 하여, 상기 메모리 단위가 복수개로 적층된 적층 메모리 장치를 제공한다.
본 발명에 있어서, 상기 메모리부는 하나 이상의 메모리층을 포함할 수 있다.
본 발명에 있어서, 상기 메모리층은 크로스 포인트형 메모리 어레이일 수 있다.
본 발명에 있어서, 상기 메모리층은 다수의 서브어레이가 형성된 것일 수 있다.
본 발명에 있어서, 상기 크로스 포인트형 메모리 어레이는 서로 인접하는 메모리 어레이층들이 전극을 공유하는 구조일 수 있다.
본 발명에 있어서, 상기 능동회로부는 비실리콘 기판에 형성된 것일 수 있다.
본 발명에 있어서, 상기 비실리콘 기판은 플라스틱, 유리, 세라믹, 산화물 또는 질화물 기판일 수 있다.
본 발명에 있어서, 상기 능동회로부 및 상기 메모리부의 구성을 하나의 메모리 단위로 하여 상기 메모리 단위가 연속적으로 증착된 것일 수 있다.
본 발명에 있어서, 상기 능동 회로부는 칼럼 디코더 또는 로우 디코더 중 적어도 어느 하나를 포함할 수 있다.
본 발명에 있어서, 상기 칼럼 디코더에서 분기된 칼럼 어드레스 라인이 비아를 통하여 상기 메모리부와 연결되며, 상기 로우 디코더에서 분기된 로우 어드레스 라인이 비아를 통하여 상기 메모리부와 연결된 것일 수 있다.
본 발명에 있어서, 상기 능동회로부는 칼럼 디코더를 포함하는 제 1능동회로부 및 로우 디코더를 포함하는 제 2능동회로부를 포함하며, 상기 메모리부는 상기 제 1능동회로부 및 상기 제 2능동회로부와 각각 연결된 것일 수 있다.
본 발명에 있어서, 상기 제 1능동회로부의 칼럼 디코더에서 분기된 칼럼 어드레스 라인이 비아를 통하여 상기 메모리부와 연결되며, 상기 제 2능동회로부의 로우 디코더에서 분기된 로우 어드레스 라인이 비아를 통하여 상기 메모리부와 연결된 것일 수 있다.
본 발명에 있어서, 상기 능동회로부 또는 상기 메모리부의 일면에 형성된 로직부;를 더 포함하는 것일 수 있다.
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이하, 도면을 참조하여 본 발명의 실시예에 의한 적층 메모리 장치에 대해 상세히 설명하고자 한다. 참고로, 도면에 도시된 각 층의 두께 및 폭은 설명을 위하여 다소 과장되게 표현되었음을 명심하여야 한다.
본 발명의 실시예에 의한 적층 메모리 장치는 적어도 하나 이상의 메모리층을 포함하는 메모리부들이 복수개로 형성되며, 각 메모리부들 사이에 능동회로부를 포함하는 능동회로부를 포함할 수 있다. 이 메모리부는 하나 이상의 메모리층이 적층된 구조로 형성된 것이다. 능동회로부는 메모리부를 제어하며, 메모리부와 능동회로부를 하나의 메모리 단위로 하여, 상기 메모리 단위가 연속적으로 형성된 구성일 수 있다. 능동 회로부를를 비실리콘 기판 상에 형성함으로써, 메모리부와 능동 회로부를 접착 공정이 아닌, 증착 공정에 의해 연속적으로 형성할 수 있다. 본 발명의 실시예에 의한 적층 메모리 장치는 능동 회로부를 메모리부들의 하부, 중간 또는 상부에 제한없이 원하는 위치에 형성할 수 있다.
도 1a는 본 발명의 제 1실시예에 의한 적층 메모리 장치를 나타낸 도면이다. 도 1a에서는 하나의 능동회로부 일면에 형성된 다수의 메모리층을 포함하는 메모리부를 나타낸다.
도 1a를 참조하면, 본 발명의 제 1실시예에 의한 메모리 장치는 능동회로부(11) 및 능동회로부(11)의 일면에 형성된 메모리부(12)를 포함한다. 메모리부(12)는 하나 이상의 메모리층(a1, a2, a3... an)들을 포함하며, 메모리층(a1, a2, a3... an)의 갯수는 제한이 없다. 능동회로부(11)는 로우 디코더(row decorder), 칼럼 디코더(column decorder)을 포함하고 있다. 메모리부(12)를 구성하는 메모리층(a1, a2, a3..., an) 각각은 다수의 메모리 셀을 포함하는 어레이 구조로 형성된다.
도 1b를 참조하면, 각 메모리층(a1, a2, a3..., an)은 크로스 포인트형 메모리 어레이 구조일 수 있으며, 제 1방향으로 형성된 다수의 제 1전극 라인들(101) 및 제 2방향으로 형성된 다수의 제 2전극 라인(102)들 사이에 정보 저장부(103) 및 다이오드와 같은 스위치 구조(104)가 형성된 구조일 수 있다. 정보 저장부(103)는 다양한 형태의 메모리 구조가 될 수 있으며, 예를 들어 강유전성 캐패시터, 자기 저항 소자, 상변화 소자, 저항변환 소자, 안티퓨즈 등 가역 및 비가역 구조의 메모리 소자 형태로 형성될 수 있다. 또한 인접하는 각 메모리층은 전극을 서로 공유하는 구조로 형성되어 적층될 수 있다.
각 메모리층(a1, a2, a3..., an)들은 도 1c에 나타낸 바와 같이 하나의 메모리 어레이(120)를 포함할 수 있으며, 도 1d에 나타낸 바와 같이 다수의 서브 어레 이(subarray)(121)가 형성된 구조일 수 있다.
도 2a 및 도 2b는 본 발명의 제 1실시예에 의한 적층 메모리 장치의 변형예를 나타낸 도면이다. 도 2a 및 도 2b에서는 능동회로부와 메모리부를 하나의 메모리 단위로 하여 연속적으로 적층된 구조를 나타내었다.
도 2a를 참조하면, 능동회로의 하나인 로직부(20) 상에 제 1능동회로부(21)가 형성되어 있으며, 제 1능동회로부(21) 상에 제 1메모리부(22)가 형성되어 있다. 제 1메모리부(22)는 다수의 메모리층들이 적층된 구조로 형성되어 있다. 제 1메모리부(22) 상에는 제 2능동회로부(23) 및 제 2메모리부(24)가 형성되어 있다. 즉, 도 2a에서는 하나의 능동회로부(21, 23, 25) 상에는 하나 이상의 메모리층을 포함하는 메모리부(22, 24, 26)가 형성된 구조를 나타내었다. 로직부(20)는 기본적으로 로직회로를 포함하며, 각각의 능동회로부(21, 23, 25)를 선택할 수 있다. 각 능동회로부(21, 23, 25)는 기본적으로 디코더(decorder)를 포함하며, 각각의 메모리부(22, 24, 26)를 선택할 수 있다.
즉, 본 발명에서는 하나 이상의 메모리부들을 선택하고 정보를 기록 및 재생할 수 있는 능동회로부(21, 23, 25)를 복수개로 형성하며, 이들 능동회로부(21, 23, 25)들을 제어하는 로직부(20)를 포함한다. 종래 기술의 경우, 능동회로부 상에 다수의 메모리층을 형성한 구조를 제시하고 있으나, 단일 능동회로부로 설계하여, 지나치게 많은 수의 비아홀이 필요하며, 복잡한 라인 공정이 요구되었다. 그러나, 본 발명의 실시예에 의한 적층 메모리 장치의 경우, 다수의 메모리층들과 이를 제어하는 능동회로부를 하나의 단위로 하여, 이를 복수개로 형성함으로써, 적층할 수 있는 메모리부의 숫자는 사실상 제한이 없다.
도 2b를 참조하면, 로직부(200) 상에 제 1메모리부(201)가 형성되어 있으며, 제 1메모리부(201) 상에는 제 1능동회로부(202)가 형성되어 있다. 제 1능동회로부(202) 상에는 제 2메모리부(203) 및 제 2능동회로부(204)가 형성되어 있다. 즉, 도 2b에서는, 메모리부(201, 203, 205) 상에 능동회로부(202, 204, 206)이 형성되어 있으며, 메모리부 및 능동회로부를 하나의 단위로 하여 로직부(200) 상에 연속적으로 적층된 구조를 나타내고 있다. 로직부(200)는 기본적으로 로직회로를 포함하며 각 능동회로부(202, 204, 206)를 선택할 수 있다. 각 능동회로부(202, 204, 206)은 기본적으로 디코더를 포함하며, 각각의 메모리부(201, 203, 205)를 선택할 수 있다.
도 2c 및 도 2d는 본 발명의 실시예에 의한 적층 메모리 장치의 구동원리를 설명하기 위한 도면이다.
도 2c를 참조하면, 본 발명의 실시예에 의한 적층 메모리 장치는 로직부(210) 상에 다수의 메모리부(M) 및 다수의 능동회로부(D)가 형성되어 있다. 로직부(210)는 다수의 능동회로부(D)와 디코더 선택 라인(221)을 통하여 연결되며, 특정의 능동회로부를 선택할 수 있다. 또한, 로직부(210)와 능동회로부(D)와 연결되어 있는 메모리 어드레스 선택 라인을 통하여, 원하는 메모리 셀의 주소(row, column)를 입력한다. 이 때, 로우 라인(222a) 및 칼럼 라인(222b)를 통하여 신호를 입력할 수 있다. 그리고, 메모리 레벨 디코더를 통하여, 메모리부(M)의 특정 메모리층만 선택할 수 있다. 이를 도 2d를 참조하여 보다 상세히 설명한다.
도 2d를 참조하면, 먼저 로직부(210) 상에 다수의 메모리부(211, 213) 및 능동회로부(212, 214)가 형성되어 있다. 제 1능동회로부(212)는 제 1메모리부(211)에 데이타를 기록 및 재생을 하게되며, 제 2능동회로부(214)는 제 2메모리부(213)에 데이타를 기록 및 재생을 한다. 하나의 능동회로부 및 메모리부를 하나의 단위로, D로 표시하면, 제 2능동회로부(214) 상에는 능동회로부 및 메모리부들의 조합이 제한없이 형성될 수 있다.
로직부(210)는 능동회로부(212, 214...)들과 디코더 선택 라인들(221)을 통하여 각각 연결되며 있다. 디코더 선택 라인들(221)을 통하여 로직부(210)는 능동회로부(212, 214..)들 중 특정의 능동회로부를 선택할 수 있다. 예를 들어, 제 1능동회로부(212)를 선택하는 경우, 선택 라인 s1을 on으로 설정하고, 나머지 라인들은 off로 설정한다. 그리고, 로직부(210)와 모든 능동회로부(212, 214...)들과 공통으로 연결되어 있는 메모리 어드레스 선택 라인(222)을 통하여, 원하는 메모리 셀의 주소(row, column)를 입력한다. 이 때, 제 1능동회로부(212)만 on 상태이므로, 제 1메모리부(211)의 각 메모리층들의 특정 메모리 셀들의 주소만이 입력된다. 그리고, 메모리 레벨 디코더를 통하여, 제 1메모리부(211)의 특정 메모리층만 선택한다. 결과적으로, 원하는 메모리 셀을 선택할 수 있다.
도 3은 본 발명의 제 2실시예에 의한 적층 메모리 장치를 나타낸 도면이다. 도 3에서는 하나의 능동회로부 양면에 형성된 하나 이상의 메모리층을 포함하는 메모리부를 나타낸다.
도 3을 참조하면, 본 발명의 제 2실시예에 의한 메모리 장치는 능동회로 부(31) 및 능동회로부(31)의 양측부에 형성된 메모리부(32, 33)를 포함한다. 제 1메모리부(32)는 하나 이상의 메모리층(b1, b2, b3... bn)들을 포함하며, 제 2메모리부(33)도 하나 이상의 메모리층(b1, b2, b3... bn)을 포함한다. 각 메모리부(32, 33)가 포함하는 메모리층들의 갯수는 제한이 없다. 능동회로부(31)는 비실리콘 기판 상에 형성된 것으로, 각 메모리부(32, 33)들의 메모리층들을 선택할 수 있는 디코더를 기본적으로 포함하며, 선택적으로 감지증폭기, 버퍼, 강압회로, 승압회로, 검출회로 또는 기준접압회로 등을 더 포함할 수 있다.
도 4는 본 발명의 제 2실시예의 변형예를 나타낸 도면이다. 도 4에서는 능동회로부와 능동회로부 양면에 형성된 메모리부들을 하나의 메모리 단위로 하여 연속적으로 적층된 구조를 나타내었다.
도 4를 참조하면, 로직부(40) 상에 제 1메모리부(41)가 형성되어 있으며, 제 1메모리부(41) 상에는 제 1능동회로부(42) 및 제 2메모리부(43)가 형성되어 있다. 제 2메모리부(43) 상방에는 제 3메모리부(44), 제 2능동회로부(45) 및 제 4메모리부(46)가 형성되어 있다. 로직부(40)는 기본적으로 로직회로를 포함하며 각 능동회로부(42, 45)를 선택할 수 있다. 각 능동회로부(42, 45)는 기본적으로 디코더를 포함하며, 각 능동회로부(42, 45)는 양면에 형성된 각각의 메모리부(41, 43, 44, 46)를 선택할 수 있다.
도 5는 본 발명의 제 3실시예에 의한 적층 메모리 장치를 나타낸 도면이다. 도 5에서는 각 메모리층을 선택할 수 있는 능동회로부의 칼럼 디코더 및 로우 디코더가 각각 별도의 층에 형성되어 메모리부를 선택할 수 있는 적층 메모리 장치를 나타내었다.
도 5를 참조하면, 제 1능동회로부(51a)이 형성되어 있으며, 제 1능동회로부(51a) 상에는 제 1메모리부(53)이 형성되어 있고, 제 1메모리부(53) 상에는 제 2능동회로부(52a), 제 2메모리부(54) 및 제 3능동회로부(51b)가 형성되어 있다. 제 1능동회로부(51a) 및 제 3능동회로부(51b)에는 칼럼 디코더 또는 로우 디코더 중 하나를 포함한다. 만일, 제 1능동회로부(51a) 및 제 3능동회로부(51b)가 칼럼 디코더를 포함하고 있으면, 제 2능동회로부(52a)는 로우 디코더를 포함한다.
제 1메모리부(53)는 하나 이상의 메모리층(d1, d2..., dn)을 포함하며, 제 2메모리부(54)도 하나 이상의 메모리층(e1, e2..., en)을 포함하며 그 수에는 제한이 없다. 각 능동회로부(51a, 52a, 51b)는 그 상하부의 메모리부(53, 54)와 연결되어 각 메모리부(53, 54)들의 하나 이상의 메모리층(d1, d2..., dn, e1, e2..., en)들을 선택할 수 있다. 예를 들어, 제 1능동회로부(51a)가 칼럼 디코더를 포함하고, 제 2능동회로부(52a)가 로우 디코더를 포함하고 있는 경우, 제 1능동회로부(51a) 및 제 2능동회로부(52a)는 그 사이의 제 1메모리부(53)의 메모리층(d1, d2,... dn)을 선택할 수 있다.
도 6은 발명의 제 3실시예에 의한 적층 메모리 장치의 변형예를 나타낸 도면이다.
도 6을 참조하면, 로직부(60) 상에 제 1능동회로부(61), 제 1메모리부(64)가 형성되어 있으며, 제 1메모리부(64) 상에는 제 2능동회로부(62) 및 제 2메모리부(65)가 형성되어 있다. 제 2메모리부(65) 상방에는 제 3능동회로부(63) 및 제 3 메모리부(66)이 형성되어 있다. 로직부(60)는 기본적으로 로직회로를 포함하며 각 능동회로부(61, 62, 63)를 선택할 수 있다. 각 능동회로부(61, 62, 63)는 기본적으로 칼럼 디코더 또는 로우 디코더 중 하나를 포함하며, 각 능동회로부(61, 62, 63)는 양면에 형성된 각각의 메모리부(64, 65, 66)를 선택할 수 있다. 이와 같은 형태로 로직부 상에 칼럼 디코더 또는 로우 디코더 중 하나를 포함하는 능동회로부와 메모리부를 연속적으로 형성하여 연속적인 적층 구조로 형성할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 의한 적층 메모리 장치의 메모리층들은 크로스 포인트형 메모리 어레이 형태로 형성된 것일 수 있다. 구체적으로 설명하면, 메모리층은 다수의 하부 전극 라인들과 하부 전극 라인들과 교차하는 다수의 상부 전극 라인들이 형성되어 있으며, 하부 전극 라인들과 상부 전극 라인들이 교차하는 영역에는 스위치 구조체 및 전하 저장 구조체가 순차적으로 형성된 구조일 수 있다. 상부 전극 라인 및 하부 전극 라인은 각각 능동회로층의 로우 디코더 또는 칼럼 디코더와 연결될 수 있다.
메모리층에는 메모리 어레이만 존재하며, 종래 기술과는 달리 별도의 메모리 어레이 인에이블 회로는 포함하지 않는다. 본 발명의 실시예에 의한 적층 메모리 장치에 있어서, 로직부는 실리콘 기판 또는 비실리콘 기판 상에 형성시킬 수 있다. 예를 들어, 실리콘 또는 비실리콘 기판 상에 로직부를 구성하는 로직 회로를 형성한 뒤, ILD(interlayer dielectrics) 공정을 실시하고, 로직부 상에 메모리부 및 능동회로부를 반복적으로 형성한다. 비실리콘 기판을 예를 들면, 플라스틱, 유리, 세라믹, 산화물 또는 질화물 기판 등이 있다. 능동회로부는 기본적으로 디코더를 포함하며, 선택적으로 감지증폭기, 버퍼, 강압회로, 승압회로, 검출회로 또는 기준접압회로 등을 더 포함할 수 있다. 종래 기술의 경우, 능동회로부를 실리콘 기판 상에 형성함으로써, 면적이 한정되고 이로부터 처리 가능한 메모리 셀 면적 역시 한계가 있어 적층할 수 있는 메모리층 수에 한계가 있었다. 그러나, 본 발명에 따르면, 메모리부들 사이에 능동회로부가 형성가능하게 됨으로써 이러한 한계가 극복가능하다.
도 7a 및 도 7b는 본 발명의 실시예에 의한 적층 메모리 장치에 있어서, 능동회로부의 일면에 메모리부가 형성된 구조에서 능동회로부의 일부인 디코더 회로의 배열 구조를 나타낸 도면이다. 디코더 회로는 로우 디코더(row decorder : RD) 및 칼럼 디코더(column decorder : CD)를 포함한다.
도 7a를 참조하면, 능동회로부(71)는 로우 디코더(RD) 및 칼럼 디코더(CD)를 모두 형성되어 있다. 로우 디코더(RD) 및 칼럼 디코더(CD)에서 각각 분기된 로우 어드레스 라인(row address line : r) 및 칼럼 어드레스 라인(column address line : c)이 비아(v)를 통하여 능동회로부(71) 상부의 메모리부(72)과 연결되도록 형성한 것을 알 수 있다. 능동회로부(71) 상의 메모리부(72)가 하나 이상의 메모리층들로 형성된 경우, 각 메모리층들과 동일한 형태로 연결할 수 있다.
도 7b를 참조하면, 능동회로부(701)는 로우 디코더(LD) 및 칼럼 디코더(CD)를 모두 포함하며, 로우 디코더(RD) 및 칼럼 디코더(CD)에서 각각 분기된 로우 어드레스 라인(r) 및 칼럼 어드레스 라인(c)이 비아(v)를 통하여 능동회로부(701) 하부의 메모리부(702)과 연결되도록 형성한 것을 알 수 있다. 메모리부(702)가 하나 이상의 메모리층들로 형성된 경우, 각 메모리층들과 동일한 형태로 연결할 수 있다.
그리고, 능동회로부에 로우 디코더 및 칼럼 디코더를 형성하고, 능동회로부의 상하면에 각각 다수의 메모리층을 포함하는 메모리부들을 형성한 구조에서는 능동회로부에서 각 메모리층들과 연결되도록 로우 어드레스 라인 및 칼럼 디코더를 형성하는 것도 가능하다.
도 8a 및 도 8b는 본 발명의 실시예에 의한 적층 메모리 장치에 있어서, 메모리부를 기준으로 하층에 로우 또는 칼럼 디코더 회로 중 하나를 형성하고, 메모리층 상부에 로우 또는 칼럼 디코더 회로 중 나머지 하나를 형성하여 메모리층의 정보를 기록 및 판독하도록 구성한 것을 나타낸 도면이다.
도 8a를 참조하면, 제 1능동회로부(81) 상에 메모리부(82) 및 제 2능동회로부(83)가 순차적으로 형성된 구조를 지니고 있다. 이 때, 제 1능동회로부(81)에는 칼럼 디코더(CD)가 형성되며, 제 2능동회로부(83)에는 로우 디코더(RD)가 형성될 수 있다. 제 1능동회로부(81)의 양측부에 칼럼 디코더(CD)에서 분기된 칼럼 라인 어드레스 라인(c)들이 좌/우로 번갈아 가면서 비아(v)를 통하여 메모리부(82)과 연결되어 있다. 그리고, 제 2능동회로부(83)의 선후단에 로우 디코더(RD)에서 분기된 로우 어드레스 라인(r)들이 번갈아 가면서 비아(v)를 통하여 메모리부(82)과 연결되어 있다. 메모리부(82)가 다층의 메모리층들로 형성된 경우, 각 메모리층들과 동일한 형태로 연결할 수 있다.
도 8b에서는 제 1능동회로부(801)의 일측부에만 칼럼 디코더(CD)에서 분기된 칼럼 어드레스 라인(c)이 비아(v)를 통하여 메모리부(802)과 연결되어 있다. 그리고, 제 2능동회로부(803)의 선단에 로우 디코더(RD)에서 분기된 로우 어드레스 라인(r)이 비아(v)를 통하여 메모리부(802)과 연결되어 있다. 메모리부(802)가 하나 이상의 메모리층들로 형성된 경우, 각 메모리층들과 동일한 형태로 연결할 수 있다.
도 9a 및 도 9b는 본 발명의 실시예에 의한 적층 메모리 장치에 있어서, 칼럼 디코더 및 로우 디코더에서 분기되는 어드레스 라인의 밀도를 높이기 위해 비아(v)를 교대로 형성시킨 구조를 나타낸 도면이다.
도 9a를 참조하면, 능동회로부(91)는 로우 디코더(RD) 및 칼럼 디코더(CD)가 각각 한쪽 선단에 형성되어 있으며, 능동회로부(91)의 일면에는 메모리부(92)가 형성되어 있다. 능동회로부(91)의 로우 디코더(RD) 및 칼럼 디코더(CD)에서 각각 분기된 로우 어드레스 라인(r) 및 칼럼 어드레스 라인(c)이 교대로 형성된 비아(v)를 통하여 메모리부(92)과 연결되어 있다.
도 9b를 참조하면, 능동회로부(901)는 로우 디코더(LD) 및 칼럼 디코더(CD)를 모두 포함하며, 능동회로부(901)의 양측부에는 칼럼 디코더(CD)가 형성되어 있으며, 선후단에는 로우 디코더(RD)가 형성되어 있다. 능동회로부(901)의 일면에는 메모리부(902)가 형성되어 있다. 능동회로부(901)의 로우 디코더(RD) 및 칼럼 디코더(CD)에서 각각 분기된 로우 어드레스 라인(r) 및 칼럼 어드레스 라인(c)이 교대로 형성된 비아(v)를 통하여 메모리부(72)과 연결된 것을 알 수 있다.
비아(v)의 형성 위치 및 형태는 메모리부(92, 902)의 어레이 소자의 구성 및 집적도에 따라 선택적으로 정해지며, 이에 제한되지 않는다. 도 7a, 7b, 8a, 8b, 9a 및 9b에 나타낸 능동회로부 및 메모리부의 구조를 하나의 단위로 설정하여 이를 반복적으로 적층할 수 있다. 따라서, 하나의 능동회로부를 사용한 메모리 장치에 비해 연결 라인을 간단화 시킬 수 있으며, 비아의 수를 크게 감소시킬 수 있다.
도 10은 본 발명의 실시예에 의한 적층 메모리 장치의 구현예를 나타낸 도면이다. 도 10을 참조하면, 본 발명의 실시예에 의한 적층 메모리 장치(100)는 기판(101) 상에 형성된 다층 구조의 메모리 영역(102), I/O 칩(104), 메모리 영역(102)과 I/O 칩(104)을 연결하는 패러럴 버스 라인(103), I/O 칩(104)과 마스터를 연결하는 시리얼 버스 라인(105)을 포함하는 구조를 지니고 있다.
상기와 같은 실시예를 통해서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상에 의해 다양한 전자 소자를 제조할 수 있을 것이다. 본 발명의 실시예에 의한 적층 메모리 장치는 다양한 제품의 미디어로서 이용가능하다. 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1a는 본 발명의 제 1실시예에 의한 적층 메모리 장치를 나타낸 도면이다.
도 1b 내지 도 1d는 메모리층을 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 제 1실시예에 의한 적층 메모리 장치의 변형예를 나타낸 도면이다.
도 2c 및 도 2d는 본 발명의 실시예에 의한 적층 메모리 장치의 구동원리를 설명하기 위한 도면이다.
도 3은 본 발명의 제 2실시예에 의한 적층 메모리 장치를 나타낸 도면이다.
도 4는 본 발명의 제 2실시예의 변형예를 나타낸 도면이다.
도 5는 본 발명의 제 3실시예에 의한 적층 메모리 장치를 나타낸 도면이다.
도 6은 발명의 제 3실시예에 의한 적층 메모리 장치의 변형예를 나타낸 도면이다.
도 7a 및 도 7b는 본 발명의 실시예에 의한 적층 메모리 장치에 있어서, 능동회로부의 일면에 메모리부가 형성된 구조에서 능동회로부의 일부인 디코더 회로의 배열 구조를 나타낸 도면이다.
도 8a 및 도 8b는 본 발명의 실시예에 의한 적층 메모리 장치에 있어서, 메모리부를 기준으로 하층에 로우 또는 칼럼 디코더 회로 중 하나를 형성하고, 메모리층 상부에 로우 또는 칼럼 디코더 회로 중 나머지 하나를 형성하여 메모리층의 정보를 기록 및 판독하도록 구성한 것을 나타낸 도면이다.
도 9a 및 도 9b는 본 발명의 실시예에 의한 적층 메모리 장치에 있어서, 칼 럼 디코더 및 로우 디코더에서 분기되는 어드레스 라인의 밀도를 높이기 위해 비아(v)를 교대로 형성시킨 구조를 나타낸 도면이다.
도 10은 본 발명의 실시예에 의한 적층 메모리 장치의 구현예를 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
11, 21, 23, 25, 202, 204, 206, 31, 42, 45, 51a, 51b, 52a, 61, 62, 63, 71, 701, 81, 83, 801, 803, 91, 901...능동 회로부,
12, 22, 24, 26, 201, 203, 205, 32, 33, 41, 43, 44, 46, 53, 54, 64, 65, 66, 72, 702, 82, 802, 92, 902... 메모리부
20, 200, 40, 60... 로직부
CD... 칼럼 디코더 RD... 로우 디코더
c... 칼럼 어드레스 라인 r... 로우 어드레스 라인
v... 비아

Claims (25)

  1. 적층된 다수의 메모리층을 각각 포함하는 두 개 이상의 메모리부; 및 상기 메모리부들 사이에 형성된 것으로, 디코더를 구비하는 적어도 하나의 능동회로부;를 포함하는 것으로, 상기 디코더가 상기 메모리층 중 적어도 하나를 선택적으로 구동하는 것이 가능한 적층 메모리 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 메모리층은 크로스 포인트형 메모리 어레이인 적층 메모리 장치.
  4. 제 3항에 있어서,
    상기 메모리층은 다수의 서브어레이가 형성된 적층 메모리 장치.
  5. 제 3항에 있어서,
    상기 크로스 포인트형 메모리 어레이는 서로 인접하는 메모리 어레이층들이 전극을 공유하는 구조인 것을 특징으로 하는 적층 메모리 장치.
  6. 제 1항에 있어서,
    상기 능동회로부는 비실리콘 기판에 형성된 적층 메모리 장치.
  7. 제 6항에 있어서,
    상기 비실리콘 기판은 플라스틱, 유리, 세라믹, 산화물 또는 질화물 기판인 적층 메모리 장치.
  8. 제 1항에 있어서,
    상기 능동회로부 및 상기 메모리부의 구성을 하나의 메모리 단위로 하여 상기 메모리 단위가 연속적으로 증착된 적층 메모리 장치.
  9. 제 1항에 있어서,
    상기 능동 회로부는 칼럼 디코더 또는 로우 디코더 중 적어도 어느 하나를 포함하는 적층 메모리 장치.
  10. 제 9항에 있어서,
    상기 칼럼 디코더에서 분기된 칼럼 어드레스 라인이 비아를 통하여 상기 메모리부와 연결되며, 상기 로우 디코더에서 분기된 로우 어드레스 라인이 비아를 통하여 상기 메모리부와 연결된 적층 메모리 장치.
  11. 제 1항에 있어서,
    상기 능동회로부는 칼럼 디코더를 포함하는 제 1능동회로부 및 로우 디코더를 포함하는 제 2능동회로부를 포함하며, 상기 메모리부는 상기 제 1능동회로부 및 상기 제 2능동회로부와 각각 연결된 적층 메모리 장치.
  12. 제 11항에 있어서,
    상기 제 1능동회로부의 칼럼 디코더에서 분기된 칼럼 어드레스 라인이 비아를 통하여 상기 메모리부와 연결되며, 상기 제 2능동회로부의 로우 디코더에서 분기된 로우 어드레스 라인이 비아를 통하여 상기 메모리부와 연결된 적층 메모리 장치.
  13. 제 1항에 있어서,
    상기 능동회로부 또는 상기 메모리부의 일면에 형성된 로직부;를 더 포함하는 적층 메모리 장치.
  14. 삭제
  15. 적층된 다수의 메모리층을 포함하는 메모리부 및 상기 메모리부의 상부 또는 하부에 형성되어 상기 메모리부를 제어하는 능동회로부를 포함하며, 상기 메모리부 및 능동회로부를 하나의 메모리 단위로 하여, 상기 메모리 단위가 복수개로 적층된 적층 메모리 장치.
  16. 삭제
  17. 제 15항에 있어서,
    상기 메모리층은 크로스 포인트형 메모리 어레이인 적층 메모리 장치.
  18. 제 17항에 있어서,
    상기 메모리층은 다수의 서브어레이가 형성된 적층 메모리 장치.
  19. 제 17항에 있어서,
    상기 크로스 포인트형 메모리 어레이는 서로 인접하는 메모리 어레이층들이 전극을 공유하는 구조인 것을 특징으로 하는 적층 메모리 장치.
  20. 제 15항에 있어서,
    상기 능동회로부는 비실리콘 기판에 형성된 적층 메모리 장치.
  21. 제 15항에 있어서,
    상기 능동 회로부는 칼럼 디코더 또는 로우 디코더 중 적어도 어느 하나를 포함하는 적층 메모리 장치.
  22. 제 21항에 있어서,
    상기 칼럼 디코더에서 분기된 칼럼 어드레스 라인이 비아를 통하여 상기 메모리부와 연결되며, 상기 로우 디코더에서 분기된 로우 어드레스 라인이 비아를 통하여 상기 메모리부와 연결된 적층 메모리 장치.
  23. 제 15항에 있어서,
    상기 능동회로부는 칼럼 디코더를 포함하는 제 1능동회로부 및 로우 디코더를 포함하는 제 2능동회로부를 포함하며, 상기 메모리부는 상기 제 1능동회로부 및 상기 제 2능동회로부와 각각 연결된 적층 메모리 장치.
  24. 제 23항에 있어서,
    상기 제 1능동회로부의 칼럼 디코더에서 분기된 칼럼 어드레스 라인이 비아를 통하여 상기 메모리부와 연결되며, 상기 제 2능동회로부의 로우 디코더에서 분기된 로우 어드레스 라인이 비아를 통하여 상기 메모리부와 연결된 적층 메모리 장치.
  25. 제 15항에 있어서,
    상기 능동회로부 또는 상기 메모리부의 일면에 형성된 로직부;를 더 포함하는 적층 메모리 장치.
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