KR101501105B1 - 3ｄ 메모리 어레이를 제조하기 위한 ｘ 라인용 공유 마스크와 ｙ 라인용 공유 마스크 - Google Patents
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Abstract
본 발명은, 장치 층의 수보다 적은 비트 라인 마스크의 수를 사용하여 3차원 메모리를 제조하는 구조와 방법에 관한 것이다. 제 1 장치 레벨에 제 1 비트 라인 층을 형성하기 위해 제 1 비트 라인 마스크가 사용된다. 제 1 비트 라인 층은 제 1 비트 라인을 포함한다. 제 2 장치 레벨에 제 2 비트 라인 층을 형성하기 위해 제 1 비트 라인 마스크가 사용된다. 제 2 비트 라인 층은 제 2 비트 라인을 포함한다. 제 1 비트 라인과 제 2 비트 라인은 동일 마스크 패턴을 사용하지만, 비트 라인 연결 레벨에 대한 서로 다른 전기적 연결을 갖는다.
Description
관련 특허 출원에 대한 상호 참조
본 출원은 본 명세서에 전체 내용이 참조로 포함되어 있는, 2008년 9월 9일에 출원된 미국 특허출원 12/231,000의 혜택을 청구한다.
본 발명은 일반적으로 반도체 제조 분야에 관한 것이고, 보다 구체적으로는 3차원 반도체 메모리 장치와 이를 제조하는 방법에 관한 것이다.
반도체 장치를 제조하는 동안, 기판에 구조를 형성하기 위해 다양한 리소그래픽 마스크가 사용된다. 각각의 리소그래픽 단계는 자신의 마스크를 갖는다. 중요 레벨에 대해, 마스크당 비용은 대략 $300,000이며 증가하고 있다. 결국, 마스크 세트를 제작하는 것은 매우 비용이 든다. 또한, 실험적 제조를 위해 마스크 세트를 제작하는 것은 과대하게 비용이 들 수 있다. 예를 들어, 각각의 설계층을 위한 통상적인 고유한 마스크를 사용하여 8 레벨 메모리를 제조하는 것은 백 엔드 라인(BEOL) 구조(즉, 금속 상호연결)에서 24개의 중요 마스크를 요구한다. 단지 상호연결을 위한 마스크 세트는 7백만 달러를 넘는 비용이 든다.
4개 층의 3차원 1회성 프로그램 가능(OTP) 메모리 장치는 전형적으로, 개개의 메모리 셀을 판독하고 기록하기 위해 사용되는 장치 드라이버 층의 상부 상에 적층되는 4개 층의 개별 메모리 셀로 구성된다. 각각의 개개의 셀은 연관된 워드 라인과 비트 라인을 갖는다. 워드 라인과 비트 라인은 지아 체인(chain of zias)에 의해 장치 드라이버 층에 고유하게 연결된다.
발명의 일 실시예는 제 1 비트 라인 층은 제 1 비트 라인을 포함하는 것으로서, 제 1 장치 레벨에서 상기 제 1 비트 라인 층을 형성하기 위해 제 1 비트 라인 마스크를 사용하는 단계; 제 2 비트 라인 층은 제 2 비트 라인을 포함하는 것으로서, 제 2 장치 레벨에서 상기 제 2 비트 라인 층을 형성하기 위해 상기 제 1 비트 라인 마스크를 사용하는 단계를 포함하는, 3차원 반도체 장치 제조 방법을 제공한다. 제 1 비트 라인과 제 2 비트 라인은 비트 라인 연결 레벨에 대한 서로 다른 전기적 연결을 갖는다.
발명의 또 다른 실시예는 제 1 비트 라인 층은 제 1 비트 라인 패턴을 가지며, 상기 제 1 비트 라인 층은 제 1 비트 라인을 포함하는, 제 1 장치 레벨에 상기 제 1 비트 라인 층; 및 상기 제 2 비트 라인 층은 상기 제 1 비트 라인 패턴을 가지며, 상기 제 2 비트 라인 층은 제 2 비트 라인을 갖는, 제 2 장치 레벨에 제 2 비트 라인 층을 포함하는, 3차원 반도체 장치를 제공한다. 제 1 비트 라인과 제 2 비트 라인은 비트 라인 연결 레벨에 대한 서로 다른 전기적 연결을 갖는다.
본 발명은, 3차원 반도체 메모리 장치와 이를 제조하는 방법을 제공하는 효과를 갖는다.
도 1은, 예시적인 실시예에 따른 메모리 셀 서브-어레이의 평면도.
도 2는, 예시적인 실시예에 따른 도 1의 메모리 셀 서브-어레이의 측면도.
도 3은, 예시적인 실시예에 따른 비트 라인 레벨의 평면도.
도 4는, 예시적인 실시예에 따른 잠재적인 지아 코리더(zia corridor)의 평면도.
도 5는, 예시적인 실시예에 따른 지아 코리더 영역 레이아웃을 도시한 도면.
도 6은, 예시적인 실시예에 따른 비트 라인 레벨을 위한 마스크 레이아웃을 도시한 도면.
도 7은, 예시적인 실시예에 따른 중간 레벨을 위한 마스크 레이아웃을 도시한 도면.
도 8은, 예시적인 실시예에 따른 도 6 및 도 7에 도시된 마스크를 사용하여 제조된 코리더 영역의 단면도.
도 9는, 예시적인 실시예에 따른 3개의 비트 라인 마스크를 사용하여 제조된 지아 코리더 영역의 단면도.
도 10은, 예시적인 실시예에 따른 3개의 비트 라인 마스크와 X 스트랩을 사용하여 제조된 공유된 지아 코리더 영역의 단면도.
도 11은, 예시적인 실시예에 따른 4개의 비트 라인 마스크를 사용하여 제조된 복수의 단일 지아 코리더를 갖는 지아 코리더 영역의 단면도.
도 12는, 예시적인 실시예에 따라 4개의 비트 라인 마스크를 사용하고 상부 금속 층은 사용하지 않고 제조된 지아 코리더 영역의 단면도.
도 2는, 예시적인 실시예에 따른 도 1의 메모리 셀 서브-어레이의 측면도.
도 3은, 예시적인 실시예에 따른 비트 라인 레벨의 평면도.
도 4는, 예시적인 실시예에 따른 잠재적인 지아 코리더(zia corridor)의 평면도.
도 5는, 예시적인 실시예에 따른 지아 코리더 영역 레이아웃을 도시한 도면.
도 6은, 예시적인 실시예에 따른 비트 라인 레벨을 위한 마스크 레이아웃을 도시한 도면.
도 7은, 예시적인 실시예에 따른 중간 레벨을 위한 마스크 레이아웃을 도시한 도면.
도 8은, 예시적인 실시예에 따른 도 6 및 도 7에 도시된 마스크를 사용하여 제조된 코리더 영역의 단면도.
도 9는, 예시적인 실시예에 따른 3개의 비트 라인 마스크를 사용하여 제조된 지아 코리더 영역의 단면도.
도 10은, 예시적인 실시예에 따른 3개의 비트 라인 마스크와 X 스트랩을 사용하여 제조된 공유된 지아 코리더 영역의 단면도.
도 11은, 예시적인 실시예에 따른 4개의 비트 라인 마스크를 사용하여 제조된 복수의 단일 지아 코리더를 갖는 지아 코리더 영역의 단면도.
도 12는, 예시적인 실시예에 따라 4개의 비트 라인 마스크를 사용하고 상부 금속 층은 사용하지 않고 제조된 지아 코리더 영역의 단면도.
3차원 메모리 어레이를 제조하기 위해 x-라인을 위한 마스크를 공유하고 y-라인을 위한 마스크를 공유하는 구조와 방법이 기술된다. 다음 설명에서, 설명의 목적을 위해, 발명의 실시예의 전반적 이해를 제공하기 위해 많은 구체적 상세가 개시된다. 그러나, 발명은 이들 구체적 상세들 없이 실시될 수 있음이 당업자에게 명백할 것이다. 워드 라인, 비트 라인, X-라인, 및 Y-라인 용어는 상호교환적으로 사용된다. 도면은 축척에 맞게 도시되지 않았다. 단수 표현의 용어 마스크는 마스터 마스크로부터 기초한 모든 작업 플레이트를 포함한다. 따라서, 마스터 마스크 및 이의 작업 플레이트는 동일 패턴을 갖는다. 다른 경우에 있어서, 공지의 구조 및 장치는 실시예의 설명을 용이하게 위해 단순화한 형태로 도시되었다.
4개 층의 3차원 1회성 프로그램 가능 메모리 설계에서, 지아 마스크가 두 번 사용되고 메모리 셀 마스크는 여러 번 사용될 수 있다. "비아(via)"라는 용어와 비교된 "지아(zia)" 라는 용어의 사용은 발명의 실시예를 제한하는 것을 의미하지 않고 발명의 실시예가 지아(들) 또는 비아(들) 또는 둘 모두를 포함할 수 있음에 유의한다. 워드 라인 마스크는 부분적으로 공유될 수 있으나(예를 들어, 세그먼트된 워드), 비트 라인 마스크는 공유되지 않는다. 워드 라인과 비트 라인 마스크는 개개의 메모리 셀에 대한 고유한 연결이 없을 것이기 때문에 레벨 사이에 동시에 공유될 수 없다. 워드 라인과 비트 라인 마스크가 레벨 사이에 동시에 공유되었다면, 4 메모리 셀은 동시에 턴 온 될 것이다.
본 발명의 실시예는 워드 라인 마스크 및 비트 라인 마스크 모두가 공유될 수 있도록 하는 구조와 방법을 기술한다. 예를 들어, 8개의 메모리 층을 위한 마스크의 수는 다음의 6개의 마스크, 즉 하나의 메모리 셀 마스크, 하나의 지아 마스크, 하나의 워드 라인 마스크, 3개의 비트 라인 마스크로 감소할 수 있다. 마스크 세트의 비용은 크게 감소하는 것이 유리하다. 비트 라인 마스크는 2번 또는 3번 사용될 수 있고, 각각은 제조 활용도를 높인다. 또한, 실험적 제조 마스크 세트는 보다 비용 효율적이 된다. 이러한 낮은 비용의 마스크 세트는 일련의 생산 다양성을 보다 수익성 있도록 하는 것이 유리하다.
본 발명의 일 실시예는 장치 층의 개수보다 적은 비트 라인 마스크 수를 사용하여 3차원 메모리를 제조하는 구조와 방법에 관한 것이다. 제 1 비트 라인 마스크는 제 1 장치 레벨에 제 1 비트 라인 층을 형성하기 위해 사용된다. 제 1 비트 라인 층은 제 1 비트 라인을 포함한다. 또한, 제 1 비트 라인 마스크는 제 2 장치 레벨에 제 2 비트 라인 층을 형성하기 위해 사용된다. 제 2 비트 라인 층은 제 2 비트 라인을 포함한다. 제 1 비트 라인과 제 2 비트 라인은 비트 라인 연결 레벨에 대한 서로 다른 전기적 연결을 갖는다.
본 발명의 다른 실시예는 8개 층의 3차원 메모리 장치를 제조하기 위해 4개의 비트 라인 마스크 및 하나의 워드 라인 마스크를 사용하여 3차원 메모리를 제조하는 구조 및 방법에 관한 것이다. 워드 라인 층은 다수 쌍의 메모리 레벨 사이에 공유된다. 단지 4개의 비트 라인 마스크를 사용하지만, 비트 라인 드라이버 레벨 상에 개개의 비트 라인 드라이버에의 8개의 서로 다른 층 상에 8개의 서로 다른 전기적 연결이 만들어진다.
발명의 다른 실시예는 3개의 비트 라인 마스크, 하나의 워드 라인 마스크, 및 상부 금속(TM) 스트랩을 사용하여 3차원 메모리를 제조하는 구조 및 방법에 관한 것이다. 워드 라인 층은 여러 쌍의 메모리 레벨 사이에 공유된다. 2개의 지아 코리더는 각각 3개의 지아 열을 갖는다. 단지 3개의 비트 라인 마스크를 사용하지만, 비트 라인 드라이버 레벨 상에 개개의 비트 라인 드라이버에의 8개의 서로 다른 층 상에 8개의 서로 다른 전기적 연결이 만들어진다.
발명의 다른 실시예는 3개의 비트 라인 마스크, 하나의 워드 라인 마스크, 상부 금속 스트랩, 및 X 스트랩을 사용하여 3차원 메모리를 제조하는 구조 및 방법에 관한 것이다. 워드 라인 층은 다수 쌍의 메모리 레벨 사이에 공유된다. 지아 코리더의 일부가 공유된다. 단지 3개의 비트 라인 마스크를 사용하지만, 비트 라인 드라이버 레벨 상에 개개의 비트 라인 드라이버에의 8개의 서로 다른 층 상에 8개의 서로 다른 전기적 연결이 만들어진다.
발명의 다른 실시예는 4개의 비트 라인 마스크, 하나의 워드 라인 마스크, 상부 금속 스트랩을 사용하여 3차원 메모리를 제조하는 구조 및 방법에 관한 것이다. 워드 라인 층은 다수 쌍의 메모리 레벨 사이에 공유된다. 4개의 지아 코리더는 하나의 지아 열을 가지며 4개의 지아 코리더는 2개의 지아 열을 갖는다. 단지 4개의 비트 라인 마스크를 사용하지만, 비트 라인 드라이버 레벨 상에 개개의 비트 라인 드라이버에의 8개의 서로 다른 층 상에 8개의 서로 다른 전기적 연결이 만들어진다.
발명의 다른 실시예는 4개의 비트 라인 마스크, 하나의 워드 라인 마스크를 사용하고 상부 금속 스트랩은 사용하지 않고 3차원 메모리를 제조하는 구조 및 방법에 관한 것이다. 워드 라인 층은 다수 쌍의 메모리 레벨 사이에 공유된다. 일부 지아 코리더는 공유된다. 단지 4개의 비트 라인 마스크를 사용하지만, 비트 라인 드라이버 레벨 상에 개개의 비트 라인 드라이버에의 8개의 서로 다른 층 상에 8개의 서로 다른 전기적 연결이 만들어진다.
도 1을 참조하면, 실시예에 따른 메모리 셀 서브-어레이(100)의 평면도가 도시되었다. 이 예에서, 메모리 셀 서브-어레이(100)는 반도체 장치의 일부로서 제조된 두 레벨의 메모리 셀을 포함한다(제 1 레벨은 보이지 않음). 메모리 셀 서브-어레이(100)의 평면도에 메모리 셀(110), 워드 라인(120), 및 제 2 비트 라인(140)이 도시되었다. 메모리 셀(110)은 안티휴즈, 휴즈, 직렬로 배열 다이오드 및 안티휴즈, 폴리실리콘 메모리 효과 셀, 금속 산화물 메모리, 스위칭 가능 복합체 금속 산화물, 탄소 나노튜브 메모리, 상 변화 물질 메모리, 도전성 브리지 소자, 스위칭 가능 중합체 메모리, 또는 비정질, 다결정질 또는 마이크로결정 탄소막과 같은 얇게 증착된 탄소 스위칭 가능 저항기 중 적어도 하나로부터 선택된 1회성 프로그램 가능 또는 재기록 가능 셀이다. 바람직하게, 셀은 다이오드 또는 트랜지스터와 같은 스티어링 소자, 및 위에 열거된 저장소자 유형 중 하나로부터 선택된 저장 소자를 포함한다. 바람직하게 그러나 반드시는 아니지만, 각 셀은 워드 라인과 비트 라인 사이에 저장 및 스티어링 소자가 직렬로 배열되는 원통형 또는 그외 다른 적합한 형상을 가진 필라를 포함한다. 워드 라인(120) 및 제 2 비트 라인(140)은 알루미늄, 텅스텐, 티타늄, 질화티타늄 등과 같은 하나 이상의 도전성 물질로 만들어진다. 제 2 비트 라인(140)은 제 2 비트 라인(140)의 측면으로부터 돌출하는 제 1 탭(135) 및 제 2 탭(145) 을 포함한다. 지아(160)는 제 2 비트 라인(140)을 반도체 장치의 다른 레벨에 연결한다.
도 2를 참조하면, 실시예에 따른 도 1의 메모리 셀 서브-어레이(200)의 측면도가 도시되었다. 이 예에서, 메모리 셀 서브-어레이(200)는 두 레벨의 메모리 셀을 포함한다. 메모리 셀 서브-어레이(200)의 측면도에, 제 1 메모리 셀(210), 제 2 메모리 셀(215), 제 1 워드 라인(220), 제 2 워드 라인(225), 제 1 비트 라인(230), 및 제 2 비트 라인(240)이 도시되었다. 제 1 워드 라인(220) 및 제 1 비트 라인(230)은 전류가 개개의 워드 라인에서 제 1 비트 라인(230)으로 흐를 수 있게 제 1 메모리 셀(210)을 통해 전기적으로 연결된다. 제 1 메모리 셀(210), 제 1 워드 라인(220), 및 제 1 비트 라인(230)은 제 1 장치 레벨 내 포함된다. 제 2 워드 라인(225) 및 제 2 비트 라인(240)은 전류가 개개의 워드 라인에서 제 2 비트 라인(240)으로 흐를 수 있게 제 2 메모리 셀(215)을 통해 전기적으로 연결된다. 제 2 메모리 셀(215), 제 2 워드 라인(225), 및 제 2 비트 라인(240)은 제 2 장치 레벨 내 포함된다. 제 1 비트 라인(230), 및 제 2 비트 라인(240)은 동일 패턴을 갖는 것에 유의한다.
제 1 비트 라인(230)은 제 1 비트 라인(230)의 측면으로부터 돌출한 제 1 탭(235)을 포함한다. 제 1 탭(235)은 비트 라인 연결층 상에 제 1 비트 라인 연결(270)에 제 1 비트 라인(230)을 전기적으로 연결하는 제 1 지아(250)에 연결된다. 제 1 비트 라인 연결(270)은 반도체 기판상에 위치된 비트 라인 드라이버와 같은 반도체 장치의 드라이버 레벨 내 비트 라인 드라이버에 전기적으로 연결된다. 제 1 지아(250)는 반도체 장치의 여러 층이 제조되는 동안 또는 제조된 후에 생성된 도전성 경로이다. 제 2 비트 라인(240)은 제 2 비트 라인(240)의 측면으로부터 돌출한 제 2 탭(245)을 포함한다. 제 2 탭(245)은 비트 라인 연결층 상에 제 2 비트 라인 연결(275)에 제 2 비트 라인(240)을 전기적으로 연결하는 제 2 지아(260)에 연결된다. 제 2 비트 라인 연결(275)은 반도체 장치의 드라이버 레벨 내 비트 라인 드라이버에 전기적으로 연결된다. 제 2 지아(260)는 반도체 장치의 여러 층이 제조되는 동안 또는 제조된 후에 생성된 도전성 경로이다. 제 1 비트 라인 연결(270) 및 제 2 비트 라인 연결(275)은 비트 라인 연결층을 구성한다. 제 1 탭(235) 및 제 2 탭(245)은 제 2 비트 라인(240)이 제 1 비트 라인(230) 바로 위에 있고, 제 1 비트 라인(230)과 제 2 비트 라인(240)이 동일한 패턴을 갖고 있지만, 반도체 장치의 드라이버 레벨에 대한 전기적 연결을 할 수 있게 한다. 전기적 연결은 하나 이상의 비트 라인 레벨을 제조하기 위해 동일 비트 라인 마스크가 사용될 때 제 1 비트 라인(230) 및 제 2 비트 라인(240)의 직접적인 경로에 있을 수 없으며, 이것은 복수의 장치 레벨이 고찰될 때 쉽게 명백해진다.
도 3을 참조하면, 실시예에 따른 비트 라인 레벨(300)의 평면도가 도시되었다. 비트 라인 레벨(300)은 메모리 셀(320)에 전기적으로 연결하는 비트 라인 트레이스(310)를 포함한다. 비트 라인 트레이스(310)는 제 1 탭(330) 및 제 2 탭(335)을 포함한다. 복수의 탭은 복수의 층 상에 동일 비트 라인 패턴이 사용될 수 있게 한다. 탭(335)과 같은 탭 중 하나는 지아가 서로 다른 장치 레벨 내 서로 다른 위치에 위치하기 때문에 비트 라인 드라이버에 대한 연결을 위해 사용되지 않을 수 있다. 이에 따라, 서로 다른 레벨에서, 서로 다른 탭이 서로 다른 지아에 연결되며, 다른 탭은 지아에 연결되지 않는다.
예를 들어, 제 1 및 제 2 장치 레벨을 갖는 2개의 장치 레벨 반도체 장치에서, 제 1 장치 레벨 상에 비트 라인 트레이스(310)의 제 1 탭(330)은 반도체 장치의 드라이버 레벨 상에 제 1 비트 라인 드라이버에 연결된다. 그러나, 이 특정 예에서, 제 1 장치 레벨 상에 비트 라인 트레이스(310)의 제 2 탭(335)은 반도체 장치의 드라이버 레벨 상에 다른 드라이버에 연결되지 않는다. 제 2 장치 레벨(도시되지 않음) 상에서 비트 라인 트레이스(310)와 동일 비트 라인 패턴을 사용하여, 유사한 제 2 탭(335)이 반도체 장치의 드라이버 레벨 상에 제 2 비트 라인 드라이버에 연결된다. 그러나, 이 다른 제 2 장치 레벨 상에 유사한 제 1 탭(330)은 반도체 장치의 드라이버 레벨 상에 다른 드라이버에 연결되지 않는다. 따라서, 2개의 서로 다른 장치 레벨들 상에 2개의 서로 구별되는 비트 라인 층에 대해 동일 패턴을 사용하여, 2개의 서로 구별되는 비트 라인 층은 2개의 서로 다른 비트 라인 드라이버에 의해 구동될 수 있다. 비트 라인 레벨(300)도 지아(340)을 포함한다. 지아(340)은 반도체 장치에서 다른 레벨에 전기적 연결이 계속되게 한다.
도 4를 참조하면, 실시예에 따른 잠재적 지아 코리더의 평면도가 도시되었다. 이 도면은 비트 라인 드라이버의 연결이 비트 라인(410)에 연결되는 반도체 장치의 영역을 도시한 것이다. 비트 라인(410)은 많은 메모리 셀(도시되지 않음)까지 확장하여 이들에 전기적으로 연결한다. 이 경우에, 8 레벨의 메모리가 있다. 메모리의 각각의 레벨은 자신의 지아 코리더를 갖고 있다. 예를 들어, 제 1 지아 코리더(420)는 메모리 레벨 1에 대응하는 비트 라인 레벨 1에 비트 라인 드라이버를 연결하는 지아를 라우팅하는데 사용된다. 다른 지아 코리더(430)은 다른 7개의 비트 라인 레벨에 고유한 비트 라인 드라이버를 연결하는 지아를 라우팅하는데 사용된다.
이 경우, 제 1 지아 코리더(420)는 제 1 지아 열(440) 및 제 2 지아 열(450)의 경계를 짓는다. 다른 실시예에서, 지아 코리더는 지아 코리더 중에서 서로 다른 개수의 지아 열뿐만 아니라, 임의의 수의 지아 열을 가질 수 있다. 또한, 전기적 경로는 전기 스트랩을 사용하여 복수의 지아 코리더 위로 이들을 가로질러 라우팅 될 수 있다.
도 5를 참조하면, 실시예에 따른 지아 코리더 영역 레이아웃을 도시한 도면이다. 8개 층의 3차원 메모리 장치(500)는 메모리 셀 어레이(520), 비트 라인 스택(530), 지아 코리더 영역(540), 및 비트 라인 드라이버 영역(510)을 포함한다. 비트 라인 스택(530)은 많은 비트 라인이 동일 또는 유사한 패턴을 공유하는 비트 라인의 수직 스택이다. 지아 코리더 영역(540)은 도 4에 도시된 바와 같이, 비트 라인의 임의의 주어진 수직 스택에 비트 라인의 집단적 지아 라우팅을 나타낸다. 비트 라인 드라이버 영역(510)은 비트 라인 드라이버 회로에 의해 점유된 공간을 나타낸다. 전형적인 메모리 설계에서, 메모리 층에서 비트 라인 드라이버에 대한 전기적 연결은 비트 라인 드라이버 회로보다 훨씬 적은 영역을 점유한다. 일반적으로, 전기적 연결은 비트 라인 자체와 함께 배치되나, 지아 코리더는 비교적 너무 커서 통상적 방식으로 배치될 수 없다. 예로서의 지아 코리더 영역(550)과 예로서의 비트 라인(560)의 겹침은 지아 코리더 영역이 통상적인 방법으로 배치될 수 없는지를 보여준다.
비트 라인 드라이버 영역(510) 위에 영역은 대부분 사용되지 않은 공간이기 때문에, 지아 코리더 영역(540)은 메모리 셀 어레이(520)로부터 떨어진 곳에 재배치될 수 있다. 메모리 셀 어레이(520) 내 한 행은 비트 라인 스택(530)에 전기적으로 연결된다. 비트 라인 스택(530)은 지아 코리더 영역(540) 내 위치된 지아 코리더를 통해 라우팅되는 지아에 의해서, 8개 층의 3차원 메모리 장치(500)의 낮은 레벨 상에 위치된 비트 라인 드라이버 영역(510) 내 위치된 비트 라인 드라이버에 전기적으로 연결된다. 지아 코리더 영역(540)은 복수의 지아 코리더 영역을 위한 장소를 마련하기 위해서 비트 라인 스택(530)의 중심선에서 떨어진 벗어난 곳에 위치된다.
8개 층의 3D 메모리를 형성하기 위한 4비트 라인 마스크와
1워드
라인 마스크
제 1 실시예에서, 8개 층의 3차원 메모리 장치를 제조하기 위해 4 비트 라인 마스크 및 하나의 워드 라인 마스크가 사용된다. 도 6을 참조하면, 실시예에 따른 비트 라인 레벨을 위한 마스크 레이아웃이 도시되었다. 지아 코리더 내에서 탭과 지아가 어떻게 비교되는지를 보이기 위해서 마스크와 각각의 패턴이 정렬되어 있다. 예를 들어, 비트 레벨 1 연결을 위한 제 1 지아 코리더(605)가 도시되었다. 마스크 Y1은 비트 라인 패턴 Y1(610)을 생성한다. 마스크 Y2는 비트 라인 패턴 Y2(620)을 생성한다. 마스크 Y3은 비트 라인 패턴 Y3(630)을 생성한다. 마스크 Y4는 비트 라인 패턴 Y4(640)를 생성한다. 'Y' 마스크는 이것이 비트 라인 마스크임을 나타낸다.
도 7를 참조하면, 실시예에 따른 중간 레벨을 위한 마스크 레이아웃이 도시되었다. 지아 코리더 내에서 탭과 지아가 어떻게 비교되는지를 보이기 위해서 마스크와 각각의 패턴이 정렬되어 있다. 예를 들어, 비트 레벨 1 연결을 위한 제 1 지아 코리더(705)가 도시되었다. 마스크 V은 중간 패턴 V(710)을 생성한다. 'V' 마스크를 비아 마스크라고도 한다. 마스크 X은 중간 패턴 V(720)을 생성한다. 'X' 마스크를 워드 라인 마스크라고도 한다. 'X' 마스크 형상은 워드 라인 마스크 및 X-비아 마스크 둘 다 위에 포함된다. 마스크로부터 생성된 워드 라인 층 및 X-비아 층 상에 형상은 워드 라인 위에 비아 형상으로부터 X-비아 밑에 비트 라인 형상으로의 연결을 형성한다. 마스크 Z는 중간 패턴 Z(730)을 생성한다. 'Z' 마스크를 지아 마스크라고도 한다. 마스크 TM은 패턴 TM(740)을 생성한다. "TM" 마스크를 상부 금속 마스크(상부 금속 스트랩은 명확성을 위해 도 8에서 "스트랩" 이라 표기하였다)라고도 한다. 3차원 메모리 장치는 많은 서로 다른 중간 패턴을 포함할 수 있는데, 예를 들어, 2개의 비아 마스크가 사용될 수 있다.
도 8을 참조하면, 실시예에 따라 도 6 및 도 7에 도시된 마스크를 사용하여 제조된 지아 코리더 영역의 단면도가 도시되었다. 도 8에서 점선으로 도시된 각각의 비트 라인 층(예를 들면, BL1 내지 BL8)에 대해서, 정사각 상자에 대응하는 열은 지아 열을 포함할 수 있고, 정사각 상자 사이에 열은 스트랩 열에 대응한다. 비트 라인 연결층(R2)은 비트 라인 드라이버 레벨 상에 개개의 비트 라인 드라이버에 이르는 모든 표면 연결점을 갖는다. 층(R2)에 이어, 도 6 및 도 7에 도시된 패턴이 맨 밑부터 다음 순서로 제조된다 : V, Y1, X, V, Y2, V, Y3, X, V, Y4, V, Y2, X, V, Y1, V, Y3, X, V, Y2, Z, 및 TM. 도 8은 도 4에 단면 'A'로 나타낸 바와 같이 지아 코리더에 단면을 취함으로써 얻어진 단면도이다. 메모리 셀은 도시되지 않았다. 워드 라인 층 X은 다수 쌍의 메모리 레벨 사이에 공유된다.
다시 도 8을 참조하여, 비트 라인 드라이버로부터 이들의 각각의 비트 라인 레벨로의 개개의 연결이 기술된다. R2에서 비트 라인 층 1으로 비트 라인 레벨 1에 대한 연결은 다음과 같다: R2, V, Y1. 비트 라인 층 1에 대한 연결은 레벨 1 제 1 Y1 탭(810)에 의한다. 특히, 레벨 1 제 2 Y1 탭(815)은 어느 것에도 전기적으로 연결되지 않는다.
R2에서 비트 라인 층 2으로 비트 라인 레벨 2에 대한 연결은 다음과 같다: R2, V, Y1, X, V, Y2. 비트 라인 층 2에 대한 연결은 레벨 2 제 1 Y2 탭(820)에 의한다. 특히, 레벨 2 제 2 Y2 탭(825) 및 레벨 2 제 3 Y2 탭(827)은 어느 것에도 전기적으로 연결되지 않는다.
R2에서 비트 라인 층 3으로 비트 라인 레벨 3에 대한 연결은 다음과 같다: R2, V, Y1, X, V, Y2, V, Y3. 비트 라인 층 3에 대한 연결은 레벨 3 제 1 Y3 탭(830)에 의한다. 특히, 레벨 1 제 2 Y3 탭(845)은 어느 것에도 전기적으로 연결되지 않는다.
R2에서 비트 라인 층 4로 비트 라인 레벨 4에 대한 연결은 다음과 같다: R2, V, Y1, X, V, Y2, V, Y3, X, V, Y4. 비트 라인 층 4에 대한 연결은 레벨 4 제 1 Y4 탭(840)에 의한다.
R2에서 비트 라인 층 5로 비트 라인 레벨 5에 대한 연결은 다음과 같다: R2, V, Y1, X, V, Y2, V, Y3, X, V, Y4 스트랩, V, Y2. 비트 라인 층 5에 대한 연결은 레벨 4 제 2 Y4 탭(855)에 의한다. 특히, 레벨 5 제 1 Y2 탭(850) 및 레벨 5 제3 Y2 탭(857)은 어느 것에도 전기적으로 연결되지 않는다.
R2에서 비트 라인 층 6으로 비트 라인 레벨 6에 대한 연결은 다음과 같다: R2, V, Y1, X, V, Y2, V, Y3, X, V, Y4, V, Y2, X, V, Y1, V, Y3 스트랩, 및 V로 다시, 그리고 마지막으로 Y1. 비트 라인 층 6에 대한 연결은 레벨 6 제 2 Y1 탭(865)에 의한다. 특히, 레벨 6 제 1 Y1 탭(860)은 어느 것에도 전기적으로 연결되지 않는다.
R2에서 비트 라인 층 7로 비트 라인 레벨 7에 대한 연결은 다음과 같다: R2, V, Y1, X, V, Y2, V, Y3, X, V, Y4, V, Y2, X, V, Y1 스트랩, V, Y3. 비트 라인 층 7에 대한 연결은 레벨 7 제 2 Y3 탭(875)에 의한다. 특히, 레벨 7 제 1 Y3 탭(870)은 어느 것에도 전기적으로 연결되지 않는다.
R2에서 비트 라인 층 8로 비트 라인 레벨 8에 대한 연결은 다음과 같다: R2, V, Y1, X, V, Y2, V, Y3, X, V, Y4, V, Y2, X, V, Yl, V, Y3, X, V, Y2, Z, TM 스트랩, 및 Z로 다시, 그리고 마지막으로 Y2. 비트 라인 층 8에 대한 연결은 레벨 8 제 3 Y3 탭(887)에 의한다. 특히, 레벨 8 제 1 Y2 탭(880) 및 레벨 8 제 2 Y2 탭(885)은 어느 것에도 전기적으로 연결되지 않는다. 그러므로, 단지 4개의 비트 라인 마스크를 사용하지만, 비트 라인 드라이버 레벨 상에 개개의 비트 라인 드라이버에 이르는 연결점에 8개의 서로 다른 층 상에 8개의 서로 다른 전기적 연결이 만들어진다.
8개 층의 3D 메모리를 형성하기 위한 3비트 라인 마스크,
1워드
라인 마스크, 및
TM
스트랩
제 2 실시예에서, 8개 층의 3차원 메모리 장치를 제조하기 위해 3 비트 라인 마스크, 하나의 워드 라인 마스크, 및 상부 금속(TM) 스트랩이 사용된다. 도 9를 참조하면, 실시예에 따라 3개의 비트 라인 마스크를 사용하여 제조된 지아 코리더 영역의 단면도가 도시되었다. 비트 라인 연결 층 R2는 비트 라인 드라이버 레벨 상에 개개의 비트 라인 드라이버에 이르는 모든 표면 연결점을 갖는다. 층 R2에 이어, 맨 밑부터 다음 순서로 층이 제조된다: R2, V, Y1, X, Y2, V, Y3, X, Y2, V, Yl, X, Y3, V, Y2, X, Y1, Z, 및 TM. 도 6 및 도 7은 도 8에만 관계된 것에 유의한다. 도 9는 도 4에 단면 'A'로 나타낸 바와 같이 지아 코리더에 단면을 취함으로써 얻어진 단면도이다. 메모리 셀은 도시되지 않았다. 워드 라인 층 X은 다수 쌍의 메모리 레벨 사이에 공유된다. 'X' 마스크 형상은 워드 라인 마스크 및 X-비아 마스크 둘 다 위에 포함된다. 마스크로부터 생성된 워드 라인 층 및 X-비아 층 상에 형상은 워드 라인 층 위 및 아래에 비아 형상에서 비트 라인 형상으로의 연결을 형성한다. 비트 레벨 4 및 비트 레벨 6 연결에 대한 지아 코리더 각각은 3개의 지아 열을 내포한다.
도 9를 다시 참조하면, 비트 라인 드라이버에서 이들 각각의 비트 라인 레벨로의 개개의 연결이 기술된다. 탭만 언급되지 않는다. R2에서 비트 라인 층1로 비트 라인 레벨 1에 대한 연결은 다음과 같다: R2, V, Y1. 비트 라인 층 1에 대한 연결은 레벨 1 제 1 Y1 탭(910)에 의한다. R2에서 비트 라인 층2로 비트 라인 레벨 2에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2. 비트 라인 층 2에 대한 연결은 레벨 2 제 1 Y2 탭(920)에 의한다. R2에서 비트 라인 층3으로 비트 라인 레벨 3에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2 스트랩, V, Y3. 비트 라인 층 3에 대한 연결은 레벨 3 제 1 Y3 탭(930)에 의한다. R2에서 비트 라인 층 4로 비트 라인 레벨 4에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2, V, Y3, X, Y2, V, Yl, X, Y3 스트랩, 이어서 다시 X로, Y1 스트랩, V, 그리고 마지막으로 Y2. 비트 라인 층 4에 대한 연결은 레벨 4 제 2 Y2 탭(940)에 의한다. R2에서 비트 라인 층 5로 비트 라인 레벨 5에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2, V, Y3, X, Y2, V, Y1, X, Y3 스트랩, 이어서 다시 X로, 그리고 마지막으로 Y1. 비트 라인 층 5에 대한 연결은 레벨 5 제 1 Y1 탭(950)에 의한다. R2에서 비트 라인 층 6으로 비트 라인 레벨 6에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2, V, Y3, X, Y2, V, Y1, X, Y3, V, Y2, X, Yl, Z, TM 스트랩, 이어서 다시 Z, Y1, X, Y2 스트랩, V, 그리고 마지막으로 Y3. 비트 라인 층 6에 대한 연결은 레벨 6 제 2 Y3 탭(960)에 의한다. R2에서 비트 라인 층 7로 비트 라인 레벨 7에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2, V, Y3, X, Y2, V, Y1, X, Y3, V, Y2, X, Y1, Z, TM 스트랩, 이어서 다시 Z, Y1, X, 그리고 마지막으로 Y2. 비트 라인 층 7에 대한 연결은 레벨 7 제 3 Y2 탭(970)에 의한다. R2에서 비트 라인 층 8로 비트 라인 레벨 8에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2, V, Y3, X, Y2, V, Y1, X, Y3, V, Y2, X, Y1, Z, TM 스트랩, 이어서 다시 Z, 그리고 마지막으로 Y1. 비트 라인 층 8에 대한 연결은 레벨 8 제 3 Y1 탭(980)에 의한다. 그러므로, 단지 3개의 비트 라인 마스크를 사용하지만, 비트 라인 드라이버 레벨 상에 개개의 비트 라인 드라이버에 이르는 연결점에 8개의 서로 다른 층 상에 8개의 서로 다른 전기적 연결이 만들어진다.
3비트 라인 마스크,
1워드
라인 마스크,
TM
스트랩
, 및 X
스트랩
제 3 실시예에서, 8개 층의 3차원 메모리 장치를 제조하기 위해, 3개의 비트 라인 마스크, 하나의 워드 라인 마스크, 상부 금속(TM) 스트랩, 및 X 스트랩이 사용된다. 도 10을 참조하면, 실시예에 따라 3개의 비트 라인 마스크 및 X 스트랩을 사용하여 제조된 공유된 지아 코리더 영역의 단면도가 도시되었다. 비트 라인 연결층 R2은 비트 라인 드라이버 레벨 상에 개개의 비트 라인 드라이버에 이르는 모든 표면 연결점을 갖는다. 층 R2에 이어, 맨 밑부터 다음 순서로 층이 제조된다: R2, V, Y1, X, V, Y2, V, Y3, V, X, V, Y2, V, Y1, V, X, V, Y3, V, Y2, X, V, Y1, Z, 및 TM. 도 6 및 도 7은 도 8에만 관계된 것에 유의한다. 도 10은 도 4에 단면 'A'로 나타낸 바와 같이 지아 코리더에 단면을 취함으로써 얻어진 단면도이다. 메모리 셀은 도시되지 않았다. 워드 라인 층 X은 다수 쌍의 메모리 레벨 사이에 공유된다. X-비아 마스크는 도 10에 모든 X 위치에서 형상을 갖는다. 일부 지아 코리더는 공유된다.
도 10을 다시 참조하면, 비트 라인 드라이버에서 이들 각각의 비트 라인 레벨로의 개개의 연결이 기술된다. 탭만 언급되지 않는다. R2에서 비트 라인 층1로 비트 라인 레벨 1에 대한 연결은 다음과 같다: R2, V, Y1. 비트 라인 층 1에 대한 연결은 레벨 1 제 1 Y1 탭(1010)에 의한다. R2에서 비트 라인 층2로 비트 라인 레벨 2에 대한 연결은 다음과 같다: R2, V, Y1, X, V, Y2. 비트 라인 층 2에 대한 연결은 레벨 2 제 1 Y2 탭(1020)에 의한다. R2에서 비트 라인 층3으로 비트 라인 레벨 3에 대한 연결은 다음과 같다: R2, V, Y1, X, V, Y2 스트랩, V, Y3. 비트 라인 층 3에 대한 연결은 레벨 3 제 1 Y3 탭(1030)에 의한다. R2에서 비트 라인 층 4로 비트 라인 레벨 4에 대한 연결은 다음과 같다: R2, V, Y1, X, V, Y2, V, Y3, V, X, V, Y2, V, Y1, V, X, V, Y3 스트랩, 이어서 다시 V, X, V, Y1 스트랩, V, 및 마지막으로 Y2. 비트 라인 층 4에 대한 연결은 레벨 4 제 2 Y2 탭(1040)에 의한다. R2에서 비트 라인 층 5로 비트 라인 레벨 5에 대한 연결은 다음과 같다: R2, V, Y1, X, V, Y2, V, Y3, V, X, V, Y2, V, Y1, V, X, V, Y3 스트랩, 이어서 다시 V, X, V, 및 마지막으로 Y1. 비트 라인 층 5에 대한 연결은 레벨 5 제 1 Y1 탭(1050)에 의한다. R2에서 비트 라인 층 6으로 비트 라인 레벨 6에 대한 연결은 다음과 같다: R2, V, Y1, X, V, Y2, V, Y3, V, X, V, Y2, V, Y1, V, X 스트랩, V, Y3. 비트 라인 층 6에 대한 연결은 레벨 6 제 1 Y3 탭(1060)에 의한다. R2에서 비트 라인 층 7로 비트 라인 레벨 7에 대한 연결은 다음과 같다: R2, V, Y1, X, V, Y2, V, Y3, V, X, V, Y2, V, Y1, V, X, V, Y3, V, Y2, X, V, Y1, Z, TM 스트랩, 이어서 다시 Z, Y1, V, X, 및 마지막으로 Y2. 비트 라인 층 7에 대한 연결은 레벨 7 제 1 Y2 탭(1070)에 의한다. R2에서 비트 라인 층 8로 비트 라인 레벨 8에 대한 연결은 다음과 같다: R2, V, Y1, X, V, Y2, V, Y3, V, X, V, Y2, V, Y1, V, X, V, Y3, V, Y2, X, V, Y1, Z, TM 스트랩, 이어서 다시 Z, 및 마지막으로 Y1. 비트 라인 층 8에 대한 연결은 레벨 8 제 1 Y1 탭(1080)에 의한다. 그러므로, 단지 3개의 비트 라인 마스크를 사용하지만, 비트 라인 드라이버 레벨 상에 개개의 비트 라인 드라이버에 이르는 연결점에 8개의 서로 다른 층 상에 8개의 서로 다른 전기적 연결이 만들어진다.
복수의 단일
지아
코리더를
사용하여 8개 층의 3D 메모리를 형성하기 위한 4비트 라인 마스크와 하나의 워드 라인 마스크
제 4 실시예에서, 8개 층의 3차원 메모리 장치를 제조하기 위해, 4개의 비트 라인 마스크, 하나의 워드 라인 마스크, 및 상부 금속(TM) 스트랩이 사용된다. 도 11을 참조하면, 실시예에 따라 3개의 비트 라인 마스크를 사용하여 제조된 복수의 단일 지아 코리더과 함께 지아 코리더 영역의 단면도가 도시되었다. 비트 라인 연결층 R2은 비트 라인 드라이버 레벨 상에 개개의 비트 라인 드라이버에 이르는 모든 표면 연결점을 갖는다. 층 R2에 이어, 맨 밑부터 다음 순서로 층이 제조된다: R2, V, Y1, X, Y2, V, Y3, X, Y4, V, Y2, X, Y1, V, Y3, X, Y2, Z, 및 TM. 도 6 및 도 7은 도 8에만 관계된 것에 유의한다. 도 11은 도 4에 단면 'A'로 나타낸 바와 같이 지아 코리더에 단면을 취함으로써 얻어진 단면도이다. 메모리 셀은 도시되지 않았다. 워드 라인 층 X은 다수 쌍의 메모리 레벨 사이에 공유된다. X-비아 마스크는 도 11에 모든 X 위치에서 형상을 갖는다. 제 1의 4개의 지아 코리더는 하나의 지아 열을 갖고, 제 2의 4개의 지아 코리더는 2개의 지아 열을 갖는다.
도 11을 다시 참조하면, 비트 라인 드라이버에서 이들 각각의 비트 라인 레벨로의 개개의 연결이 기술된다. 탭만 언급되지 않는다. R2에서 비트 라인 층1로 비트 라인 레벨 1에 대한 연결은 다음과 같다: R2, V, Y1. 비트 라인 층 1에 대한 연결은 레벨 1 제 1 Y1 탭(1110)에 의한다. R2에서 비트 라인 층2로 비트 라인 레벨 2에 대한 연결은 다음과 같다: R2, V, Y1, X, V, Y2. 비트 라인 층 2에 대한 연결은 레벨 2 제 1 Y2 탭(1120)에 의한다. R2에서 비트 라인 층3으로 비트 라인 레벨 3에 대한 연결은 다음과 같다: R2, V, Yl, X, Y2, V, Y3. 비트 라인 층 3에 대한 연결은 레벨 3 제 1 Y3 탭(1130)에 의한다. R2에서 비트 라인 층 4로 비트 라인 레벨 4에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2, V, Y3, X, Y4. 비트 라인 층 4에 대한 연결은 레벨 4 제 1 Y4 탭(1140)에 의한다. R2에서 비트 라인 층 5로 비트 라인 레벨 5에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2, V, Y3, X, Y4 스트랩, V, 및 마지막으로 Y2. 비트 라인 층 5에 대한 연결은 레벨 5 제 2 Y2 탭(1150)에 의한다. R2에서 비트 라인 층 6으로 비트 라인 레벨 6에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2, V, Y3, X, Y4, V, Y2, X, Y1, V, Y3 스트랩, 이어서 다시 V, 및 마지막으로 Y1. 비트 라인 층 6에 대한 연결은 레벨 6 제 2 Y1 탭(1160)에 의한다. R2에서 비트 라인 층 7로 비트 라인 레벨 7에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2, V, Y3, X, Y4, V, Y2, X, Y1 스트랩, V, Y3. 비트 라인 층 7에 대한 연결은 레벨 7 제 2 Y3 탭(1170)에 의한다. R2에서 비트 라인 층 8로 비트 라인 레벨 8에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2, V, Y3, X, Y4, V, Y2, X, Y1, V, Y3, X, Y2, Z, TM 스트랩, 이어서 다시 Z, 및 마지막으로 Y2. 비트 라인 층 8에 대한 연결은 레벨 8 제 3 Y2 탭(1180)에 의한다. 그러므로, 단지 4개의 비트 라인 마스크를 사용하지만, 비트 라인 드라이버 레벨 상에 개개의 비트 라인 드라이버에 이르는 연결점에 8개의 서로 다른 층 상에 8개의 서로 다른 전기적 연결이 만들어진다.
8개 층의 3D 메모리를 형성하기 위한 4비트 라인 마스크와
1워드
라인 마스크(
TM
층을 사용하지 않음)
제 5 실시예에서, 8개 층의 3차원 메모리 장치를 제조하기 위해, 4 비트 라인 마스크 및 1 워드 라인 마스크이 사용된다. 도 12를 참조하면, 실시예에 따라 4개의 비트 라인 마스크는 사용하고 상부 금속층은 사용하지 않고 제조된 지아 코리더 영역의 단면도가 도시되었다. 비트 라인 연결층 R2은 비트 라인 드라이버 레벨 상에 개개의 비트 라인 드라이버에 이르는 모든 표면 연결점을 갖는다. 층 R2에 이어, 맨 밑부터 다음 순서로 층이 제조된다: R2, V, Y1, X, Y2, V, Y3, X, Y2, V, Y1, X, Y3, V, Y2, X, Y4. 도 6 및 도 7은 도 8에만 관계된 것에 유의한다. 도 12는 도 4에 단면 'A'로 나타낸 바와 같이 지아 코리더에 단면을 취함으로써 얻어진 단면도이다. 메모리 셀은 도시되지 않았다. 워드 라인 층 X은 다수 쌍의 메모리 레벨 사이에 공유된다. X-비아 마스크는 도 12에 모든 X 위치에서 형상을 갖는다. 일부 지아 코리더는 공유된다.
도 12를 다시 참조하면, 비트 라인 드라이버에서 이들 각각의 비트 라인 레벨로의 개개의 연결이 기술된다. 탭만 언급되지 않는다. R2에서 비트 라인 층1로 비트 라인 레벨 1에 대한 연결은 다음과 같다: R2, V, Y1. 비트 라인 층 1에 대한 연결은 레벨 1 제 1 Y1 탭(1210)에 의한다. R2에서 비트 라인 층2로 비트 라인 레벨 2에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2. 비트 라인 층 2에 대한 연결은 레벨 2 제 1 Y2 탭(1220)에 의한다. R2에서 비트 라인 층3으로 비트 라인 레벨 3에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2 스트랩, V, Y3. 비트 라인 층 3에 대한 연결은 레벨 3 제 1 Y3 탭(1230)에 의한다. R2에서 비트 라인 층 4로 비트 라인 레벨 4에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2, V, Y3, X, Y2, V, Y1, X, Y3 스트랩, 이어서 다시 X, Yl 스트랩, V, 및 마지막으로 Y2. 비트 라인 층 4에 대한 연결은 레벨 4 제 1 Y2 탭(1240)에 의한다. R2에서 비트 라인 층 5로 비트 라인 레벨 5에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2, V, Y3, X, Y2, V, Y1, X, Y3 스트랩, 다시 X, 마지막으로 Y1. 비트 라인 층 5에 대한 연결은 레벨 5 제 1 Y1 탭(1250)에 의한다. R2에서 비트 라인 층 6으로 비트 라인 레벨 6에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2, V, Y3, X, Y2, V, Y1, X, Y3, V, Y2, X, Y4 스트랩, 이어서 다시 X, Y2 스트랩, V, 및 마지막으로 Y3. 비트 라인 층 6에 대한 연결은 레벨 6 제 1 Y3 탭(1260)에 의한다. R2에서 비트 라인 층 7로 비트 라인 레벨 7에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2, V, Y3, X, Y2, V, Y1, X, Y3, V, Y2, X, Y4 스트랩, 이어서 다시 X, 및 마지막으로 Y2. 비트 라인 층 7에 대한 연결은 레벨 7 제 1 Y2 탭(1270)에 의한다. R2에서 비트 라인 층 8로 비트 라인 레벨 8에 대한 연결은 다음과 같다: R2, V, Y1, X, Y2, V, Y3, X, Y2, V, Y1, X, Y3, V, Y2, X, Y4. 비트 라인 층 8에 대한 연결은 레벨 8 제 1 Y4 탭(1280)에 의한다. 그러므로, 단지 4개의 비트 라인 마스크를 사용하고 상부 금속 스트랩을 사용하지 않지만, 비트 라인 드라이버 레벨 상에 개개의 비트 라인 드라이버에 이르는 연결점에 8개의 서로 다른 층 상에 8개의 서로 다른 전기적 연결이 만들어진다.
유리하게, 8개의 메모리 층을 위한 마스크의 수는 한 메모리 셀 마스크, 한 지아 마스크, 하나의 워드 라인 마스크, 3개의 비트 라인 마스크 및 한 X-비아 마스크인 7개의 마스크로 감소될 수 있다. 마스크 세트의 비용은 상당히 감소된다. 비트 라인 마스크는 2 또는 3회 사용될 수 있고 각각은 제조 활용도를 증가시킨다. 또한, 실험적 제조 마스크 세트는 더 비용효율적이 된다. 이들 낮은 비용의 마스크 세트는 일련의 생산 다양성을 더 수익성 있게 한다.
실시예의 앞에 설명은 예시 및 설명의 목적을 위해 제시되었다. 모든 것이거나 개시된 상세한 형태로 발명을 한정하려는 것은 아니며 수정 및 변형은 위에 교시된 것에 비추어 가능하거나 발명을 실시하여 얻어질 수 있다. 예를 들어, 설명된 실시예는 3 또는 4개의 비트 라인 마스크를 사용한 8개 층의 구현에 중점을 두었다. 그러나, 본 발명은 특정 수의 층 또는 마스크로 제한되지 않는다. 당업자는 본 발명의 사상 내에서, 서로 다른 코리더 구성뿐만 아니라, 다양한 개수의 마스크, 여러 층 상에 스트랩을 사용하여 본 발명의 장치와 방법이 실시될 수 있음을 인식할 것이다. 마찬가지로, 각각의 메모리 층은 자신의 워드 라인 층과 함께 제조될 수 있고, 또는 2개의 워드 라인 마스크는 두 세트의 워드 라인을 만들기 위해 사용될 수 있다. 메모리 셀은 임의의 수동 소자 메모리 어레이일 수 있다. 또한, 층의 제조의 순서는 발명의 사상 내에서 변경될 수 있다. 발명의 원리를 설명하기 위해서 그리고 당업자가 여러 실시예에서, 그리고 고려되는 특정 용도에 적합한 다양한 수정에 발명을 이용할 수 있게 하는 발명의 실제 용도로서 실시예가 선택되고 기술되었다. 발명의 범위는 이에 첨부된 청구항과 이들의 등가물에 의해 정의되게 한 것이다.
발명이 대부분 위에 개시된 실시예에 관하여 기술되었으나, 발명은 반드시 이들 실시예에 제한되는 것은 아니다. 예를 들어, 본 발명은 다음을 포함하지만 이에 제한되지 않고, 레벨 사이에 워드 라인 및/또는 비트 라인이 공유되는, 복수의 레벨로 구성된 3차원 메모리 어레이에도 적용될 수 있다. (1) 둘 다 본원과 함께 양도된 Mark G Johnson 등에 2000년 3월 7일에 발행된 미국 특허 6,034,882 및 2001년 2월 6일에 발행된 미국 특허 6,185,122에 기술된 메모리, (2) 본원과 함께 양도된 N Johan Knall의 2000년 4월 28일에 출원된 미국 특허 출원 번호 09/560,626에 기술된 메모리 어레이, (3) 본원과 함께 양도된 N Johan Knall 및 Mark G Johnson의 2001년 3월 21일에 출원된 미국 특허 출원 번호 09/814,727에 기술된 메모리 어레이; 2001년 6월 29일에 출원된 Kleveland 등의 "Three-Dimensional Array Incorporating Serial Chain Diode Stack" 명칭의 미국 특허 출원 번호 09/897,705에 기술된 메모리; 위에서 참조된 "Word Line Arrangement Having Multi-Layer Word Line Segments for Three-Dimensional Memory Array"에 기술된 메모리; 및 "Three Dimensional Memory" 명칭의 2002년 6월 27일에 출원된, Cleeves의 미국 특허 출원 번호 10/185,508에 기술된 메모리. 각각은 본 명세서에 참조로 포함된다.
본 명세서에 사용된 바와 같이, 수동 소자 메모리 어레이는 복수의 2-단자 메모리 셀을 포함하며, 각각은 연관된 X-라인과 연관된 Y-라인 사이에 연결된다. 이러한 메모리 어레이는 2차원 (평면) 어레이이거나, 하나 이상의 평면의 메모리 셀을 갖는 3차원 어레이일 수 있다. 각각의 이러한 메모리 셀은 역방향 (즉, 캐소드에서 애노드로)으로 전류가 순방향으로 전류보다 낮은 비선형 도전율을 갖는다. 프로그래밍 레벨보다 큰 애노드에서 캐소드로 전압의 인가는 메모리 셀의 도전율을 변화시킨다. 도전율은 메모리 셀이 휴즈 기술을 사용할 땐 감소할 수 있고, 메모리 셀이 안티휴즈 기술을 사용할 땐 증가할 수 있다. 수동 소자 메모리 어레이는 반드시 1회성 프로그램 가능(즉, 1회 기록) 메모리 어레이인 것은 아니다. 메모리 셀은 적합한 전기적 펄스의 인가 후에 도전율이 감소 또는 증가할 수 있는 재프로그램 가능 메모리를 탑재할 수 있다.
이러한 수동 소자 메모리 셀은 일반적으로 일 방향으로 전류를 보내는 전류 스티어링 소자 및 자신의 상태를 변경할 수 있는 또 다른 성분(예를 들면, 휴즈, 안티휴즈, 커패시터, 저항성 소자 등)을 구비한 것으로서 간주될 수 있다. 어떤 바람직한 본 발명의 실시예에서, 메모리 소자는 안티휴즈 소자에 의해 n- 영역으로부터 분리된 p+ 영역을 갖는 다이오드-유사 구조이다. 안티휴즈 소자가 프로그램될 때, p+ 영역은 n-영역에 전기적으로 연결되어 다이오드를 형성한다. 메모리 소자의 프로그래밍 상태는 메모리 소자가 선택되었을 때 전류 흐름 또는 전압 강하를 감지함으로써 판독될 수 있다. 유기 PEMA 실시예에서, 메모리 소자는 전자가 층 안으로 주입시 도전율이 변하는 유기 물질 층에 의해 캐소드 영역으로부터 분리된 애노드 영역을 갖는 다이오드-유사 구조이다.
바람직하게, 메모리 셀은 각각이 본 명세서에 참조로 포함된 것으로서, Johnson 등의 미국 특허 6,034,882, Zhang의 미국 특허 5,835,396, Knall의 미국 특허 출원 번호 09/560,626, 및 Johnson의 미국 특허 출원 번호 09/638,428에 기술된 바와 같은, 반도체 물질로 구성된다. 구체적으로 안티휴즈 메모리 셀이 바람직하다. MRAM 및 유기 수동 소자 어레이와 같이, 지원 회로 위에 적층될 수 있는 다른 유형의 메모리 어레이가 또한 사용될 수 있다. MRAM(magnetoresistive random access memory)는 자기 터널링 접합(MTJ)와 같은 자기 메모리 소자에 기초한다. MRAM 기술은 본 명세서에 참조로 포함된 것으로, "A 2556 kb 3.OV ITIMTJ Nonvolatile Magnetoresistive RAM" by Peter K Naji 등, published in the Digest of Technical Papers of the 2001 IEEE International Solid-State Circuits Conference, ISSCC 2001/Session 7/기술 Directions Advanced Technologies/7.6, Feb. 6, 2001 and pages 94-95, 404-405 of ISSCC 2001 Visual Supplement에 기술되어 있다. 어떤 수동 소자 메모리 셀은 다이오드-유사 특징의 도전성을 갖는 적어도 하나의 층을 포함하는 유기 물질과 전계의 인가로 도전율을 변화시키는 적어도 하나의 유기물질의 층을 탑재한다. Gudensen 등의 미국 특허 6,055,180는 유기 수동 소자 어레이를 기술하며 본 명세서에 참조로 포함된다. 상 변화 물질 및 비정질 고체와 같은 물질을 포함하는 메모리 셀도 사용될 수 있다. Wolstenholme 등의 미국 특허 5,751,012 및 Ovshinsky 등의 미국 특허 4,646,266호를 참조할 수 있으며, 이들은 본 명세서에 참조로 포함된다. 본 명세서에 참조로 포함된 Herner 등의 미국 특허 출원 번호 11/287,452에 상세히 기술된 바와 같이 천이 금속 산화물을 포함하는 저항 변화 물질, 본 명세서에 참조로 포함된 Sen, Rahul 등의 미국 특허 공개 20050269553에 기술된 바와 같이 형성될 수 있는 탄소 나노튜브 층, 또는 다결정질, 비정질 또는 마이크로결정질 탄소 또는 그라펜 플레이크 함유 막과 같은 탄소 저항률 스위칭 막을 포함하는 메모리 셀이 사용될 수도 있다.
이 개시의 교시된 바에 기초하여, 당업자는 본 발명의 용이하게 실시할 수 있을 것으로 예상된다. 본 명세서에 제공된 여러 실시예의 설명은 당업자가 발명을 실시할 수 있게 본 발명의 충분한 통찰과 상세를 제공하는 것으로 생각된다. 어떤 지원하는 회로(예를 들면, 디코더, 감지 회로, 멀티플렉서, 입력/출력 버퍼 등)이 구체적으로 기술되지 않았더라도, 이러한 회로는 공지된 것이며, 이 발명을 실시하는 맥락에서 이러한 회로의 특정한 변형에 의해 어떠한 특별한 이점도 제공되지 않는다. 또한, 본 개시의 교시된 바를 파악한 당업자는 공지의 회로 기술을 사용하고, 과도한 실험은 없이, 특정하게 본 명세서에 기술되지 않았지만 추론되는 각종 제어 회로를 구현하는 것을 포함하여, 발명을 실시할 수 있을 것으로 생각된다. 그래도, 1회 기록 안티-휴즈 수동 소자 메모리 셀의 3차원 메모리 어레이에 특히 적합한 바이어스 상태, 바이어스 회로, 및 층 디코더 회로의 추가 상세는 본 명세서에 전체 내용이 참조로 포함되어 있는 것으로서, 2001년 6월 29일에 출원된 Roy E Scheuerlein의 "Method and Apparatus for Biasing Selected and Unselected Array Lines When Writing a Memory Array" 명칭의 미국출원 번호 09/897,771, 및 2001년 6월 29일에 출원된 Kleveland 등의 "Three-Dimensional Memory Array Incorporating Serial Chain Diode Stack" 명칭의 미국 특허 출원 번호 09/897,705에 기술되어 있다.
상기 설명에서, 어레이 라인은 일반적으로 2 레벨의 메모리 어레이(즉, 메모리 평면)에 의해 공유된다. 대안적으로, 다른 평면과 공유되지 않는 각각의 평면마다 2개의 도체를 갖는 메모리 어레이가 제조될 수도 있다. 각각의 이러한 메모리 레벨을 분리시키기 위해 유전층이 사용될 수도 있다.
워드 라인은 행 라인 또는 X-라인이라고도 하며, 비트 라인은 열 라인 또는 Y-라인이라고도 할 수 있다. "워드" 라인과 "비트" 라인 사이에 구별은 당업자에게 어떤 함축을 전달할 수 있다. 메모리 어레이를 판독할 때, 일부 실시자는 워드 라인은 "구동"되고, 비트 라인은 "감지"된다고 가정한다. 또한, 메모리 구성(예를 들면, 데이터 버스 폭, 동작시 동시에 판독되는 비트 수 등)은 한 세트의 2개의 어레이 라인을 데이터 "워드"가 아니라 데이터 "비트"에 더 정렬된 것으로 보는 것에 어떤 연관을 가질 수 있다. 이 설명에서는 어떤 함축도 반드시 의도된 것은 아니다.
X-라인과 Y-라인의 방향성은 어레이에서 두 그룹의 교차하는 라인을 편의상 설명을 쉽게 하기 위한 것이다. X-라인이 일반적으로 Y-라인에 직교하지만, 이러한 용어가 반드시 이러한 것을 의미하는 것은 아니다. 또한, 메모리 어레이의 워드 및 비트 구성은 쉽게 반대로 될 수 있어 Y-라인은 워드 라인으로 구성되고 X-라인은 비트 라인으로 구성될 수도 있다. 추가 예로서, 어레이의 부분은 주어진 워드의 서로 다른 출력 비트에 대응할 수 있다. 이러한 다양한 어레이 조직 및 구성은 이 기술에 공지된 것으로, 발명은 매우 다양한 변화를 포괄한다.
기술된 실시예는 전압으로 구동되는 선택된 워드 라인과 판독 모드에서 감지되는 선택된 비트 라인과, 워드 라인에 연결된 메모리 셀 애노드 단자 및 비트 라인에 연결된 캐소드 단자를 언급하였으나, 다른 실시예가 특정하게 고찰된다. 예를 들어, 3차원(즉, 복수-레벨) 메모리 어레이에서, 이웃한 메모리 평면이 유사하게 연결될 수도 있고(예를 들면, 위에 언급된 Johnson 등의 미국 특허 6,034,882에 기술된 바와 같은 백-투-백 다이오드 스택 메모리 어레이), 또는 애노드 단자가 비트 라인에 연결되고 캐소드 단자가 워드 라인에 연결되도록 이웃한 평면에서 메모리 셀의 방향성을 반대로 할 수도 있다(예를 들면, 위에 언급된, Kleveland 등의 미국 특허 출원 번호 09/897,705에 기술된 바와 같은 직렬 체인의 다이오드 스택 메모리 어레이). 결국, 여기에서 X-라인, 워드 라인, 행 라인의 표현, 및 Y-라인, 비트 라인, 열 라인의 표현은 여러 실시예를 예시하는 것이며 제한적 의미로 간주되는 것이 아니라, 보다 일반적인 의미로 보아야 한다. 예를 들어, 감지 회로는 비트 라인에서가 아니라 워드 라인에서 전류를 감지할 때, 비트 라인이 아니라 워드 라인에 결합되거나, 워드 라인과 비트 라인 둘 다를 위해 사용될 수 있다. 예를 들어, 직렬 체인 다이오드 스택 상에 메모리 어레이의 여러 어레이 라인을 위한 X-라인과 Y-라인의 표현은 백-투-백 다이오드 스택에서와 같이, 메모리 셀(즉, 애노드 또는 캐소드)의 어떤 단자가 특정 라인에 결합되는 것을 반드시 의미하는 것은 아님을 알아야 할 것이다. X-라인은 한 연관된 메모리 평면에서 메모리 셀의 애노드 단자에 결합될 수 있고, 이웃한 메모리 평면에서 메모리 셀의 캐소드 단자에 결합될 수도 있다.
메모리 어레이를 탑재하는 집적 회로는 어레이를 일반적으로 종종 서브-어레이로도 알려진 많은 수의 작은 어레이로 분할한다. 여기에서 사용되는 바와 같은 어레이는 일반적으로 디코더, 드라이버, 감지 증폭기, 및 입력/출력 회로에 의해 중단되지 않는 인접 워드 및 비트 라인을 갖는 인접한 일 그룹의 메모리 셀이다. 메모리 어레이를 포함하는 집적 회로는 한 어레이, 하나 이상의 어레이, 또는 심지어 상당 수의 어레이를 가질 수 있다. 여기에서 사용되는 바와 같은 집적 회로 메모리 어레이는 함께 패키지되거나, 근접하여 있거나, 함께 다이-접착되는 하나 이상의 집적 회로 장치가 아니라 모노리식 집적 회로 구조이다.
앞에 상세한 설명은 본 발명의 많은 가능한 구현 중 일부만을 기술하였다. 이러한 이유로, 상세한 설명은 예시로서 의도된 것이며 제한으로서 의도된 것은 아니다. 본 명세서에 개시된 실시예의 변형예와 수정예는 발명의 범위 및 사상 내에서, 본 명세서에 개시된 설명에 기초하여 행해질 수 있다. 이 발명의 범위를 정의하는 것은 모든 등가물을 포함해서 다음의 청구항뿐이다.
Claims (22)
- 복수의 장치 레벨들을 포함하는 3차원 반도체 장치를 제조하는 방법으로서,상기 복수의 장치 레벨들은 1 장치 레벨과 제 2 장치 레벨과 비트 라인 연결 레벨을 포함하고, 상기 제 1 장치 레벨과 상기 제 2 장치 레벨 중 각각은 각각의 비트 라인 층과 각각의 장치 층을 포함하는 방법에 있어서, 상기 방법은 :
제 1 장치 레벨에서 제 1 비트 라인 층을 형성하기 위해 적어도 2개의 비트 라인 마스크 중 제 1 비트 라인 마스크를 사용하며, 상기 제 1 비트 라인 층은 제 1 비트 라인들을 포함하는 단계;
상기 제 2 장치 레벨에서 제 2 비트 라인 층을 형성하기 위해 상기 제 1 비트 라인 마스크를 사용하며, 상기 제 2 비트 라인 층은 제 2 비트 라인들을 포함하고, 상기 제 1 비트 라인들과 상기 제 2 비트 라인들은 비트 라인 연결 레벨에 대한 상이한 전기 연결을 갖는 단계;
상기 제 1 장치 레벨에서 제 1 장치 층을 형성하기 위해 제 1 장치 마스크 세트를 사용하며, 상기 제 1 장치 층은 제 1 장치들을 포함하고, 상기 제 1 장치들은 상기 제 1 비트 라인들에 전기적으로 연결되는 단계;
상기 제 2 장치 레벨에서 제 2 장치 층을 형성하기 위해 상기 제 1 장치 마스크 세트를 사용하며, 상기 제 2 장치 층은 제 2 장치들을 포함하고, 상기 제 2 장치들은 상기 제 2 비트 라인들에 전기적으로 연결되고, 상기 제 1 장치 마스크 세트는 적어도 하나의 장치 마스크를 포함하는 단계; 및
제 1 워드 라인 층을 형성하기 위해 제 1 워드 라인 마스크를 사용하며, 상기 제 1 워드 라인 층은 제 1 워드 라인들을 포함하고, 상기 제 1 워드 라인들은 상기 제 1 장치 레벨과 상기 제 2 장치 레벨에 의해 공유되는 단계;
를 포함하고,
상기 제 1 장치들과 상기 제 2 장치들 중 각각은 안티휴즈, 휴즈, 직렬로 배열된 다이오드 및 안티휴즈, 폴리실리콘 메모리 효과 셀, 금속 산화물 메모리, 스위칭 가능 복합체 금속 산화물, 탄소 나노튜브 메모리, 상 변화 물질 메모리, 도전성 브리지 소자, 스위칭 가능 중합체 메모리, 또는 얇게 증착된 탄소 스위칭 가능 저항기 중 적어도 하나로부터 선택된 1회성 프로그램 가능 또는 재기록 가능 셀을 포함하는, 3차원 반도체 장치 제조 방법. - 제 1항에 있어서,
상기 복수의 장치 레벨 중에서 비아 층(via layer)을 형성하기 위해 제 1 비아 마스크(via mask)를 사용하는 단계를 더 포함하고, 상기 비아 층은 비아를 포함하고, 상기 비아는 상기 비트 라인 연결 레벨에 대한 서로 다른 전기 연결 부분인, 3차원 반도체 장치 제조 방법. - 제 2항에 있어서,
3개의 서로 다른 장치 레벨들 상에 비트 라인들을 형성하기 위해 상기 제 1 비트 라인 마스크를 사용하며, 상기 3개의 서로 다른 장치 레벨들은 상기 제 1 장치 레벨과 상기 제 2 장치 레벨 및 제 3 장치 레벨을 포함하는 단계와;
제 4 장치 레벨 및 제 5 장치 레벨을 포함하는 2개의 서로 다른 장치 레벨들 상에 비트 라인들을 형성하기 위해 제 2 비트 라인 마스크를 사용하는 단계와;
제 6 장치 레벨 및 제 7 장치 레벨을 포함하는 2개의 서로 다른 장치 레벨들 상에 비트 라인들을 형성하기 위해 제 3 비트 라인 마스크를 사용하는 단계와;
제 8 장치 레벨을 포함하는 하나의 장치 레벨 상에 비트 라인들을 형성하기 위해 제 4 비트 라인 마스크를 사용하며, 상기 제1 내지 제8 장치 레벨 중 각각은복수의 장치 레벨들에 포함되는 단계와;
4개의 서로 다른 워드 라인 층들 상에 워드 라인들을 형성하기 위해 상기 제 1 워드 라인 마스크를 사용하는 단계와;
상기 제1 내지 제8 장치 레벨들을 포함하는 8개의 서로 다른 장치 레벨들 상에 장치들을 형성하기 위해 상기 제 1 장치 마스크 세트를 사용하는 단계와;
4개의 서로 다른 비아 층을 형성하기 위해 상기 제 1 비아 마스크를 사용하는 단계;
를 포함하고,
상기 8개의 장치 레벨들의 각각의 비트 라인들은 상기 비트 라인 연결 레벨에 대한 서로 다른 전기적 연결을 갖는, 3차원 반도체 장치 제조 방법. - 제 2항에 있어서,
전기 스트랩을 형성하기 위해 제 1 스트랩 마스크를 사용하는 단계를 더 포함하고, 상기 전기 스트랩은 상기 비트 라인 연결 레벨에 대한 서로 다른 전기 연결 부분인, 3차원 반도체 장치 제조 방법. - 제 4항에 있어서,
3개의 서로 다른 장치 레벨들 상에 비트 라인을 형성하기 위해 상기 제 1 비트 라인 마스크를 사용하는 단계와,
3개의 서로 다른 장치 레벨들 상에 비트 라인을 형성하기 위해 제 2 비트 라인 마스크를 사용하는 단계와,
2개의 서로 다른 장치 레벨들 상에 비트 라인을 형성하기 위해 제 3 비트 라인 마스크를 사용하는 단계와,
4개의 서로 다른 워드 라인 층들 상에 워드 라인을 형성하기 위해 상기 제 1 워드 라인 마스크를 사용하는 단계와,
8개의 서로 다른 장치 레벨들 상에 장치를 형성하기 위해 상기 제 1 장치 마스크 세트를 사용하는 단계와,
4개의 서로 다른 비아 층 형성하기 위해 상기 제 1 비아 마스크를 사용하는 단계와,
전기 스트랩을 형성하기 위해 상기 제 1 스트랩 마스크를 사용하는 단계를 포함하고,
상기 8개의 장치 레벨들의 각각의 비트 라인은 상기 비트 라인 연결 레벨에 대한 서로 다른 전기적 연결을 갖는, 3차원 반도체 장치 제조 방법. - 제 4항에 있어서,
3개의 서로 다른 장치 레벨들 상에 비트 라인을 형성하기 위해 상기 제 1 비트 라인 마스크를 사용하는 단계와,
2개의 서로 다른 장치 레벨들 상에 비트 라인을 형성하기 위해 제 2 비트 라인 마스크를 사용하는 단계와,
2개의 서로 다른 장치 레벨들 상에 비트 라인을 형성하기 위해 제 3 비트 라인 마스크를 사용하는 단계와,
하나의 장치 레벨 상에 비트 라인을 형성하기 위해 제 4 비트 라인 마스크를 사용하는 단계와,
4개의 서로 다른 워드 라인 층들 상에 워드 라인을 형성하기 위해 상기 제 1 워드 라인 마스크를 사용하는 단계와,
8개의 서로 다른 장치 레벨들 상에 장치를 형성하기 위해 상기 제 1 장치 마스크 세트를 사용하는 단계와,
4개의 서로 다른 비아 층을 형성하기 위해 상기 제 1 비아 마스크를 사용하는 단계와,
전기 스트랩을 형성하기 위해 상기 제 1 스트랩 마스크를 사용하는 단계를
포함하고,
상기 8개의 장치 레벨들의 각각의 비트 라인은 상기 비트 라인 연결 레벨에 대한 서로 다른 전기적 연결을 갖는, 3차원 반도체 장치 제조 방법. - 복수의 장치 레벨들을 포함하며, 상기 복수의 장치 레벨들은 1 장치 레벨과 제 2 장치 레벨과 비트 라인 연결 레벨을 포함하고, 상기 제 1 장치 레벨과 상기 제 2 장치 레벨 중 각각은 각각의 비트 라인 층과 각각의 장치 층을 포함하며,
상기 복수의 비트 라인 층들은 :
제 1 장치 레벨에 위치한 제 1 비트 라인 층으로서, 상기 제 1 비트 라인 층은 제 1 비트 라인 패턴을 가지고, 상기 제 1 비트 라인 층은 제 1 비트 라인들을 포함하는 제 1 비트 라인 층; 및
제 2 장치 레벨에 위치한 제 2 비트 라인 층으로서, 상기 제 2 비트 라인 층은 상기 제 1 비트 라인 패턴을 가지고, 상기 제 2 비트 라인 층은 제 2 비트 라인들을 포함하고, 상기 제 1 비트 라인들과 상기 제 2 비트 라인들은 비트 라인 연결 레벨에 대한 서로 다른 전기적 연결을 갖는 제 2 비트 라인 층;
을 포함하고,
제 1 장치 층은 상기 제 1 장치 레벨에 위치하고, 상기 제 1 장치 층은 제 1 장치 패턴을 가지고, 상기 제 1 장치 층은 제 1 장치들을 포함하고, 상기 제 1 장치들은 상기 제 1 비트 라인들에 전기적으로 연결되며,
제 2 장치 층은 상기 제 2 장치 레벨에 위치하고, 상기 제 2 장치 층은 상기 제 1 장치 패턴을 가지고, 상기 제 2 장치 층은 제 2 장치들을 포함하고, 상기 제 2 장치들은 상기 제 2 비트 라인들에 전기적으로 연결되고, 상기 제 1 장치 패턴은 적어도 하나의 장치 마스크를 사용하여 구현되며,
제 1 워드 라인 층은 상기 제1 장치 레벨과 상기 제2 장치 레벨 사이에 위치하며, 상기 제 1 워드 라인 층은 제 1 워드 라인 패턴을 가지고, 상기 제 1 워드 라인 층은 제 1 워드 라인들을 포함하고, 상기 제 1 워드 라인들은 상기 제 1 장치 레벨에서의 상기 제1 장치들과 상기 제 2 장치 레벨에서의 상기 제2 장치들에 의해 공유되며,
상기 제 1 장치들과 상기 제 2 장치들 중 각각은 안티휴즈, 휴즈, 직렬로 배열된 다이오드 및 안티휴즈, 폴리실리콘 메모리 효과 셀, 금속 산화물 메모리, 스위칭 가능 복합체 금속 산화물, 탄소 나노튜브 메모리, 상 변화 물질 메모리, 도전성 브리지 소자, 스위칭 가능 중합체 메모리, 또는 얇게 증착된 탄소 스위칭 가능 저항기 중 적어도 하나로부터 선택된 1회성 프로그램 가능 또는 재기록 가능 셀을 포함하는, 3차원 반도체 장치. - 제 7항에 있어서,
상기 복수의 장치 레벨 중 비아 층 - 상기 비아 층은 제 1 비아 패턴을 가지고, 상기 비아 층은 비아를 포함하고, 상기 비아는 상기 비트 라인 연결 레벨에 대한 서로 다른 전기적 연결의 일부임- 을 더 포함하는, 3차원 반도체 장치. - 제 8항에 있어서,
상기 장치는 8개의 장치 레벨을 포함하고, 상기 8개의 장치 레벨은
3개의 서로 다른 장치 레벨 상의 제 1의 3개의 비트 라인 층 - 상기 제 1의 3개의 비트 라인 층은 제 1 비트 라인 패턴을 공유함 - 과,
2개의 서로 다른 장치 레벨 상의 제 1의 2개의 비트 라인 층 - 상기 제 1의 2개의 비트 라인 층은 제 2 비트 라인 패턴을 공유함 - 과,
2개의 서로 다른 장치 레벨 상의 제 2의 2개의 비트 라인 층 - 상기 제 2의 2개의 비트 라인 층은 제 3 비트 라인 패턴을 공유함 - 과,
제 8 비트 라인 층 - 상기 제 8의 비트 라인 층은 제 4 비트 라인 패턴을 가짐 - 과,
4개의 워드 라인 층 - 상기 4개의 워드 라인 층은 워드 라인 패턴을 공유함 - 과,
8개의 장치 층 - 상기 8개의 장치 레벨은 장치 층 패턴을 공유함 - 과,
4개의 비아 층 - 상기 4개의 비아 층은 비아 층 패턴을 공유함 - 을 포함하고,
상기 8개의 장치 레벨들의 각각의 비트 라인은 상기 비트 라인 연결 레벨에 대한 서로 다른 전기적 연결을 가지는, 3차원 반도체 장치. - 제 8항에 있어서,
전기 스트랩을 더 포함하고, 상기 전기 스트랩은 상기 비트 라인 연결 레벨에 대한 서로 다른 전기 연결 부분인, 3차원 반도체 장치. - 제 10항에 있어서,
상기 장치는 8개의 장치 레벨을 포함하고, 상기 8개의 장치 레벨은
3개의 서로 다른 장치 레벨 상의 제 1의 3개의 비트 라인 층 - 상기 제 1의 3개의 비트 라인 층은 제 1 비트 라인 패턴을 공유함 - 과,
3개의 서로 다른 장치 레벨 상의 제 2의 3개의 비트 라인 층 - 상기 제 2의 3개의 비트 라인 층은 제 2 비트 라인 패턴을 공유함 - 과,
2개의 서로 다른 장치 레벨 상의 제 1의 2개의 비트 라인 층 - 상기 제 1의 2개의 비트 라인 층은 제 3 비트 라인 패턴을 공유함 - 과,
4개의 워드 라인 층 - 상기 4개의 워드 라인 층은 워드 라인 패턴을 공유함 - 과,
8개의 장치 층 - 상기 8개의 장치 레벨 층은 장치 층 패턴을 공유함 - 과,
4개의 비아 층 - 상기 4개의 비아 층은 비아 층 패턴을 공유함 - 과,
전기 스트랩을 포함하는 전기 스트랩 층 - 상기 전기 스트랩은 상기 비트 라인 연결 레벨에 대한 상기 전기 연결 중 적어도 일부의 부분임 - 을
포함하고,
상기 8개의 장치 레벨들의 각각의 비트 라인은 상기 비트 라인 연결 레벨에 대한 서로 다른 전기적 연결을 갖는, 3차원 반도체 장치. - 제 10항에 있어서,
상기 장치는 8개의 장치 레벨을 포함하고, 상기 8개의 장치 레벨은
3개의 서로 다른 장치 레벨 상의 제 1의 3개의 비트 라인 층 - 상기 제 1의 3개의 비트 라인 층은 제 1 비트 라인 패턴을 공유함 - 과,
2개의 서로 다른 장치 레벨 상의 제 1의 2개의 비트 라인 층 - 상기 제 1의 2개의 비트 라인 층은 제 2 비트 라인 패턴을 공유함 - 과,
2개의 서로 다른 장치 레벨 상의 제 2의 2개의 비트 라인 층 - 상기 제 2의 2개의 비트 라인 층은 제 3 비트 라인 패턴을 공유함 - 과,
제 8 비트 라인 레벨 - 상기 제 8 비트 라인 레벨은 제 4 비트 라인 패턴을 가짐 - 과,
4개의 워드 라인 층 - 상기 4개의 워드 라인 층은 워드 라인 패턴을 공유함 - 과,
8개의 장치 층 - 상기 8개의 장치 레벨은 장치 층 패턴을 공유함 - 과,
4개의 비아 층 - 상기 4개의 비아 층은 비아 층 패턴을 공유함 - 과,
전기 스트랩을 포함하는 전기 스트랩 층 - 상기 전기 스트랩은 상기 비트 라인 연결 레벨에 대한 전기 연결 중 적어도 일부의 부분임 - 을
포함하고,
상기 8개의 장치 레벨들의 각각의 비트 라인은 상기 비트 라인 연결 레벨에 대한 서로 다른 전기 연결을 갖는, 3차원 반도체 장치. - 삭제
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