JP5129391B2 - 3dメモリアレイの製造のためのx線用の共用マスクとy線用の共用マスク - Google Patents
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Description
本願は、その全体が本願明細書において参照により援用されている、2008年9月9日に出願された米国特許出願第12/231,000号(特許文献1)の利益を主張する。
第1の実施形態では、8層3次元メモリデバイスを製造するために4つのビット線マスクおよび1つのワード線マスクが使用される。図6を参照すると、代表的な実施形態に従うビット線レベルのためのマスクレイアウトを示す図が示されている。マスクとそれぞれのパターンとは、タブおよびジアがジア回廊の中でどのように並ぶかを示すために整列させられている。例えば、ビットレベル1接続のための第1のジア回廊605が示されている。マスクY1は、ビット線パターンY1 610を作る。マスクY2はビット線パターンY2 620を作る。マスクY3はビット線パターンY3 630を作る。マスクY4はビット線パターンY4 640を作る。「Y」マスクは、それがビット線マスクであることを示す。
ビット線レベル2のための、R2からビット線層2への接続は、R2、V、Y1、X、V、Y2である。ビット線層2への接続は、レベル2の第1のY2タブ820による。特に、レベル2の第2のY2タブ825およびレベル2の第3のY2タブ827は何物にも電気的に接続されていない。
ビット線レベル3のための、R2からビット線層3への接続は、R2、V、Y1、X、V、Y2、V、Y3である。ビット線層3への接続はレベル3の第1のY3タブ830による。特に、レベル1の第2のY3タブ835は何物にも電気的に接続されていない。
ビット線レベル4のための、R2からビット線層4への接続は、R2、V、Y1、X、V、Y2、V、Y3、X、V、Y4である。ビット線層4への接続は、レベル4の第1のY4タブ840による。
ビット線レベル6のための、R2からビット線層6への接続は、R2、V、Y1、X、V、Y2、V、Y3、X、V、Y4、V、Y2、X、V、Y1、V、Y3ストラップ、下のほうへ戻ってV、そして最後にY1である。ビット線層6への接続は、レベル6の第2のY1タブ865による。特に、レベル6の第1のY1タブ860は何物にも電気的に接続されていない。
ビット線レベル7のための、R2からビット線層7への接続は、R2、V、Y1、X、V、Y2、V、Y3、X、V、Y4、V、Y2、X、V、Y1ストラップ、V、Y3である。ビット線層7への接続は、レベル7の第2のY3タブ875による。特に、レベル7の第1のY3タブ870は、何物にも電気的に接続されていない。
ビット線レベル8のための、R2からビット線層8への接続は、R2、V、Y1、X、V、Y2、V、Y3、X、V、Y4、V、Y2、X、V、Y1、V、Y3、X、V、Y2、Z、TMストラップ、下のほうへ戻ってZ、最後にY2である。ビット線層8への接続は、レベル8の第3のY2タブ887による。特に、レベル8の第1のY2タブ880およびレベル8の第2のY2タブ885は、何物にも電気的に接続されていない。従って、ビット線マスクを4つだけ用いるにもかかわらず、ビット線ドライバレベル上の個々のビット線ドライバに至る接続ポイントに対して8つの異なる層上の8つの異なる電気的接続が作られる。
第2の実施形態では、8層3次元メモリデバイスを製造するために3つのビット線マスク、1つのワード線マスク、および頂部金属(TM)ストラップが使用される。図9を参照すると、代表的な実施形態に従う3つのビット線マスクを用いて製造されたジア回廊領域の断面図が示されている。ビット線接続層R2は、ビット線ドライバレベル上の個々のビット線ドライバに通じる表面接続ポイントの全てを有する。層R2の後、層は底部から上へ、R2、V、Y1、X、Y2、V、Y3、X、Y2、V、Y1、X、Y3、V、Y2、X、Y1、Z、TMの順序で製造される。図6および7は図8に関連するだけであるということに留意するべきである。図9は、図4において断面「A」により示されるようにジア回廊を切断することによって作られる断面図を示す。メモリセルは示されていない。ワード線層Xはメモリレベルの対の間で共有される。「X」マスク形状は、ワード線マスクおよびXビアマスクの両方に含まれる。マスクから作られるワード線層およびXビア層上の形状は、ワード線層の上および下のビア形状からビット線形状への接続部を形成する。ビットレベル4接続部およびビットレベル6接続部のためのジア回廊は、それぞれ3つのジア列を包含する。
第3の実施形態では、8層3次元メモリデバイスを製造するために3つのビット線マスク、1つのワード線マスク、頂部金属(TM)ストラップ、およびXストラップが使用される。図10を参照すると、代表的な実施形態に従う3つのビット線マスクとXストラップとを用いて製造される共有されるジア回廊領域の断面図が示されている。ビット線接続層R2は、ビット線ドライバレベル上の個々のビット線ドライバに通じる表面接続ポイントの全てを有する。層R2の後、層は底部から上へ、R2、V、Y1、X、V、Y2、V、Y3、V、X、V、Y2、V、Y1、V、X、V、Y3、V、Y2、X、V、Y1、Z、TMの順序で製造される。図6および7は図8に関連するだけであることに留意するべきである。図10は、図4の断面「A」により示されるようにジア回廊を切断することによって作られる断面図を示す。メモリセルは示されていない。ワード線層Xは、メモリレベルの対の間で共有される。Xビアマスクは、図10の全てのX位置で形状を有する。ジア回廊のうちの幾つかは共有される。
第4の実施形態では、8層3次元メモリデバイスを製造するために4つのビット線マスク、1つのワード線マスク、および頂部金属(TM)ストラップが使用される。図11を参照すると、代表的な実施形態に従う3つのビット線マスクを用いて製造された複数のシングルジア回廊を伴うジア回廊領域の断面図が示されている。ビット線接続層R2は、ビット線ドライバレベル上の個々のビット線ドライバに通じる表面接続ポイントの全てを有する。層R2の後、層は底部から上へ、R2、V、Y1、X、Y2、V、Y3、X、Y4、V、Y2、X、Y1、V、Y3、X、Y2、Z、TMの順序で製造される。図6および7は図8に関連するだけであることに留意するべきである。図11は、図4の断面「A」により示されるようにジア回廊を切断することによって作られる断面図を示す。メモリセルは示されていない。ワード線層Xは、メモリレベルの対の間で共有される。Xビアマスクは、図11において全てのX位置で形状を有する。第1の4つのジア回廊は1つのジア列を有し、第2の4つのジア回廊は2つのジア列を有する。
第5の実施形態では、8層3次元メモリデバイスを製造するために4つのビット線マスクおよび1つのワード線マスクが使用される。図12を参照すると、代表的な実施形態に従う頂部金属層を用いずに4つのビット線マスクを用いて製造されるジア回廊領域の断面図が示されている。ビット線接続層R2は、ビット線ドライバレベル上の個々のビット線ドライバに通じる表面接続ポイントの全てを有する。層R2の後、層は底部から上へ、R2、V、Y1、X、Y2、V、Y3、X、Y2、V、Y1、X、Y3、V、Y2、X、Y4の順序で製造される。図6および7は図8に関連するだけであるということに留意するべきである。図12は、図4において断面「A」により示されるようにジア回廊を切断することによって作られる断面図を示す。メモリセルは示されていない。ワード線層Xは、メモリレベルの対の間で共有される。Xビアマスクは、図12において全てのX位置で形状を有する。幾つかのジア回廊は共有される。
Claims (6)
- 3次元半導体デバイスを製造する方法であって、
複数のデバイスレベルのうちの第1のデバイスレベル中に第1のビット線層を形成するために少なくとも第1のビット線マスクと第2のビット線マスクのうちの第1のビット線マスクを使用するステップであって、前記第1のビット線層は複数の第1のビット線を含むステップと、
複数のデバイスレベルのうちの第2のデバイスレベル中に第2のビット線層を形成するために前記第1のビット線マスクを使用するステップであって、前記第2のビット線層は複数の第2のビット線を含み、複数の第1のビット線および複数の第2のビット線はビット線接続層への異なる電気的接続経路を有するステップと、
複数のデバイスレベル中に複数のビット線層を形成するために少なくとも第1のビット線マスクと第2のビット線マスクを使用するステップであって、複数のビット線層は複数のビット線を含み、それぞれのデバイスレベルの複数のビット線はビット線接続層への異なる電気的接続経路を有するステップと、
第1のデバイスレベル中に第1のデバイス層を形成するために第1のデバイスマスクセットを使用するステップであって、前記第1のデバイス層は複数の第1のデバイスを含み、複数の第1のデバイスは複数の第1のビット線に電気的に接続されるステップと、
第2のデバイスレベル中に第2のデバイス層を形成するために前記第1のデバイスマスクセットを使用するステップであって、前記第2のデバイス層は複数の第2のデバイスを含み、複数の第2のデバイスは複数の第2のビット線に電気的に接続され、前記第1のデバイスマスクセットは少なくとも1つのデバイスマスクを含むステップと、
第1のワード線層を形成するために第1のワード線マスクを使用するステップであって、前記第1のワード線層は複数の第1のワード線を含み、複数の第1のワード線は第1のデバイスレベルおよび第2のデバイスレベルによって共有されるステップと、を含み、
複数の第1のデバイスおよび第2のデバイスは、アンチヒューズ、ヒューズ、直列に配列されたダイオードとアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材料メモリ、伝導性ブリッジ素子、スイッチャブルポリマメモリ、あるいは薄い堆積炭素スイッチャブル抵抗器のうちの少なくとも1つから選択されたワンタイムプログラマブルセルまたは再書き込み可能なセルを含み、
複数のデバイスレベルの間に複数のビア層を形成するために第1のビアマスクを使用するステップであって、複数のビア層は複数のビアを含み、複数のビアはビット線接続層への異なる電気的接続経路の一部であるステップと、
3つの異なるデバイスレベル上に複数のビット線を形成するために前記第1のビット線マスクを使用するステップと、
2つの異なるデバイスレベル上に複数のビット線を形成するために第2のビット線マスクを使用するステップと、
2つの異なるデバイスレベル上に複数のビット線を形成するために第3のビット線マスクを使用するステップと、
1つのデバイスレベル上に複数のビット線を形成するために第4のビット線マスクを使用するステップと、
4つの異なるワード線層上に複数のワード線を形成するために前記第1のワード線マスクを使用するステップと、
8つの異なるデバイスレベル上に複数のデバイスを形成するために前記第1のデバイスマスクセットを使用するステップと、
4つの異なるビア層を形成するために前記第1のビアマスクを使用するステップと、をさらに含み、
8つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続層への異なる電気的接続経路を有する方法。 - 3次元半導体デバイスを製造する方法であって、
複数のデバイスレベルのうちの第1のデバイスレベル中に第1のビット線層を形成するために少なくとも第1のビット線マスクと第2のビット線マスクのうちの第1のビット線マスクを使用するステップであって、前記第1のビット線層は複数の第1のビット線を含むステップと、
複数のデバイスレベルのうちの第2のデバイスレベル中に第2のビット線層を形成するために前記第1のビット線マスクを使用するステップであって、前記第2のビット線層は複数の第2のビット線を含み、複数の第1のビット線および複数の第2のビット線はビット線接続層への異なる電気的接続経路を有するステップと、
複数のデバイスレベル中に複数のビット線層を形成するために少なくとも第1のビット線マスクと第2のビット線マスクを使用するステップであって、複数のビット線層は複数のビット線を含み、それぞれのデバイスレベルの複数のビット線はビット線接続層への異なる電気的接続経路を有するステップと、
第1のデバイスレベル中に第1のデバイス層を形成するために第1のデバイスマスクセットを使用するステップであって、前記第1のデバイス層は複数の第1のデバイスを含み、複数の第1のデバイスは複数の第1のビット線に電気的に接続されるステップと、
第2のデバイスレベル中に第2のデバイス層を形成するために前記第1のデバイスマスクセットを使用するステップであって、前記第2のデバイス層は複数の第2のデバイスを含み、複数の第2のデバイスは複数の第2のビット線に電気的に接続され、前記第1のデバイスマスクセットは少なくとも1つのデバイスマスクを含むステップと、
第1のワード線層を形成するために第1のワード線マスクを使用するステップであって、前記第1のワード線層は複数の第1のワード線を含み、複数の第1のワード線は第1のデバイスレベルおよび第2のデバイスレベルによって共有されるステップと、を含み、
複数の第1のデバイスおよび第2のデバイスは、アンチヒューズ、ヒューズ、直列に配列されたダイオードとアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材料メモリ、伝導性ブリッジ素子、スイッチャブルポリマメモリ、あるいは薄い堆積炭素スイッチャブル抵抗器のうちの少なくとも1つから選択されたワンタイムプログラマブルセルまたは再書き込み可能なセルを含み、
複数のデバイスレベルの間に複数のビア層を形成するために第1のビアマスクを使用するステップであって、複数のビア層は複数のビアを含み、複数のビアはビット線接続層への異なる電気的接続経路の一部であるステップと、
複数の電気的ストラップを形成するために第1のストラップマスクを使用するステップであって、複数の電気的ストラップはビット線接続層への異なる電気的接続経路の一部であるステップと、
3つの異なるデバイスレベル上に複数のビット線を形成するために前記第1のビット線マスクを使用するステップと、
3つの異なるデバイスレベル上に複数のビット線を形成するために第2のビット線マスクを使用するステップと、
2つの異なるデバイスレベル上に複数のビット線を形成するために第3のビット線マスクを使用するステップと、
4つの異なるワード線層上に複数のワード線を形成するために前記第1のワード線マスクを使用するステップと、
8つの異なるデバイスレベル上に複数のデバイスを形成するために前記第1のデバイスマスクセットを使用するステップと、
4つの異なるビア層を形成するために前記第1のビアマスクを使用するステップと、
複数の電気的ストラップを形成するために前記第1のストラップマスクを使用するステップと、をさらに含み、
8つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続層への異なる電気的接続経路を有する方法。 - 3次元半導体デバイスを製造する方法であって、
複数のデバイスレベルのうちの第1のデバイスレベル中に第1のビット線層を形成するために少なくとも第1のビット線マスクと第2のビット線マスクのうちの第1のビット線マスクを使用するステップであって、前記第1のビット線層は複数の第1のビット線を含むステップと、
複数のデバイスレベルのうちの第2のデバイスレベル中に第2のビット線層を形成するために前記第1のビット線マスクを使用するステップであって、前記第2のビット線層は複数の第2のビット線を含み、複数の第1のビット線および複数の第2のビット線はビット線接続層への異なる電気的接続経路を有するステップと、
複数のデバイスレベル中に複数のビット線層を形成するために少なくとも第1のビット線マスクと第2のビット線マスクを使用するステップであって、複数のビット線層は複数のビット線を含み、それぞれのデバイスレベルの複数のビット線はビット線接続層への異なる電気的接続経路を有するステップと、
第1のデバイスレベル中に第1のデバイス層を形成するために第1のデバイスマスクセットを使用するステップであって、前記第1のデバイス層は複数の第1のデバイスを含み、複数の第1のデバイスは複数の第1のビット線に電気的に接続されるステップと、
第2のデバイスレベル中に第2のデバイス層を形成するために前記第1のデバイスマスクセットを使用するステップであって、前記第2のデバイス層は複数の第2のデバイスを含み、複数の第2のデバイスは複数の第2のビット線に電気的に接続され、前記第1のデバイスマスクセットは少なくとも1つのデバイスマスクを含むステップと、
第1のワード線層を形成するために第1のワード線マスクを使用するステップであって、前記第1のワード線層は複数の第1のワード線を含み、複数の第1のワード線は第1のデバイスレベルおよび第2のデバイスレベルによって共有されるステップと、を含み、
複数の第1のデバイスおよび第2のデバイスは、アンチヒューズ、ヒューズ、直列に配列されたダイオードとアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材料メモリ、伝導性ブリッジ素子、スイッチャブルポリマメモリ、あるいは薄い堆積炭素スイッチャブル抵抗器のうちの少なくとも1つから選択されたワンタイムプログラマブルセルまたは再書き込み可能なセルを含み、
複数のデバイスレベルの間に複数のビア層を形成するために第1のビアマスクを使用するステップであって、複数のビア層は複数のビアを含み、複数のビアはビット線接続層への異なる電気的接続経路の一部であるステップと、
複数の電気的ストラップを形成するために第1のストラップマスクを使用するステップであって、複数の電気的ストラップはビット線接続層への異なる電気的接続経路の一部であるステップと、
3つの異なるデバイスレベル上に複数のビット線を形成するために前記第1のビット線マスクを使用するステップと、
2つの異なるデバイスレベル上に複数のビット線を形成するために第2のビット線マスクを使用するステップと、
2つの異なるデバイスレベル上に複数のビット線を形成するために第3のビット線マスクを使用するステップと、
1つのデバイスレベル上に複数のビット線を形成するために第4のビット線マスクを使用するステップと、
4つの異なるワード線層上に複数のワード線を形成するために前記第1のワード線マスクを使用するステップと、
8つの異なるデバイスレベル上に複数のデバイスを形成するために前記第1のデバイスマスクセットを使用するステップと、
4つの異なるビア層を形成するために前記第1のビアマスクを使用するステップと、
複数の電気的ストラップを形成するために前記第1のストラップマスクを使用するステップと、をさらに含み、
8つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続層への異なる電気的接続経路を有する方法。 - 3次元半導体デバイスであって、
複数のデバイスレベルのうちの第1のデバイスレベル中に存する複数のビット線層のうちの第1のビット線層であって、前記第1のビット線層は第1のビット線パターンを有するとともに、複数の第1のビット線を含む、第1のビット線層と、
複数のデバイスレベルのうちの第2のデバイスレベル中に存する複数のビット線層のうちの第2のビット線層であって、前記第2のビット線層は前記第1のビット線パターンを有するとともに、複数の第2のビット線を含み、複数の第1のビット線および複数の第2のビット線はビット線接続層への異なる電気的接続経路を有する、第2のビット線層と、
複数のデバイスレベル中に存する複数のビット線層であって、複数のビット線層のうちの少なくとも2つは第1のビット線パターンおよび/または第1のビット線パターン以外のパターンを共有し、複数のビット線層は複数のビット線を含み、それぞれのデバイスレベルの複数のビット線はビット線接続層への異なる電気的接続経路を有する、複数のビット線層と、
第1のデバイスレベル中に存する第1のデバイス層であって、前記第1のデバイス層は第1のデバイスパターンを有するとともに、複数の第1のデバイスを含み、複数の第1のデバイスは複数の第1のビット線に電気的に接続される、第1のデバイス層と、
第2のデバイスレベル中に存する第2のデバイス層であって、第2のデバイス層は前記第1のデバイスパターンを有するとともに、複数の第2のデバイスを含み、複数の第2のデバイスは複数の第2のビット線に電気的に接続され、前記第1のデバイスパターンは少なくとも1つのデバイスマスクを用いて作られる、第2のデバイス層と、
第1のワード線層であって、前記第1のワード線層は第1のワード線パターンを有するとともに、複数の第1のワード線を含み、複数の第1のワード線は第1のデバイスレベルおよび第2のデバイスレベルによって共有される、第1のワード線層と、を備え、
複数の第1のデバイスおよび第2のデバイスは、アンチヒューズ、ヒューズ、直列に配列されたダイオードとアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材料メモリ、伝導性ブリッジ素子、スイッチャブルポリマメモリ、あるいは薄い堆積炭素スイッチャブル抵抗器のうちの少なくとも1つから選択されたワンタイムプログラマブルセルまたは再書き込み可能なセルを含み、
複数のデバイスレベルの間の複数のビア層であって、複数のビア層は第1のビアパターンを有するとともに複数のビアを含み、複数のビアはビット線接続層への異なる電気的接続経路の一部である、複数のビア層と、
第1のビット線パターンを共有する、3つの異なるデバイスレベル上の第1の3つのビット線層と、
第2のビット線パターンを共有する、2つの異なるデバイスレベル上の第1の2つのビット線層と、
第3のビット線パターンを共有する、2つの異なるデバイスレベル上の第2の2つのビット線層と、
第4のビット線パターンを有する、第8のビット線層と、
ワード線パターンを共有する、4つのワード線層と、
デバイス層パターンを共有する、8つのデバイス層と、
ビア層パターンを共有する、4つのビア層と、をさらに備え、
8つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続層への異なる電気的接続経路を有する3次元半導体デバイス。 - 3次元半導体デバイスであって、
複数のデバイスレベルのうちの第1のデバイスレベル中に存する複数のビット線層のうちの第1のビット線層であって、前記第1のビット線層は第1のビット線パターンを有するとともに、複数の第1のビット線を含む、第1のビット線層と、
複数のデバイスレベルのうちの第2のデバイスレベル中に存する複数のビット線層のうちの第2のビット線層であって、前記第2のビット線層は前記第1のビット線パターンを有するとともに、複数の第2のビット線を含み、複数の第1のビット線および複数の第2のビット線はビット線接続層への異なる電気的接続経路を有する、第2のビット線層と、
複数のデバイスレベル中に存する複数のビット線層であって、複数のビット線層のうちの少なくとも2つは第1のビット線パターンおよび/または第1のビット線パターン以外のパターンを共有し、複数のビット線層は複数のビット線を含み、それぞれのデバイスレベルの複数のビット線はビット線接続層への異なる電気的接続経路を有する、複数のビット線層と、
第1のデバイスレベル中に存する第1のデバイス層であって、前記第1のデバイス層は第1のデバイスパターンを有するとともに、複数の第1のデバイスを含み、複数の第1のデバイスは複数の第1のビット線に電気的に接続される、第1のデバイス層と、
第2のデバイスレベル中に存する第2のデバイス層であって、第2のデバイス層は前記第1のデバイスパターンを有するとともに、複数の第2のデバイスを含み、複数の第2のデバイスは複数の第2のビット線に電気的に接続され、前記第1のデバイスパターンは少なくとも1つのデバイスマスクを用いて作られる、第2のデバイス層と、
第1のワード線層であって、前記第1のワード線層は第1のワード線パターンを有するとともに、複数の第1のワード線を含み、複数の第1のワード線は第1のデバイスレベルおよび第2のデバイスレベルによって共有される、第1のワード線層と、を備え、
複数の第1のデバイスおよび第2のデバイスは、アンチヒューズ、ヒューズ、直列に配列されたダイオードとアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材料メモリ、伝導性ブリッジ素子、スイッチャブルポリマメモリ、あるいは薄い堆積炭素スイッチャブル抵抗器のうちの少なくとも1つから選択されたワンタイムプログラマブルセルまたは再書き込み可能なセルを含み、
複数のデバイスレベルの間の複数のビア層であって、複数のビア層は第1のビアパターンを有するとともに複数のビアを含み、複数のビアはビット線接続層への異なる電気的接続経路の一部である、複数のビア層と、
ビット線接続層への異なる電気的接続経路の一部である複数の電気的ストラップと、
第1のビット線パターンを共有する、3つの異なるデバイスレベル上の第1の3つのビット線層と、
第2のビット線パターンを共有する、3つの異なるデバイスレベル上の第2の3つのビット線層と、
第3のビット線パターンを共有する、2つの異なるデバイスレベル上の第1の2つのビット線層と、
ワード線パターンを共有する、4つのワード線層と、
デバイス層パターンを共有する、8つのデバイス層と、
ビア層パターンを共有する、4つのビア層と、
電気的ストラップ層であって、前記電気的ストラップ層は複数の電気的ストラップを含むとともに、ビット線接続層への電気的接続経路のうちの少なくとも幾つかの一部である、電気的ストラップ層と、をさらに備え、
8つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続層への異なる電気的接続経路を有する3次元半導体デバイス。 - 3次元半導体デバイスであって、
複数のデバイスレベルのうちの第1のデバイスレベル中に存する複数のビット線層のうちの第1のビット線層であって、前記第1のビット線層は第1のビット線パターンを有するとともに、複数の第1のビット線を含む、第1のビット線層と、
複数のデバイスレベルのうちの第2のデバイスレベル中に存する複数のビット線層のうちの第2のビット線層であって、前記第2のビット線層は前記第1のビット線パターンを有するとともに、複数の第2のビット線を含み、複数の第1のビット線および複数の第2のビット線はビット線接続層への異なる電気的接続経路を有する、第2のビット線層と、
複数のデバイスレベル中に存する複数のビット線層であって、複数のビット線層のうちの少なくとも2つは第1のビット線パターンおよび/または第1のビット線パターン以外のパターンを共有し、複数のビット線層は複数のビット線を含み、それぞれのデバイスレベルの複数のビット線はビット線接続層への異なる電気的接続経路を有する、複数のビット線層と、
第1のデバイスレベル中に存する第1のデバイス層であって、前記第1のデバイス層は第1のデバイスパターンを有するとともに、複数の第1のデバイスを含み、複数の第1のデバイスは複数の第1のビット線に電気的に接続される、第1のデバイス層と、
第2のデバイスレベル中に存する第2のデバイス層であって、第2のデバイス層は前記第1のデバイスパターンを有するとともに、複数の第2のデバイスを含み、複数の第2のデバイスは複数の第2のビット線に電気的に接続され、前記第1のデバイスパターンは少なくとも1つのデバイスマスクを用いて作られる、第2のデバイス層と、
第1のワード線層であって、前記第1のワード線層は第1のワード線パターンを有するとともに、複数の第1のワード線を含み、複数の第1のワード線は第1のデバイスレベルおよび第2のデバイスレベルによって共有される、第1のワード線層と、を備え、
複数の第1のデバイスおよび第2のデバイスは、アンチヒューズ、ヒューズ、直列に配列されたダイオードとアンチヒューズ、ポリシリコンメモリ効果セル、金属酸化物メモリ、スイッチャブル複合金属酸化物、カーボンナノチューブメモリ、相変化材料メモリ、伝導性ブリッジ素子、スイッチャブルポリマメモリ、あるいは薄い堆積炭素スイッチャブル抵抗器のうちの少なくとも1つから選択されたワンタイムプログラマブルセルまたは再書き込み可能なセルを含み、
複数のデバイスレベルの間の複数のビア層であって、複数のビア層は第1のビアパターンを有するとともに複数のビアを含み、複数のビアはビット線接続層への異なる電気的接続経路の一部である、複数のビア層と、
ビット線接続層への異なる電気的接続経路の一部である複数の電気的ストラップと、
第1のビット線パターンを共有する、3つの異なるデバイスレベル上の第1の3つのビット線層と、
第2のビット線パターンを共有する、2つの異なるデバイスレベル上の第1の2つのビット線層と、
第3のビット線パターンを共有する、2つの異なるデバイスレベル上の第2の2つのビット線層と、
第4のビット線パターンを有する、第8のビット線層と、
ワード線パターンを共有する、4つのワード線層と、
デバイス層パターンを共有する、8つのデバイス層と、
ビア層パターンを共有する、4つのビア層と、
電気的ストラップ層であって、前記電気的ストラップ層は複数の電気的ストラップを含むとともに、ビット線接続層への電気的接続経路のうちの少なくとも幾つかの一部である、電気的ストラップ層と、をさらに備え、
8つのデバイスレベルのそれぞれの複数のビット線は、ビット線接続層への異なる電気的接続経路を有する3次元半導体デバイス。
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