KR20030014653A - 일회 프로그램 가능 메모리 어레이 및 메모리 - Google Patents

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Abstract

일회 프로그램 가능("OTP") 메모리는 서로의 위에 스택되어 있는 하나 이상의 메모리 어레이(700)를 포함한다. OTP 메모리 어레이(700)는 크로스 포인트 어레이로서 유닛 메모리 셀(790)이 그 크로스 포인트에 형성된다. 유닛 메모리 셀(790)은 서로 직렬로 연결된 퓨즈(230,330)와 반퓨즈(280,380)를 포함할 수 있으며 수직 방향 퓨즈(430,530)를 포함할 수 있다. 메모리 프로그래밍은 메모리 셀(790)을 선택하는 단계와, 기록 전압을 인가하여 선택된 셀(790)을 가로질러 임계 전압 강하가 발생하도록 하는 단계를 포함할 수 있다. 이는 셀(790)의 반퓨즈(280,380)가 낮은 저항으로 브레이크다운 되도록 한다. 반퓨즈(280,380)의 낮은 저항으로 인하여 높은 전류 펄스가 퓨즈(230,330)로 전달되는데, 이는 차례로 퓨즈(230,330)를 개방 상태로 융해시킨다. 메모리 판독은 판독할 유닛 메모리 셀을 선택하는 단계와, 선택된 메모리 셀(790)로 판독 전압을 인가하는 단계와, 전류가 존재하는지 아닌지를 측정하는 단계를 포함할 수 있다. 메모리 판독에는 등전위 감지가 이용될 수 있다.

Description

일회 프로그램 가능 메모리 어레이 및 메모리{ONE-TIME PROGRAMMABLE MEMORY USING FUSE/ANTI-FUSE AND VERTICALLY ORIENTED FUSE UNIT MEMORY CELLS}
본 출원인의, "VERTICALLY ORIENTED NANO-FUSE AND NANO-RESISTOR CIRCUIT ELEMENTS"라는 명칭의 미국 특허 출원 제____________호와, "ONE-TIME PROGRAMMABLE FUSE/ANTI-FUSE COMBINATION MEMORY CELL"이라는 명칭의 미국 특허 출원 제___________호와, "ONE-TIME PROGRAMMABLE VERTICALLY ORIENTED FUSE AND VERTICALLY ORIENTED FUSE/DIODE UNIT MEMORY CELL AND ONE-TIME PROGRAMMABLE MEMORY USING THE SAME"이라는 명칭의 미국 특허 출원 제____________호는 일부 공통된 부분을 포함할 수 있으며, 본 발명에 관련될 수 있다.
본 발명은 일반적으로 프로그램 가능 메모리 저장 장치(programmable memory device)에 관한 것이다. 보다 구체적으로, 본 발명은 수직 방향 퓨즈(vertically oriented fuse)나 퓨즈 및 반퓨즈 조합 유닛 메모리 셀(fuse and anti-fuse combination unit memory cell)을 갖춘 일회 프로그램 가능 저장 장치(one-time programmable storage device)에 관한 것이다.
최근, 소비자 전자 장치의 보급으로 알 수 있듯이 반도체 장치에 대한 수요는 급속도로 증가하여 왔다. 반도체 장치의 개발로 인하여 대부분 아니 모든 소비자 전자 장치가 가능하게 된 것이다. 점점 더 전자 장치가 소형화되고, 복잡해지며, 저렴해짐에 따라, 보다 낮은 비용으로 매우 고밀도의 반도체 장치를 이용하고자 하는 수요가 증가하고 있다.
메모리 분야에 있어서, 끊임없는 밀도 증가와 비용 감소의 요청이 사실이며, 특히 비휘발성 메모리(non-volatile memory), 즉 전력 공급이 중단되어도 데이터를 유실하지 않는 메모리에 있어서 그러하다.
비휘발성 메모리는 일회 프로그램 가능하거나(one-time programmable; OTP)하거나 재프로그램 가능(re-programmable)할 수 있다. 이름에서 나타나는 바와 같이, OTP 메모리는 일회 프로그램 되고 이후 모든 실용적 목적에 있어서 영구적이다. 대부분의 OTP 메모리는 4가지 기본 유형, 즉 1) 반퓨즈(anti-fuse), 2) 퓨즈, 3) 전하 저장(charge storage)(EPROM), 그리고 4) 마스크 ROM(mask ROM) 유형으로 분류될 수 있다.
반퓨즈에 기반한 프로그램 가능 소자는 금속-절연체-금속(metal-insulator-metal) 구조나 다이오드 구조의 브레이크다운(breakdown)에 의존하여 두 개의 저항 상태를 형성한다. 일반적으로 10V를 넘는 프로그래밍 전압이 요구된다. 또한, 반퓨즈 브레이크다운에 큰 전류가 필요할 수 있으므로, 대규모 드라이브 트랜지스터(large drive transistor)가 필요할 수 있다. 메모리 셀로 이용되는 경우, 액세스 트랜지스터(access transistor)는 대개 메모리 셀 내에 포함된다.
퓨즈 저장 소자에 기반한 메모리 셀은 셀 사이즈가 크기 때문에 광범위하게 이용되지 못한다. 평면 퓨즈(planar fuse)는 최소 8λ2(λ는 최소의 포토리소그래피 피쳐 사이즈(minimum photolithographic feature size)임)의 면적을 필요로 하는데, 이는 퓨즈의 각 단부(end)에서 접촉 영역(contact region)이 필요하기 때문이다. 일반적으로, 보다 용이하게 프로그램 되는 소자를 제공하기 위하여 퓨즈는 8λ2보다 더 크다. 반퓨즈에 관하여는, 프로그래밍 전류가 클 수 있으며, 이에 의하여 앞서 언급한 바와 같이 대규모 드라이브 트랜지스터가 필요할 수 있다. 액세스 트랜지스터의 추가는 최소 셀 사이즈를 더욱 증가시킨다.
EPROM의 경우에, 비트 프로그래밍은 높은 기록 전압(write voltage)을 필요로 하여 파울러-노드하임 전자 터널링(Fowler-Nordheim electron tunneling)에 의해서 기판으로부터 메모리 셀의 플로팅 게이트(floating gate)로 전하를 전송한다. 기록 속도는 터널링 전류 밀도에 의하여 제한된다. EPROM은 OTP 메모리 계열에서 유일하게 재프로그램 될 수 있는 것이지만, 먼저 자외선 광원에 그 메모리 어레이를 노출하여 삭제되어야만 한다. 이러한 과정은 용이하게 구현되지 않으며 전체 메모리가 삭제된다.
마스크 ROM은 제조 시에 프로그램 되는 메모리이므로, OTP 메모리의 일유형이다. 마스크 ROM은 기록을 인에이블(enable)하는 회로가 필요하지 않기 때문에 비교적 단순하고, 따라서 다른 OTP 메모리에 비교하여 저렴하다. 프로그래밍이 제조 과정의 일부이기 때문에, 마스크 ROM은 "필드 프로그램(field programmed)", 즉 구매자의 특정한 요청에 부합하도록 구매자에 의하여 프로그램 될 수는 없다. 즉, 마스크 ROM은 필드 프로그램 가능성에 대한 유연성을 제공하지 못한다. 또한, 마스크 ROM이 대규모로 제조되지 않는 경우에는, 일반적으로 비용 절감이 실현될 수 없다.
전술된 기존의 OTP 메모리 기법은, 크로스 포인트 메모리(cross-point memory)에 대한 최소의 셀 사이즈인 4λ2보다 훨씬 더 큰 셀 사이즈에 근거하고 있다. 또한, 각 경우에 메모리 셀은, 단결정 실리콘 기판(single crystal siliconsubstrate) 위에 구성된 단일 평면의 메모리 소자(single plane of memory)로 구성되며, 메모리 어레이 주변을 둘러싸고 배치된 감지 및 프로그래밍 전자 장치(sense and programming electronics)를 포함한다. 결국, 고밀도 저비용 OTP 메모리는 제조가 곤란하다.
본 발명의 일특징에 따르면, 일회 프로그램 가능(OTP) 메모리는 하나 이상의 메모리 어레이를 포함할 수 있다. 각 메모리 어레이는 행 방향(row direction)으로 전개되는 하나 이상의 행 도전체(row conductor)와 열 방향으로 전개되는 하나 이상의 열 도전체(column conductor)를 포함하여 행 도전체와 열 도전체의 교차점(intersection)에 크로스 포인트(cross-point)가 형성될 수 있다. 메모리 어레이는 또한 적어도 하나의 크로스 포인트에서 형성된 상태 소자(state element)를 포함할 수 있다. 상태 소자는 퓨즈를 포함할 수 있고 또한 그 퓨즈와 직렬로 연결된 반퓨즈를 더 포함할 수 있다. 상태 소자는 행 도전체 및 열 도전체와 전기 접촉(electrical contact)하고 있다.
본 발명의 원리에 관한 또 다른 특징에 따르면, OTP 메모리를 프로그램 하는 방법은, 상태 소자를 선택하는 단계와, 선택된 상태 소자에 전기적으로 연결된 행 도전체에 기록 전압(VWR)을 인가하는 단계와, 선택된 상태 소자에 전기적으로 연결된 열 도전체를 그라운드(ground)하는 단계를 포함할 수 있다. 행 도전체에전압(VWR)을 인가하고 열 도전체를 그라운드 함으로써, 선택된 상태 소자를 통하여 임계 전압 강하(critical voltage drop)(Vc)가 발생하여 그 상태 소자의 상태를 변경시킨다.
본 발명의 원리에 관한 또 다른 특징에 따르면, OTP 메모리를 판독하는 방법은, 상태 소자를 선택하는 단계와, 선택된 상태 소자에 전기적으로 연결된 행 도전체에 대하여 판독 전압(VRD)을 인가하는 단계와, 선택된 상태 소자에 전기적으로 연결된 열 도전체로부터의 전류 양을 감지하는 단계를 포함할 수 있다. 상대적으로 높은 전류를 감지하면 이는 상태 소자가 제 1 상태(낮은 저항 상태)에 있다는 것을 나타내고 상대적으로 낮은 전류를 감지하면 이는 상태 소자가 제 2 상태(높은 저항 상태)에 있다는 것을 나타낸다.
본 발명의 몇몇 실시예로부터 몇 가지 이점을 알 수 있다. 예컨대, 개별 유닛 메모리 셀의 사이즈가 매우 크게 줄어든다. 이는 훨씬 저렴한 비용으로 고밀도의 OTP 메모리 셀을 제공할 수 있게 한다. 또한, 유닛 메모리 셀은 표준 반도체 처리 과정 및 물질을 이용하여 제조될 수 있어, 현재의 최고 기술 수준의 제조를 넘어서는 자본 투자를 필요로 하지 않는다. 나아가, 메모리 셀에서의 전류 흐름은 실제로 기판 평면에 대하여 수직하다. 이는 인접한 도전체 사이에 셀이 삽입될 수 있게 한다. 특히, 도전체의 크로스 포인트 어레이 교차점에 셀을 배치하여 크로스 포인트 OTP 메모리 어레이를 형성할 수 있다. 크로스 포인트 메모리 어레이는 각 메모리 셀의 평면 면적이 4λ2이 되도록 제조될 수 있다. 이들 어레이 평면은 서로의 위에 스택될 수 있으며, 이는 그 밀도를 크게 증가시킨다.
당업자는 첨부 도면을 참조하여 다음의 상세한 설명으로부터 본 발명에 관한 특징과 이점을 명백히 알 수 있을 것이다.
도 1a는 본 발명의 일특징에 따르는 예시적 반퓨즈(anti-fuse)의 저항 특성(resistance characteristic)을 도시하는 도면,
도 1b는 본 발명의 일특징에 따르는 예시적 퓨즈의 저항 특성을 도시하는 도면,
도 1c는 본 발명의 일특징에 따라 유닛 메모리 셀에서 이용되는 예시적 퓨즈/반퓨즈 직렬 조합의 저항 및 전류 특성을 도시하는 도면,
도 1d는 반퓨즈의 전압-저항 특성을 도시하는 도면,
도 2a는 본 발명의 일특징에 따라 OTP 메모리를 형성하기 위한 기초로서 이용되는 유닛 메모리 셀의 제 1 실시예에 관한 단면도,
도 2b는, 도 2a의 유닛 메모리 셀의 정면도로서, 유닛 메모리 셀의 크로스 포인트 속성(cross-point nature)을 도시하는 도면,
도 2c 및 도 2d는 본 발명의 일특징에 따른 도 2a의 유닛 메모리 셀의 변형을 도시하는 도면,
도 3a는 본 발명의 일특징에 따라 OTP 메모리를 형성하기 위한 기초로서 이용되는 유닛 메모리 셀의 제 2 실시예에 관한 단면도,
도 3b는, 도 3a의 유닛 메모리 셀의 정면도로서, 유닛 메모리 셀의 크로스 포인트 속성을 도시하는 도면,
도 3c 및 내지 도 3f는 도 3a의 유닛 메모리 셀의 변형을 도시하는 도면,
도 4a는 본 발명의 일특징에 따라 OTP 메모리를 형성하기 위한 기초로서 이용되는 유닛 메모리 셀의 제 3 실시예에 관한 단면도,
도 4b는, 도 4a의 유닛 메모리 셀의 정면도로서, 유닛 메모리 셀의 크로스 포인트 속성을 도시하는 도면,
도 5a는 본 발명의 일특징에 따라 OTP 메모리를 형성하기 위한 기초로서 이용되는 유닛 메모리 셀의 제 4 실시예에 관한 단면도,
도 5b는, 도 5a의 유닛 메모리 셀의 정면도로서, 유닛 메모리 셀의 크로스 포인트 속성을 도시하는 도면,
도 5c는 본 발명의 일특징에 따른 도 5a의 유닛 메모리 셀의 변형을 도시하는 도면,
도 6a는 본 발명의 일특징에 따른 메모리 셀 어레이의 유닛 메모리 셀에 관한 간략화된 2차원 사시도,
도 6b 내지 도 6c는 본 발명의 일특징에 따른 유닛 메모리 셀을 이용하는 스택형 메모리 어레이에 관한 간략화된 3차원 사시도,
도 6d는 본 발명의 일특징에 따른 메모리 어레이의 또다른 유닛 메모리 셀의 간략화된 3차원 사시도,
도 6e는 본 발명의 일특징에 따른 도 4d의 유닛 메모리 셀을 이용하는 스택형 메모리 어레이의 간략화된 3차원 사시도,
도 7a는 본 발명의 일특징에 따른 메모리 어레이를 도시하는 2차원 도면,
도 7b 및 도 7c는, 본 발명의 일특징에 따라서, 각각 프로그래밍하고 판독하기 위한 메모리 어레이를 도시하는 도면,
도 7d는 본 발명의 일특징에 따라, 각각, 메모리 셀을 판독하기 위하여 예시적 등전위 감지 방법(equalized potential sensing method)을 이용하는 전류 감지지(current sensor)를 도시하는 도면,
도 8a 및 도 8b는 본 발명의 일특징에 따라, 각각, 메모리를 프로그래밍하고 판독하는 방법의 흐름도.
도면의 주요 부분에 대한 부호의 설명
200 : 유닛 메모리 셀210 : 열 도전체
220 : 제 1 절연체230 : 퓨즈
240 : 절연 플러그250 : 제 2 절연체
260 : 행 도전체280 : 반퓨즈
단순성과 예시적 목적을 위하여, 본 발명의 원리는 주로 그 예시적 실시예를 언급함으로서 설명된다. 그러나, 당업자라면 동일한 원리가 많은 유형의 일회 프로그램 가능(OTP) 메모리 및 그 이용 방법에 동등하게 적용될 수 있음을 쉽게 알 수 있을 것이다.
일반적으로, OTP 메모리는 하나 이상의 크로스 포인트 메모리 어레이를 이용하여 형성되고, 메모리 어레이는 유닛 메모리 셀을 이용하여 형성된다. 본 발명의 일부 특징에 따르면, 두 도전체의 크로스 포인트에 유닛 메모리 셀이 배치된다. 유닛 메모리 셀의 제 1 유형은 대개 반퓨즈와 직렬로 연결된 퓨즈로 구성될 수 있다. 반퓨즈는 초기에 높은 저항을 가지며 임계 전압이 인가되는 경우 상대적으로 낮은 저항으로 브레이크다운 되는 소자이다.
도 1a는 예시적 반퓨즈의 저항 특성을 도시하는 도면이다. 도시된 바와 같이, 반퓨즈는 초기에 높은 저항(R1AF)을 갖는다. 시간(t0)에 임계 전압(VC)이 인가되면, 전류가 반퓨즈를 통하여 흐르기 시작한다. 시간(t1)에, 반퓨즈는 상대적으로 낮은 저항(R2AF)으로 브레이크다운 된다. 전압(VC)이 계속 인가된다면, 시간(t1) 이후에 반퓨즈를 통하여 대규모 전류가 흐른다.
반퓨즈는, 절연 물질(insulating material), 도전 물질(conducting material)에 의하여 분리된 절연 물질의 다층 스택(multi-layer stack), 확산형 도전성 함유물(dispersed conductive inclusion)을 포함하는 절연 물질의 행렬, 비정질(amorphous) 및 결정질(crystalline) 반도체 물질, 위상 변화 물질(phase change material), 실리콘(Si) 다층 스택과 실리콘화물 형성 금속(silicide-forming metal)의 조합 등으로 이루어질 수 있다. 일반적으로, 반퓨즈는 두 도전 물질 사이에 샌드위치(sandwiched)되어 그 반퓨즈를 가로지르는 전압 인가가 가능하게 한다. 절연 물질은 산화실리콘(SiOX), 질화실리콘(SiNX), 산화질화실리콘(SiOXNY), 산화알루미늄(AlOX), 산화탄탄룸(TaOX), 산화티타늄(TiOX), 질화알루미늄(AlNX) 등을 포함하고, 비정질 및 결정질 반도체 물질은 실리콘(Si), 게르마늄(Ge), 실리콘 및 게르마늄 합금, 텔루르화인듐(InTe), 텔루르화안티몬(SbTe), 비소화갈륨(GaAs), 셀린화인듐(InSe), 안티몬화인듐(InSb) 등을 포함하며, 위상 변화 물질은 실리콘, 게르마늄, 비소, 셀렌, 인듐, 주석(Sn), 안티몬, 텔루르, 납(Pb), 비스무트(Bi) 등에서 선택된 적어도 두 가지 물질을 함유하는 합금을 포함하고, 실리콘화물 형성 금속은 텅스텐(W), 백금(Pt), 팔라듐(Pd), 코발트(Co), 니켈(Ni), 티타늄(Ti) 등과 그 합금을 포함할 수 있다.
절연 물질이 반퓨즈로 이용되는 경우, 그 반퓨즈의 두께는 0.5 나노미터(nm) 내지 50 nm 사이가 바람직하다. 그러나, 환경에 따라서 그 두께는 임의의 범위로설정될 수 있다. 예컨대, 사전 브레이크다운 상태(pre-breakdown condition)에서 반퓨즈를 통하여 상당한 양의 전류 흐름이 요구되는 경우라면, 상당한 양자 역학적 터널링 전류(significant quantum mechanical tunneling current)가 적절한 전압으로 흐를 수 있도록 그 절연체 두께는 약 5 nm보다 더 적은 값으로 선택될 것이다. 비정질 및 다결정질(polycrystalline) 반도체 물질이 이용된다면, 그 두께는 1 nm 내지 100 nm 정도가 바람직하다. 역시, 그 두께는 변화될 수 있다.
전술된 바와 같이, 반퓨즈는 초기에 높은 저항을 갖고 임계 전압이 인가되는 때 상대적으로 낮은 저항을 변화하는 소자이다. 다른 저항 상태를 가져오는 메카니즘은 서로 다른 각 물질마다 각기 다르다. 예컨대, 위상 변화 물질로 구성된 반퓨즈는 비정질 상태에서 높은 저항을 가지며 결정질 상태에서 낮은 저항을 갖는다. 또한, 다층의 실리콘 및 실리콘화물 형성 금속으로 구성된 반퓨즈는 그 다층이 실리콘화물로 변경되지 않은 경우 높은 저항을 가지며 다층이 실리콘화물로 변경된 경우 낮은 저항을 갖는다. 어느 경우에나, 높은 저항 상태와 낮은 저항 상태는 많은 차수의 크기로 분리된다.
또 다른 예에서, 절연체 유형의 반퓨즈가 이용되는 경우, 임계 전압(VC)까지, 전자 터널링에 의하여 금속-절연체-금속 구조의 절연 장벽을 통해서 전류가 흐르고, 특정 셀 저항은, 예컨대, 107Ω-㎛2정도로 상당히 커질 수 있다. 그러나, 임계 전압(VC)을 넘으면, 절연체를 통한 금속 이동(metal migration)으로 인하여 장벽이 파괴되고, 그 특정 셀 저항은 100Ω-㎛2아래로 떨어질 수 있다. 마찬가지로, 전류 전송(current transport) 및 브레이크다운 메카니즘은 계층형 절연체 및 도전성 함유물 포함 절연체에서도 동작 가능하다.
반퓨즈와 달리, 퓨즈는 초기에 낮은 저항을 가지며, 임계 전류가 인가되는 경우 높은 저항으로 변화하여 대개 개방 회로(open circuit)가 되는 소자이다. 퓨즈는 박막 저항기(thin film resistor)일 수 있고, 반도체(예컨대, 실리콘, 게르마늄), 도전체(예컨대, 알루미늄, 구리, 은, 금, 백금), 저용융성 금속(low melting metal)(예컨대, 인듐, 아연, 주석, 납), 불용성 금속(refractory metal)(예컨대, 탄탈룸, 텅스텐), 전이 금속(transition metal)(니켈, 크롬) 등과 그 합금 등의 물질로 구성될 수 있다. 퓨즈가 수직 방향인 것, 즉 그 퓨즈 내부에서 전류 흐름의 방향이 실제로 수직한 것이 보다 유익한데, 수직 방향 퓨즈로 매우 작은 메모리 소자를 구성할 수 있기 때문이다.
도 1b는 예시적 퓨즈의 저항 특성을 도시하는 도면이다. 도시된 바와 같이, 퓨즈는 초기에 낮은 저항(R1F)을 갖는다. 퓨즈는 시간(t1)에 임계 전류(IC)가 개시되기까지 낮은 저항을 유지한다. 이 시점에서, I2Rt 가열(heating)은 퓨즈의 온도가 증가하도록 하고, 열 폭주(thermal runaway)를 일으키는바, 즉, 퓨즈를 통한 전력의 발산(dissipation of power)은 추가적 가열을 일으키고, 이로써 온도가 더욱 증가하게 된다. 결국, I2Rt 가열은 퓨즈를 용융시켜 시간(t2)에 개방 회로(R2F)가되도록 한다. 그러므로, 퓨즈를 갖춘 메모리 셀은 두 가지 상태를 나타낸다. 제 1 상태, 즉 초기 상태는 저항(R1F)이며, 이는 퓨즈 구성 물질 및 기하학적 구조의 선택에 의하여 특정 값으로 제어될 수 있다. 제 2 상태, 즉 최종 상태는 저항(R2F)이며, 개방 회로를 나타낸다.
제 1 유형(퓨즈/반퓨즈 직렬)의 유닛 메모리 셀로 구성된 메모리 셀은, 제 2 상태가 되어야 하는 셀들에 대하여 임계 전류(IC)를 인가하고 제 1 상태가 유지되어야 하는 셀들만 남김으로써 프로그램 될 수 있다. 판독 전압(VR)을 인가하고 선택된 메모리 셀을 통과하는 전류의 존재나 부존재를 감지하여 개별적 유닛 메모리 셀의 제 1 및 제 2 상태를 검출할 수 있다. 전류의 존재는 메모리 셀이 제 1 상태임을 나타내고 전류의 부존재는 메모리 셀이 제 2 상태임을 나타낸다.
도 1c는 예시적 퓨즈/반퓨즈 직렬 조합의 저항(실선으로 도시됨) 및 전압(대시 라인으로 도시됨) 특성을 도시하고 있다. 초기에는, 반퓨즈의 높은 저항(R1AF)이 지배적이다. 그러나, 시간(t0)에 큰 전압, 즉 VC가 충분히 인가되면, 앞서 설명된 바와 같이 반퓨즈는 시간(t1)에 브레이크다운 된다. 이 시점에, 시간(t1)을 전후하여 저항선이 급격히 떨어지는 것으로 알 수 있듯이 퓨즈와 반퓨즈는 둘 다 저항이 낮아진다. 낮은 저항으로 인하여, 그 퓨즈/반퓨즈 조합을 통과하여 흐르는 전류는 치명적, 즉, 임계 전류(IC)가 된다. 이는 앞서 논의한 바와 같이 퓨즈를 용융시킨다. 열 폭주 프로세스는 결국 시간(t2)에 퓨즈가 절단되어 개방 회로가 되기까지 온도를 증가시킨다. 이 점에서, 퓨즈 및 반퓨즈 결합 저항이 개방 회로(R2F) 저항이 된다. 따라서, 도 1c에서 대시 라인으로 도시된 바와 같이 시간(t2)에 전류는 0이 된다.
그러므로, 퓨즈 및 반퓨즈 직렬을 갖춘 메모리 셀은 두 가지 상태를 나타낸다. 제 1 상태, 즉 초기 상태는 유한 저항(finite resistance)(일반적으로 R1AF이 지배적임)을 나타낸다. 이 제 1 상태에서는, 그 저항이 유한하기 때문에 어느 정도 양의 전류가 흐를 수 있다. 제 2 상태는 무한 저항(infinite resistance)(개방 회로(R2F))을 나타낸다. 그 결과, 어떠한 전류도 그 셀을 통과하여 흐르지 못한다(도 1c에서 대시 라인 참조).
그러한 메모리 셀을 프로그래밍하고 판독하는 것은 비교적 간단한 작업이다. 제 1 상태를 원한다면, 그 메모리 셀만 남길 수 있다. 제 2 상태를 원한다면, 임계 전압(VC)이 그 메모리 셀로 인가될 수 있다. 또한 시간(t0)과 시간(t2) 사이는 매우 짧다. 그러므로 신속한 프로그래밍이 일어날 수 있다.
메모리 셀에 대하여 반퓨즈만이 가능한 것은 아님을 알아야 한다. 그러나, 메모리 셀과 직렬 연결된 다이오드나 트랜지스터를 포함하지 않는 크로스 포인트 메모리 어레이에서는, 특정한 메모리 셀을 프로그래밍하기 위하여 반퓨즈가 선택적으로 제공된다. 또한 반퓨즈의 초기 저항이 높기 때문에 어레이 내의 개별적 메모리 소자를 감지하는 능력을 해치지 않고서 개별적 퓨즈 저항을 임의의 값으로 줄일 수 있다.
또한, 반퓨즈의 저항은 서로 다른 레벨의 전압이 인가됨에 따라 변화할 수 있다. 이러한 특성은 메모리 장치에서 반퓨즈가 제공하는 메모리 셀 기능을 선택적으로 강화시키는데 이용될 수 있다. 도 1d에 도시된 바에 따르면, 얇은 절연체 유형 반퓨즈(금속/절연체/금속 터널 접합)의 저항은 일반적으로 반퓨즈를 통한 전압이 증가함에 따라 감소되는 것으로 나타난다. 그러므로 반퓨즈를 통한 전압을 제어함으로써, 유닛 메모리 셀의 유효 저항이 또한 제어될 수 있다. 저항-전압 특성은 비선형일 수 있다.
제 2 유형의 유닛 메모리 셀은 일반적으로 수직 방향 퓨즈를 포함한다. 수직 방향 퓨즈는 수직 방향 전류 흐름, 즉 기판의 평면에 수직한 방향의 전류 흐름을 갖는다. 수직 방향 퓨즈는 퓨즈의 수직 높이(vertical height) 대 측면 두께(lateral thickness) 비율이 적어도 1이 되도록 제조되는데, 대개는 실제로 1보다 더 큰 값이며, 어쩌면 30 대 1이나 그 이상까지 클 수 있으며, 이러한 경우 다시 고밀도 메모리가 제조될 수 있다.
또한, 제 2 유형의 유닛 메모리 셀로 이루어진 메모리를 프로그래밍하고 판독하는 것은 비교적 수월한 작업이다. 제 1 유형의 유닛 메모리 셀로 이루어진 메모리와 마찬가지로, 제 2 유형 메모리 셀 프로그래밍은 임계 전압(VC)(반드시 제 1 유형의 경우와 동일한 임계 전압일 필요는 없음)을 인가하여 퓨즈를 용융시킬 임계전류(IC)(역시, 제 1 유형과 동일할 필요는 없음)를 발생시킴으로써 이루어진다. 또한, 제 1 및 제 2 상태는 판독 전압을 인가하고 전류의 존재나 부존재를 검출함으로써 판정된다.
이하에서 논의될 것인바, 제 1 유형이나 제 2 유형의 메모리 셀로 이루어진 메모리 장치로부터 데이터를 판독하는데 등전위 방법(equipotential method)이 이용될 수 있다.
도 2a는 본 발명의 일특징에 따르는 OTP 메모리를 형성하기 위한 기초로서 이용되는 유닛 메모리 셀(200)의 제 1 실시예에 관한 단면도를 도시하고 있다. 유닛 메모리 셀(200)은, 전술된 제 1 유형의 유닛 메모리 셀인데, 이는 반퓨즈(280)와 직렬로 퓨즈(230)를 포함한다. 퓨즈 및 반퓨즈(230,280)가 폐쇄 영역(closed region)(285)에 형성된다.
이러한 특정 실시예에서, 퓨즈(230)는 기판 평면(도시되지 않음)과 관련하여 수직 방향을 갖는다. 이에 따라, 유닛 메모리 셀의 전류 흐름도 또한 기판 평면에 수직하다. 이는 인접한 도전체 층 사이에 메모리 셀이 삽입될 수 있게 한다. 특히, 도전체 크로스 포인트 어레이의 교차점에 셀이 배치되어 크로스 포인트 메모리 어레이를 형성할 수 있다. 이들 어레이의 평면은 서로의 위에 스택될 수 있으며, 이는 OTP 메모리의 밀도를 크게 증가시킨다.
유닛 메모리 셀(200)은 또한 열 도전체(210)와, 열 도전체(210) 위에 배치되어 폐쇄 영역(closed region)(285)을 정의하는 제 1 절연체(220)와, 반퓨즈(280)의최상부부터 폐쇄 영역(285)의 중심 영역(center region)을 차지(occupying)하는 절연 플러그(insulating plug)(240)와, 제 2 절연체(250) 및 행 도전체(260)(양자 모두 제 1 절연체(220), 퓨즈(230) 및 절연 플러그(240)위에 배치됨)를 포함할 수 있다.
앞서 언급된 바와 같이, 반퓨즈(280)는, 절연 물질, 도전 물질에 의하여 분리된 절연 물질의 다층 스택, 확산형 도전성 함유물을 포함하는 절연 물질의 행렬, 비정질 및 결정질 반도체 물질, 위상 변화 물질, 실리콘 다층 스택과 실리콘화물 구성 금속의 조합 등으로 이루어질 수 있다. 퓨즈(230)를 형성하기 위하여, 반도체, 도전체, 저 용융점(low melting temperature) 물질, 불용성 금속, 전이 금속 등의 물질이 이용될 수 있다.
행 및 열 도전체(260,210)를 구성하기 위하여, 알루미늄, 구리, 은, 금, 텅스텐 등이나 또는 그 임의의 합금 등의 도전성 물질이 이용될 수 있다. 또한, 행 및 열 도전체(260,210)를 위하여 폴리 실리콘이 이용될 수 있다. 제 1 및 제 2 절연체(220,230)와 절연 플러그(240)를 형성하기 위하여, 실리콘 산화물 및 질화물, 알루미늄 산화물 및 질화물, 실리콘 산화 질화물, 탄탈룸 산화물 등의 물질이 이용될 수 있다.
도시되지는 않았으나, 일부 실시예에서는, 절연 플러그(240)를, 완전히 또는 부분적으로 에칭해서 공동(void)을 남기는 것이 바람직할 수 있다. 이러한 구성은 퓨즈(230)에 인접하여 매우 낮은 열 도전성을 제공하며, 용융되거나 증발된 퓨즈 물질이 들어갈 공간을 제공한다. 이러한 특성은 퓨즈(230)를 절단하는데 필요한전력을 낮춘다.
그러나, 절연 플러그(240)는 기판 평면에 평행한 평면 내의 퓨즈(230) 단면 영역, 예컨대 반퓨즈(280)에 접촉하고 있는 퓨즈(230)의 영역을 제어하는 것을 돕는다. 단면 영역 제어는 퓨즈의 특성 및 그에 따른 메모리 셀 특성이 정확하게 조작될 수 있게 한다.
도 2a는 폐쇄 영역(285)의 최상부에서 행 도전체(260)가 퓨즈(230)의 전체를 덮고 있는 것으로 도시하고 있지만, 이는 본 발명을 실시하는데 반드시 필수적인 것은 아니다. 마찬가지로, 도 2a는 또한 폐쇄 영역(285)의 최하부에서 열 도전체(210)가 반퓨즈(280)의 전체를 덮고 있는 것으로 도시하고 있지만, 역시 이도 필수적인 것은 아니다. 완전히 덮고 있는 것으로 도시되고 있으나, 행 도전체와 열 도전체(260,210) 사이에 도전 경로(conductive path)가 존재하기만 하면 되는 것이다. 그러므로, 전기 연결은 열 도전체(210)와, 퓨즈(230)와, 반퓨즈(280)와, 행 도전체(260) 사이에 존재하여야 한다. 열 도전체(210)와, 퓨즈(230)와, 반퓨즈(280)와, 행 도전체(260)는 서로 물리적으로 접촉하고 있다.
도 2b는, 행 도전체 및 열 도전체(260,210)의 크로스 포인트(115) 내에 배치된 폐쇄 영역(285)의 에지(edge)와 중앙을 실제로 차지하고 있는 퓨즈(230) 및 절연 플러그(240)를 도시하고 있는 도 2a의 유닛 셀(200)의 정면도를 도시하고 있다. 반퓨즈(280)(도 2b에 도시되지 않음)는 절연 플러그(240) 및 퓨즈(230)와 동일한 형상을 가질 수 있고, 또는 퓨즈(230)를 넘어서 연장되어 다른 형상을 구성할 수도 있다. 행 및 열 도전체(260,210)는 각 방향으로 연장되어 크로스 포인트(215)(설명을 위하여 대시 라인으로 도시됨)를 형성한다. 폐쇄 영역(285)이 완전히 크로스 포인트(215) 내부에 배치된 것으로 도시되었으나, 반드시 필수적인 것은 아니다. 앞서 언급된 바와 같이, 폐쇄 영역(285) 내부의 구조를 통하여 행 및 열 도전체(260,210) 사이에 전기적 연결이 유지되기만 하면 된다.
간단하게, 제 1 및 제 2 절연체(220,250)는 각각 도 2b에 포함되지 않는다. 또한, 설명을 위하여, 퓨즈(230)와 절연 플러그(240)가 크로스 포인트(215)에 도시되어 있다. 그러나, 행 도전체(260)는 스페이서(spacer)(230)와 절연 플러그(240)를 완전히 덮을 수 있다.
또한, 도 2b에서, 폐쇄 영역(285)은 그 폐쇄 영역(285)의 원환부(annulus)를 실제로 차지하고 있는 퓨즈(230)와 그 폐쇄 영역(285)의 중심을 실제로 차지하고 있는 절연 플러그(240)와 함께 원통형(cylindrical)으로 도시되어 있다. 그러나, 폐쇄 영역(285)의 형상이 이와 같이 제한되는 것은 아니며, 장방형(rectangular), 정방형(square), 타원형(ellipse), 또는 기타 임의의 폐도형 형상(enclosed shape)도 포함할 수 있다. 또한, 절연 플러그(240)는 공동을 남기고 부분적으로나 전체적으로 에칭될 수 있다.
도 2c 및 도 2d는 도 2a에 도시된 제 1 실시예의 변형을 도시하고 있다. 도 2c에서, 얇은 도전체(290)는 메모리 셀(200)의 성능을 향상시키기 위하여 도시된 바와 같이 배치된다. 도 2d에서는, 두 개의 얇은 도전체(290,290b)가 동일한 목적으로 도시된 바와 같이 배치된다. 얇은 도전체(290 및/또는 290b)는 반퓨즈(280)에 인접한 물질을 독자적으로 제어하고 퓨즈(230)와 반퓨즈(280) 사이에 넓은 접촉영역을 제공한다. 얇은 도전체(290 및/또는 290b)가 반퓨즈(280)에 대하여 쇼트키(Schottky) 또는 저항성(ohmic) 접촉을 할 수도 있고, 또는 얇은 도전체(290 및/또는 290b)가 퓨즈(230)를 열적으로 더 잘 격리시키는 열 절연체일 수 있다. 얇은 도전체(290 및/또는 290b)는 알루미늄, 구리, 니켈, 티타늄, 텅스텐, 금속 질화물, 도핑형 실리콘, 탄탈룸 등과 그 합금 등으로 구성될 수 있다.
도 2c에서는, 얇은 도전체(290)가 폐쇄 영역(285)에서 반퓨즈(280)와 퓨즈(230) 사이에 배치된다. 단일의 얇은 도전체만이 포함되는 경우라면, 이는 반퓨즈(280)의 최상부 표면 영역을 증가시키기 위하여 바람직한 배치라 할 것이다. 도 2d에서는, 도 2c에서와 같이 얇은 제 1 도전체(290)가 반퓨즈(280)와 퓨즈(230) 사이에 배치되지만, 얇은 제 2 도전체(290b)는 열 도전체(210)와 반퓨즈(280) 사이에 배치된다.
얇은 도전체(290 및/또는 290b)를 포함하는 이유 중 하나는 행 도전체(260) 또는 열 도전체(210)에 존재하는 것보다 더 낮은 열 전도율을 가지는 물질을 이용하기 때문이다. 낮은 열 전도율을 가지는 층은 행 도전체(260)이나 열 도전체(210)로부터 메모리 셀을 열적으로 격리시키는 것을 도울 것이다. 열적 격리는 I2Rt 프로세스에 의하여 발생한 열을 보다 효율적으로 이용하기 위한 것이다.
반퓨즈와 같은 비정질이나 결정질 반도체를 이용하는 것은 얇은 도전체(290 및/또는 290b)를 포함하는 또 다른 이유가 된다. 첫째, 반도체와 접촉하고 있는 도전체 물질을 선택하여 정류 접촉이나 저항성 접촉(rectifying or ohmic contact)이 형성되는지를 판정한다. 둘째, 일부 반도체 반퓨즈에 있어서, 그 반도체 층을 통한 금속 이동에 의하여 낮은 저항 상태가 형성된다. 이러한 프로세스는 일반적으로 반도체에 인접한 금속의 유형에 의존한다. 이는 반도체나 반퓨즈에 인접한, 이 경우에는, 얇은 도전체(290 및/또는 290b)에 인접한 금속층과 도전체(210,260)의 선택에 유연성을 제공한다.
도시되지는 않았으나, 행 및 열 도전체(260,210) 사이에 전기적 연결이 유지되는 한 얇은 도전체(290 및/또는 290b)의 다른 배치도 가능하다.
도 3a는 본 발명의 일특징에 따라 OTP 메모리를 형성하기 위한 기초로서 이용되는 유닛 메모리 셀(300)에 관한 제 2 실시예의 단면도를 도시하고 있다. 제 1 유형의 유닛 메모리 셀인 유닛 메모리 셀(300)은 퓨즈(330)와 퓨즈(330)의 한쪽 측면에 형성된 절연체(320)를 포함할 수 있다. 퓨즈(330)의 내부는 완전히 채워질 수도 아닐 수도 있다.
셀(300)은 또한 최하부(bottom) 도전체(310)를 포함할 수 있다. 퓨즈(330)의 수직 부분과 최하부 도전체(310)는 'U' 영역(385)을 구성한다는 점에 주의해야 한다. 즉, 도 3a에서의 퓨즈(330)의 수평 부분은 도 3d에 도시된 바와 같이 본 발명의 실시에 필수적이지는 않다. 셀(300)은 'U' 영역(385) 내부의 일부나 실제 거의 대부분을 차지하는 절연 플러그(340)를 더 포함할 수 있다. 셀(300)은 'U' 영역(385) 위의 반퓨즈(380)와 그 위의 최상부 도전체(360)와 절연체(320)를 더 포함할 수 있다.
메모리 셀의 여러 부분을 구성하는데 이용되는 물질은 앞서 논의되었으므로,다시 반복하지 않겠다. 또한, 앞서 논의된 이유에서, 절연 플러그(340)가 엄격히 필수적인 것은 아니며, 'U' 영역(385)의 내부에 공동이 존재할 수 있다.
도 3b는 도 3a의 유닛 메모리 셀(300)의 정면도를 도시하고 있다. 도시된 바와 같이, 행 도전체(360)는 행 방향으로 전개될 수 있다. 반퓨즈(380)(도 3b에는 도시되지 않음)도 행 방향으로 전개될 수 있다는 점에 주의해야 한다. 반퓨즈(380)는 또한 퓨즈(330)와 절연 플러그(340)의 위에서 열 방향으로 전개될 수 있다. 그리고, 반퓨즈 물질(380)이 절연체인 경우, 반퓨즈(380)는 패터닝(patterning)을 필요로 하지 않은데 이는 막 평면(plane of the film)에서의 확실한 절연(definition insulating)에 의한 것이다. 퓨즈(330)와, 절연 플러그(340) 및 최하부 도전체(310)(양자 모두 도 3b에는 도시되지 않음)를 포함하는 'U' 영역(385)은 열 방향으로 전개될 수 있고 이에 따라 그 교차점에 크로스 포인트를 정의할 수 있다.
도 3c 내지 도 3f는 도 3a에 도시된 유닛 메모리 셀(300)에 대한 변형을 도시하고 있다. 도 3c에서는, 얇은 도전체(390)가 퓨즈(330)와 반퓨즈(380) 사이에 배치되어, 제 1 실시예에 대한 변형에 관련하여 앞서 논의된 바와 같이, 메모리 셀(300)의 성능을 개선한다. 얇은 도전체(390)의 배치는 도 3c에 도시된 배치로 제한되지 않으며 변화될 수 있음에 주의해야 한다. 그러나, 얇은 도전체(390)는 실제로 도 3b에 도시된 바와 같이 크로스 포인트(315)에 의하여 정의된 영역으로 제한될 수 있다.
도 3d는, 'U' 영역(385)을 분명하면서, 도 3a의 유닛 메모리 셀(300)에 대한변형을 도시하고 있다. 앞서 언급된 바와 같이, 퓨즈(330)의 수평 부분은 본 발명을 실시하는데 필수적이지 않다. 도 3d는 이러한 개념을 보여주는 것이다.
또한, 도 3e는 얇은 도전체(390)가 'U' 영역(385) 전체를 덮을 필요가 없다는 것을 보여준다. 이 변형에서는, 얇은 도전체(330)가 실제로 'U' 영역(385) 내부에 형성되고 퓨즈(330)가 반퓨즈(380)와 접촉하고 있다. 많은 다른 변형이 가능하고 본 발명의 영역에 속한다는 점을 알아야 한다.
도 3a 내지 도 3e의 메모리 셀에 관한 앞서의 설명에서는 퓨즈(330)와, 절연 플러그(340)와, 'U' 영역(385)이 최하부 도전체(310)와 함께 제 2 방향으로 전개되는 것으로 표시하고 있으나, 이 방향이 본 발명을 실시하는데 필수적인 것은 아니다. 실제, 퓨즈(330)는 최상부 도전체(360)와 관련되어 제 1 방향으로 전개될 수 있다. 이 경우 퓨즈(330)의 수직 부분과 최상부 도전체(360)는 반전(inverted) 'U' 영역(385)을 구성한다. 절연 플러그(340)는 다시 한번 반전 'U' 영역(385)의 일부 또는 실제적으로 전체를 차지할 수 있다. 메모리 셀(300)은 실제로 최하부 도전체(310) 위의 반전 'U' 영역(385)의 최하부를 차지하는 반퓨즈(380)를 더 포함할 수 있다. 이러한 구성의 일예가 도 3f에 도시되어 있다.
도 4a는 본 발명의 일특징에 따라 OTP 메모리를 형성하기 위한 기초로서 이용되는 유닛 메모리 셀(400)에 관한 제 3 실시예의 단면도이다. 제 2 유형의 유닛 메모리 셀인 유닛 메모리 셀(400)은 수직 방향 퓨즈(430)를 포함한다. 수직 방향 퓨즈(430)가 폐쇄 영역(485)에 형성된다.
유닛 메모리 셀(400)은 또한 열 도전체(410)와, 열 도전체(410) 위에 배치되어 폐쇄 영역(385)을 정의하는 제 1 절연체(420)와, 폐쇄 영역(385)의 중앙 영역을 차지하는 절연 플러그(440)와, 제 2 절연체(450)와 행 도전체(460)(양자 모두 제 1 절연체(420) 및 수직 방향 퓨즈(430) 위에 배치됨)를 포함할 수 있다.
역시, 메모리 셀의 여러 부분을 구성하는데 이용되는 물질은 전술되었다. 또한 전술된 바와 같이, 절연 플러그(440)가 반드시 필수적인 것은 아니다. 제 1 실시예와 같이, 행 도전체(460)가 수직 방향 퓨즈(430)를 완전히 덮고 있는 것으로 도시되어 있다. 그러나, 최상부 및 최하부 도전체(460,410) 사이에 전기적 연결이 존재하는 한 그러한 것이 필수적인 것은 아니다.
도 4b는, 행 및 열 도전체(460,410)의 크로스 포인트(415) 내부에 배치된, 퓨즈(430)와, 폐쇄 영역(485)의 에지 및 중앙 영역을 실제로 차지하고 있는 절연 플러그(440)를 도시하는, 도 4a의 유닛 메모리 셀(400)의 정면도를 도시하고 있다.
도 5a는 본 발명의 일특징에 따라서 OTP 메모리를 형성하기 위한 기초로서 이용되는 유닛 메모리 셀(500)의 제 4 실시예의 단면도를 도시하고 있다. 유닛 메모리 셀(역시 제 2 유형의 유닛 메모리 셀임)은 수직 방향 퓨즈(530)와 수직 방향 퓨즈(530)의 어느 한쪽 측면에 형성된 절연체(520)를 포함할 수 있다. 수직 방향 퓨즈(530)의 내부는 완전히 채워질 수도 아닐 수도 있다.
또한, 셀(500)은 최하부 도전체(510)를 포함할 수 있다. 수직 방향 퓨즈(530)의 수직 부분과 최하부 도전체(510)가 'U' 영역(585)을 구성한다는 점을 알아야 한다. 즉, 도 3a의 퓨즈(530)의 수평 부분은 본 발명을 실시하는데 필수적이지 않다. 이는 도 5c에 도시되어 있다. 셀(500)은 'U' 영역(585) 내부의 일부또는 대부분을 차지하는 절연 플러그(540)를 더 포함할 수 있다. 셀(500)은 'U' 영역(585) 위쪽의 최상부 도전체(560)와 절연체(520)를 더 포함할 수 있다.
도 5b는 도 5a에 도시된 유닛 메모리 셀(500)의 정면도를 도시하고 있다. 도시된 바와 같이, 행 도전체(560)는 행 방향으로 전개될 수 있다. 수직 방향 퓨즈(530)와, 그에 따라 절연 플러그(540)와 최하부 도전체(510)(양자 모두 도 5b에는 도시되지 않음)를 포함하는 'U' 영역(585)은 열 방향으로 전개될 수 있고 그에 따라 교차점에 크로스 포인트(515)를 정의할 수 있다.
또한, 도 5a 내지 도 5c의 메모리 셀에 관한 앞서의 설명에서는 퓨즈(530)와, 절연 플러그(540)와, 'U' 영역(585)이 최하부 도전체(510)와 함께 제 2 방향으로 전개되는 것으로 설명하였으나, 본 발명을 실시하는데 있어서 이 방향이 필수적인 것은 아니다. 실제로, 퓨즈(530)는 최상부 도전체(560)에 관련되어 제 1 방향으로 전개될 수 있다.
도 6a는 본 발명의 일특징에 따르는 메모리 어레이의 유닛 메모리 셀(600)의 간략화된 2차원 사시도이다. 도시된 바와 같이, 메모리 셀(600)은 행 도전체와 열 도전체(660,610)를 포함한다. 행 및 열 도전체(660,610)는 도 2a 내지 도 5c에 도시된 유닛 메모리 셀 실시예의 최상부 및 최하부 도전체에 대응할 수 있다. 도전체 사이에, 상태 소자(state element)(692)가 형성된다. 상태 소자(692)는 도 2a 내지 도 3e에 도시된 제 1 유형의 유닛 메모리 셀에 대응할 수 있고 또는 도 4a 내지 도 5c에 도시된 제 2 유형의 유닛 메모리 셀에 대응할 수도 있다. 간단하게 나타내기 위하여, 일반적으로 상태 소자(692)를 둘러싸고 있는 절연체를 도 6a에 포함하지 않았다.
도 6b 및 도 6c는 본 발명의 일특징에 따르는 스택형 메모리 어레이의 간략한 3차원 사시도이다. 도 6b에서, 메모리(602)는 다수의 행 도전체(660)와, 다수의 열 도전체(610)와, 다수의 상태 소자(692)를 포함한다. 행 및 열 도전체(660,610)가 크로스 포인트를 정의하는 곳에, 상태 소자(692)가 배치될 수 있다. 전체 메모리(602)는 기판(699) 위에 배치될 수 있다.
메모리 어레이는 모두 동일한 레벨의 다수 상태 소자(692)로 정의될 수 있다. 행 및 열 도전체(660,610)도 메모리 어레이의 일부일 수 있다. 도 6b에는, 서로의 위에 스택된 3개의 메모리 어레이가 있다. 그러나, 여러 레벨의 메모리 어레이가 스택될 수도 있다. 간략하게 표시하기 위하여, 역시, 일반적으로 상태 소자를 둘러싸는 절연체(692)를 포함하지 않았다.
도 6b에 도시된 메모리 어레이는 스택되어 3개의 메모리 어레이가 4개의 도전체 레벨을 필요로 하게 된다. 이는, N+1 도전체 레벨을 필요로 하는 N 메모리 어레이를 갖춘 메모리로 일반화될 수 있다. 또한, 예컨대, 2개의 메모리 어레이와 4개의 도전체 레벨이 도시된 도 6c에서와 같이 N 메모리 어레이가 2N 도전체 레벨을 필요로 하도록 메모리 어레이를 구성하는 것이 가능하다. 이러한 구성에서, 각 메모리 평면은 다른 메모리 평면에 전기적으로 독립적이다.
또한, 도 6b는 원통형 상태 소자(692)를 도시하고 있으나, 도 6c는 장방향 상태 소자(694)를 갖춘 메모리(604)를 도시하고 있다. 이는 상태 소자의 형상이 임의의 특정 형상으로 제한되지 않는다는 것을 보여준다.
도 6d는, 도 3a 내지 도 3e의 유닛 메모리 셀(300)(본 도면에서는 참조번호(601)로 표시됨)에 관한 3차원 사시도이다. 도시된 바와 같이, 메모리 셀(601)은 행 및 열 도전체(662,612)와, 퓨즈(632)와, 절연 플러그(642)를 포함한다. 이러한 경우에, 퓨즈(632)와 반퓨즈(682)의 조합은 행 및 열도전체(662,612)의 크로스 포인트에 상태 소자(696)를 포함할 수 있다. 반퓨즈(682)가 제거된다면, 도 3d는 도 5a 내지 도 5c의 유닛 메모리 셀(500)의 3차원 사시도가 될 것이다. 역시 간단하게 표시하기 위하여, 일반적으로 상태 소자(696)를 둘러싸는 절연체를 도 6d에 포함하지 않았다.
도 6e는 본 발명의 일특징에 따르는 스택형 메모리 어레이의 간략한 3차원 사시도를 도시하고 있다. 도 6e에서, 메모리(606)는 다수의 행 도전체(662)와, 다수의 열 도전체(612)와, 다수의 퓨즈(632)와, 다수의 절연 플러그(642)를 포함할 수 있다. 역시, 메모리(606)는 각 메모리 셀(696)에 반퓨즈(682)를 포함할 수도 있고 포함하지 않을 수도 있다. 전체 메모리(606)는 기판(699) 위에 배치될 수 있다. 도 6e에서는, 3 레벨의 메모리 어레이가 도시되어 있지만, 실제로는, 많은 레벨의 메모리 어레이가 존재할 수 있다. 도 6e의 예에서는, N층의 메모리 어레이와 2N 층의 도전체가 도시되어 있다. 또 다른 구성에서는 N+1 도전체 층에 대하여 N 메모리 층을 갖는다.
도 7a는 본 발명의 일특징에 따르는 메모리 어레이(700)의 2차원 표현을 도시하고 있다. 도시된 바와 같이, 메모리 어레이는 하나 이상의 행 도전체(760)와 하나 이상의 열 도전체(710)를 포함할 수 있다. 행 및 열 도전체(760,710) 사이의교차점(크로스 포인트)에, 상태 소자(790)가 형성된다. 상태 소자(790)는 제 1 또는 제 2 유형의 유닛 메모리 셀일 수 있다.
각 크로스 포인트에서, 특정한 상태 소자(790)가 특정한 행 도전체(760) 및 특정한 열 도전체(710)로 전기적으로 연결될 수 있다. 특정한 상태 소자(790)를 선택함으로써 간단하게 특정 행 및 열 도전체를 활성화하게 된다.
도 7b 및 도 7c는 본 발명의 일특징에 따라서, 각각, 프로그래밍과 판독 동안의 메모리 어레이(700)를 도시하고 있다. 도 7b에 도시된 바에 따르면, 메모리 어레이(700)는 행 어드레싱 회로(row addressing circuit)(715)와 열 어드레싱 회로(735)를 더 포함할 수 있다. 행 어드레싱 회로(715)는 다수의 행 트랜지스터(725)를 포함할 수 있으며 각 행 도전체(760)는 적어도 하나의 행 트랜지스터(725)로 연결된다.
열 어드레싱 회로(735)는 다수의 열 트랜지스터(745)를 포함할 수 있으며 각 열 도전체(710)는 적어도 하나의 열 트랜지스터(745)로 연결된다. 또한, 도 7c에 도시된 바와 같이, 열 어드레싱 회로(745)는 또한 다수의 전류 감지기(755)를 포함할 수 있는데 각 열 도전체(710)는 적어도 하나의 전류 감지기(755)로 연결된다.
제 1 및 제 2 유형의 유닛 메모리 셀에 있어서, 메모리 셀의 값을 판독하는데 등전위 감지 방법이 이용될 수 있다. 도 7d는 등전위 감지 방법을 이용하는 전류 감지기(755)를 도시하고 있다. 판독 동작에 있어서, 전류 감지기(755)로부터의 감지 전류의 크기는 상태 소자(790), 즉, 제 1 또는 제 2 유형의 유닛 메모리 셀의 저항을 나타내며, 이는 상태 소자(790)의 논리 상태를 판정하는데 이용된다.
도 7c로 다시 돌아가서, 판독 동작 동안, 그라운드 전위(또는 일부 다른 공통 등전위)가 대개 비선택된 열 도전체(710)로 인가된다. 예컨대 트랜지스터(745)를 이용하여 그라운드 전위가 인가될 수 있다. 또한, 가상의 그라운드 전위(virtual ground potential)가 전류 감지기(755)의 입력으로 인가된다. 이러한 경우, 선택된 열 도전체(710)는 전류 감지기(755)의 입력으로 연결될 수 있다. 그 결과, 선택된 열 도전체와 비선택된 열 도전체(710)의 전위는 실제로 균등해진다. 이러한 균등화로 인하여 전류 감지기(755)로 흐르는 감지 전류(IS) 전체가 실제적으로 유지된다. 또한, 그 균등화로 인하여 비선택된 열 도전체(710)로부터의 전류를 선택된 열 도전체(710)로 빠져나가지 않도록 차단한다. 그 차단은 감지 전류(IS)에 대한 간섭을 최소화하여, 판독 동작 동안 신호 대 잡음 비율을 유지하거나 증가시킨다.
또한, 감지 전류(IS)의 양을 변경하는 것이 바람직한 경우, 필요하다면 판독 전압(VR)이 증가되거나 감소될 수 있다. 이러한 결과는 퓨즈/반퓨즈 조합 유닛 메모리 셀을 이용하는 메모리에 있어서 보다 현저하다. 반퓨즈를 가로지르는 전압이 증가함에 따라 일반적으로 그 반퓨즈의 저항이 감소한다고 앞서 언급하였다(도 1d 참조). 예컨대, 감지 전류를 증가시키는 것이 필요한 경우, 메모리 셀을 가로지르는 전압을 증가시키면 그 증가된 전압뿐만 아니라 감소된 저항으로 인하여 전류가 증가하게 된다. 따라서, 판독 전압의 선형 증가/감소는 전류의 선형 증가/감소보다 더 많은 변화를 가져온다. 이러한 특성이 이용되어 메모리(700)의 판독 감도를향상시킬 수 있다.
퓨즈/반퓨즈 크로스 포인트 메모리에서 반퓨즈의 저항의 전압 독립적 특성은 비선택된 메모리 셀이 실제로 선택된 메모리 셀보다 더 높은 저항을 가질 수 있음을 나타낸다. 결과적으로, 비선택된 메모리 셀을 통한 전류 흐름으로 인하여 선택된 열로의 누설 전류가 실제로 줄어들 수 있다.
나아가, 앞서 언급된 바와 달리, 크로스 포인트 메모리 어레이(700)는 실리콘 기판을 요구하지 않는다는 점에 주의할 필요가 있다. 이는 많은 메모리 어레이 층이 서로의 위에 제조되도록 한다. 어레이는 CMOS 지지 회로(support circuit)로 연결될 수 있다. 지지 회로는 행 및 열 어드레싱 회로(715,735)를 포함할 뿐만 아니라, 판독 및 기록 회로(도시되지 않음)를 포함한다. 지지 회로는 크로스 포인트 메모리 어레이(700) 아래에 제조될 수 있다. 이러한 방식으로, 실리콘 기판 부분이 보다 효율적으로 이용되어 더 높은 메모리 용량을 달성할 수 있다.
도 8a 및 도 8b는, 각각, 본 발명의 일특징에 따라서, 메모리를 프로그래밍하고 판독하는 방법에 관한 흐름도(800)를 도시하고 있다. 도 8a에 도시된 바와 같이, 도 7b에 도시된 메모리 어레이로 이루어진 메모리 장치를 프로그래밍 하는 경우, 하나 이상의 상태 소자(790)가 선택된다(단계(810)). 상태 소자(790) 프로그래밍은 연결된 행 도전체(760)에 대하여 기록 전압(VWR)을 인가(단계(820))하고 연결된 도전체(710)를 그라운드(단계(830))하여 수행될 수 있다. 단계(820,830)는 역순으로 수행될 수도 있고 동시에 이루어질 수도 있다.
이하 도 7b를 참조하여 프로그래밍 방법(800)의 일예를 설명한다. 도 7b에서는, 최상부 행과 제 3 열의 교차점에서의 상태 소자(790)가 선택되고 그 선택된 소자(790)를 가로질러 전압 강하가 발생한다. 앞서 설명된 바와 같이, 전압(VWR)은 선택된 상태 소자(790)를 가로질러 임계 전압 강하가 발생하게 할만큼 충분히 커야한다. 화살표는 감지 전류(IS) 흐름의 방향, 이 경우에는 최상부 행 도전체(760)로부터 제 3 열 도전체(710)로의 방향을 나타낸다.
병렬 기록(parallel writing)이 가능할 수 있는바, 즉, 다수의 상태 소자(790)를 선택하고, 행 및 열 도전체를 적절하게 선택하여 충분한 전압 및 전류를 공급함으로써 프로그램할 수 있음을 알아야 한다. 예컨대, 전압(VWR)이 제 1 행 도전체(760)로 인가된다고 가정하기로 한다(도 7b에 도시된 바와 같이). 그러나, 제 3 열 도전체(710)와 함께, 제 4 도전체(710)도 그라운드 된다고 역시 가정하기로 한다. 그러면, 제 1 행의 제 3 및 제 4 상태 소자(790)가 동시에 프로그램될 수 있다.
선택된 상태 소자에 기록하면서 비선택된 상태 소자를 통과하여 전류가 흐를 수 있다. 퓨즈/반퓨즈 상태 소자에서의 반퓨즈 저항의 전압 의존성은, 선택된 상태 소자와 비교하여 비선택된 상태 소자에 대하여 실제로 더 높은 저항을 가져올 수 있다. 결과적으로, 비선택된 메모리 셀을 통과하는 누설 전류가 실제로 줄어들어, 상태 소자를 프로그램하는데 필요한 전류를 줄인다.
도 8b에 도시된 바와 같이, 도 7c에 도시된 메모리 어레이로 이루어진 메모리 장치를 판독하는 경우, 하나 이상의 상태 소자(790)가 선택(단계(840))된다. 각 선택된 상태 소자(790)마다, 행 도전체(760)로 판독 전압(VR)을 인가(단계(850))하고 선택된 상태 소자(790)에 연결된 열 도전체(710)로부터의 전류 양을 감지(단계(860))함으로써 판독이 이루어질 수 있다.
이하 판독 방법(805)의 일예가 도 7c를 참조하여 설명된다. 도 7c에서는, 최상부 행과 제 3 열의 교차점에서의 상태 소자(790)가 선택되어 그 선택된 소자(790)를 가로질러 전압 강하가 발생한다. 화살표는 전류가 흐르는 방향, 이 경우에는 최상부 행 도전체로부터 제 3 열 도전체로의 방향을 나타낸다.
상태 소자에 있어서의 두 가지 가능한 상태는 저 저항 상태와 고 저항 상태이다. 저 저항 상태는 그 상태 소자(790)가 초기 상태로 유지됨을 나타내고 고 저항 상태는 그 상태 소자(790)가 프로그램된 상태로 변화되었음을 나타낸다. 극단적인 경우, 초기 상태는 유한 저항(절단되지 않은 퓨즈)으로 인한 전류의 존재에 의하여 검출되고 프로그램된 상태는 개방 회로(절단된 퓨즈)로 인한 전류의 부존재에 의하여 검출될 수 있다.
프로그래밍에서와 같이, 병렬 판독이 가능하며, 즉, 다수의 상태 소자(790)가 선택되고, 그 행 및 열 도전체를 적절히 선택하고 전류 흐름을 감지함으로써 판독될 수 있다.
본 발명은 예시적 실시예를 참조하여 설명되었으나, 당업자라면 본 발명의 사상과 영역을 벗어나지 않는 범위에서, 본 발명에 관하여 설명된 실시예에 대하여다양한 변형을 가할 수 있을 것이다. 예컨대, "행"과 "열"이라는 용어는 단지 상대적인 개념일 뿐이며, 어떠한 고정된 방향을 내포하고 있는 것은 아니다. 또한, "행"과 "열"은 교환가능하며, 즉 본 명세서에서 열이라고 부르는 것을 "행"이라고 부르거나 또는 그 역의 경우나 모두 가능하다. "행"과 "열"이라는 용어는, 본 명세서에서는 직교하는 것으로 설명되었으나, 직교 관계를 반드시 내포하고 있는 것은 아니다. 또 다른 예에서, "수직"이라는 용어는 상대적 용어로서, 기판이 수평(horizontal) 방향이라고 가정하면, 즉, 그 기판의 방향은 "수직" 방향을 변경할 수 있고 그 용어로써 그 모든 방향을 캡쳐하고자 한다. 특히, 본 발명의 방법이 예로써 설명되었으나, 본 방법의 단계들은 설명된 것과 다른 순서로 수행될 수 있고 동시에 수행될 수도 있다. 또한, 청구범위에 나타난 방법의 각 단계에 주어진 레이블은 참조용으로만 주어지는 것이다. 특별히 지적되지 않는다면, 방법에 관한 단계들에 주어진 레이블들은 임의의 특정 순서의 단계들을 내포하지 않는다. 당업자라면 다음의 청구범위와 그 등가물에서 정의되는 본 발명의 사상과 영역 내에서 여러 변형이 가능한 것을 알 것이다.
본 발명은, 개별 유닛 메모리 셀의 사이즈를 크게 줄인다. 이는 훨씬 저렴한 비용으로 고밀도의 OTP 메모리 셀을 제공할 수 있게 한다. 또한, 유닛 메모리 셀은 표준 반도체 처리 과정 및 물질을 이용하여 제조될 수 있어, 현재의 최고 기술 수준의 제조를 넘어서는 자본 투자를 필요로 하지 않는다. 나아가, 메모리 셀에서의 전류 흐름은 실제로 기판 평면에 대하여 수직하다. 이는 인접한 도전체 사이에 셀이 삽입될 수 있게 한다. 특히, 도전체의 크로스 포인트 어레이 교차점에 셀을 배치하여 크로스 포인트 OTP 메모리 어레이를 형성할 수 있다. 크로스 포인트 메모리 어레이는 각 메모리 셀의 평면 면적이 4λ2이 되도록 제조될 수 있다. 이들 어레이 평면은 서로의 위에 스택될 수 있으며, 이는 그 밀도를 크게 증가시킨다.

Claims (10)

  1. 일회 프로그램 가능 메모리 어레이(one-time programmable memory array)(700)로서,
    행 방향(row direction)으로 전개되는 하나 이상의 행 도전체(row conductor)(760)와,
    열 방향(column direction)으로 전개되는 하나 이상의 열 도전체(710)- 상기 행 도전체(760)와 열 도전체 사이의 교차점(intersection)에 크로스 포인트(cross-point)가 형성됨 -와,
    적어도 하나의 크로스 포인트에 형성된 상태 소자(state element)(790)- 상기 상태 소자(790)는 서로 직렬 연결된 퓨즈(fuse)(230,330) 및 반퓨즈(anti-fuse)(280,380)를 포함하고, 상기 상태 소자(790)는 상기 행 도전체(760) 및 열 도전체(710)와 전기적으로 접촉하고 있음 -를 포함하는
    일회 프로그램 가능 메모리 어레이(700).
  2. 제 1 항에 있어서,
    상기 상태 소자(790)는
    상기 퓨즈(230,330)와 상기 반퓨즈(280,380) 사이에 배치된 얇은 도전체(thin conductor)(290,390)를 더 포함하는
    일회 프로그램 가능 메모리 어레이(700).
  3. 일회 프로그램 가능 메모리 어레이(700)로서,
    행 방향으로 전개되는 하나 이상의 행 도전체(760)와,
    열 방향으로 전개되는 하나 이상의 열 도전체(710)- 상기 행 도전체(760)와 열 도전체 사이의 교차점에 크로스 포인트가 형성됨 -와,
    적어도 하나의 크로스 포인트에 형성된 상태 소자(790)- 상기 상태 소자(790)는 수직 방향 퓨즈(vertically oriented fuse)(430,530)를 포함하고, 상기 상태 소자(790)는 상기 행 도전체(760) 및 열 도전체(710)와 전기적으로 접촉하고 있음 -를 포함하는
    일회 프로그램 가능 메모리 어레이(700).
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 상태 소자(790)를 둘러싸고 있는 절연체(insulator)(220,320,420,520)를 더 포함하는
    일회 프로그램 가능 메모리 어레이(700).
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 상태 소자(790)의 상기 수직 방향 퓨즈(230,330,430,530)는 상기 행 및 열 방향 중 한쪽을 따라 전개되는
    일회 프로그램 가능 메모리 어레이(700).
  6. 제 1 항 또는 제 3 항에 있어서,
    상기 상태 소자(790)의 상기 수직 방향 퓨즈(230,330,430,530)는 실제로 상기 퓨즈(230,330,430,530)의 중앙 부근에 공동(void)이 존재하도록 형성되는
    일회 프로그램 가능 메모리 어레이(700).
  7. 일회 프로그램 가능 메모리로서,
    각각
    행 방향으로 전개되는 하나 이상의 행 도전체(760)와,
    열 방향으로 전개되는 하나 이상의 열 도전체(710)- 상기 행 도전체(760)와 열 도전체 사이의 교차점에 크로스 포인트가 형성됨 -와,
    적어도 하나의 크로스 포인트에 형성된 상태 소자(790)- 상기 상태 소자(790)는 수직 방향 퓨즈(430,530)와 서로 직렬로 연결된 퓨즈(230,330) 및 반퓨즈(280,380)의 조합(combination) 하고, 상기 상태 소자(790)는 상기 행 도전체(760) 및 열 도전체(710)와 전기적으로 접촉하고 있음 -를 포함하는
    하나 이상의 메모리 어레이(700)와,
    상기 메모리 어레이(700)의 행을 선택하기 위한 상기 행 도전체(760) 각각으로 연결된 행 어드레싱 회로(row addressing circuit)(715)와,
    상기 메모리 어레이(700)의 열을 선택하기 위한 상기 열 도전체(710) 각각으로 연결된 열 어드레싱 회로(735)를 포함하는
    일회 프로그램 가능 메모리.
  8. 제 7 항에 있어서,
    상기 메모리 내부의 상기 메모리 어레이(700)에 관련된 상기 행 어드레싱 회로(715) 및 상기 열 어드레싱 회로(735)가 적어도 부분적으로 상기 메모리 어레이(700) 아래에 배치되는
    일회 프로그램 가능 메모리.
  9. 제 7 항에 있어서,
    상기 행 도전체(760) 각각으로 연결된 행 트랜지스터(row transistor)(725)- 상기 연결된 행 도전체(760)로 기록 전압과 판독 전압 중 하나를 선택적으로 인가하는데 각 행 트랜지스터(725)가 이용됨 -와,
    상기 열 도전체(710) 각각으로 연결된 행 트랜지스터(column transistor)(745)- 각 열 트랜지스터(745)는 관련 연결된 열 도전체(715)로 등전위(equalized potential)를 인가할 수 있음 -와,
    상기 열 도전체(710) 각각으로 연결된 전류 감지기(current sensor)(755)- 각 전류 감지기(755)를 이용하여 선택된 유닛 메모리 셀(790)로부터의 전류 양을 감지하고, 상기 전류 감지기(755)는 관련 열 도전체(710)로 상기 등전위와 실제로 동등한 가상 전위(virtual potential)를 인가할 수 있음 -를 더 포함하는
    일회 프로그램 가능 메모리.
  10. 제 1 항 또는 제 7 항에 있어서,
    상기 반퓨즈(280,380)를 가로지르는 전압이 변화함에 따라 상기 반퓨즈(280,380)의 저항이 변화하는
    일회 프로그램 가능 메모리 어레이(700) 및 메모리.
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