JP4939324B2 - 可変抵抗素子及びその製造方法 - Google Patents

Description

本発明は、一方の電極と他方の電極と可変抵抗体とを備え、前記可変抵抗体が前記一方の電極と前記他方の電極とに挟持された領域に存し、両電極間に電圧パルスを印加することにより電気抵抗が変化する可変抵抗素子の製造方法に関する。

近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。

これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（登録商標）が提案されている。この構成を図２５に示す。

図２５に示されるように、従来構成の可変抵抗素子は、下部電極２０３と可変抵抗体２０２と上部電極２０１とが順に積層された構造となっており、上部電極２０１及び下部電極２０３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。

この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセルそれぞれを行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ／１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセル等が存在する。このうち、１Ｔ／１Ｒ型メモリセルの構成例を図２６に示す。

図２６は１Ｔ／１Ｒ型のメモリセルによるメモリセルアレイの一構成例を示す等価回路図である。各メモリセルの選択トランジスタＴのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタＴのソースはソース線（ＳＬ１〜ＳＬｎ）に接続されている（ｎは自然数）。又、各メモリセル毎の可変抵抗素子Ｒの一方の電極は選択トランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。

又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ２０６に接続され、各ソース線ＳＬ１〜ＳＬｎはそれぞれソース線デコーダ２０７に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ２０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ２０４内の特定のメモリセルへの書込み、消去及び読み出し動作の為の特定のビット線、ワード線及びソース線が選択される構成である。

図２７は、図２６におけるメモリセルアレイ２０４を構成する一メモリセルの断面模式図である。本構成では、選択トランジスタＴと可変抵抗素子Ｒとでひとつのメモリセルを形成している。選択トランジスタＴは、ゲート絶縁膜２１３、ゲート電極２１４、及びドレイン拡散層領域２１５とソース拡散層領域２１６から構成されており、素子分離領域２１２を形成した半導体基板２１１の上面に形成される。又、可変抵抗素子Ｒは、下部電極２１８と可変抵抗体２１９と上部電極２２０とから構成されている。尚、本実施形態では、可変抵抗体２１９を下部電極２１８と上部電極２２０の間に配置した開口部内に配する構造としているが、図２５に示すようにこれを上から順次ひな段型の構造としても良い。

又、トランジスタＴのゲート電極２１４がワード線を構成しており、ソース線配線２２４はコンタクトプラグ２２２を介してトランジスタＴのソース拡散層領域２１６と電気的に接続している。又、ビット線配線２２３はコンタクトプラグ２２１を介して可変抵抗素子Ｒの上部電極２２０と電気的に接続している一方で、可変抵抗素子Ｒの下部電極２１８はコンタクトプラグ２１７を介してトランジスタＴのドレイン拡散層領域２１５と電気的に接続している。

このように選択トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書込、或いは消去することができる構成となっている。

図２８は、１Ｒ型のメモリセルの一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Ｒのみから構成されており、可変抵抗素子Ｒの一方の電極はワード線（ＷＬ１〜ＷＬｎ）に、又他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている。又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ２３３に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ２３２に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ２３１内の特定のメモリセルへの書込み、消去及び読み出し動作の為の特定のビット線及びワード線が選択される構成である。

図２９は図２８におけるメモリセルアレイ２３１を構成するメモリセルの一例を示す斜視構造模式図である。図２９に示されるように、上部電極配線２４３と下部電極配線２４１とがそれぞれ交差するように配列されており、これらの一方がビット線を形成し、他方がワード線を形成する。又、各電極の交点（通常、「クロスポイント」と呼称される）に可変抵抗体２４２を配した構造となっている。図２９の例では便宜上、上部電極２４３と可変抵抗体２４２を同じ形状に加工しているが、可変抵抗体２４２のスイッチング動作に対して電気的に寄与する部分は上部電極２４３と下部電極２４１の交差するクロスポイントの領域になる。

尚、上記図２７中の可変抵抗体２１９或いは図２９中の可変抵抗体２４２に利用される可変抵抗体材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れるという極めて画期的なものである。尚、特許文献１に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物である結晶性プラセオジウム・カルシウム・マンガン酸化物Ｐｒ_１−ＸＣａ_ＸＭｎＯ_３（ＰＣＭＯ）膜が用いられている。

又、他の可変抵抗体材料としては、チタン酸化（ＴｉＯ_２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ_２Ｏ_５）膜などの遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び特許文献２などから知られている。このうち、ＮｉＯを用いたスイッチング動作の現象が非特許文献３に詳細に報告されている。

米国特許第６２０４１３９号明細書 Ｌｉｕ，Ｓ．Ｑ．ほか、"Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年 Ｈ．Ｐａｇｎｉａほか、"Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇ ｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ Ｄｅｖｉｃｅｓ"，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），ｖｏｌ．１０８，ｐｐ．１１−６５，１９８８年 特表２００２−５３７６２７号公報 Ｂａｅｋ，Ｉ．Ｇ．ほか、"Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ"，ＩＥＤＭ ０４，ｐｐ．５８７−５９０，２００４年

ところで、上述した不揮発性記憶装置の情報の書き換え動作の際に、即ち、上部電極と下部電極の間に電気的パルスを印加して可変抵抗体の抵抗を所定の抵抗値に到達させるまでの間に、可変抵抗素子Ｒには過渡電流が流れる。この電流は、抵抗の変化方向によって、書込電流或いは消去電流と称される。例えば、可変抵抗体の材料として遷移金属元素の酸化物を用いた場合、ＮｉＯを用いた非特許文献３では、０．３×０．７μｍ^２の電極面積で、書込電流及び消去電流は１ｍＡ程度であると報告されている。この電流の多寡は可変抵抗体の電気的に寄与する領域の面積に応じているので、当該面積を縮小すれば書込電流及び消去電流を抑制することができ、不揮発性記憶装置としての消費電流を抑制することができる。

又、一般に可変抵抗体の結晶性が良いと安定したスイッチング動作のメモリ素子を再現性良く達成できるが、この結晶性の向上は可変抵抗体の抵抗値を相対的に下げてしまう。可変抵抗体の抵抗値は可変抵抗体の電気的に寄与する領域の面積に反比例するので、当該面積が大きいと可変抵抗素子Ｒの抵抗は小さくなる。この場合、１Ｔ／１Ｒ型のメモリセルでは、制御トランジスタＴのオン抵抗よりも可変抵抗素子Ｒの抵抗が著しく小さくなると、可変抵抗体に十分な電圧が印加されず、書き込みがなされない等の問題が発生する。又１Ｒ型のメモリセルでも、選択されたビット配線若しくはワード配線に接続された非選択セルに流れる寄生電流が大きくなり、当該配線に供給される電圧が不十分となり書き込みがなされないという同様の問題が発生する。

従って、可変抵抗体の電気的に寄与する領域の面積を小さくできれば、消費電流を抑制でき、かつ書込不能とならない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。しかしながら、上述した従来のメモリセルにおいては、可変抵抗体の電気的に寄与する領域の面積は、例えば１Ｔ／１Ｒ型のメモリセルでは図２７の可変抵抗体２１９部分の面積若しくは図２５の上部電極２０１のサイズで、１Ｒ型のメモリセルでは図２９上部電極配線２４３と下部電極配線２４１とが交差するクロスポイント領域の面積で規定される。従って、可変抵抗体の電気的に寄与する領域の面積はこれら電極等の加工可能面積に制約されるので、縮小化の上でその達成できうる面積には制限がある。

本発明は、上記の問題に鑑みてなされたものであり、可変抵抗体の電気的に寄与する領域の面積が上部電極若しくは下部電極等で規定される面積よりも微細な面積である構造の可変抵抗素子及びその製造方法を提供することを目的とする。

上記目的を達成するため、本発明に係る可変抵抗素子は、基板面に平行な第１方向に延伸する下部電極と、前記基板面に平行且つ前記第１方向と直交する第２方向に延伸する上部電極と、前記下部電極と前記上部電極との間を電気的に絶縁する前記第２方向に相互に離間して隣接する２つの層間絶縁膜と、前記２つの層間絶縁膜に挟まれた間隙内を前記両電極の一方側から他方側に向って前記基板面に垂直な方向に突起するとともに、１本の前記下部電極に対して前記下部電極と平行な２本の直線上を前記第１方向に連続的或いは断続的に延伸する突起電極物とを備え、前記両電極間の前記交差個所において、前記両電極の何れか一方と前記突起電極物の前記両電極の何れか一方側寄りの端部が対向し、可変抵抗体が、前記両電極の何れか一方と前記突起電極物の前記両電極の何れか一方側寄りの端部の間に、１本の前記下部電極に対して２本の分離された線状となって前記突起電極物の前記端部上を前記第１方向に連続的或いは断続的に延伸するように形成され、前記両電極間に電圧パルスを印加することにより、前記両電極間の前記交差個所における電気抵抗が変化することを第１の特徴とする。

更に、上記目的を達成するため、本発明に係る可変抵抗素子は、基板面に平行な第１方向に延伸する下部電極と、前記基板面に平行且つ前記第１方向と直交する第２方向に延伸する上部電極と、前記下部電極と前記上部電極との間を電気的に絶縁する前記第２方向に相互に離間して隣接する２つの層間絶縁膜と、前記２つの層間絶縁膜に挟まれた間隙内を前記両電極の一方側から他方側に向って前記基板面に垂直な方向に突起するとともに、１本の前記下部電極に対して前記下部電極と平行な１本の直線上を前記第１方向に連続的或いは断続的に延伸する突起電極物とを備え、前記両電極間の前記交差個所において、前記両電極の何れか一方と前記突起電極物の前記両電極の何れか一方側寄りの端部が対向し、
可変抵抗体が、前記両電極の何れか一方と前記突起電極物の前記両電極の何れか一方側寄りの端部の間に、１本の前記下部電極に対して１本の線状となって前記突起電極物の前記端部上を前記第１方向に連続的或いは断続的に延伸するように形成され、前記両電極間に電圧パルスを印加することにより、前記両電極間の前記交差個所における電気抵抗が変化することを第２の特徴とする。

本発明に係る可変抵抗素子の上記第１または第２の特徴構成によれば、２つの電極のうちの何れか一方の電極と接触した突起電極物を備え、この突起電極物が他方の電極に向かって延伸し、更にその先端部分に可変抵抗体を設け、この可変抵抗体を介して他方の電極と接続される構成である。このため、可変抵抗体の電気的に寄与する領域の面積を、製造プロセスで規定される加工可能面積よりも小さくすることができる。尚、上記突起電極物は、露光技術で制約される微細化にのみ頼ること無く、自己整合的なプロセスによって微細な領域面積で形成することができる。これによって、書込時、消去時の消費電流を低減することができ、低抵抗による書込み不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く形成できる。

又、本発明に係る可変抵抗素子は、上記第１の特徴構成に加えて、前記２つの層間絶縁膜の一方の第１層間絶縁膜が、前記下部電極を間に挟んで前記第２方向に分断され、分断された２つの第１層間絶縁膜の対向する各側面が前記下部電極の側面に接して前記第１方向に延伸するように形成され、前記２つの層間絶縁膜の他方の第２層間絶縁膜が、その下面が前記下部電極の上面より上方に位置し、その上面が前記上部電極の下面と接し、且つ、前記下部電極より狭い線幅で前記第１方向に延伸するように形成され、前記突起電極物が、前記分断された２つの第１層間絶縁膜の各側面と前記第２層間絶縁膜の両側面の間と、前記下部電極の上面と前記上部電極の下面の間を充填して、上端面が２本の平行な線状となって前記第１方向に連続的或いは断続的に延伸し、前記突起電極物の下端面が前記下部電極の上面に当接するように形成され、前記突起電極物の前記上端面を含む上端部に前記第１方向に連続的に延伸する可変抵抗体が形成され、前記両電極間の前記交差個所において、前記突起電極物の上端部の前記可変抵抗体の上端面が前記上部電極の下面に当接することを第３の特徴とする。

又、本発明に係る可変抵抗素子は、上記第１の特徴構成に加えて、前記２つの層間絶縁膜の一方の第１層間絶縁膜が、前記下部電極を間に挟んで前記第２方向に分断され、分断された２つの第１層間絶縁膜の対向する各側面が前記下部電極の側面に接して前記第１方向に延伸するように形成され、前記２つの層間絶縁膜の他方の第２層間絶縁膜が、その下面が前記下部電極の上面と接し、その上面が前記上部電極の下面と接し、且つ、前記下部電極より狭い線幅で前記第１方向に延伸するように形成され、前記突起電極物が、前記分断された２つの第１層間絶縁膜の各側面と前記第２層間絶縁膜の両側面の間と、前記下部電極の上面と前記上部電極の下面の間を充填して、上端面及び下端面が夫々２本の平行な線状となって前記第１方向に断続的に延伸し、前記両電極間の前記交差個所において、前記突起電極物の上端面が前記上部電極の下面に当接するように形成され、前記突起電極物の前記下端面を含む下端部に、前記可変抵抗体が前記第１方向に連続的に延伸するように形成され、前記可変抵抗体の下端面が前記下部電極の上面に当接することを第４の特徴とする。

又、本発明に係る可変抵抗素子は、上記第１の特徴構成に加えて、前記２つの層間絶縁膜の一方の第１層間絶縁膜が、その下面が前記下部電極の上面と接し、その上面が前記上部電極の下面と接し、且つ、その両側面が前記下部電極の両側面と夫々上下に連続して前記第１方向に延伸するように形成され、前記２つの層間絶縁膜の他方の第２層間絶縁膜が、前記下部電極を間に挟んで前記第２方向に分断され、分断された２つの第２層間絶縁膜の対向する各側面が前記下部電極と前記第１層間絶縁膜の側面から夫々離間して前記第１方向に延伸するように形成され、前記突起電極物が、前記分断された２つの第２層間絶縁膜の各側面と前記第１層間絶縁膜及び前記下部電極の両側面の間と、前記下部電極の下面位置と前記上部電極の下面の間を充填して、上端面が２本の平行な線状となって前記第１方向に連続的或いは断続的に延伸し、前記突起電極物の下端部の側面が前記下部電極の側面に当接するように形成され、前記突起電極物の前記上端面を含む上端部に前記可変抵抗体が前記第１方向に連続的に延伸するように形成され、前記両電極間の前記交差個所において、前記突起電極物の上端部の前記可変抵抗体の上端面が前記上部電極の下面に当接することを第５の特徴とする。

又、本発明に係る可変抵抗素子は、上記第２の特徴構成に加えて、前記２つの層間絶縁膜が、前記下部電極上で前記第２方向に離間し、その夫々の上面が前記上部電極の下面に接し、その夫々の下面が前記下部電極の上面と接し、且つ、前記２つの層間絶縁膜の対向する各側面が前記第１方向に延伸するように形成され、前記突起電極物が、前記２つの層間絶縁膜が前記下部電極上で離間して形成された間隙と、前記下部電極の上面と前記上部電極の下面の間を充填して、上端面及び下端面が夫々１本の線状となって前記第１方向に連続的または断続的に延伸し、前記両電極間の前記交差個所において、前記突起電極物の下端面が前記下部電極の上面に当接するように形成され、前記突起電極物の前記上端面を含む上端部に前記可変抵抗体が前記第１方向に連続的または断続的に延伸するように形成され、前記両電極間の前記交差個所において、前記突起電極物の上端部の前記可変抵抗体の上端面が前記上部電極の下面に当接することを第６の特徴とする。

又、本発明に係る可変抵抗素子は、上記第２の特徴構成に加えて、前記２つの層間絶縁膜が、前記下部電極上で前記第２方向に離間し、その夫々の上面が前記上部電極の下面に接し、その夫々の下面が前記下部電極の上面と接し、且つ、前記２つの層間絶縁膜の対向する各側面が前記第１方向に延伸するように形成され、前記突起電極物が、前記２つの層間絶縁膜が前記下部電極上で離間して形成された間隙と、前記下部電極の上面と前記上部電極の下面の間を充填して、上端面及び下端面が夫々１本の線状となって前記第１方向に連続的または断続的に延伸し、前記両電極間の前記交差個所において、前記突起電極物の上端面が前記上部電極の下面に当接するように形成され、前記突起電極物の前記下端面を含む下端部に前記可変抵抗体が前記第１方向に断続的に延伸するように形成され、前記両電極間の前記交差個所において、前記突起電極物の下端部の前記可変抵抗体の下端面が前記下部電極の上面に当接することを第７の特徴とする。

又、本発明に係る可変抵抗素子は、上記第１〜第７の何れか一の特徴構成に加えて、前記突起電極物が、遷移金属、若しくは遷移金属元素の窒化物で形成されることを第８の特徴とする。

又、本発明に係る可変抵抗素子は、上記第８の特徴構成に加えて、前記突起電極物が窒化チタンであることを第９の特徴とする。

本発明に係る可変抵抗素子の上記第９の特徴構成によれば、前記突起電極物として従来から半導体プロセスで汎用的に用いられてきたチタン系材料が利用できるため、プロセスの組み立てが容易になる。

又、本発明に係る可変抵抗素子は、上記第１〜第９の何れか一の特徴構成に加えて、前記可変抵抗体が前記突起電極物の一部を酸化させることで形成されることを第１０の特徴とする。

本発明に係る可変抵抗素子の上記第１０の特徴構成によれば、半導体の製造プロセスでは一般的な工程である酸化の熱処理工程によって可変抵抗体膜を形成することができるため、当該成膜のために特別の装置を必要とせず既存の装置で実現可能である。

又、本発明に係る可変抵抗素子は、上記第１〜第１０の何れか一の特徴構成に加えて、前記可変抵抗体と、前記下部電極と前記上部電極の内の少なくとも何れか一方の電極との接触面の線幅が、前記下部電極と前記上部電極の何れの線幅よりも細く形成されていることを第１１の特徴とする。

又、本発明に係る可変抵抗素子は、上記第１１の特徴構成に加えて、前記可変抵抗体と、前記下部電極と前記上部電極の内の少なくとも何れか一方の電極との接触面の面積が、製造プロセスで規定される加工可能面積よりも小さいことを第１２の特徴とする。

本発明に係る可変抵抗素子の上記第１１の特徴構成によれば、可変抵抗体の電気的に寄与する領域の面積を、製造プロセスで規定される加工可能面積よりも小さくすることができる。

又、本発明に係る可変抵抗素子は、上記第１〜第１２の何れか一の特徴構成に加えて、前記可変抵抗体が、遷移金属元素の酸化物、若しくは遷移金属の酸窒化物で形成されることを第１３の特徴とする。

又、本発明に係る可変抵抗素子は、上記第１３の特徴構成に加えて、前記可変抵抗体が、酸化チタン、若しくは酸窒化チタンであることを第１４の特徴とする。

本発明に係る可変抵抗素子の上記第１４の特徴構成によれば、前記可変抵抗体として従来から半導体プロセスで汎用的に用いられてきたチタン系材料が利用できるため、プロセスの組み立てが容易になる。

又、上記目的を達成するため、本発明に係る可変抵抗素子の製造方法は、上記第３又は第４の特徴構成を有する可変抵抗素子の製造方法であって、基板上に電極材料を堆積して第１電極膜を積層し、前記第１電極膜を加工することで、前記第１方向に延伸する前記下部電極を形成する第１工程と、前記下部電極の上部領域に当該下部電極の電極面まで到達する開口部を有する前記第１層間絶縁膜を形成する第２工程と、前記下部電極の少なくとも一部領域に接触するとともに、前記第２工程で形成された前記開口部の内側側壁に沿って上方に延伸する前記突起電極物を形成する第３工程と、前記突起電極物の先端部分に前記可変抵抗体を形成する第４工程と、電極材料を堆積して第２電極膜を積層し、前記第２電極膜を加工することで、前記第２方向に延伸する前記上部電極を形成する第５工程と、を有することを第１の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第１の特徴によれば、下部電極より上部電極の方向に延伸した突起電極物の先端部分に可変抵抗体を形成し、当該可変抵抗体を介して突起電極物と上部電極とが接続される。即ち、可変抵抗体の電気的に寄与する領域の面積が縮小化された可変抵抗素子を製造することができる。

尚、前記第１工程が、前記下部電極を構成する前記第１電極膜を堆積する工程と、前記第１電極膜上に第２絶縁膜を堆積する工程と、前記第１電極膜及び前記第２絶縁膜の加工を行う工程と、を有するものとしても構わない。

又、前記第２工程が、前記第１絶縁膜を堆積する工程と、前記第２絶縁膜の上面が露出するまで前記第１絶縁膜を平滑化する工程と、前記第２絶縁膜の一部又は全部を除去することで、前記第１絶縁膜内に前記下部電極の電極面まで到達するように貫通された前記開口部を形成する工程と、を有するものとしても構わない。

又、本発明に係る可変抵抗素子の製造方法は、上記第１の特徴に加えて、上記第３の特徴構成を有する可変抵抗素子の製造方法であって、前記第３工程が、前記開口部及び前記第１絶縁膜上に導電性材料を堆積して突起電極物用電極膜を形成する工程と、前記突起電極物用電極膜上に前記第２層間絶縁膜となる第３絶縁膜を堆積する工程と、前記突起電極物用電極膜の上面が露出するまで前記第３絶縁膜を除去する工程と、前記開口部の上部領域以外の領域に積層された前記突起電極物用電極膜を除去することで、前記下部電極と接触された前記突起電極物を前記開口部内に形成する工程と、を有することを第２の特徴とする。

又、本発明に係る可変抵抗素子の製造方法は、上記第１の特徴に加えて、上記第４の特徴構成を有する可変抵抗素子の製造方法であって、前記第３工程が、前記開口部内及び前記第１層間絶縁膜上に導電性材料を堆積して突起電極物用電極膜を形成する第６工程と、前記第１層間絶縁膜上に積層された前記突起電極物用電極膜を除去することで前記開口部側壁に前記突起電極物を形成する工程と、を有することを第３の特徴とする。

又、本発明に係る可変抵抗素子の製造方法は、上記第３の特徴に加えて、前記第６工程が、前記開口部内に前記突起電極物用電極膜を積層する際、前記下部電極上面に近づくにつれ前記突起電極物用電極膜の膜厚を薄くさせることを第４の特徴とする。

又、本発明に係る可変抵抗素子の製造方法は、上記第４の特徴に加えて、前記第４工程が、前記開口部及び前記第１絶縁膜上に前記第２層間絶縁膜となる第３絶縁膜を形成する工程を有し、前記第３絶縁膜を形成する工程の過程において、前記第３工程において前記開口部側壁に形成された前記突起電極物のうち、前記下部電極上面近傍に形成される膜厚が薄い領域の前記突起電極物が酸化されることで、当該箇所に前記可変抵抗体が形成されることを第５の特徴とする。

又、上記目的を達成するため、本発明に係る可変抵抗素子の製造方法は、上記第５の特徴構成を有する可変抵抗素子の製造方法であって、基板上に前記下部電極を構成する第１電極膜を堆積し、その後前記第１電極膜上に前記第１層間絶縁膜となる第１絶縁膜を堆積し、前記第１電極膜及び前記第１絶縁膜の加工を行うことで、前記第１方向に延伸する前記下部電極を形成する第１工程と、前記下部電極の少なくとも一部領域に接触するとともに、前記下部電極の外側側壁及び前記第１絶縁膜の外側側壁に沿って上方に延伸する前記突起電極物を形成する第２工程と、前記突起電極物の先端部分に前記可変抵抗体を形成する第３工程と、電極材料を堆積して第２電極膜を積層し、前記第２電極膜を加工することで、前記第２方向に延伸する前記上部電極を形成する第４工程と、を有することを第６の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第６の特徴によれば、下部電極より上部電極の方向に延伸した突起電極物の先端部分に可変抵抗体を形成し、当該可変抵抗体を介して突起電極物と上部電極とが接続される。即ち、可変抵抗体の電気的に寄与する領域の面積が縮小化された可変抵抗素子を製造することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第６の特徴に加えて、前記第２工程が、前記第１絶縁膜の上面を含む全面に導電性材料を堆積して突起電極物用電極膜を形成する工程と、前記第１電極膜の外側側壁及び前記第１絶縁膜の外側側壁以外の領域に形成された前記突起電極物用電極膜を除去することで、前記突起電極物を前記第１電極膜の外側側壁及び前記第１絶縁膜の外側側壁に形成する工程と、を有することを第７の特徴とする。

又、本発明に係る可変抵抗素子の製造方法は、上記第６又は第７の特徴に加えて、前記第３工程が、前記第１絶縁膜の上面を含む全面に前記第２層間絶縁膜となる第２絶縁膜を堆積する工程と、前記突起電極物用電極膜の上面が露出するまで前記第２絶縁膜を平滑化する工程と、を有することを第８の特徴とする。

又、上記目的を達成するため、本発明に係る可変抵抗素子の製造方法は、上記第６の特徴構成を有する可変抵抗素子の製造方法であって、基板上に電極材料を堆積して第１電極膜を積層し、前記第１電極膜を加工することで、前記第１方向に延伸する前記下部電極を複数形成する第１工程と、隣接する２つの前記下部電極の夫々に対して共通して開口し、各前記下部電極夫々の少なくとも一部の上面まで到達するように貫通された開口部を有する前記２つの層間絶縁膜の一方の層間絶縁膜となる第１絶縁膜を堆積する第２工程と、導電性材料を堆積して突起電極物用電極膜を積層するとともに、当該突起電極物用電極膜の加工を行って、前記下部電極の少なくとも一部領域に接触するとともに前記開口部の内壁に沿って上方に延伸する前記突起電極物を形成する第３工程と、前記２つの層間絶縁膜の他方の層間絶縁膜となる第２絶縁膜を堆積した後、加工を行って前記開口部内を充填する第４工程と、前記突起電極物の先端部分に前記可変抵抗体を形成する第５工程と、電極材料を堆積して第２電極膜を積層し、前記第２電極膜を加工することで、前記第２方向に延伸する前記上部電極を形成する第６工程と、を有することを第９の特徴とする。

又、上記目的を達成するため、本発明に係る可変抵抗素子の製造方法は、上記第７の特徴構成を有する可変抵抗素子の製造方法であって、基板上に電極材料を堆積して第１電極膜を積層し、前記第１電極膜を加工することで、前記第１方向に延伸する前記下部電極を複数形成する第１工程と、隣接する２つの前記下部電極の夫々に対して共通して開口し、各前記下部電極夫々の少なくとも一部の上面まで到達するように貫通された第１開口部を有する前記２つの層間絶縁膜の一方の層間絶縁膜となる第１絶縁膜を堆積する第２工程と、ダミー膜材料を堆積して加工を行うことで、前記下部電極の一部領域に接触するとともに前記第１開口部の内壁に沿って上方に延伸するダミー膜を形成する第３工程と、前記２つの層間絶縁膜の他方の層間絶縁膜となる第２絶縁膜を堆積した後、加工を行って当該第２絶縁膜によって前記第１開口部内を充填する第４工程と、前記ダミー膜を除去することで、前記下部電極の上面の一部が露出するように第２開口部を形成する第５工程と、前記第２開口部内に前記可変抵抗体及び前記突起電極物を形成する第６工程と、電極材料を堆積して第２電極膜を積層し、前記第２電極膜を加工することで、前記第２開口部内に突起状の電極を有する前記第２方向に延伸する前記上部電極を形成する第７工程と、を有することを第１０の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第９又は第１０の特徴によれば、下部電極より上部電極の方向に線状に延伸した突起電極物の先端部分に可変抵抗体を形成し、当該可変抵抗体を介して突起電極物と上部電極とが接続される。即ち、可変抵抗体の電気的に寄与する領域の面積が縮小化された可変抵抗素子を製造することができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第１０の特徴に加えて、前記ダミー膜が、前記第１絶縁膜、前記第２絶縁膜、及び前記第１電極膜の何れの材料とも異なる材料で構成されており、前記第５工程が、エッチング法によって当該ダミー膜のみを、前記第１絶縁膜、前記第２絶縁膜、及び前記第１電極膜に対して選択的に除去する工程を有することを第１１の特徴とする。

又、本発明に係る可変抵抗素子の製造方法は、上記第１０又は第１１の特徴に加えて、前記第６工程が、前記第２開口部内に位置する前記下部電極上面を酸化させることによって前記可変抵抗体を形成する工程を有することを第１２の特徴とする。

又、本発明に係る可変抵抗素子の製造方法は、上記第１〜第１１の何れか一の特徴に加えて、前記突起電極物を形成後、前記突起電極物の露出部分を酸化させることによって前記可変抵抗体を形成する工程を有することを第１３の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第１３の特徴によれば、突起電極物の露出部分を酸化させることで可変抵抗体が形成されるので、極めて単純な工程で可変抵抗素子が実現できる。このとき、酸化方法としては、（高温）熱酸化法のほか酸素プラズマ酸化法やオゾン酸化法などを用いることができる。

又、本発明に係る可変抵抗素子の製造方法は、上記第１〜第１３の何れか一の特徴に加えて、前記突起電極物が窒化チタンであることを第１４の特徴とする。

本発明に係る可変抵抗素子の製造方法の上記第１４の特徴構成によれば、前記突起電極物として従来から半導体プロセスで汎用的に用いられてきたチタン系材料が利用できるため、プロセスの組み立てが容易になる。

又、本発明に係る可変抵抗素子の製造方法は、上記第１〜第１４の何れか一の特徴に加えて、前記可変抵抗体が酸化チタン又は酸窒化チタンであることを第１５の特徴とする。

本発明の可変抵抗素子は、可変抵抗体と、一方の電極若しくは他方の電極の何れかの電極との接触面の形状が環状又は分離された線状であるため、可変抵抗体の電気的に寄与する領域の面積は製造プロセスで規定される加工可能面積に制約されない。これによって、可変抵抗体の電気的に寄与する領域の面積を製造プロセスで規定される加工可能面積よりも小さくすることができるので、書込時、消去時の消費電流を低減することができ、低抵抗による書込み不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く形成できる。又、本発明の可変抵抗素子の製造方法によれば、上記のような、可変抵抗体の電気的に寄与する領域の面積を製造プロセスで規定される加工可能面積よりも小さくすることができる可変抵抗素子を製造することができる。

以下、本発明に係る可変抵抗素子（以下、適宜「本発明素子」と略称する）、及びその製造方法（以下、適宜「本発明方法」と略称する）の実施形態について図面を参照して説明する。

本発明素子は、上部電極と下部電極とを可変抵抗体を介して接続を行う構成であるが、何れか一方の電極と可変抵抗体との接触面積を従来構成より狭くするために、何れか一方の電極と電気的に接続される突起電極物を備える構成である。以下に、当該突起電極物の製造工程に特に焦点を当てて説明を行う。

＜第１の実施形態＞
本発明素子及びその製造方法の第１の実施形態（以下、適宜「本実施形態」と呼称する）について、図１〜図５を参照して説明する。

図１は、本実施形態の本発明素子を示した断面模式図である。図１に示すように、本実施形態における本発明素子は、下地基板５上に形成された下部電極配線１と上部電極配線４と、上下電極配線間に記憶材料体としての可変抵抗体３を有する構造であるとともに、導電性材料からなる突起電極物２が下部電極１と接続しており、突起電極物２の先端部に可変抵抗体３が形成されている。

このように構成される本発明素子を１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図２は１Ｒ型のメモリセルアレイを示す平面模式図である。又、図３及び図４は、本実施形態における本発明素子の製造工程を示す図であり、図３（ａ）〜図４（ｇ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図３及び図４では、図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、それぞれ左右に表示している。

以下に、図３及び図４を参照して本実施形態における本発明素子の製造工程についての説明を行う。

まず、周辺回路等（図示せず）を適宜形成した半導体基板１６上に下地絶縁膜１５を形成する。本実施形態では、膜厚１５００ｎｍの厚みでＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜１５を堆積させた後、更にその表面をいわゆるＣＭＰ法（化学的機械的研磨法：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ Ｍｅｔｈｏｄ）にて、半導体基板１６表面上のＢＰＳＧ膜１５の厚みが８００ｎｍとなるまで研磨することにより表面を平坦化する。続いて、下部電極配線となる材料膜（第１電極膜）１１をその上に堆積する。本実施形態では、厚さ５ｎｍのＴｉ膜と厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造）。更に、下部電極配線となる材料膜１１上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法でＳｉＮ膜（第２絶縁膜）１７を１５０ｎｍ堆積する。その後、フォトリソグラフィの手法によって図２の下部電極配線ＢＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとしてＳｉＮ膜１７及び下部電極配線となる材料膜１１をエッチングすることにより下部電極配線を形成する。そして、図３（ａ）に示すように、その上にＳｉＯ_２膜（第１絶縁膜）１８をＣＶＤ法にて６００ｎｍ堆積する。

次に、図３（ｂ）に示すように、ＣＭＰ法でＳｉＯ_２膜１８をＳｉＮ膜１７の表面レベルまで研磨することにより、表面を平坦化するとともにＳｉＮ膜１７表面を露出させる。平坦化方法はＣＭＰ法に限られたものではなく、スピンオン法、スピンオン法とエッチバック法の組み合わせを含む任意の適切な平坦化技術を用いても構わない。

次に、図３（ｃ）に示すように、ＳｉＮ膜１７をダウンストリーム型のＮＦ_３プラズマを用いたドライエッチング法により、ＳｉＮ膜１７をＳｉＯ_２膜１８及び下部電極配線となる材料膜１１に対して選択的に除去することにより開口部Ａを形成する。ＳｉＮ膜１７の除去方法はドライエッチング法に限られたものではなく、熱リン酸処理を含むウェットエッチング法により除去してもよい。

次に、図３（ｄ）に示すように、突起電極物となる材料膜の一例としてのＴｉＮ膜（突起電極物用電極膜）１２をスパッタリング法で４０ｎｍの厚みで全面に堆積する。この際、開口部Ａ内の内側側面に沿って形成されたＴｉＮ膜１２の厚みは例えば２０ｎｍとすることができる。そして、その後ＳｉＯ_２膜（第３絶縁膜）１９をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。尚、ＴｉＮ膜１２は開口部Ａに沿って形成されるので、開口部Ａ内を充填することはない。

次に、ＣＭＰ法でＳｉＯ_２膜１９をＴｉＮ膜１２の表面レベルまで研磨することにより、表面を平坦化するとともにＴｉＮ膜１２表面を露出させる。その後、図４（ｅ）に示すように、開口部Ａ以外のＳｉＯ_２膜１８上のＴｉＮ膜１２をエッチバック法により除去することにより、ＴｉＮ膜からなる突起電極物１２を形成する。

次に、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、図４（ｆ）に示すように、ＴｉＮ膜からなる突起電極物１２の露出した先端部分を酸化させて形成した可変抵抗体の一例としてのＴｉＯ_２膜１３を形成する。本実施形態では可変抵抗体をＴｉＯ_２膜としたが、酸化温度、酸素濃度等の酸化条件を適宜調整することにより、可変抵抗特性を持つＴｉＯ_２−ＸＮ_Ｘ膜とすることも可能である。

次に、上部電極配線となる材料膜（第２電極膜）１４を全面に堆積する。本実施形態では、厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積した（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜１４をエッチングすることにより上部電極配線１４を形成する。更に、図４（ｇ）に示すように、層間絶縁膜２０を堆積し、上部電極配線１４及び下部電極配線１１へのコンタクト及びメタル配線（何れも図示せず）を形成する。

このように形成される可変抵抗素子は、可変抵抗体と電極との接触面の面積を従来構成より縮小することができる。この点について、以下に図面を参照して説明を行う。

図５は、従来構成の可変抵抗素子と、本実施形態における可変抵抗素子とを比較した平面模式図である。図５（ａ）は従来構成のものを示しており、図５（ｂ）は本実施形態による構成を示している。

図５（ａ）に示すように、従来の１Ｒ型のメモリセルにおいては下部電極配線１２１と上部電極配線１２２の交差する領域Ｓ１（図中の斜線部）であるクロスポイント部分が可変抵抗体の電気的に寄与している領域である。

これに対し、本実施形態の可変抵抗素子によれば、下部電極配線１２３の配線上領域のうち、境界側の一部領域にのみ突起電極物が形成されて上部電極配線と電気的に接続される構成であるため、この突起電極物と上部電極配線１２４とのクロスポイント部分である領域Ｓ２（図中の斜線部）が、可変抵抗体の電気的に寄与している領域になる。

領域Ｓ２は、少なくとも突起電極物の膜厚分の幅を持った線状の形状をしているが、従来の可変抵抗素子における領域Ｓ１よりも、その面積が縮小される。突起電極物は自己整合的なプロセスで形成できるので、膜厚の調整によりその面積を任意に変えることができる。

即ち、本実施形態の構成によれば、従来構成の接触面積と比較して接触面積を縮小化することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。

尚、上述では、堆積した絶縁膜をＳｉＯ_２膜１８及びＳｉＯ_２膜１９としたが、絶縁膜はＳｉＯ_２膜に限られたものではなく、ＳｉＮ膜，ポリイミド膜，ＳｉＯＦ膜を含む任意の適切な絶縁膜を用いてもよい。又、絶縁膜の堆積は、パルス化レーザ堆積、ｒｆ−スパッタリング、ｅ−ビーム蒸発、熱蒸発、有機金属堆積、スピンオン堆積、及び有機金属化学気相成長を含む任意の適切な堆積技術を用いて堆積され得る。以下の各実施形態においても、同様である、

＜第２の実施形態＞
本発明素子及びその製造方法の第２の実施形態（以下、適宜「本実施形態」と呼称する）について、図６〜図９を参照して説明する。尚、第１の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。

又、第１絶縁膜、第２絶縁膜なる記載は、各実施形態内において絶縁膜の成膜順に従って便宜上付した名前であり、特段の明記がある場合を除き、異なる実施形態間においては独立に使用するものである。以下の各実施形態においても同様とする。

図６は、本実施形態の本発明素子を示した断面模式図である。図６に示すように、本実施形態における本発明素子は、下地基板３５上に形成された下部電極配線３１と上部電極配線３４と、上下電極間に記憶材料体としての可変抵抗体３３を有する構造であるとともに、導電性材料からなる突起電極物３２が上部電極３４と接続しており、突起電極物３２と下部電極３１とが可変抵抗体３３を介して接続されている。

次に、本実施形態の可変抵抗素子の製造方法を１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図７及び図８は本実施形態における本発明素子の製造工程を示す図であり、図７（ａ）〜図８（ｇ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図７及び図８では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、それぞれ左右に示している。又、図９は製造工程中の一工程を説明するために図７或いは図８に示される模式図を拡大表示した図である。

以下に、図７〜図９を参照して本実施形態における本発明素子の製造工程についての説明を行う。

まず、第１の実施形態における図３（ａ）の工程と全く同様な手順により、図７（ａ）に示すように、半導体基板３６上の下地絶縁膜３５上に、下部電極配線ＢＥのパターニングで加工した下部電極配線となる材料膜（第１電極膜）３１及びＳｉＮ膜（第２絶縁膜）３７を形成する。更にその上に、ＳｉＯ_２膜（第１絶縁膜）３８を全面に堆積する。

次に、第１の実施形態における図３（ｂ）及び（ｃ）の工程と全く同様な手順により、図７（ｂ）に示すように、下部電極配線３１上に開口部Ａを形成する。

次に、図７（ｃ）に示すように、突起電極物となる材料膜の一例としてのＴｉＮ膜（突起電極物用電極膜）３２を全面に堆積する。この堆積方法について拡大図を参照して説明する。図９（ａ）は図７（ｃ）に示されるＸ−Ｘ’断面図を拡大した図である。

図９（ａ）に示されるように、ＴｉＮ膜を堆積する際、開口部ＡでのＴｉＮ膜３２の成膜具合をいわゆるオーバーハング形状となるようにスパッタリング法で成膜を行う。例えば、絶縁膜３８上の平坦な部分でのＴｉＮ膜３２を４０ｎｍの厚みとするとき、開口部Ａ内の側面に成膜された当該ＴｉＮ膜の厚みが３ｎｍ〜２０ｎｍであり、開口部の底に近くなるにつれ膜厚を薄くさせる。このような形状は、圧力、基板バイアス、及びコリメーターの有無等のスパッタリング条件を適宜調整することにより、容易に形成することができる。

次に、図７（ｄ）に示すように、絶縁膜３８上のＴｉＮ膜３２が完全に除去されるまでエッチバックによる加工を行う。当該工程によって、図９の（ｂ）図に拡大して示したように、開口部Ａ内の側面のみにＴｉＮ膜３２が残存する。

次に、図８（ｅ）に示すように、ＳｉＯ_２膜（第３絶縁膜）３９をＣＶＤ法にて６００ｎｍ堆積の厚みで全面に堆積する。当該ＳｉＯ_２膜３９を形成する工程は酸化性雰囲気であるために、ＳｉＯ_２膜３９の成膜中に開口部Ａ内の側面に残存したＴｉＮ膜３２が一部酸化されてしまう。本実施形態の構成では、図９（ｂ）に示すように開口部Ａの底に近づくほどＴｉＮ膜３２の残存膜厚が薄いため、ＳｉＯ_２膜３９を形成する工程において、開口部Ａの底に近い箇所に位置するＴｉＮ膜３２が酸化されてＴｉＯ_２膜が形成される。そして、当該形成されたＴｉＯ_２膜を可変抵抗体の材料膜として利用する。即ち、ＴｉＮ膜３２と下部電極３１との界面部分に可変抵抗体であるＴｉＯ_２膜３３を形成させる（図９（ｃ）参照）。これによって、突起電極物３２と下部電極３１とがＴｉＯ_２膜３３を介して接続される構成となる。

次に、図８（ｆ）に示すように、ＣＭＰ法でＳｉＯ_２膜３９をＴｉＮ膜３２表面レベルまで研磨することにより、表面を平坦化するとともにＴｉＮ膜３２を露出させる。そして、上部電極配線３４となる材料膜（第２電極膜）とその下部の突起電極物３２を同時にパターンニングして上部電極３４を形成する。これは上部電極配線３４と突起電極物３２の延伸方向が互いに直交するため、隣接する上部電極が突起電極物３２による短絡防止を目的とするものである。

その後、層間絶縁膜４０を堆積し（図８（ｇ）参照）、更に上部電極配線３４及び下部電極配線３１へのコンタクト及びメタル配線（何れも図示せず）を形成する。

本実施形態の構成によれば、上部電極配線３４と開口部Ａ内に残存したＴｉＮ膜３２は電気的に接続されている。即ち、図６に示すように突起電極物３２は上部電極３４と接続され、その下方向端部に可変抵抗体３３を有する構造になっている。従って、本実施形態における平面模式図は第１の実施形態と同様、図５（ｂ）に示されるような構成となり、下部電極配線１２３の配線上領域のうち、境界側の一部領域にのみ突起電極物が形成されて上部電極配線と電気的に接続される構成であるため、この突起電極物と上部電極配線１２４とのクロスポイント部分である領域Ｓ２（図中の斜線部）が、可変抵抗体の電気的に寄与している領域になる。

このように形成される可変抵抗素子は、第１の実施形態と同様、可変抵抗体と電極との接触面の面積を従来構成より縮小することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。

尚、本実施形態では、酸化膜の成膜中に進行する酸化を利用したがこれに限定されるものでは無く、酸素雰囲気中での熱酸化や、酸素プラズマ中での酸化、オゾン酸化など他の酸化法を用いても良い。

＜第３の実施形態＞
本発明素子及びその製造方法の第３の実施形態（以下、適宜「本実施形態」と呼称する）について、図１０及び図１１を参照して説明する。尚、第１の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。

上述した第１及び第２の実施形態においては、可変抵抗体の成膜を突起電極物の酸化によって形成したが、本実施形態では、可変抵抗体を突起電極物上に直接成膜させる方法によって本発明素子を形成する。以下において、本実施形態の可変抵抗素子の製造方法を１Ｒ型のメモリセルに適用した場合を例として説明する。

図１０及び図１１は本実施形態における本発明素子の製造工程を示す図であり、図１０（ａ）〜図１１（ｇ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図１０及び図１１では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、それぞれ左右に示している。

まず、第１の実施形態における図３（ａ）の工程と全く同様な手順により、図１０（ａ）に示すように、半導体基板４６上の下地絶縁膜４５上に、下部電極配線ＢＥのパターニングで加工した下部電極配線となる材料膜（第１電極膜）４１及びＳｉＮ膜（第２絶縁膜）４７を形成する。更にその上に、ＳｉＯ_２膜（第１絶縁膜）４８を全面に堆積する。

次に、第１の実施形態における図３（ｂ）の工程と全く同様な手順により、図１０（ｂ）に示すように、ＳｉＮ膜４７の表面が露出するまで、ＳｉＯ_２膜４８を平坦化する。

次に、第１の実施形態における図３（ｃ）の工程と全く同様な手順により、図１０（ｃ）に示すように、下部電極配線４１上に開口部Ａを形成する。

次に、第１の実施形態における図３（ｄ）の工程と全く同様な手順により、図１０（ｄ）に示すように、突起電極物の一例としてのＴｉＮ膜（突起電極物用電極膜）４２とＳｉＯ_２膜４９を全面に堆積する。

次に、第１の実施形態における図３（ｅ）の工程と全く同様な手順により、図１１（ｅ）に示すように、ＴｉＮ膜からなる突起電極物４２を形成する。

次に、図１１（ｆ）に示すように、可変抵抗体の材料膜の一例としてのＴｉＯ_２膜（可変抵抗体膜）４３を全面に成膜する。この成膜方法の一例として、ＤＣマグネトロンスパッタリング法にて、ガス流量Ａｒ／Ｏ_２＝５ｓｃｃｍ／１５ｓｃｃｍ、圧力３〜１５ｍＴｏｒｒの条件下で、Ｔｉターゲットに１．５ＫＷ／ｃｍ^２のＤＣパワーを印加することによりＴｉＯ_２膜４３を成膜することができる。

次に、図１１（ｇ）に示すように、第１の実施形態における図３（ｇ）の工程と全く同様な手順により、上部電極配線４４と層間絶縁膜５０、更に上部電極配線４４及び下部電極配線４１へのコンタクト及びメタル配線（何れも図示せず）を形成する。

本実施形態の構成によれば、上部電極配線４４と突起電極物４２とが可変抵抗体４３を介して接続され、突起電極物４２は下部電極４１と接続される構成である。従って、本実施形態における平面模式図は第１、及び第２の実施形態と同様、図５（ｂ）に示されるような構成となり、下部電極配線１２３の配線上領域のうち、境界側の一部領域にのみ突起電極物が形成されて上部電極配線と電気的に接続される構成であるため、この突起電極物と上部電極配線１２４とのクロスポイント部分である領域Ｓ２（図中の斜線部）が、可変抵抗体の電気的に寄与している領域になる。

このように形成される可変抵抗素子は、第１、第２の実施形態と同様、可変抵抗体と電極との接触面の面積を従来構成より縮小することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。

尚、上述では可変抵抗体４３をスパッタリング法による酸化チタンとしたが、成膜方法はこれに限定されるものではなく、ＣＶＤ法を用いて形成しても良い。ＣＶＤ法で形成する場合は、基板を２５０℃〜５００℃に加熱させ、原料としてはＴｉＣｌ_４或いは有機金属原料であるＴｉ（ＯＣＨ_３）_４、Ｔｉ（ＯＣ_２Ｈ_６）_４、Ｔｉ（Ｏ−ｉ−Ｃ_３Ｈ_７）_４、Ｔｉ（Ｏ−ｎ−Ｃ_４Ｈ_７）_４、Ｔｉ（Ｏ−ｎ−Ｃ_４Ｈ_９）_４、Ｔｉ（Ｏ−ｓｅｃ−Ｃ_４Ｈ_９）_４、Ｔｉ（Ｎ（ＣＨ_３）_２）_４、Ｔｉ（Ｎ（Ｃ_２Ｈ_５）_２）_４等を気化器で反応室に導入し、酸素と反応させて形成しても良い。

又、可変抵抗体４３としては酸化チタンのみならず、酸窒化チタン膜としてもよい。例えばＴｉＯ_２をターゲットとしたＮ２／Ｏ２／Ａｒガス中でのスパッタリングで、そのガス流量比を適宜調整することにより、可変抵抗特性を持つＴｉＯ_２−ＸＮ_Ｘ膜とすることも可能である。

＜第４の実施形態＞
本発明素子及びその製造方法の第４の実施形態（以下、適宜「本実施形態」と呼称する）について、図１２〜図１５を参照して説明する。尚、第１の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。

図１２は、本実施形態の本発明素子を示した断面模式図である。図１２に示すように、本実施形態における本発明素子は、下地基板上５５に形成された下部電極配線５１と上部電極配線５４と、上下電極間に記憶材料体としての可変抵抗体５３を有する構造であるとともに、導電性材料からなる突起電極物５２が下部電極５１と接続しており、突起電極物５２と上部電極５４とが可変抵抗体５３を介して接続されている。

次に、本実施形態の本発明素子の製造方法を図２に示すような１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図１３及び図１４は本実施形態における本発明素子の製造工程を示す図であり、図１３（ａ）〜図１４（ｇ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図１３及び図１４では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、それぞれ左右に示している。

まず、周辺回路等（図示せず）を適宜形成した半導体基板６６上に下地絶縁膜６５を形成する。本実施形態では第１の実施形態と同様に、膜厚１５００ｎｍの厚みでＢＰＳＧ膜６５を堆積させた後、更にその表面をＣＭＰ法にて、半導体基板６６表面上のＢＰＳＧ膜６５の厚みが８００ｎｍとなるまで研磨することにより表面を平坦化する。続いて、下部電極配線となる材料膜（第１電極膜）６１をその上に堆積する。本実施形態では、厚さ５ｎｍのＴｉ膜と厚２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造）。更に、下部電極配線となる材料膜６１上にＣＶＤ法でＳｉＮ膜（第１絶縁膜）６７を１５０ｎｍ堆積する。その後、フォトリソグラフィの手法によって図２の下部電極配線ＢＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとしてＳｉＮ膜６７をエッチングし、レジスト除去後、ＳｉＮ膜６７をマスクとして及び下部電極配線となる材料膜６１をエッチングすることにより、図１３（ａ）に示される下部電極配線を形成する。

次に、図１３（ｂ）に示すように、突起電極物となる材料膜の一例としてのＴｉＮ膜（突起電極物用電極膜）６２をスパッタリング法で４０ｎｍの厚みで全面に堆積する。この際、下部電極６１の側壁に形成されたＴｉＮ膜１２の厚みを例えば約２０ｎｍとすることができる。

次に、下地絶縁膜６５上及びＳｉＮ膜６７上のＴｉＮ膜６２が完全に除去されるまでエッチバックによる加工を行う。当該工程によって、図１３（ｃ）に示すように、下部電極６１とＳｉＮ膜６７の側壁に渡ってＴｉＮ膜６２が残存する。

次に、図１３（ｄ）に示すように、ＳｉＯ_２膜（第２絶縁膜）６８をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。

次に、図１４（ｅ）に示すように、ＣＭＰ法でＳｉＯ_２膜６８をＴｉＮ膜６２の上面レベルまで研磨することにより、表面を平坦化するとともにＴｉＮ膜６２を一部露出させる。平坦化方法はＣＭＰ法に限られたものではなく、スピンオン法、スピンオン法とエッチバック法の組み合わせを含む任意の適切な平坦化技術を用いても構わない。

次に、図１４（ｆ）に示すように、ＴｉＮ膜からなる突起電極物６２の露出部分を、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、可変抵抗体の一例としてのＴｉＯ_２膜６３を形成する。

次に、上部電極配線となる材料膜（第２電極膜）６４を全面に堆積する。本実施形態では、厚２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜６４をエッチングすることにより上部電極配線６４を形成する。更に、図１４（ｇ）に示すように、層間絶縁膜６９を堆積し、上部電極配線６４及び下部電極配線６１へのコンタクト及びメタル配線（何れも図示せず）を形成する。

本実施形態の構成によれば、上部電極配線５４と突起電極物５２とが可変抵抗体５３を介して接続され、突起電極物５２は下部電極５１とその側壁にて接続される構成である。このように形成される可変抵抗素子は、上述の各実施形態と同様、可変抵抗体と電極との接触面の面積を従来構成より縮小することができる。

図１５は、従来構成の可変抵抗素子と、本実施形態における可変抵抗素子とを比較した平面模式図である。図１５（ａ）は従来構成のものを示しており、図１５（ｂ）は本実施形態による構成を示している。尚、図１５（ａ）は図５（ａ）に示される構成と同一である。

本実施形態の可変抵抗素子によれば、下部電極配線１２５の外側側面領域にのみ突起電極物が形成され、当該突起電極物と上部電極配線１２６とが接続される構成であるため、この突起電極物と上部電極配線１２６とのクロスポイント部分である領域Ｓ３（図中の斜線部）が、可変抵抗体の電気的に寄与している領域となる。

領域Ｓ３は、少なくとも突起電極物の膜厚分の幅を持った線状の形状をしているが、従来の可変抵抗素子における領域Ｓ１よりも、その面積が縮小される。突起電極物は自己整合的なプロセスで形成できるので、膜厚の調整によりその面積を任意に変えることができる。

即ち、本実施形態の構成によれば、上述の各実施形態の構成と同様、従来構成の接触面積と比較して接触面積を縮小化することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。

尚、本実施形態では、突起電極物６２の露出部分を酸化させることで可変抵抗体を形成したが、第３の実施形態で上述したように、突起電極物６２の上面に可変抵抗体の材料膜として例えばＴｉＯ_２膜（可変抵抗体膜）を成膜することによって可変抵抗体を形成させるものとしても構わない。

＜第５の実施形態＞
本発明素子及びその製造方法の第５の実施形態（以下、適宜「本実施形態」と呼称する）について、図１６〜図２１を参照して説明する。尚、第１の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。

図１６は、本実施形態の本発明素子を示した断面図である。図１６に示すように、本実施形態の本発明素子は、下地基板３０５上に形成された下部電極配線３０１と上部電極配線３０４と、上下電極間に記憶材料体としての可変抵抗体３０３を有する構造であるとともに、導電性材料からなる突起電極物３０２が下部電極３０１と接続しており、突起電極物３０２の先端部に可変抵抗体３０３が形成されている。

次に、本実施形態の可変抵抗素子の製造方法を１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図１７〜図１９は本実施形態における本発明素子の製造工程を示す図であり、図１７（ａ）〜図１９（ｉ）によって各工程順に示されている（紙面の都合上３図面に分かれている）。図１７〜図１９では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、夫々左右に示している。又、図２０は図１７（ｃ）の製造工程で用いられる開口パターンＷＢＥのレイアウトを示した平面摸式図である。

まず、周辺回路等（図示せず）を適宜形成した半導体基板３１６上に下地絶縁膜３１５を形成する。本実施形態では第１の実施形態と同様に、膜厚１５００ｎｍの厚みでＢＰＳＧ膜３１５を堆積させた後、更にその表面をＣＭＰ法にて、半導体基板３１６表面上のＢＰＳＧ膜３１５の厚みが８００ｎｍとなるまで研磨することにより表面を平坦化する。続いて、下部電極配線となる材料膜（第１電極膜）３１１を堆積する。本実施形態では、厚さ５ｎｍのＴｉ膜と厚２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１０５ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造）。その後、フォトリソグラフィの手法によって図２の下部電極配線ＢＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとして下部電極配線となる材料膜３１１をエッチングすることにより、図１７（ａ）に示される下部電極配線３１１を形成する。更にその上に、ＳｉＯ_２膜３１７をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。

次に、ＣＭＰ法でＳｉＯ_２膜３１７を下部電極配線３１１の表面レベルまで研磨することにより表面を平坦化する。更にその上に、図１７（ｂ）に示すように、ＳｉＮ膜（第１絶縁膜）３１８をＣＶＤ法にて１５０ｎｍの厚みで全面に堆積する。

次に、フォトリソグラフィの手法によって図２０の破線領域ＷＢＥで示すような開口パターン形状にパターニングしたレジスト（図１７では図示せず）をマスクとしてＳｉＮ膜３１８をエッチングすることにより、図１７（ｃ）に示すように、隣接するＳｉＮ膜３１８パターンの間に開口部３１９を形成する。図２０において、パターンＢＥは図２に示される下部電極配線ＢＥと同一の構成であり、開口パターンＷＢＥは下部電極配線ＢＥと同じ方向に延伸するパターンで、その短辺側の両辺は隣り合う２本の下部電極配線ＢＥ領域上に夫々位置するようにレイアウトされている。そして、開口パターンＷＢＥは下部電極配線ＢＥの２本置きのピッチをもって、下部電極配線ＢＥと平行に繰り返し配列されている。ここで、開口パターンＷＢＥの短辺側の両辺（短辺側の境界）は、夫々必ずしも下部電極配線ＢＥの中心線上にある必要は無く、少なくとも下部電極配線ＢＥ領域上にあればどこでも構わない。

次に、図１７（ｄ）に示すように、突起電極物となる材料膜の一例としてのＴｉＮ膜（突起電極物用電極膜）３１２をスパッタリング法で４０ｎｍの厚みで全面に堆積する。この際、開口部３１９内の内側側面に沿って形成されたＴｉＮ膜３１２の厚みは例えば２０ｎｍとすることができる。尚、ＴｉＮ膜３１２は開口部３１９に沿って形成されるので、開口部３１９内を充填することはない。

次に、図１８（ｅ）に示すように、絶縁膜３１８及び絶縁膜３１７上のＴｉＮ膜３１２が完全に除去されるまでエッチバックによる加工を行うことで、開口部３１９内の側面のみにＴｉＮ膜３１２が残存する。当該工程によって、下部電極配線３１１と接続されたＴｉＮ膜からなる突起電極物３１２が形成される。

次に、図１８（ｆ）に示すように、ＳｉＯ_２膜（第２絶縁膜）３２０をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。

次に、図１８（ｇ）に示すように、ＣＭＰ法でＳｉＯ_２膜３２０をＳｉＮ膜３１８表面レベルまで研磨することにより、表面を平坦化するとともに突起電極物であるＴｉＮ膜３１２の先端部を露出させる。又当該工程の結果として、同じく図１８（ｇ）に示すように、絶縁膜３１８及び絶縁膜３２０が突起電極物３１２を挟んで交互に配列するような形状となる。

次に、図１８（ｈ）に示すように、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、ＴｉＮ膜からなる突起電極物３１２の露出した先端部分を酸化させて形成した可変抵抗体の一例としてのＴｉＯ_２膜３１３を形成する。本実施形態では可変抵抗体をＴｉＯ_２膜としたが、酸化温度、酸素濃度等の酸化条件を適宜調整することにより、可変抵抗特性を持つＴｉＯ_２−ＸＮ_Ｘ膜とすることも可能である。又、本実施形態では突起電極物を熱酸化することにより可変抵抗体を形成したが、上述した他の実施形態と同様に、酸素プラズマ中での酸化、オゾン酸化など他の酸化法を用いても良いし、ＣＶＤ法若しくはスパッタリング法にて突起電極物上に直接堆積するように成膜しても構わない。

次に、上部電極配線となる材料膜（第２電極膜）３１４を全面に堆積する。本実施形態では、厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜３１４、可変抵抗体３１３及び突起電極物３１２をエッチングすることにより上部電極配線３１４を形成する。更に、図１９（ｉ）に示すように、層間絶縁膜３２１を堆積し、上部電極配線３１４及び下部電極配線３１１へのコンタクト及びメタル配線（何れも図示せず）を形成する。尚、当該工程において本実施形態では、図２０で示す開口パターンＷＢＥの内側に沿って形成される突起電極物３１２によって隣接するＢＥ配線同士がショートするのを回避するために、上部電極配線３１４に加えて可変抵抗体３１３及び突起電極物３１２をもエッチングして除去している。しかし例えば、ＢＥ配線の無いメモリセルアレイ外の任意の領域において、フォトリソグラフィによるパターンニング及びエッチングの手法により残存する突起電極物３１２及び可変抵抗体３１３の少なくとも一部分の領域のみを除去するようにすれば、図１９（ｉ）の上部電極配線の加工工程を上部電極配線材料３１４のみエッチングするようにすることも可能である。

以上のように形成される可変抵抗素子は、可変抵抗体と電極との接触面の面積を従来構成より縮小することができる。この点について、以下に図面を参照して説明を行う。

図２１は、従来構成の可変抵抗素子と、本実施形態における可変抵抗素子とを比較した平面模式図である。図２１（ａ）は従来構成のものを示しており、図２１（ｂ）は本実施形態による構成を示している。尚、図２１（ａ）は図５（ａ）及び図１５（ａ）に示される構成と同一である。

本実施形態の可変抵抗素子によれば、下部電極配線１２９の配線上領域のうち、図２０での開口パターンＷＢＥの境界側の一部領域にのみ突起電極物が形成されて下部電極配線と電気的に接続される構成であるため、この突起電極物と上部電極配線１３０とのクロスポイント部分である領域Ｓ６（図中の斜線部）が、可変抵抗体の電気的に寄与している領域になる。

領域Ｓ６は、少なくとも突起電極物の膜厚分の幅を持った線状の形状をしているが、従来の可変抵抗素子における領域Ｓ１よりも、その面積が縮小される。突起電極物は自己整合的なプロセスで形成できるので、膜厚の調整によりその面積を任意に変えることができる。

即ち、本実施形態の構成によれば、上述の各実施形態の構成と同様、従来構成の接触面積と比較して接触面積を縮小化することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。更に、本実施形態の構成によれば、開口パターンＷＢＥによるフォトリソグラフィ工程及びエッチング工程の追加によって、１つの可変抵抗素子あたりの接触面を１本の線状の形状にすることができるため、１つの可変抵抗素子あたりの接触面が２本の線状の形状であった上述の第１〜第４の実施形態よりも接触面積を更に縮小することができる。

尚、本実施形態では絶縁膜３１７をＳｉＯ_２膜に、絶縁膜３１８をＳｉＮ膜としたが、これは図１７（ｃ）の絶縁膜３１８のエッチング工程の際に、絶縁膜３１７に対するエッチングの選択性を確保する為に異種材料としたものであって、絶縁膜３１７をＳｉＮ膜に、絶縁膜３１８をＳｉＯ_２膜としても構わない。又、ＳｉＯ_２膜、ＳｉＮ膜以外の他の絶縁材料を含めた絶縁材料の選択肢の中から適宜異種材料の膜を組み合わせて適用させても構わない。一方、これら絶縁膜３１７及び３１８を同じ材料膜、例えば同じＳｉＯ_２膜とすることも可能であるが、絶縁膜３１７の膜減りを制御するように絶縁膜３１８のエッチングを制御しなければならないので、別材料の方がより好ましい。

同様に、本実施形態では絶縁膜３２０をＳｉＯ_２膜としたが、ＳｉＮ膜或いは他の絶縁材料膜としても構わないが、図１８（ｇ）のＣＭＰ工程の際に、絶縁膜３１８に対する絶縁膜３２０の研磨の選択性を確保する為に、絶縁膜３１８とは別材料であることがより好ましい。

又、本実施形態では、他の実施形態と同様に下部電極配線の材料膜３１１をＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮ／Ｔｉの積層構造膜に、突起電極物の材料膜３１２をＴｉＮ膜としているが、図１８（ｅ）のＴｉＮ膜３１２のエッチング工程の際に、下部電極配線３１１の最上層のＴｉＮではオーバーエッチングによる膜厚減りが起こるので、該最上層のＴｉＮをこの膜厚減りを考慮した膜厚に設定している。一方、下部電極配線３１１の最上層の材料と突起電極物の材料膜とを異種材料の組み合わせとするような製造方法の変更も容易に可能である。

又、本実施形態では可変抵抗体膜３１３を形成する工程を図１８（ｈ）としたが、これを図１７（ｃ）の後とする工程の変更も容易に可能である。即ち、図１７（ｃ）の後に熱酸化法によって下部電極配線３１１の露出した表面上に可変抵抗体となるＴｉＯ_２膜を形成し、その後、図１７（ｄ）以降の工程を行えば良い（この結果、図１８（ｈ）の工程は不要となる）。この場合、可変抵抗体は突起電極物と下部電極配線間に形成され、突起電極物は上部電極配線と接続する構造となる。

＜第６の実施形態＞
本発明素子及びその製造方法の第６の実施形態（以下、適宜「本実施形態」と呼称する）について、図２２〜図２４を参照して説明する。尚、第５の実施形態と重複する工程については、その旨を記載するとともにその詳細な説明を適宜省略する。

図２２は、本実施形態の本発明素子を示した断面図である。図２２に示すように、本実施形態の本発明素子は、下地基板３３５上に形成された下部電極配線３３１と上部電極配線３３４と、上下電極間に記憶材料体としての可変抵抗体３３３を有する構造であるとともに、導電性材料からなる突起電極物３３２が上部電極３３４と接続しており、突起電極物３３２と下部電極３３１が可変抵抗体３３３を介して対向している。

次に、本実施形態の可変抵抗素子の製造方法を１Ｒ型のメモリセルに適用した場合を例として以下に説明する。図２３及び図２４は本実施形態における本発明素子の製造工程を示す図であり、図２３（ａ）〜図２４（ｇ）によって各工程順に示されている（紙面の都合上２図面に分かれている）。図２３及び図２４では、１Ｒ型のメモリセルアレイを示した図２中のＸ−Ｘ´線、即ち上部電極配線ＴＥに沿った断面模式図と、Ｙ−Ｙ´線、即ち下部電極配線ＢＥに沿った断面模式図を、夫々左右に示している。

まず、第５の実施形態における図１７（ｃ）の工程までと全く同様な手順により、図２３（ａ）に示すように、半導体基板３４６上の下地絶縁膜３４５上に、下部電極配線ＢＥにパターニングした下部電極配線（第１電極膜）３４１と下部電極配線３４１間を埋め込んだＳｉＯ_２膜３４７を形成し、更にその上に開口部（第１開口部）３４９を形成する。ただし、開口パターンＷＢＥにパターニングした第１絶縁膜（図２３では絶縁膜３４８、図１７では絶縁膜３１８に相当）を第５の実施形態ではＳｉＮ膜としたが、本実施形態ではこれをＡｌ_２Ｏ_３膜３４８としている。即ち、Ａｌ_２Ｏ_３膜３４８をスパッタリング法にて１５０ｎｍの厚みで全面に堆積し、フォトリソグラフィの手法によって開口パターンＷＢＥにパターニングしたレジストをマスクとしてエッチングすることにより、隣接するＡｌ_２Ｏ_３膜３４８パターンの間に開口部３４９を形成している。

次に、図２３（ｂ）に示すように、絶縁材料であるＳｉＯ_２膜（ダミー膜）３５０をＣＶＤ法にて２５ｎｍの厚みで全面に堆積する。この際、開口部３４９の内側側面に沿って形成されたＳｉＯ_２膜３５０の厚みは例えば２０ｎｍとすることができる。尚、ＳｉＯ_２膜３５０は開口部３４９に沿って形成されるので、開口部３４９内を充填することはない。

次に、絶縁膜３４８及び絶縁膜３４７上のＳｉＯ_２膜３５０が完全に除去されるまでエッチバックによる加工を行う。当該工程によって、図２３（ｃ）に示すように、開口部３４９の側面（Ａｌ_２Ｏ_３膜３４８の側壁）のみにＳｉＯ_２膜３５０が残存する。更にその上に、ＳｉＮ膜（第２絶縁膜）３５１をＣＶＤ法にて６００ｎｍの厚みで全面に堆積する。

次に、図２３（ｄ）に示すように、ＣＭＰ法でＳｉＮ膜３５１をＡｌ_２Ｏ_３膜３４８表面レベルまで研磨することにより、表面を平坦化するとともに開口部３４９の内側側面に形成されたＳｉＯ_２膜３５０の先端部を露出させる。又、当該工程の結果として、同じく図２３（ｄ）に示すように、絶縁膜３４８及び絶縁膜３５１がＳｉＯ_２膜３５０を挟んで交互に配列するような形状となる。

次に、図２４（ｅ）に示すように、フッ酸を含むウェットエッチング法によりＳｉＯ_２膜３５０のみをＡｌ_２Ｏ_３膜３４８、ＳｉＮ膜３５１及び下部電極配線３４１に対して選択的に除去する。当該工程により、下部電極配線３４１表面上の一部の領域のみが、開口部３４９の内側側面に沿って形成されたＳｉＯ_２膜３５０の厚みの分だけ露出し、Ａｌ_２Ｏ_３膜３４８及びＳｉＮ膜３５１の高さを有する開口部（第２開口部）３５２が形成される。

次に、図２４（ｆ）に示すように、酸素を含む２５０〜４５０℃の雰囲気下で熱酸化することにより、開口部３５２内の下部電極配線３４１表面上の露出した部分を酸化させて形成した可変抵抗体の一例としてのＴｉＯ_２膜３４３を形成する。本実施形態では可変抵抗体をＴｉＯ_２膜としたが、酸化温度、酸素濃度等の酸化条件を適宜調整することにより、可変抵抗特性を持つＴｉＯ_２−ＸＮ_Ｘ膜とすることも可能である。又、本実施形態では下部電極配線３４１の一部領域を熱酸化することにより可変抵抗体を形成したが、上述した他の実施形態と同様に、酸素プラズマ中での酸化、オゾン酸化など他の酸化法を用いても構わない。

次に、図２４（ｇ）に示すように、上部電極配線となる材料膜（第２電極膜）３４４を全面に堆積する。本実施形態では、厚さ２０ｎｍのＴｉＮ膜と厚さ２００ｎｍのＡｌＣｕ膜と厚さ５ｎｍのＴｉ膜と厚さ１００ｎｍのＴｉＮ膜とを、それぞれスパッタリング法にて順次堆積するものとする（ＴｉＮ／Ｔｉ／Ａｌ−Ｃｕ／ＴｉＮの積層構造）。当該工程によって、開口部３５２内に上部電極配線となる材料膜３４４が埋め込まれることにより、上部電極配線となる材料膜３４４からなる突起電極物３４２が形成される。尚、図２４（ｇ）では便宜上、上部電極配線３４４をドットによる陰影部で、突起電極物３４２を斜線部で示しているが、本実施形態ではこれらは同一工程で成膜される同一材料膜である。

その後、フォトリソグラフィの手法によって図２の上部電極配線ＴＥに示すようなＬ／Ｓ（ライン＆スペース）形状にパターンニングしたレジスト（図示せず）をマスクとして上部電極配線となる材料膜３４４、可変抵抗体３４３及び突起電極物３４２をエッチングすることにより上部電極配線３４４を形成する。更に、層間絶縁膜３５３を堆積し、上部電極配線３４４及び下部電極配線３４１へのコンタクト及びメタル配線（何れも図示せず）を形成する。

本実施形態の構成によれば、図２２に示すように突起電極物３３２と下部電極３３１が可変抵抗体３３３を介して対向し、突起電極物３３２は上部電極３３４と接続される構成である。従って、本実施形態における平面模式図は第５の実施形態と同様、図２１（ｂ）に示されるような構成となり、図２０での開口パターンＷＢＥの境界側の一部領域にのみ突起電極物が形成されて上部電極配線と電気的に接続される構成であるため、この突起電極物と下部電極配線１３０とのクロスポイント部分である領域Ｓ６（図２１中の斜線部）が、可変抵抗体の電気的に寄与している領域になる。

このように形成される可変抵抗素子は、第５の実施形態と同様、可変抵抗体と電極との接触面の面積を従来構成より縮小することができるため、当該素子によって不揮発性記憶装置を構成することで、消費電流を抑制でき、かつ書込不能の起こらない安定したスイッチング動作のメモリ素子を再現性良く作成することが可能となる。

尚、本実施形態では、開口部３４９上に形成したダミー膜をＳｉＯ_２膜３５０としたがこれに限定されるものではなく、他の材料膜を用いても構わない。又、該ダミー膜は図２４（ｅ）の工程で除去されるので絶縁性材料膜である必要はなく、導電性材料膜であっても構わないが、絶縁膜３４８と絶縁膜３５１、及び下部電極配線３４１に対して選択的にエッチングして除去できるような材料であることが望ましい。又、本実施形態では、当該選択的なエッチングを酸処理によるウェットエッチングとしたがこれに限定されるものではない。

又、第５の実施形態と同様に、絶縁膜３４７、絶縁膜３４８及び絶縁膜３５１は本実施形態での材料に限定されないが、絶縁膜３４８は絶縁膜３４７とは別材料に、絶縁膜３５１は絶縁膜３４８とは別材料に夫々選択することがより好ましい。以上を考慮した他の例として、絶縁膜３４８をＳｉＮ膜、絶縁膜３５１をＳｉＯ_２膜、絶縁膜３５０を非絶縁材料であるα（アモルファス）−Ｓｉ膜とし、図２４（ｅ）の工程でα−Ｓｉ膜３５０をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）によるドライエッチングで除去するような構成でも構わない。

又、本実施形態の変形例として、図２４（ｅ）の工程の後に、突起電極物の材料膜を全面に堆積することで開口部３５２内を埋め込み、エッチバック若しくはＣＭＰにより開口部３５２内に突起電極物を形成するような工程変更も容易に可能である。この後、突起電極物の上面を酸化させて先端に可変抵抗体を形成した後、上部電極を構成する電極膜を堆積させる。この場合、突起電極物は下部電極と接続し、突起電極物の先端に可変抵抗体が形成されるので、その断面形状構造は図１６と同じ構成になる。

又、本実施形態の別の変形例として、図２４（ｆ）の工程の後に、突起電極物の材料膜を全面に堆積することで開口部３５２内を埋め込み、エッチバック若しくはＣＭＰにより開口部３５２内に突起電極物を形成するような工程変更も容易に可能である。この後、突起電極物上面に上部電極を構成する電極膜を堆積させる。この場合、突起電極物の下端に可変抵抗体が形成されるとともに、突起電極物の上部に上部電極が形成される構成であるため、その断面形状構造は図２２と同じ構成になる。

以上、第１から第６の実施形態に従って説明した本発明素子は、上部電極或いは下部電極に接続される突起電極物によって可変抵抗体の電気的に寄与する領域の面積を縮小させる構成であるため、上部電極及び下部電極の線幅を縮小する必要がない。従って、何らかの方法によって上部電極若しくは下部電極の線幅を露光技術の制約以上に縮小することによって従来の課題を解決する場合に起こりうる上部電極及び下部電極の配線抵抗の増大という問題が、本発明素子では回避することができる。このことは、メモリセルの集積化に応じてより長い電極配線長が求められる１Ｒ型のメモリセルアレイ構成に対して本発明素子がより有効であることを示唆するものである。

又、上部電極若しくは下部電極の膜厚を薄くして何らかの方法によってその側面のみを利用することによって従来の課題を解決する場合に起こりうる上部電極及び下部電極の配線抵抗の増大という問題を、本発明素子によって回避することができる。このことは、同様に、メモリセルの集積化に応じて、より長い電極配線長が求められる１Ｒ型のメモリセルアレイ構成において本発明素子がより有効であることを示唆するものである。

上述したように、本発明の可変抵抗素子及びその製造方法によれば、突起電極物の材料膜として遷移金属若しくは遷移金属元素の窒化物を選択し、その一端部を酸化することにより遷移金属元素の酸化物或いは遷移金属元素の酸窒化物を可変抵抗体とすることができるので、半導体プロセスでは一般的な工程である酸化の熱処理工程によって可変抵抗体膜を形成することができ、該成膜の為の特別の装置を必要としない。又、突起電極物の材料膜として必ずしも貴金属を必要としないので、既存のＣＭＯＳプロセスと整合性が高く容易に製造できる。

更に、上記突起電極物の材料膜として窒化チタン、及び可変抵抗体をその酸化物或いは酸窒化物である酸化チタン或いは酸窒化チタンとすることにより、従来から半導体プロセスで汎用的に用いられてきたチタン系材料を使うことで、プロセスの組み立てが容易になるという利点を有する。

又、本発明の副次的作用として、可変抵抗体の抵抗値のばらつきが低減するという効果が得られた。これは、非特許文献２で説明されているように、従来の可変抵抗素子では可変抵抗体の局所的なフィラメント部分が抵抗変化に対して支配的であったのに対して、本発明の可変抵抗素子では、可変抵抗体の電気的に寄与する領域の面積を縮小することにより、この局所的なフィラメント部分の影響が無くなり、可変抵抗体のイントリンシックな（膜本来の固有な）特性が発現することにより、ばらつきが向上したものと推察される。従って、本発明の可変抵抗素子によれば、より小さい抵抗値範囲への抵抗ばらつき制御が可能となる。

又、上述した本発明の各実施形態では、線状及び環状という表現に基づいて可変抵抗体の電気的に寄与している領域を説明しているが、これらは夫々、直線形状及び矩形環状として厳密に限定されるものではない。即ち、直線以外の曲線若しくは折れ線、或いはそれらの組み合わせ等の変形も可能であり、半円やコの字型、Ｌ字型であっても、可変抵抗体の電気的に寄与する面積を縮小する構成である限り、本発明の有効性を何ら損なうものではない。又、矩形環状以外の円形、楕円形、若しくは四辺形以外の多角形であっても良く、それらの環状が折れ線や曲線で構成されるような変形も可能である。

又、上述した本発明の各実施形態では、１Ｔ／１Ｒ型のメモリセルでの制御素子をＭＯＳトランジスタとしているが、これをダイオード素子等の他の制御素子とする構成であっても本発明の可変抵抗素子の適用を何ら妨げるものではない。又、１Ｒ型のメモリセルでの寄生電流低減の為、クロスポイント構造部分にダイオードを直列に接続した構成のメモリセルとすることも可能である。当該ダイオードは、記憶材料体である可変抵抗体に対して上部電極若しくは下部電極の外側に直列に接続する構造が一般的であるが、ダイオードを可変抵抗体と上部電極との間に、若しくは可変抵抗体と下部電極との間に配置する構造としても良い。又、ダイオードとしては、ＰＮダイオード特性またはショットキーダイオード特性を示す材料、またはＺｎＯやＢｉ_２Ｏ_３等のバリスタ等を利用するものとして良い。

尚、上述した本発明の各実施形態では、突起電極物としての導電性材料をＴｉＮ膜として説明したがこれに限定されるものではない。例えば、Ｔｉ、Ｎｉ、Ｚｎ、Ｖ、Ｎｂ等の遷移金属を突起電極物とすることで、その一先端部を酸化することにより形成される遷移金属元素の酸化物を可変抵抗体として利用することができる。又、ＺｎＮ、ＷＮ等の導電性である遷移金属元素の窒化物を突起電極物とすることで、その一先端部を酸化することにより形成される遷移金属元素の酸化物或いは遷移金属元素の酸窒化物を可変抵抗体として利用することができる。

又、突起電極物の材料膜としてはこれ以外に、Ｐｔ、Ｉｒ、Ｒｕ、Ｏｓ、Ｒｈ、Ｐｄ等の貴金属やＡｌ等の金属元素及び他の合金類でも構わない。ただし、これらの金属材料では、可変抵抗体を堆積法にて形成しなければならないので、可変抵抗体を突起電極物の一先端部を酸化して形成するという本発明の一側面の利点を活用するには、突起電極物の材料膜としては上記遷移金属若しくは導電性である遷移金属元素の窒化物の方がより望ましい。

更に、上述した本発明の各実施形態では、可変抵抗体をＴｉＯ_２膜としたが、可変抵抗体膜はこれに限定されるものではない。例えば、Ｔｉ及びＴｉＮ以外の上記遷移金属若しくは遷移金属元素の窒化物を酸化することにより形成される他の遷移金属元素の酸化物若しくは遷移金属元素の酸窒化物とすることができる。或いは、ＰＣＭＯ等のペロブスカイト型酸化物を突起電極物上に直接形成しても構わない。

又、上述した本発明の各実施形態では、上部電極及び下部電極をＴｉＮ膜、或いはＴｉＮ膜とＴｉ膜とＡｌ−Ｃｕ膜の積層構造膜としたがこれに限定されるものではない。例えば、他の遷移金属或いはそれらの元素を含む合金やＰｔ、Ｉｒ、Ｒｕ、Ｏｓ、Ｒｈ、Ｐｄ等の貴金属やＡｌ等の金属元素及び他の合金類など、任意に選択することが可能である。

又、以上説明した本発明の各実施形態では、窒化チタンをＴｉＮに、酸化チタンをＴｉＯ_２、酸窒化チタンをＴｉＯ_２−ＸＮ_Ｘ等に表記したが、これは略記であって各元素の組成比を厳密に限定するものではない。特に、酸化チタン及び酸窒化チタンについては、可変抵抗性を有する組成比であれば、可変抵抗体としての本発明への適用を妨げるものではない。更に、各実施形態において製造工程を説明する際に記載された寸法は一例であり、この寸法に限定されるものではない。

本発明の第１の実施形態の可変抵抗素子の構成を示す概略断面図 １Ｒ構成のメモリセルアレイを示す平面模式図 本発明の第１の実施形態の可変抵抗素子を製造工程順に示した概略断面図 本発明の第１の実施形態の可変抵抗素子を製造工程順に示した概略断面図 従来構成及び本発明の第１の実施形態おける可変抵抗体の電気的に寄与する領域を示した平面模式図 本発明の第２の実施形態の可変抵抗素子の構成を示す概略断面図 本発明の第２の実施形態の可変抵抗素子を製造工程順に示した概略断面図 本発明の第２の実施形態の可変抵抗素子を製造工程順に示した概略断面図 図７（ｃ）、図７（ｄ）及び図８（ｅ）のＸ−Ｘ´断面図を拡大して示した概略断面図 本発明の第３の実施形態の可変抵抗素子の製造工程順に示した概略断面図 本発明の第３の実施形態の可変抵抗素子の製造工程順に示した概略断面図 本発明の第４の実施形態の可変抵抗素子の構成を示す概略断面図 本発明の第４の実施形態の可変抵抗素子を製造工程順に示した概略断面図 本発明の第４の実施形態の可変抵抗素子を製造工程順に示した概略断面図 従来構成及び本発明の第４の実施形態おける可変抵抗体の電気的に寄与する領域を示した平面模式図 本発明の第５の実施形態の可変抵抗素子の構成を示す概略断面図 本発明の第５の実施形態の可変抵抗素子を製造工程順に示した概略断面図 本発明の第５の実施形態の可変抵抗素子を製造工程順に示した概略断面図 本発明の第５の実施形態の可変抵抗素子を製造工程順に示した概略断面図 本発明の第５の実施形態の可変抵抗素子の製造工程における開口パターンのレイアウトを示した平面摸式図 従来構成及び本発明の第５の実施形態おける可変抵抗体の電気的に寄与する領域を示した平面模式図 本発明の第６の実施形態の可変抵抗素子の構成を示す概略断面図 本発明の第６の実施形態の可変抵抗素子を製造工程順に示した概略断面図 本発明の第６の実施形態の可変抵抗素子を製造工程順に示した概略断面図 従来の可変抵抗素子の基本的な構造を示す斜視図 可変抵抗素子と選択トランジスタを備えた１Ｔ／１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図 １Ｔ／１Ｒ型メモリセルの構造の従来の一構成例を示す断面模式図 可変抵抗素子を備えた１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図 １Ｒ型メモリセルの構造の従来の一構成例を模式的に示す斜視図

符号の説明

Ｒ：可変抵抗素子
Ｔ：選択トランジスタ
ＴＥ，４，１４，２４，３４，４４，５４，６４，１２２，１２４，１２６，１３０，１３２，１３６，１３８，２０１，２２０，２４３，３０４，３１４，３３４，３４４：上部電極
ＢＥ，１，１１，２１，３１，４１，５１，６１，１２１，１２３，１２５，１２９，１３１，１３５，１３７，２０３，２１８，２４１，３０１，３１１，３３１，３４１：下部電極
２，２２，３２，４２，５２，６２，３０２，３１２，３３２，３４２：突起電極物
３，２３，３３，４３，５３，６３，２０２，２１９，２４２，３０３，３１３，３３３，３４３：可変抵抗体
Ａ，９１，１２８，３１９，３４９，３５２：開口部
５，２５，５５，２４４，３０５：下地基板
１６，３６，４６，６６，２１１，３１６，３４６：半導体基板
１５，３５，４５，６５、３１５，３４５：下地絶縁膜
１７，３７，４７，６７：ＳｉＮ膜
１８，１９，２０，３８，３９，４０，４８，４９，５０，６８，６９，３１７，３２０，３２１，３４７，３５０，３５３：ＳｉＯ_２膜
３１８，３５１：ＳｉＮ膜
３４８：Ａｌ_２Ｏ_３膜
ＷＢＥ，ＷＴＥ：開口パターン
ＲＢＥ：配線パターン
２１２：素子分離領域
２１３：ゲート絶縁膜
２１４：ゲート電極
２１５：ドレイン領域
２１６：ソース領域
２１７，２２１，２２２：コンタクトプラグ
２２３：ビット配線
２２４：ソース配線
１２７：開口部若しくは電極サイズ
Ｓ１，Ｓ２，Ｓ３，Ｓ６，Ｓ７，Ｓ８，Ｓ９：可変抵抗体の電気的に寄与する領域
２０４，２３１：メモリセルアレイ
２０５，２３２：ビット線デコーダ
２０６，２３３：ワード線デコーダ
２０７ ソース線デコーダ
ＢＬ１，ＢＬ２，・・・，ＢＬｍ：ビット線
ＷＬ１，ＷＬ２，・・・，ＷＬｎ：ワード線
ＳＬ１，ＳＬ２，・・・，ＳＬｎ：ソース線

Claims (29)

1. 基板面に平行な第１方向に延伸する下部電極と、前記基板面に平行且つ前記第１方向と直交する第２方向に延伸する上部電極と、前記下部電極と前記上部電極との間を電気的に絶縁する前記第２方向に相互に離間して隣接する２つの層間絶縁膜と、前記２つの層間絶縁膜に挟まれた間隙内を前記両電極の一方側から他方側に向って前記基板面に垂直な方向に突起するとともに、１本の前記下部電極に対して前記下部電極と平行な２本の直線上を前記第１方向に連続的或いは断続的に延伸する突起電極物とを備え、
   前記両電極間の前記交差個所において、前記両電極の何れか一方と前記突起電極物の前記両電極の何れか一方側寄りの端部が対向し、
   可変抵抗体が、前記両電極の何れか一方と前記突起電極物の前記両電極の何れか一方側寄りの端部の間に、１本の前記下部電極に対して２本の分離された線状となって前記突起電極物の前記端部上を前記第１方向に連続的或いは断続的に延伸するように形成され、
   前記両電極間に電圧パルスを印加することにより、前記両電極間の前記交差個所における電気抵抗が変化することを特徴とする可変抵抗素子。
2. 基板面に平行な第１方向に延伸する下部電極と、前記基板面に平行且つ前記第１方向と直交する第２方向に延伸する上部電極と、前記下部電極と前記上部電極との間を電気的に絶縁する前記第２方向に相互に離間して隣接する２つの層間絶縁膜と、前記２つの層間絶縁膜に挟まれた間隙内を前記両電極の一方側から他方側に向って前記基板面に垂直な方向に突起するとともに、１本の前記下部電極に対して前記下部電極と平行な１本の直線上を前記第１方向に連続的或いは断続的に延伸する突起電極物とを備え、
   前記両電極間の前記交差個所において、前記両電極の何れか一方と前記突起電極物の前記両電極の何れか一方側寄りの端部が対向し、
   可変抵抗体が、前記両電極の何れか一方と前記突起電極物の前記両電極の何れか一方側寄りの端部の間に、１本の前記下部電極に対して１本の線状となって前記突起電極物の前記端部上を前記第１方向に連続的或いは断続的に延伸するように形成され、
   前記両電極間に電圧パルスを印加することにより、前記両電極間の前記交差個所における電気抵抗が変化することを特徴とする可変抵抗素子。
3. 前記２つの層間絶縁膜の一方の第１層間絶縁膜が、前記下部電極を間に挟んで前記第２方向に分断され、分断された２つの第１層間絶縁膜の対向する各側面が前記下部電極の側面に接して前記第１方向に延伸するように形成され、
   前記２つの層間絶縁膜の他方の第２層間絶縁膜が、その下面が前記下部電極の上面より上方に位置し、その上面が前記上部電極の下面と接し、且つ、前記下部電極より狭い線幅で前記第１方向に延伸するように形成され、
   前記突起電極物が、前記分断された２つの第１層間絶縁膜の各側面と前記第２層間絶縁膜の両側面の間と、前記下部電極の上面と前記上部電極の下面の間を充填して、上端面が２本の平行な線状となって前記第１方向に連続的或いは断続的に延伸し、前記突起電極物の下端面が前記下部電極の上面に当接するように形成され、
   前記突起電極物の前記上端面を含む上端部に前記第１方向に連続的に延伸する可変抵抗体が形成され、前記両電極間の前記交差個所において、前記突起電極物の上端部の前記可変抵抗体の上端面が前記上部電極の下面に当接することを特徴とする請求項１に記載の可変抵抗素子。
4. 前記２つの層間絶縁膜の一方の第１層間絶縁膜が、前記下部電極を間に挟んで前記第２方向に分断され、分断された２つの第１層間絶縁膜の対向する各側面が前記下部電極の側面に接して前記第１方向に延伸するように形成され、
   前記２つの層間絶縁膜の他方の第２層間絶縁膜が、その下面が前記下部電極の上面と接し、その上面が前記上部電極の下面と接し、且つ、前記下部電極より狭い線幅で前記第１方向に延伸するように形成され、
   前記突起電極物が、前記分断された２つの第１層間絶縁膜の各側面と前記第２層間絶縁膜の両側面の間と、前記下部電極の上面と前記上部電極の下面の間を充填して、上端面及び下端面が夫々２本の平行な線状となって前記第１方向に断続的に延伸し、前記両電極間の前記交差個所において、前記突起電極物の上端面が前記上部電極の下面に当接するように形成され、
   前記突起電極物の前記下端面を含む下端部に、前記可変抵抗体が前記第１方向に連続的に延伸するように形成され、前記可変抵抗体の下端面が前記下部電極の上面に当接することを特徴とする請求項１に記載の可変抵抗素子。
5. 前記２つの層間絶縁膜の一方の第１層間絶縁膜が、その下面が前記下部電極の上面と接し、その上面が前記上部電極の下面と接し、且つ、その両側面が前記下部電極の両側面と夫々上下に連続して前記第１方向に延伸するように形成され、
   前記２つの層間絶縁膜の他方の第２層間絶縁膜が、前記下部電極を間に挟んで前記第２方向に分断され、分断された２つの第２層間絶縁膜の対向する各側面が前記下部電極と前記第１層間絶縁膜の側面から夫々離間して前記第１方向に延伸するように形成され、
   前記突起電極物が、前記分断された２つの第２層間絶縁膜の各側面と前記第１層間絶縁膜及び前記下部電極の両側面の間と、前記下部電極の下面位置と前記上部電極の下面の間を充填して、上端面が２本の平行な線状となって前記第１方向に連続的或いは断続的に延伸し、前記突起電極物の下端部の側面が前記下部電極の側面に当接するように形成され、
   前記突起電極物の前記上端面を含む上端部に前記可変抵抗体が前記第１方向に連続的に延伸するように形成され、前記両電極間の前記交差個所において、前記突起電極物の上端部の前記可変抵抗体の上端面が前記上部電極の下面に当接することを特徴とする請求項１に記載の可変抵抗素子。
6. 前記２つの層間絶縁膜が、前記下部電極上で前記第２方向に離間し、その夫々の上面が前記上部電極の下面に接し、その夫々の下面が前記下部電極の上面と接し、且つ、前記２つの層間絶縁膜の対向する各側面が前記第１方向に延伸するように形成され、
   前記突起電極物が、前記２つの層間絶縁膜が前記下部電極上で離間して形成された間隙と、前記下部電極の上面と前記上部電極の下面の間を充填して、上端面及び下端面が夫々１本の線状となって前記第１方向に連続的または断続的に延伸し、前記両電極間の前記交差個所において、前記突起電極物の下端面が前記下部電極の上面に当接するように形成され、
   前記突起電極物の前記上端面を含む上端部に前記可変抵抗体が前記第１方向に連続的または断続的に延伸するように形成され、前記両電極間の前記交差個所において、前記突起電極物の上端部の前記可変抵抗体の上端面が前記上部電極の下面に当接することを特徴とする請求項２に記載の可変抵抗素子。
7. 前記２つの層間絶縁膜が、前記下部電極上で前記第２方向に離間し、その夫々の上面が前記上部電極の下面に接し、その夫々の下面が前記下部電極の上面と接し、且つ、前記２つの層間絶縁膜の対向する各側面が前記第１方向に延伸するように形成され、
   前記突起電極物が、前記２つの層間絶縁膜が前記下部電極上で離間して形成された間隙と、前記下部電極の上面と前記上部電極の下面の間を充填して、上端面及び下端面が夫々１本の線状となって前記第１方向に断続的に延伸し、前記両電極間の前記交差個所において、前記突起電極物の上端面が前記上部電極の下面に当接するように形成され、
   前記突起電極物の前記下端面を含む下端部に前記可変抵抗体が前記第１方向に連続的または断続的に延伸するように形成され、前記両電極間の前記交差個所において、前記突起電極物の下端部の前記可変抵抗体の下端面が前記下部電極の上面に当接することを特徴とする請求項２に記載の可変抵抗素子。
8. 前記突起電極物が、遷移金属、若しくは遷移金属元素の窒化物で形成されることを特徴とする請求項１〜請求項７の何れか１項に記載の可変抵抗素子。
9. 前記突起電極物が窒化チタンであることを特徴とする請求項８に記載の可変抵抗素子。
10. 前記可変抵抗体が前記突起電極物の一部を酸化させることで形成されることを特徴とする請求項１〜請求項９の何れか１項に記載の可変抵抗素子。
11. 前記可変抵抗体と、前記下部電極と前記上部電極の内の少なくとも何れか一方の電極との接触面の線幅が、前記下部電極と前記上部電極の何れの線幅よりも細く形成されていることを特徴とする請求項１〜請求項１０の何れか１項に記載の可変抵抗素子。
12. 前記可変抵抗体と、前記下部電極と前記上部電極の内の少なくとも何れか一方の電極との接触面の面積が、製造プロセスで規定される加工可能面積よりも小さいことを特徴とする請求項１１に記載の可変抵抗素子。
13. 前記可変抵抗体が、遷移金属元素の酸化物、若しくは遷移金属の酸窒化物で形成されることを特徴とする請求項１〜請求項１２の何れか１項に記載の可変抵抗素子。
14. 前記可変抵抗体が、酸化チタン、若しくは酸窒化チタンであることを特徴とする請求項１３に記載の可変抵抗素子。
15. 請求項３又は請求項４に記載の可変抵抗素子の製造方法であって、
    基板上に電極材料を堆積して第１電極膜を積層し、前記第１電極膜を加工することで、前記第１方向に延伸する前記下部電極を形成する第１工程と、
    前記下部電極の上部領域に当該下部電極の電極面まで到達する開口部を有する前記第１層間絶縁膜を形成する第２工程と、
    前記下部電極の少なくとも一部領域に接触するとともに、前記第２工程で形成された前記開口部の内側側壁に沿って上方に延伸する前記突起電極物を形成する第３工程と、
    前記突起電極物の先端部分に前記可変抵抗体を形成する第４工程と、
    電極材料を堆積して第２電極膜を積層し、前記第２電極膜を加工することで、前記第２方向に延伸する前記上部電極を形成する第５工程と、を有することを特徴とする製造方法。
16. 請求項３に記載の可変抵抗素子の製造方法であって、
    前記第３工程が、
    前記開口部及び前記第１層間絶縁膜上に導電性材料を堆積して突起電極物用電極膜を形成する工程と、
    前記突起電極物用電極膜上に前記第２層間絶縁膜となる第３絶縁膜を堆積する工程と、
    前記突起電極物用電極膜の上面が露出するまで前記第３絶縁膜を除去する工程と、
    前記開口部の上部領域以外の領域に積層された前記突起電極物用電極膜を除去することで、前記下部電極と接触された前記突起電極物を前記開口部内に形成する工程と、を有することを特徴とする請求項１５に記載の製造方法。
17. 請求項４に記載の可変抵抗素子の製造方法であって、
    前記第３工程が、
    前記開口部内及び前記第１層間絶縁膜上に導電性材料を堆積して突起電極物用電極膜を形成する第６工程と、
    前記第１層間絶縁膜上に積層された前記突起電極物用電極膜を除去することで前記開口部側壁に前記突起電極物を形成する工程と、を有することを特徴とする請求項１５に記載の製造方法。
18. 前記第６工程が、前記開口部内に前記突起電極物用電極膜を積層する際、前記下部電極上面に近づくにつれ前記突起電極物用電極膜の膜厚を薄くさせることを特徴とする請求項１７に記載の製造方法。
19. 前記第４工程が、
    前記開口部及び前記第１絶縁膜上に前記第２層間絶縁膜となる第３絶縁膜を形成する工程を有し、
    前記第３絶縁膜を形成する工程の過程において、前記第３工程において前記開口部側壁に形成された前記突起電極物のうち、前記下部電極上面近傍に形成される膜厚が薄い領域の前記突起電極物が酸化されることで、当該箇所に前記可変抵抗体が形成されることを特徴とする請求項１８に記載の製造方法。
20. 請求項５に記載の可変抵抗素子の製造方法であって、
    基板上に前記下部電極を構成する第１電極膜を堆積し、その後前記第１電極膜上に前記第１層間絶縁膜となる第１絶縁膜を堆積し、前記第１電極膜及び前記第１絶縁膜の加工を行うことで、前記第１方向に延伸する前記下部電極を形成する第１工程と、
    前記下部電極の少なくとも一部領域に接触するとともに、前記下部電極の外側側壁及び前記第１絶縁膜の外側側壁に沿って上方に延伸する前記突起電極物を形成する第２工程と、
    前記突起電極物の先端部分に前記可変抵抗体を形成する第３工程と、
    電極材料を堆積して第２電極膜を積層し、前記第２電極膜を加工することで、前記第２方向に延伸する前記上部電極を形成する第４工程と、を有することを特徴とする製造方法。
21. 前記第２工程が、
    前記第１絶縁膜の上面を含む全面に導電性材料を堆積して突起電極物用電極膜を形成する工程と、
    前記第１電極膜の外側側壁及び前記第１絶縁膜の外側側壁以外の領域に形成された前記突起電極物用電極膜を除去することで、前記突起電極物を前記第１電極膜の外側側壁及び前記第１絶縁膜の外側側壁に形成する工程と、を有することを特徴とする請求項２０に記載の製造方法。
22. 前記第３工程が、
    前記第１絶縁膜の上面を含む全面に前記第２層間絶縁膜となる第２絶縁膜を堆積する工程と、
    前記突起電極物用電極膜の上面が露出するまで前記第２絶縁膜を平滑化する工程と、を有することを特徴とする請求項２０又は請求項２１に記載の製造方法。
23. 請求項６に記載の可変抵抗素子の製造方法であって、
    基板上に電極材料を堆積して第１電極膜を積層し、前記第１電極膜を加工することで、前記第１方向に延伸する前記下部電極を複数形成する第１工程と、
    隣接する２つの前記下部電極の夫々に対して共通して開口し、各前記下部電極夫々の少なくとも一部の上面まで到達するように貫通された開口部を有する前記２つの層間絶縁膜の一方の層間絶縁膜となる第１絶縁膜を堆積する第２工程と、
    導電性材料を堆積して突起電極物用電極膜を積層するとともに、当該突起電極物用電極膜の加工を行って、前記下部電極の少なくとも一部領域に接触するとともに前記開口部の内壁に沿って上方に延伸する前記突起電極物を形成する第３工程と、
    前記２つの層間絶縁膜の他方の層間絶縁膜となる第２絶縁膜を堆積した後、加工を行って前記開口部内を充填する第４工程と、
    前記突起電極物の先端部分に前記可変抵抗体を形成する第５工程と、
    電極材料を堆積して第２電極膜を積層し、前記第２電極膜を加工することで、前記第２方向に延伸する前記上部電極を形成する第６工程と、を有することを特徴とする製造方法。
24. 請求項７に記載の可変抵抗素子の製造方法であって、
    基板上に電極材料を堆積して第１電極膜を積層し、前記第１電極膜を加工することで、前記第１方向に延伸する前記下部電極を複数形成する第１工程と、
    隣接する２つの前記下部電極の夫々に対して共通して開口し、各前記下部電極夫々の少なくとも一部の上面まで到達するように貫通された第１開口部を有する前記２つの層間絶縁膜の一方の層間絶縁膜となる第１絶縁膜を堆積する第２工程と、
    ダミー膜材料を堆積して加工を行うことで、前記下部電極の一部領域に接触するとともに前記第１開口部の内壁に沿って上方に延伸するダミー膜を形成する第３工程と、
    前記２つの層間絶縁膜の他方の層間絶縁膜となる第２絶縁膜を堆積した後、加工を行って当該第２絶縁膜によって前記第１開口部内を充填する第４工程と、
    前記ダミー膜を除去することで、前記下部電極の上面の一部が露出するように第２開口部を形成する第５工程と、
    前記第２開口部内に前記可変抵抗体及び前記突起電極物を形成する第６工程と、
    電極材料を堆積して第２電極膜を積層し、前記第２電極膜を加工することで、前記第２開口部内に突起状の電極を有する前記第２方向に延伸する前記上部電極を形成する第７工程と、を有することを特徴とする製造方法。
25. 前記ダミー膜が、前記第１絶縁膜、前記第２絶縁膜、及び前記第１電極膜の何れの材料とも異なる材料で構成されており、
    前記第５工程が、エッチング法によって当該ダミー膜のみを、前記第１絶縁膜、前記第２絶縁膜、及び前記第１電極膜に対して選択的に除去する工程を有することを特徴とする請求項２４に記載の製造方法。
26. 前記第６工程が、前記第２開口部内に位置する前記下部電極上面を酸化させることによって前記可変抵抗体を形成する工程を有することを特徴とする請求項２４又は請求項２５に記載の製造方法。
27. 前記突起電極物を形成後、前記突起電極物の露出部分を酸化させることによって前記可変抵抗体を形成する工程を有することを特徴とする請求項１５〜請求項２５の何れか１項に記載の製造方法。
28. 前記突起電極物が窒化チタンであることを特徴とする請求項１５〜請求項２７の何れか１項に記載の製造方法。
29. 前記可変抵抗体が酸化チタン又は酸窒化チタンであることを特徴とする請求項１５〜請求項２８の何れか１項に記載の製造方法。
    

Images