JP4940144B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、特に、不揮発性記憶装置を混載する半導体装置に適用して有効な技術に関するものである。
半導体論理演算装置は、システムプログラムによる制御を受けて様々な演算処理を行う。システムプログラムの規模が大きい場合は、その格納箇所に外部記憶装置、例えば磁気ディスクまたは光学ディスクなどが用いられる。また、システムプログラムの規模が小さい場合は、その格納箇所に演算処理部が形成された基板とは異なる他の基板上に製造される不揮発性記憶装置が用いられる。その不揮発性記憶装置の代表例の１つがフラッシュメモリであり、例えば電荷を電極中に蓄積する浮遊ゲート型または電荷を絶縁膜中に捕獲する窒化膜トラップ型が使われる。さらに、システムプログラムの規模が小さく、かつシステム自体の小型化が必要な場合は、その格納箇所に演算処理部が形成された基板と同じ基板上に製造される不揮発性記憶装置が用いられる。同一の基板上に不揮発性記憶装置を混載する半導体論理演算装置としては、例えばＩＣ（Integrated Circuit）カードマイコンまたは組込みマイコンなどがある。
近年、新たな電気的書換えが可能な不揮発性記憶装置として注目されているメモリセル技術の一つに、相変化メモリ素子がある。この相変化メモリ素子は、例えば書換え可能な光学記憶媒体であるＣＤ−ＲＷ（Compacr Disk Rewritable）、ＤＶＤ−ＲＷ（Digital Versatile Disk Rewritable）またはＤＶＤ−ＲＡＭ（Digital Versatile Disk Random Access Memory）などに用いられるカルコゲナイド材料を記憶素子に応用したものである。その原理は、電気抵抗が相対的に高い非晶質状態と電気抵抗が相対的に低い結晶状態とを記憶情報として利用し、電気的信号として読み出すものであり、複数回の記憶情報の書換えが可能である。非晶質状態と結晶状態との作り分けは、記憶素子に加える熱とその冷却速度とを調整することにより行う。すなわち、非晶質状態は、相変化材料を溶融状態まで加熱してから急速に冷却することで形成する。結晶化状態は、相変化材料を溶融状態まで加熱してから徐々に冷却する、または形成した非晶質状態を結晶化温度で維持してから冷却することにより形成する。相変化メモリ素子は、例えばフラッシュメモリなどの従来の不揮発性記憶装置と比して製造工程が簡単である、記憶素子そのものが微細に出来るなどの利点を有していることから、低コストでの製造が期待されている。
例えば製造時のプロセス温度の制約がなく、製造が簡便な相変化型メモリ素子およびその製造方法が開示されている（例えば特許文献１参照。）。また、相変化材料メモリ素子構造内の相変化材料をより効率的に加熱できるメモリ素子構造と、それを形成する方法が開示されている（例えば特許文献２参照。）。
特開２００４−１５３０４７号公報 特開２００３−３３２５３０号公報
ＩＣカードマイコンでは、ウエハ状態あるいはチップ状態でシステムプログラムを不揮発性記憶装置に書込み、その後、加熱を伴う接着処理により不揮発性記憶装置を混載する半導体論理演算装置がカード基体に接着される。また、組込みマイコンでは、パッケージに封入した状態でシステムプログラムを不揮発性記憶装置に書込み、その後、例えば２６０℃程度のハンダ付けにより不揮発性記憶装置を混載する半導体論理演算装置がボードに実装される。このため、不揮発性記憶装置に格納された記憶情報は、これら実装に伴う熱を受けても揮発しないことが要求される。例えばフラッシュメモリなどの従来の不揮発性記憶装置では、実装時の上記熱処理によって記憶情報を失うことはない。
しかしながら、相変化メモリ素子を構成する相変化材料は、熱により結晶化が進行する。この相変化材料の結晶化は、通常の半導体製品の使用温度範囲（例えば０〜８５℃程度）では、１０年以上の期間に渡って生じにくい。しかし、前述したＩＣカードマイコンの製造工程におけるカード基体への半導体論理演算装置の接着処理、または組込みマイコンの製造工程におけるボードへの半導体論理演算装置のハンダ付けの際に、相変化材料の結晶化は速やかに進み、これを防止するのは極めて困難である。そのため、相変位メモリ素子は、実装時の上記熱処理によって記憶情報が失う場合があり、実装前に記憶情報を書込む製造工程に適合しにくいという問題がある。そこで、本発明者らは、記憶情報の書換えを必要とし、固有の記憶情報を格納する不揮発性記憶装置のみに相変化メモリ素子を用い、実装後にその相変化メモリ素子に記憶情報を書込むことにより、実装時の上記熱処理によって記憶情報が失われる問題を回避することを検討した。
しかし、相変化メモリ素子は低コストでの製造が可能であることから、記憶情報の書換えを必要としない不揮発性記憶装置にも相変化メモリ素子を用いることが望まれている。その用途に用いる相変化メモリ素子では、記憶情報の書換えを必要としないので、実装後よりも実装前に相変化メモリ素子へ記憶情報を書込んでおくことが好ましい。しかし、前述したように、実装前に相変化メモリ素子へ記憶情報を書込む場合は、実装時の上記熱処理によって記憶情報が失われるという課題が存在する。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、電気的書換えが可能な第１不揮発性記憶装置と電気的書換えが不可能な第２不揮発性記憶装置とを同一の半導体基板上に有し、第１不揮発性記憶装置は、相変化材料の非晶質状態と結晶状態とを記憶情報として用いる複数回の記憶情報の書換えが可能な第１相変化メモリ素子により構成され、第２不揮発性記憶装置は、相変化材料の非断線状態と断線状態とを記憶情報として用いる１回だけの記憶情報の書込みが可能な第２相変化メモリ素子により構成され、第１および第２相変化メモリ素子は同一の構造を有するものである。
本発明による半導体装置の製造方法は、半導体ウエハのチップ単位で、電気的書換えが可能な第１不揮発性記憶装置形成領域に、低耐圧系の第１電界効果トランジスタを形成し、電気的書換えが不可能な第２不揮発性記憶装置形成領域に、高耐圧系の第２電界効果トランジスタを形成する工程と、第１および第２電界効果トランジスタのドレイン領域に電気的に接続する相変化材料をそれぞれ形成し、第１不揮発性記憶装置形成領域に第１電界効果トランジスタと相変化材料とを備える第１相変化メモリ素子を形成し、第２不揮発性記憶装置形成領域に第２電界効果トランジスタと相変化材料とを備える第２相変化メモリ素子を形成する工程と、半導体ウエハ上のチップ単位で、第１不揮発性記憶装置と第２不揮発性記憶装置とを含む半導体装置を検査し、同時に、第２相変化メモリ素子に記憶情報を書込む工程と、半導体ウエハを切断して個片化されたチップを実装基板に搭載した後に、第１相変化メモリ素子の記憶情報を書換える工程とを有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置を低コストで製造することができる。
本実施の形態１による半導体論理演算装置の回路ブロック図である。 本実施の形態１による半導体論理演算装置の集積回路のブロック図である。 （ａ）は本実施の形態１によるＥＥＰＲＯＭに用いる第１相変化メモリ素子の構成図、（ｂ）は第１相変化メモリ素子の情報保持部の断面構造の模式図である。 本実施の形態１による相変化材料の電流−電圧特性を示すグラフ図である。 （ａ）は本実施の形態１によるＯＴＰＲＯＭに用いる第２相変化メモリ素子の構成図、（ｂ）は第２相変化メモリ素子の高抵抗状態における情報保持部の断面構造の模式図、（ｃ）は相変化材料内の温度と電圧の印加時間との関係を示すグラフ図である。 本実施の形態１によるＯＴＰＲＯＭの回路構成図である。 図６の回路構成に対応するＯＰＲＯＭの平面レイアウト図である。 本実施の形態１によるＥＥＰＲＯＭの回路構成図である。 図８の回路構成に対応するＥＥＰＲＯＭの平面レイアウト図を示す。 本実施の形態１による半導体論理演算装置の製造工程を示す半導体基板の要部断面図である。 本実施の形態１による半導体論理演算装置の製造工程を示す半導体基板の要部断面図である。 本実施の形態１による半導体論理演算装置の製造工程を示す半導体基板の要部断面図である。 本実施の形態１によるＩＣカードの製造工程を示す模式図である。 本実施の形態１によるＩＣカードの製造工程を示す模式図である。 本実施の形態１によるＩＣカードの製造工程を示す模式図である。 本実施の形態１によるＩＣカードの製造工程を示す模式図である。 本実施の形態２による第３相変化メモリ素子の情報保持部の断面構造の模式図である。 本実施の形態２によるＯＴＰＲＯＭに用いる第３相変化メモリ素子の電気抵抗と情報の書換え回数との関係を示すグラフ図である。 本実施の形態２によるＯＴＰＲＯＭに用いる第３相変化メモリ素子および周辺回路低耐圧系ｎＭＩＳを示す半導体基板の要部断面図である。 本実施の形態２による半導体論理演算装置の集積回路のブロック図を示す。
本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略す。また、本実施の形態において、ウエハと言うときは、Ｓｉ単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。
また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１による半導体論理演算装置を図１〜図１６を用いて説明する。
図１に、本実施の形態１による半導体論理演算装置の回路ブロック図を示す。半導体論理演算装置ＬＣは、演算を行う中央処理装置（Central Processing Unit：ＣＰＵ）１、揮発性記憶装置ＬＣ１および不揮発性記憶装置ＬＣ２により構成される。揮発性記憶装置ＬＣ１には、例えばＳＲＡＭ（Static Random Access Memory）に代表されるＲＡＭ（Random Access Memory）２が形成され、不揮発性記憶装置ＬＣ２には、例えば情報の書換えが可能なＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）３および情報の書換えが不可能な読出し専用のＲＯＭ（Read Only Memory）４が形成される。ＲＯＭ４には、例えばＯＴＰＲＯＭ（One Time Programing Read Only Memory）４ａおよびマスクＲＯＭ（Masked Read Only Memory）４ｂが形成される。また、不揮発性記憶装置ＬＣ２に形成されるＥＥＰＲＯＭ３およびＯＴＰＲＯＭ４ａには相変化メモリ素子が用いられている。
一般に、半導体論理演算装置ＬＣは製造工程において性能のばらつきを生じる。そのため、半導体論理演算装置ＬＣごとに電圧選定情報または回路定数調整情報などを記憶させる必要がある。これら情報は、製品設計時点では確定できないものであり、半導体論理演算装置ＬＣを製造した後（本実施の形態１では、半導体論理演算装置ＬＣを、例えばＩＣカードに実装した後）にＥＥＰＲＯＭ３の一部に書込むことによって記憶させる。
図２に、本実施の形態１による半導体論理演算装置の集積回路のブロック図を示す。半導体論理演算装置ＬＣには、前述した中央処理装置１、揮発性記憶装置ＬＣ１および不揮発性記憶装置ＬＣ２に加えて、入出力回路ＩＯ、入力回路ＩＯ１，ＩＯ２および昇圧回路ＣＰが配置されている。ＲＡＭ２およびＥＥＰＲＯＭ３から構成されるメモリモジュールＭＭ１、ならびにＯＴＰＲＯＭ４ａおよびマスクＲＯＭ４ｂから構成されるワンタイム・プログラミング・メモリモジュールＭＭ２には、中央処理装置１から、アドレスＡＤＤ、書込みデータＷＤＡＴＡ、読出し制御ＲＥ、読出しデータＲＤＡＴＡが与えられる。書込み制御ＷＥは、中央処理装置１からメモリモジュールＭＭ１のみに与えられる。さらに、ワンタイム・プログラミング・モジュールＭＭ２には、昇圧回路ＣＰから電圧ＶＤＤ１（例えば１０Ｖ）が入力され、入力回路ＩＯ１から電圧ＶＤＤ２（例えば６Ｖ）が入力され、入力回路ＩＯ２からワンタイム・プログラミング・メモリ書込み制御信号ＯＷＥが入力される。ワンタイム・プログラミング・モジュールＭＭ２の読出しは中央処理装置１によって行なわれ、書込みはテスター等によって行なわれる。
ＥＥＰＲＯＭ３およびＯＴＰＲＯＭ４ａのメモリセルには、相変化メモリ素子を用いる。相変化メモリ素子は、浮遊ゲート型不揮発性記憶装置またはＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）などのキャリアトラッピング型不揮発性記憶装置よりも低コストで製造することが可能である。従って、相変化メモリ素子をＥＥＰＲＯＭ３およびＯＴＰＲＯＭ４ａに用いることにより、安価な半導体論理演算装置ＬＣを提供することができる。
本発明では、ＥＥＰＲＯＭ３に用いられる第１相変化メモリ素子とＯＴＰＲＯＭ４ａに用いられる第２相変化メモリ素子とにおいて、情報保持部の基本構造は同じであるが、情報記憶方法および用途等が異なることに特徴がある。すなわち、ＥＥＰＲＯＭ３に用いる第１相変化メモリ素子の情報保持部は、相変化材料の非晶質状態と結晶状態との電気抵抗の差を記憶情報に利用し、ＯＴＰＲＯＭ４ａに用いる第２相変化メモリ素子の情報保持部は、相変化材料の非断線状態と断線状態との電気抵抗の差を記憶情報に利用する。さらに、ＥＥＰＲＯＭ３に用いる第１相変化メモリ素子の場合は、半導体論理演算装置ＬＣを、例えばＩＣカードに実装した後に記憶情報が書込まれ、ＯＴＰＲＯＭ４ａに用いる第２相変化メモリ素子の場合は、半導体論理演算装置ＬＣを、例えばＩＣカードに実装する前に記憶情報が書込まれる。
以下に、ＥＥＰＲＯＭ３に用いる第１相変化メモリ素子の情報保持部およびＯＴＰＲＯＭ４ａに用いる第２相変化メモリ素子の情報保持部について詳細に説明する。
図３（ａ）に、本実施の形態１によるＥＥＰＲＯＭに用いる第１相変化メモリ素子の構成図、同図（ｂ）に、第１相変化メモリ素子の情報保持部の断面構造の模式図を示す。
図３（ａ）に示すように、第１相変化メモリ素子１０は、選択ｎＭＩＳ１０ａと情報保持部１０ｂとから構成される。ここでは、スイッチとして機能する素子にＭＩＳ・ＦＥＴを例示しているが、バイポーラトランジスタまたはダイオードを用いることもできる。
図３（ｂ）に示すように、情報保持部１０ｂは、相変化材料１１およびその上に積層した上部電極１２を第１配線層１３と第２層配線１４との間に設置した構造をしており、下層に位置する第１配線層１３と相変化材料１１とは第１プラグ１５により電気的に接続され、上層に位置する第２配線層１４と上部電極１２とは第２プラグ１６により電気的に接続されている。相変化材料１１は、例えばＧｅ−Ｓｂ−Ｔｅ合金またはＡｇ−Ｉｎ−Ｔｅ合金等の無機材料からなり、その厚さは、例えば１００ｎｍ程度である。上部電極１２、第１配線層１３および第２配線層１４は、例えばＡＬを主成分とする導電材料からなる。
第１配線層１３と第２配線層１４との間に電流を流し、相変化材料１１の、第１プラグ１５に近い側、あるいは第１プラグ自体でジュール熱を発生させることにより、相変化材料１１において非晶質状態から結晶状態へまたは結晶状態から非晶質状態へ変化させる。
図４に、本実施の形態１による相変化材料の電流−電圧特性（電流掃引を行って測定された電圧）を示すグラフである。
例えば前記図３（ｂ）に示した情報保持部１０ｂを用いて、上層に位置する第２配線層１４に電流源１７を接続し、初期状態から徐々に電流を増加させる電流掃引を行うと、ある電流値から急激に電圧が上昇する領域が現れる。その後、電流を減少させる電流掃引を行っても初期状態の低い電圧には戻らず、相変化材料１１の電気抵抗は極めて高い状態、すなわち絶縁された状態のままになる。ＯＴＰＲＯＭ４ａに用いる相変化メモリ素子の情報保持部では、この断線状態および非断線状態を記憶情報に利用する。
図５（ａ）に、本実施の形態１によるＯＴＰＲＯＭに用いる第２相変化メモリ素子の構成図、同図（ｂ）に、第２相変化メモリ素子の高抵抗状態における情報保持部の断面構造の模式図、同図（ｃ）に、相変化材料の温度と電圧の印加時間との関係を示す。
図５（ａ）に示すように、第２相変化メモリ素子１８は、選択ｎＭＩＳ１８ａと情報保持部１８ｂとから構成される。ここでは、スイッチとして機能する素子にＭＩＳ・ＦＥＴを例示しているが、バイポーラトランジスタまたはダイオードを用いることもできる。
図５（ｂ）に示すように、情報保持部１８ｂの基本構造は、前述したＥＥＰＲＰＭ３に用いる第１相変化メモリ素子１０の情報保持部１０ｂと同じである。しかし、高抵抗状態の情報保持部１８ｂでは、相変化材料１１の第１プラグ１５の上部と接触する箇所に高さ２０〜３０ｎｍ程度の空洞１９が形成されている。これにより、相変化材料１１と第１プラグ１５の上部とが断線して、高抵抗状態の情報保持部１８ｂを得ることができる。
ＥＥＰＲＯＭ３に用いられる第１相変化メモリ素子１０の情報保持部１０ｂにおいて記憶情報の書換えを行う場合、非晶質状態は、例えば相変化材料１１を溶融状態まで加熱してから急速に冷却することにより形成され、相変化材料１１が非晶質化する時の相変化材料の温度変化は図５（ｃ）のａ線で表される。結晶状態は、例えば相変化材料１１の非晶質状態を結晶化温度で維持してから冷却することにより形成され、相変化材料１１が結晶化する時の相変化材料の温度変化は図５（ｃ）のｂ線で表される。いずれの場合も、相変化材料１１に空洞１９が形成されることはない。なお、結晶状態は、例えば相変化材料１１を溶融状態まで加熱してから徐々に冷却することによっても形成することができる。
これに対して、ＯＴＰＲＯＭ４ａに用いられる第２相変化メモリ素子１８の情報保持部１８ｂに、相対的に大きい電圧を印加するまたは相対的に大きい電流を流すと、図５（ｃ）のｃ線で表されるように、第１相変化メモリ素子１０の情報保持部１０ｂにおいて記憶情報の書換えを行う場合（図５（ｃ）のａ線またはｂ線）よりも相変化材料１１が高温となる。この高温に起因して相変化材料１１の第１プラグ１５の上部に接触する箇所に空洞１９が形成されると考えられる。すなわち、空洞１９は、例えば相変化材料１１が溶融して体積膨張が生じた後、第１プラグ１５の上面から相変化材料１１が剥離した状態のまま冷却されることにより形成される、または相変化材料１１の昇華により形成されると推測される。
相変化材料１１は、熱により結晶化が起きて、非晶質による高抵抗状態で記憶していた記憶情報を失う性質がある。しかし、相変化材料１１に、相対的に大きい電圧を印加する、または、相対的に大きい電流を流すことにより高抵抗状態を作り出すことができるので、例えば２６０℃の温度でも記憶情報が変化しない耐熱性のある不揮発性記憶装置のメモリセルとして第２相変化メモリ素子を用いることが可能になる。このような使い方をすると、電気的書込みは１回しか出来ないが、例えばＩＣカードに実装した後でも、記憶情報を保持することができる。
次に、本実施の形態１によるＯＴＰＲＯＭについて図６に示す回路構成図を用いて説明する。
ＯＴＰＲＯＭを構成するメモリアレイＭＡＲＹは、複数のワード線と複数のビット線とから構成されており、例えば、ワード線ＷＬ１とビット線ＢＬ１との交点に第２相変化メモリ素子ＣＥＬ１１が接続されている。各第２相変化メモリ素子は、選択ｎＭＩＳと情報保持部とにより構成される。情報保持部は、例えば相変化材料が非断線状態では１ＫΩ〜１０ＫΩ程度の低い抵抗を有し、相変化材料が断線状態では１００ＫΩ以上の高い抵抗を有する。選択ｎＭＩＳ（ＭＮ１１）のゲート電極には、ワード線ＷＬ１が接続され、選択ｎＭＩＳ（ＭＮ１１）を選択する際は正電圧、非選択状態では０Ｖとし、それぞれ選択ｎＭＩＳ（ＭＮ１１）をオン状態、オフ状態となるように制御する。第２相変化メモリ素子ＣＥＬ１１の一方の端子がビット線ＢＬ１に接続され、選択ｎＭＩＳ（ＭＮ１１）のソース電極は接地電位に接続される。
ワード線ＷＬ１には、ワードドライバ回路ＷＤ１が接続されている。例えばワードドライバ回路ＷＤ１は、ｐＭＩＳ（ＭＰ１）とｎＭＩＳ（ＭＮ１）とから構成される。ｐＭＩＳ（ＭＰ１）のソース電極には、例えば１０Ｖの電圧ＶＤＤ１が印加されるので、ｐＭＩＳ（ＭＰ１）およびｎＭＩＳ（ＭＮ１）は高耐圧ＭＩＳとなっている。このワードドライバ回路ＷＤ１，ＷＤ２，…群は縦方向に並べられてワードドライバ・ブロックＷＤＡＲＹを形成する。また、ワードドライバ・ブロックＷＤＡＲＹの隣には、Ｘ系アドレスデコーダ・ブロックＡＤＥＣが置かれている。
ビット線ＢＬ１には、カラム選択回路ＹＳ１が接続されている。ビット線ＢＬ１はｐＭＩＳ（ＭＰ３１）と接続されており、制御信号ＹＳＲ１により選択的にセンスアンプＳＡと接続される。制御信号ＹＳＲ１はコントロール回路ＣＮＴＬより供給される。アンプアレイＡＭＰＡＲＹはセンスアンプＳＡとプリチャージ回路ＰＣＲから構成される。センスアンプＳＡは、活性化信号で活性化されビット線ＢＬ１の信号を増幅する。プリチャージ回路ＰＣＲはｐＭＩＳ（ＭＰ４０）から構成され、プリチャージ制御信号ＰＣで制御され、読出し電圧Ｖｒをビット線ＢＬ１に供給する。書込みＹスイッチアレイＷＹＳＡＲＹは、高耐圧ｐＭＩＳで構成され、ゲート電極には制御信号ＹＳＷ１が接続され、ソース電極には、例えば６Ｖの電圧ＶＤＤ２が印加される。制御信号ＹＳＷ１は、書込み用アドレスデコーダＷＡＤＥＣで制御される。
ＯＴＰＲＯＭの第２相変化メモリ素子ＣＥＬ１１，ＣＥＬ１２，…、ＣＥＬ２１，ＣＥＬ２２，…は、高い電圧が印加されるため、相変化材料ＰＣＭ１１，ＰＣＭ１２，…、ＰＣＭ２１，ＰＣＭ２２，…とこれに直列に接続される選択ｎＭＩＳ（ＭＮ１１，ＭＮ１２，…、ＭＮ２１，ＭＮ２２，…）には、相応の耐圧が求められる。この例では、ワード線ＷＬ１，ＷＬ２，…の電圧に１０Ｖ、ビット線ＢＬ１，ＢＬ２，…の電圧に６Ｖを印加して、所望の第２相変化メモリ素子の相変化材料を絶縁させている。このため、正常な動作を行うには最低でも１０Ｖ以上の耐圧を有する高耐圧系のＭＩＳが必要である。図６中に表記された高耐圧系のＭＩＳは、ｐＭＩＳ（ＭＰ１，ＭＰ２，ＭＰ２１，ＭＰ２２）およびｎＭＩＳ（ＭＮ１，ＭＮ２，ＭＮ１１，ＭＮ１２，ＭＮ２１，ＭＮ２２）である。
図７に、前記図６の回路構成に対応するＯＴＰＲＯＭの平面レイアウト図を示す。図７には、ワード線ＷＬ１〜ＷＬ４およびビット線ＢＬ１，ＢＬ２の交点に位置する８個の第２相変化メモリ素子を示している。
素子分離ＳＧＩは、例えば浅溝型であり、半導体装置一般に用いられているものである。ワード線ＷＬ１とビット線ＢＬ１との交点には、第２相変化メモリ素子が位置しており、第２相変化メモリ素子は選択ｎＭＩＳおよび相変化材料ＰＣＭ０１から構成される。共通ソース線ＳＬは、第２相変化メモリ素子ごとに配置された選択ｎＭＩＳのソース領域に接続された配線層である。選択ｎＭＩＳのドレイン領域には下部プラグＢＭ０１、第１配線層Ｍ１、第１プラグＰＬＵＧ１を介して、相変化材料ＰＣＭ０１が接続されている。さらに相変化材料ＰＣＭ０１は、第２プラグＰＬＵＧ２を通じてビット線ＢＬ１に接続されている。選択ｎＭＩＳのゲート長は、高い電圧に耐えられるように、例えば同一基板上のコアロジックに用いられるＭＩＳのゲート長よりも長く形成される。また、一般に高耐圧ＭＩＳは駆動能力が低いことから、選択ｎＭＩＳのゲート幅を広く形成して、大量の電流を流すようにしている。ここでは、さらに選択ｎＭＩＳのソース領域に接して形成されるコンタクトホールの個数も増やして、電流増加に対応している。
前述したように、ビット線ＢＬ１に、例えば６Ｖ、ワード線ＷＬ１に、例えば１０Ｖを印加して選択ｎＭＩＳをオンにすることにより、相変化材料ＰＣＭ０１は断線して永久的な高抵抗状態とすることができる。すなわち、第２相変化メモリ素子は記憶情報を電気的に書込める構造となっており、第２相変化メモリ素子に既存のテスターを介して記憶情報を簡便に書込むことができる。なお、この時のビット線ＢＬ１およびワード線ＷＬ１に印加する電圧は一例であって、相変化材料ＰＣＭ０１を断線することのできる組合わせであれば、他の電圧を用いてもよい。
次に、本実施の形態１によるＥＥＰＲＯＭについて図８に示す回路構成図を用いて説明する。情報保持部の基本構造は、先に説明したＯＴＰＲＯＭ（前記図６参照）と同一であるが、ＥＥＰＲＯＭでは相変化材料の破壊による書込みを行わないので、前記図６で使用した高耐圧系の選択ｎＭＩＳは用いない。ここでは、コアロジックに用いられるＭＩＳと同じ、１．５Ｖ以下の電圧で書換えと読出しを行うＥＥＰＲＯＭを例示する。
ＥＥＰＲＯＭを構成するメモリアレイＭＡＲＹＬは、複数のワード線と複数のビット線とから構成されており、各ワード線と各ビット線との交点に第１相変化メモリ素子が接続されている。例えば、ワード線ＷＬ１Ｌとビット線ＢＬ１Ｌとの交点には第１相変化メモリ素子ＣＥＬ１１Ｌが配置されている。各第１相変化メモリ素子は、選択ｎＭＩＳと情報保持部により構成される。情報保持部は、例えば相変化材料が結晶状態では１ＫΩ〜１０ＫΩ程度の低い抵抗を有し、相変化材料が非晶質状態では１００ＫΩ以上の高い抵抗を有する。選択ｎＭＩＳ（ＭＮ１１Ｌ）のゲート電極には、ワード線ＷＬ１Ｌが接続され、選択ｎＭＩＳ（ＭＮ１１Ｌ）を選択する際は正電圧、非選択状態では０Ｖとし、それぞれ選択ｎＭＩＳ（ＭＮ１１Ｌ）をオン状態、オフ状態となるように制御する。相変化メモリ素子ＣＥＬ１１Ｌの一方の端子がビット線ＢＬ１Ｌに接続され、選択ｎＭＩＳ（ＭＮ１１Ｌ）のソース電極は接地電位に接続される。
ワード線ＷＬ１Ｌには、ワードドライバ回路ＷＤ１Ｌが接続されている。例えばワードドライバ回路ＷＤ１Ｌは、１．５Ｖ用のｐＭＩＳ（ＭＰ１Ｌ）と１．５Ｖ用のｎＭＩＳ（ＭＮ１Ｌ）とから構成される。ｐＭＩＳ（ＭＰ１Ｌ）のソース電極には、例えば１．５Ｖの電圧ＶＤＤ３が印加される。これらワードドライバ回路ＷＤ１Ｌ，ＷＤ２Ｌ，…群は縦方向に並べられてワードドライバ・ブロックＷＤＡＲＹＬを形成する。また、ワードドライバ・ブロックＷＤＡＲＹＬの隣には、Ｘ系アドレスデコーダ・ブロックＡＤＥＣＬが置かれている。
ビット線ＢＬ１Ｌには、カラム選択回路ＹＳ１Ｌが接続されている。例えばビット線ＢＬ１ＬはｐＭＩＳ（ＭＰ３１Ｌ）と接続されており、制御信号ＹＳＲ１Ｌにより選択的にセンスアンプＳＡＬと接続される。制御信号ＹＳＲ１Ｌはコントロール回路ＣＮＴＬＬより供給される。アンプアレイＡＭＰＡＲＹＬはセンスアンプＳＡＬとプリチャージ回路ＰＣＲＬから構成される。センスアンプＳＡＬは、活性化信号で活性化されビット線ＢＬ１Ｌまたはビット線ＢＬ２Ｌの信号を増幅する。プリチャージ回路ＰＣＲＬはｐＭＩＳ（ＭＰ４０Ｌ）から構成され、プリチャージ制御信号ＰＣＬで制御され、読出し電圧ＶｒＬをビット線ＢＬ１に供給する。書込みＹスイッチアレイＷＹＳＡＲＹＬは、は高耐圧ｐＭＩＳ（ＭＰ２１Ｌ，ＭＰ２２Ｌ）などで構成され、ゲート電極には制御信号ＹＳＷ１Ｌが接続され、ソース電極には、例えば１．５Ｖの電圧ＶＤＤ４が印加される。制御信号ＹＳＷ１Ｌは、書込み用アドレスデコーダＷＡＤＥＣＬで制御される。このＥＥＰＲＯＭ３はＯＴＰＲＯＭ４ａとは異なり、書換えは全て１．５Ｖ以下の電圧で行われる。従って、ＥＥＰＲＯＭには、低耐圧系の選択ＭＩＳを備えた第１相変化メモリ素子を用いることができる。
図９に、前記図８の回路構成に対応するＥＥＰＲＯＭの平面レイアウト図を示す。図９には、ワード線ＷＬ１Ｌ〜ＷＬ４Ｌおよびビット線ＢＬ１Ｌ〜ＢＬ５Ｌの交点に位置する２０個の第１相変化メモリ素子を示している。
素子分離ＳＧＩは、例えば浅溝型であり、半導体装置一般に用いられているものである。ワード線ＷＬ１Ｌとビット線ＢＬ１Ｌとの交点には、第１相変化メモリ素子が位置しており、第１相変化メモリ素子は選択ｎＭＩＳおよび相変化材料ＰＣＭ０１Ｌから構成される。共通ソース線ＳＬＬは、第１相変化メモリ素子ごとに配置された選択ｎＭＩＳのソース領域に接続された配線層である。選択ｎＭＩＳのドレイン領域には下部プラグＢＭ０１Ｌ、第１配線層Ｍ１Ｌ、第１プラグＰＬＵＧ１Ｌを介して、相変化材料ＰＣＭ０１Ｌが接続されている。さらに相変化材料ＰＣＭ０１Ｌは、第２プラグＰＬＵＧ２Ｌを通じてビット線ＢＬ１Ｌに接続されている。選択ｎＭＩＳのゲート長は、例えば同一基板上のコアロジックに用いられるＭＩＳのゲート長と同じである。第１相変化メモリ素子の集積度が必要になるので、第１相変化メモリ素子を構成する選択ｎＭＩＳのゲート幅は、ＯＴＰＲＯＭの第２相変化メモリ素子を構成する選択ｎＭＩＳのゲート幅よりも狭い。従って、ＥＥＰＲＯＭの第１相変化メモリ素子に形成されるコンタクトホールの個数はＯＴＰＲＯＭの第２相変化メモリ素子に形成されるコンタクトホールの個数よりも少なくすることができる。書換えおよび読出しは１．５Ｖ以下の電圧で行われる。
次に、本実施の形態１による半導体論理演算装置の製造方法の一例を図１０〜図１２に示す半導体基板の要部断面図を用いて説明する。これら図には、ＯＴＰＲＯＭの第２相変化メモリ素子および周辺回路低耐圧系ｎＭＩＳを記載し、その他の素子、例えば周辺回路低耐圧系ｐＭＩＳ、周辺回路高耐圧系ｎＭＩＳおよびｐＭＩＳなどは省略する。
まず、図１０に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）５１の主面の素子分離領域に、例えば浅溝型の素子分離５２を形成する。続いて、イオン注入法により、所定の不純物を所定のエネルギーで選択的に導入することで、第２相変化メモリ素子形成領域にｎウエル５３ｍ、周辺回路低耐圧系ｎＭＩＳ形成領域にｎウエル５３を形成する。
次に、半導体基板５１の主面上に、例えば厚さ８ｎｍ程度の絶縁膜５４および厚さ２０ｎｍ程度の絶縁膜５４ｍを形成する。絶縁膜５４は周辺回路低耐圧系ｎＭＩＳのゲート絶縁膜を構成し、絶縁膜５４ｍは第２相変化メモリ素子の選択ｎＭＩＳのゲート絶縁膜を構成する。
次に、半導体基板５１の主面上に、例えば厚さ１００ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜を堆積した後、レジストパターンをマスクとしたエッチングにより導体膜を加工して、周辺回路低耐圧系ｎＭＩＳのゲート電極５５および選択ｎＭＩＳのゲート電極５５ｍを形成する。続いて、周辺回路低耐圧系ｎＭＩＳおよび選択ｎＭＩＳのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｎ型拡散層を形成し、周辺回路低耐圧系ｎＭＩＳのゲート電極５５および選択ｎＭＩＳのゲート電極５５ｍの側壁にサイドウォール５６を形成し、さらに周辺回路低耐圧系ｎＭＩＳおよび選択ｎＭＩＳのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｎ型拡散層を形成する。これにより、周辺回路低耐圧系ｎＭＩＳのソース領域ＬＳおよびドレイン領域ＬＤ、ならびに選択ｎＭＩＳのソース領域ＨＳおよびドレイン領域ＨＤを形成する。なお、選択ｎＭＩＳソース領域ＨＳおよびドレイン領域ＨＤは、ゲート電極５５ｍ端から離れており、耐圧を高める構造になっている。
次に、周辺回路低耐圧系ｎＭＩＳのゲート電極５５、ソース領域ＬＳおよびドレイン領域ＬＤ、ならびに選択ｎＭＩＳのゲート電極５５ｍ、ソース領域ＨＳおよびドレイン領域ＨＤの上部に、例えばサリサイド技術によって高融点金属とシリコンとの合金からなる低抵抗層５７を形成する。
次に、半導体基板５１の主面上に、例えば酸化シリコンからなる第１層間絶縁膜５８を形成した後、レジストパターンをマスクとしたエッチングにより第１層間絶縁膜５８を加工して、半導体基板５１の一部（例えば周辺回路低耐圧系ｎＭＩＳのソース領域ＬＳおよびドレイン領域ＬＤ、ならびに選択ｎＭＩＳのソース領域ＨＳおよびドレイン領域ＨＤ）、周辺回路低耐圧系ｎＭＩＳのゲート電極５５および選択ｎＭＩＳのゲート電極５５ｍの一部が露出するようなコンタクトホールＣ１を形成する。
次に、半導体基板５１の主面上に、例えばＴｉＮ膜およびＷ膜を下層から順に堆積した後、これら金属膜をコンタクトホールＣ１の内部のみに残るようにＣＭＰ（Chemical Mechanical Polishing）法によって研磨することにより、コンタクトホールＣ１の内部にプラグ５９を形成する。続いて、半導体基板５１の主面上に、例えばＡｌ合金膜およびＴｉＮ膜を下層から順に堆積した後、レジストパターンをマスクとしたエッチングによりこれら金属膜を加工して、第１配線層Ｍ１を形成する。その後、半導体基板５１の主面上に、例えば酸化シリコンからなる第２層間絶縁膜６０を形成する。
次に、図１１に示すように、レジストパターンをマスクとしたエッチングにより第２層間絶縁膜６０を加工して、第１配線層Ｍ１の一部が露出するようなＰＬＵＧ１を形成する。続いて、半導体基板５１の主面上に、例えばＴｉＮ膜およびＷ膜を下層から順に堆積した後、これら金属膜をＰＬＵＧ１の内部のみに残るようにＣＭＰ法によって研磨することにより、ＰＬＵＧ１の内部にプラグ６１を形成する。
次に、半導体基板５１の主面上に、例えばＧｅ、Ｓｂ、Ｓｎ、Ｓｅ、Ｚｎ、Ｃｏ、Ｔｅなどの合金からなる無機材料を堆積し、さらにその上にＡｌ、Ａｕ、Ｃｕ、Ａｇ、Ｍｏ、Ｔｉ、Ｗ、Ｔａなどの金属膜を堆積した後、レジストパターンをマスクとしたエッチングによりこれら金属膜および無機材料を順次加工して、無機材料からなる相変化材料６２および金属膜からなる上部電極６３を形成する。続いて、半導体基板５１の主面上に、例えば酸化シリコンからなる第３層間絶縁膜６４を形成する。
ＯＴＰＲＯＭに使用する第２相変化メモリ素子は、高耐圧系の選択ｎＭＩＳと情報保持部との組合せからなる。図１１に示した第２相変化メモリ素子の選択ｎＭＩＳのゲート電極５５ｍのゲート長は、コアロジックに用いられるＭＩＳのゲート電極のゲート長よりも長く、また、第２相変化メモリ素子の選択ｎＭＩＳのゲート絶縁膜５４ｍの厚さは、コアロジックに用いられるＭＩＳのゲート電極のゲート絶縁膜の厚さよりも厚い。これは、ＯＴＰＲＯＭに使用した第２相変化メモリ素子の選択ｎＭＩＳでは、コアロジックに用いられるＭＩＳのゲート電極へ印加される電圧、例えば１．５Ｖよりも高い電圧、例えば１０Ｖを用いるためである。なお、ＥＥＰＲＯＭに第１相変化メモリ素子を使用する際は、コアロジックに用いられるＭＩＳに相変化材料を接続した構成とすることが出来るので、第１相変化メモリ素子の面積も小さくすることができる。
次に、図１２に示すように、レジストパターンをマスクとしたエッチングにより第３層間絶縁膜６４を加工して、上部電極６３の一部が露出するようなスルーホールＴＨ２を形成する。続いて、半導体基板５１の主面上に、例えばＡｌ合金膜およびＴｉＮ膜を下層から順に堆積した後、レジストパターンをマスクとしたエッチングによりこれら金属膜を加工して、第２配線層Ｍ２を形成する。その後、半導体基板５１の主面上に、例えば酸化シリコンからなる第４層間絶縁膜ＩＮＳ４を形成する。これにより、選択ｎＭＩＳと情報保持部とからなる第２相変化メモリ素子が略形成される。
ここでは、ＯＴＰＲＯＭに用いられ、高耐圧系の選択ｎＭＩＳおよび相変化材料の断線状態と非断線状態とを用いる情報保持部の組合せにより構成される第２相変化メモリ素子の製造方法を説明したが、ＥＥＰＲＯＭに用いられ、低耐圧系の選択ｎＭＩＳおよび相変化材料の非晶質状態と結晶状態とを用いる情報保持部の組合せにより構成する第１相変化メモリ素子も同様に形成される。すなわち、ＯＴＰＲＯＭを設けたことによるＥＥＰＲＯＭの製造工程数の増加はないので、半導体論理演算装置を低コストで製造することができる。
次に、本実施の形態１による半導体論理演算装置をＩＣカードに実装する工程を図１３〜図１６に示す模式図を用いて説明する。
図１３は、半導体ウエハＷＡＦＥＲの主面に複数個の半導体論理演算装置を形成した図である。半導体ウエハＷＡＦＥＲ上に、例えば前記図１０〜図１２を用いて説明した製造工程に従って、チップＣＨＩＰ単位で半導体装置を形成する。
図１４は、各々の半導体論理演算装置の検査工程を示す図である。半導体ウエハＷＡＦＥＲを測定用ステージに載置し、半導体論理演算装置の電極パッドにプローブ（探針）を接触させて入力端子から信号波形を入力すると出力端子から信号波形が出力される。これをテスターＴＥＳなどの機器で読み取ることにより、各々の半導体論理演算装置が正常に動作するかどうかを検査する。この時、各々の半導体論理演算装置のＯＴＰＲＯＭに記憶情報を書込む。即ち、ＯＴＰＲＯＭに記憶させる場合には、図２に示した入力回路ＩＯ２につながるボンディングパッドにワンタイム・プログラミング・メモリ書込み制御信号ＯＷＥをテスターから入力することにより、半導体論理演算装置の動作モードをＯＰＴＲＯＭへの書き込みモードに変更することで書き込むことが可能となる。
図１５は、半導体ウエハＷＡＦＥＲを個々のチップＣＨＩＰに個片化する裁断工程を示す図である。ＯＴＰＲＯＭへの書込みは、この裁断の後に行うことも可能である。
図１６は、チップＣＨＩＰをプラスチックカード筐体ＣＳＥに接着する接着工程を示す図である。この時、接着処理として、例えば２００℃程度の熱が加えられるが、ＯＴＰＲＯＭの第２相変化メモリ素子へ事前に書込まれた情報が消えることは無い。さらに、チップＣＨＩＰをプラスチックカード筐体ＣＳＥへ実装した後、ＥＥＰＲＯＭへ記憶情報が電気的に書込まれる。
なお、本実施の形態１では、半導体論理演算装置ＬＣをＩＣカードに実装した場合について説明したが、組込みマイコン等にも実装することができる。
このように、本実施の形態１によれば、電気的書換えが可能な不揮発性記憶装置をＥＥＰＲＯＭ３で構成し、さらに電気的書換えが不可能な不揮発性記憶装置をＯＴＰＲＯＭ４ａで構成し、ＥＥＰＲＯＭ３およびＯＴＰＲＯＭ４ａの両者に、低コストで、かつ同一の製造工程で製造することができる第１および第２相変化メモリ素子をそれぞれ用いる。これにより、電気的書換えが可能な不揮発性記憶装置および電気的書換えが不可能な不揮発性記憶装置を同一基板上に搭載する半導体論理演算装置を低コストで製造することができる。さらに、安価に製造された半導体論理記憶装置を実装することにより、安価なＩＣカードを提供することができる。なお、ＯＴＰＲＯＭ４ａを構成する第２相変化メモリ素子は、２６０℃程度の熱処理を施しても記憶情報が失われない非断線状態または断線状態を記憶情報とすることにより、ＯＴＰＲＯＭ４ａに記憶情報を書込んだ後に、ＯＴＰＲＯＭ４ａを搭載する半導体論理演算装置をＩＣカードに実装しても、ＯＴＰＲＯＭ４ａに書込んだ記憶情報が失われることがない。
（実施の形態２）
本実施の形態２による半導体論理演算装置を図１７〜図２０を用いて説明する。
図１７は、本実施の形態２による第３相変化メモリ素子の情報保持部の断面構造の模式図である。
第３相変化メモリ素子の情報保持部の基本構造は前記実施の形態１の前記図３に示した第１相変化メモリ素子１０の情報保持部１０ｂと同じであるが、相変化材料１１と第１プラグ１５との間に、例えば厚さ１０ｎｍ以下の高抵抗バリア層２０が介在している点が異なる。この高抵抗バリア層２０には、Ｔｉ，Ｔａ，Ｃｒ，Ａｌなどの酸化物あるいは窒化物を用いることができる。
図１８は、本実施の形態２によるＯＴＰＲＯＭに用いる第３相変化メモリ素子の電気抵抗と情報の書換え回数との関係を示すグラフ図である。
この第３相変化メモリ素子は、製造直後では、高抵抗バリア層の電気抵抗を含めた電気抵抗Ｒｏを示し、情報保持部は高抵抗状態となる。この第３相変化メモリ素子に、相対的に大きい電圧（例えば６Ｖ程度）を印加するまたは相対的に大きい電流を流すと、高抵抗バリア層の絶縁破壊が起きる。この絶縁破壊は、例えば２００℃程度の温度で回復する（再び絶縁状態になる）ことはない。従って、高抵抗バリア層を一度絶縁破壊すれば、それ以降は、前述した第１相変化メモリ素子１０の情報保持部１０ｂと同様に、相変化材料の非晶質状態（高抵抗Ｒｒ状態）と結晶状態（低抵抗Ｒｓ状態）との電気抵抗の差を記憶情報に利用することができる。図１８に示すように、この高抵抗Ｒｒ状態と低抵抗Ｒｓ状態との書換えは複数回繰り返すことができることから、ＥＥＰＲＯＭのメモリセルに第３相変化メモリ素子を用いることができる。
また、高抵抗バリア層を絶縁破壊した後は、常に高抵抗バリア層の電気抵抗を含めた電気抵抗Ｒｏよりも情報保持部は電流が流れやすい状態（例えば高抵抗Ｒｒ状態または低抵抗Ｒｓ状態のいずれであってもよい）となる。従って前述した第２相変化メモリ素子１８の情報保持部１８ｂと同様に、高抵抗バリア層を絶縁破壊しない非導通状態と高抵抗バリア層を絶縁破壊した導通状態とによる情報保持部の電気抵抗の差を記憶情報に利用することができる。このような使い方をすると、電気的書込みは１回しか出来ないが、例えばＩＣカードに実装した後でも、記憶情報を保持できることから、ＯＴＰＲＯＭのメモリセルに第３相変化メモリ素子を用いることができる。
図１９は、本実施の形態２によるＯＴＰＲＯＭに用いる第３相変化メモリ素子および周辺回路低耐圧系ｎＭＩＳを示す半導体基板の要部断面図である。
第３相変化メモリ素子の基本構造は前記実施の形態の前記図５に示した第２相変化メモリ素子１８とほぼ同じであり、選択ｎＭＩＳと情報保持部とから構成されるが、前述したように、情報保持部の相変化材料１１と第１プラグ１５との間に高抵抗バリア層２０が介在している点が異なる。第３相変化メモリ素子を用いたＯＴＰＲＯＭの回路構成は、前記実施の形態１の前記図２および図３に示したＯＴＰＲＯＭ４ａの回路構成と同様でよい。
図２０は、本実施の形態２による半導体論理演算装置の集積回路のブロック図を示す。ここでは、揮発性記憶装置形成領域に、例えばＲＡＭを形成するが、不揮発性記憶装置形成領域には、ＥＥＰＲＯＭ、ＲＯＭ、ＯＴＰＲＯＭを予め分別せず、第３相変化メモリ素子を形成しておく。必要に応じて、不揮発性記憶装置形成領域の一部の高抵抗バリア層２０を破壊することにより、例えばＯＴＰＲＯＭの相変化メモリ素子またはＥＥＰＲＯＭの相変化メモリ素子などを提供する。
このように、本実施の形態２によれば、電気的書換えが可能な不揮発性記憶装置をＥＥＰＲＯＭで構成し、電気的書換えが不可能な不揮発性記憶装置をＯＴＰＲＯＭで構成し、ＥＥＰＲＯＭおよびＯＴＰＲＯＭの両者に低コストで、かつ同一工程で製造することができる第３相変化メモリ素子をそれぞれ用いる。これにより、前記実施の形態１と同様に、電気的書換えが可能な不揮発性記憶装置および電気的書換えが不可能な不揮発性記憶装置を同一基板上に搭載する半導体論理演算装置を低コストで製造することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態では、ＯＴＰＲＯＭを形成する領域とＥＥＰＲＯＭを形成する領域とを区別して設けたが、ＥＥＰＲＯＭを形成する領域の中に、必要に応じてＯＴＰＲＯＭを形成することができる。
本発明の半導体装置は、ＩＣカードまたは組込みマイコンなどに搭載される不揮発性記憶装置を含む半導体論理演算装置に利用することができる。

Claims (6)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法；
    （ａ）半導体ウエハのチップ単位で、電気的書換えが可能な第１不揮発性記憶装置が形成される第１領域に、相対的に短いゲート長とを有する第１電界効果トランジスタを形成し、電気的書換えが不可能な第２不揮発性記憶装置が形成される第２領域に、相対的に長いゲート長とを有する第２電界効果トランジスタを形成する工程、
    （ｂ）前記第１および第２電界効果トランジスタのドレイン領域に電気的に接続する相変化材料をそれぞれ形成し、前記第１領域に前記第１電界効果トランジスタと前記相変化材料とを備える第１相変化メモリ素子を形成し、前記第２領域に前記第２電界効果トランジスタと前記相変化材料とを備える第２相変化メモリ素子を形成する工程、
    （ｃ）前記半導体ウエハのチップ単位で、前記第１不揮発性記憶装置と前記第２不揮発性記憶装置とを含む半導体装置を検査し、同時に、前記第２相変化メモリ素子に記憶情報を書込む工程、
    （ｄ）前記半導体ウエハを切断して、各々のチップに個片化する工程、
    （ｅ）前記チップを実装基板に搭載した後、前記第１相変化メモリ素子の記憶情報を書換える工程。
  2. 請求項１記載の半導体装置の製造方法において、前記（ｃ）工程では、前記相変化材料に相対的に大きい電流を流すまたは相対的に大きい電圧を印加して、前記第２相変化メモリ素子の前記相変化材料を断線させることにより、前記第２相変化メモリ素子へ前記記憶情報を書込むことを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、前記相変化材料の下部に、厚さ１０ｎｍ以下の高抵抗バリア層を形成することを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、前記（ｃ）工程では、前記相変化材料に相対的に大きい電流を流すまたは相対的に大きい電圧を印加して、前記高抵抗バリア層を絶縁破壊することにより、前記第２相変化メモリ素子へ前記記憶情報を書込むことを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、前記（ｅ）工程では、前記相変化材料に電流を流すことにより、前記第１相変化メモリ素子の前記記憶情報が書換えられることを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、前記第１相変化メモリ素子の前記相変化材料の非晶質状態と結晶状態とを記憶情報に用いることを特徴とする半導体装置の製造方法。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100791071B1 (ko) 2006-07-04 2008-01-02 삼성전자주식회사 일회 프로그래머블 소자, 이를 구비하는 전자시스템 및 그동작 방법
EP2045814A1 (en) 2007-10-03 2009-04-08 STMicroelectronics S.r.l. Method and device for irreversibly programming and reading nonvolatile memory cells
DE102009020821A1 (de) 2008-05-13 2009-12-03 Samsung Electronics Co., Ltd., Suwon Halbleitersolarzellen mit Frontelektroden und Verfahren zur Herstellung derselben
KR101543434B1 (ko) 2008-12-15 2015-08-10 삼성전자주식회사 반도체 메모리 시스템의 제조 방법
US8566507B2 (en) * 2009-04-08 2013-10-22 Google Inc. Data storage device capable of recognizing and controlling multiple types of memory chips
EP2249352A1 (en) * 2009-05-05 2010-11-10 Nxp B.V. Phase change memory
US8176232B2 (en) * 2009-05-11 2012-05-08 Micron Technology, Inc. Dedicated interface to factory program phase-change memories
US8174876B2 (en) 2009-06-19 2012-05-08 Hynix Semiconductor Inc. Fusion memory device embodied with phase change memory devices having different resistance distributions and data processing system using the same
US8634235B2 (en) 2010-06-25 2014-01-21 Macronix International Co., Ltd. Phase change memory coding
US20120026802A1 (en) * 2010-07-30 2012-02-02 Emanuele Confalonieri Managed hybrid memory with adaptive power supply
US8569734B2 (en) 2010-08-04 2013-10-29 Micron Technology, Inc. Forming resistive random access memories together with fuse arrays
TWI539453B (zh) 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
FR3002072B1 (fr) 2013-02-08 2016-06-24 Commissariat Energie Atomique Methode de programmation d'une memoire resistive non volatile
FR3002071B1 (fr) 2013-02-08 2016-06-24 Commissariat Energie Atomique Methode de programmation d'une memoire resistive non volatile
FR3002070B1 (fr) * 2013-02-08 2016-06-24 Commissariat Energie Atomique Procede de preprogrammation d'une cellule memoire a changement de phase et cellule memoire a changement de phase
US20150279479A1 (en) * 2014-04-01 2015-10-01 Qualcomm Incorporated Anti-fuse one-time programmable resistive random access memories
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
JP6556435B2 (ja) * 2014-09-17 2019-08-07 東芝メモリ株式会社 半導体集積回路
WO2016113829A1 (ja) * 2015-01-13 2016-07-21 株式会社日立製作所 半導体記憶装置
JP2018513569A (ja) * 2015-03-12 2018-05-24 マイクロセミ エスオーシー コーポレーション コンパクトなＲｅＲＡＭベースのＦＰＧＡ

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0521740A (ja) * 1991-01-18 1993-01-29 Energy Conversion Devices Inc 電気的消去可能型相転移メモリ
JPH05291520A (ja) * 1992-04-14 1993-11-05 Toshiba Corp 半導体記憶装置
JP2000315393A (ja) * 1990-07-12 2000-11-14 Hitachi Ltd 半導体集積回路装置
JP2001044392A (ja) * 1999-07-30 2001-02-16 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2002117684A (ja) * 2000-09-15 2002-04-19 Hewlett Packard Co <Hp> 追記型薄膜メモリ
JP2003142653A (ja) * 2001-08-09 2003-05-16 Hewlett Packard Co <Hp> ヒューズ／アンチヒューズを用いたワンタイムプログラマブルメモリ
JP2004303333A (ja) * 2003-03-31 2004-10-28 Seiko Epson Corp 強誘電体記憶装置及びその選択電圧調整方法
JP2005057111A (ja) * 2003-08-06 2005-03-03 Renesas Technology Corp 半導体記憶装置及びその製造方法
JP2005197634A (ja) * 2003-11-28 2005-07-21 Sony Corp 記憶素子及び記憶装置
WO2005076355A1 (ja) * 2004-02-06 2005-08-18 Renesas Technology Corp. 記憶装置
JP2006210718A (ja) * 2005-01-28 2006-08-10 Renesas Technology Corp 半導体装置の製造方法および半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6605821B1 (en) 2002-05-10 2003-08-12 Hewlett-Packard Development Company, L.P. Phase change material electronic memory structure and method for forming
JP4928045B2 (ja) 2002-10-31 2012-05-09 大日本印刷株式会社 相変化型メモリ素子およびその製造方法
US7265050B2 (en) * 2003-12-12 2007-09-04 Samsung Electronics Co., Ltd. Methods for fabricating memory devices using sacrificial layers
US20060034116A1 (en) * 2004-08-13 2006-02-16 Lam Chung H Cross point array cell with series connected semiconductor diode and phase change storage media
US7475219B2 (en) * 2004-08-27 2009-01-06 Marvell International Ltd. Serially indexing a cache memory
US7336525B2 (en) * 2004-10-18 2008-02-26 Kabushiki Kaisha Toshiba Nonvolatile memory for logic circuits
WO2006085637A1 (en) * 2005-02-10 2006-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8120960B2 (en) * 2007-11-07 2012-02-21 Spansion Israel Ltd. Method and apparatus for accessing a non-volatile memory array comprising unidirectional current flowing multiplexers

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000315393A (ja) * 1990-07-12 2000-11-14 Hitachi Ltd 半導体集積回路装置
JPH0521740A (ja) * 1991-01-18 1993-01-29 Energy Conversion Devices Inc 電気的消去可能型相転移メモリ
JPH05291520A (ja) * 1992-04-14 1993-11-05 Toshiba Corp 半導体記憶装置
JP2001044392A (ja) * 1999-07-30 2001-02-16 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2002117684A (ja) * 2000-09-15 2002-04-19 Hewlett Packard Co <Hp> 追記型薄膜メモリ
JP2003142653A (ja) * 2001-08-09 2003-05-16 Hewlett Packard Co <Hp> ヒューズ／アンチヒューズを用いたワンタイムプログラマブルメモリ
JP2004303333A (ja) * 2003-03-31 2004-10-28 Seiko Epson Corp 強誘電体記憶装置及びその選択電圧調整方法
JP2005057111A (ja) * 2003-08-06 2005-03-03 Renesas Technology Corp 半導体記憶装置及びその製造方法
JP2005197634A (ja) * 2003-11-28 2005-07-21 Sony Corp 記憶素子及び記憶装置
WO2005076355A1 (ja) * 2004-02-06 2005-08-18 Renesas Technology Corp. 記憶装置
JP2006210718A (ja) * 2005-01-28 2006-08-10 Renesas Technology Corp 半導体装置の製造方法および半導体装置

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