JP3275893B2 - 半導体記憶素子 - Google Patents
半導体記憶素子Info
- Publication number
- JP3275893B2 JP3275893B2 JP27340499A JP27340499A JP3275893B2 JP 3275893 B2 JP3275893 B2 JP 3275893B2 JP 27340499 A JP27340499 A JP 27340499A JP 27340499 A JP27340499 A JP 27340499A JP 3275893 B2 JP3275893 B2 JP 3275893B2
- Authority
- JP
- Japan
- Prior art keywords
- well
- gate
- semiconductor memory
- drain
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
Description
【０００１】
【発明の属する技術分野】本願発明は、ＭＯＳ（金属酸
化物半導体）トランジスタをアンチヒューズとして使用
する半導体記憶素子に係わるものである。
化物半導体）トランジスタをアンチヒューズとして使用
する半導体記憶素子に係わるものである。
【０００２】
【従来の技術】一般に、ヒューズ素子は初期段階におい
て導通状態であり、何らかの処理を施すことにより非導
通状態になる。これに対して、アンチにユーズ素子と
は、初期段階において非導通状態であり、何らかの処理
を施すことにより導通状態にするものである。
て導通状態であり、何らかの処理を施すことにより非導
通状態になる。これに対して、アンチにユーズ素子と
は、初期段階において非導通状態であり、何らかの処理
を施すことにより導通状態にするものである。
【０００３】従来、大容量のメモリＬＳＩ（大規模集積
回路）の製造時において故障したメモリ素子の置き換え
のために、故障したメモリ素子と、予備に設けられてい
るメモリ素子との置き換えを行うリダンダンシィ回路が
準備されている。このリダンダンシィ回路において、メ
モリ素子を置き換えるため、すなわち、故障したメモリ
素子の領域と、交換する素子領域とのアドレスのデータ
を変更するため、ヒューズが用いられている。
回路）の製造時において故障したメモリ素子の置き換え
のために、故障したメモリ素子と、予備に設けられてい
るメモリ素子との置き換えを行うリダンダンシィ回路が
準備されている。このリダンダンシィ回路において、メ
モリ素子を置き換えるため、すなわち、故障したメモリ
素子の領域と、交換する素子領域とのアドレスのデータ
を変更するため、ヒューズが用いられている。
【０００４】該ヒューズとしては、多結晶シリコンの抵
抗などが用いられている。レーザーによりこの多結晶シ
リコンを切断することにより、故障したメモリ素子の領
域と、交換する素子領域とを示すアドレスのデータを変
更することができる。しかしながら、多結晶シリコンで
は、所定の抵抗値を得るためにある程度の面積が必要な
ため、メモリＬＳＩのチップ面積が大きくなってしま
う。また、レーザにより切断処理を行う場合、他の回路
及びトランジスタへの影響を防止するため、多結晶シリ
コン周辺のスペースを十分取る必要があり、メモリＬＳ
Ｉのチップ面積を大きくする要素となる。
抗などが用いられている。レーザーによりこの多結晶シ
リコンを切断することにより、故障したメモリ素子の領
域と、交換する素子領域とを示すアドレスのデータを変
更することができる。しかしながら、多結晶シリコンで
は、所定の抵抗値を得るためにある程度の面積が必要な
ため、メモリＬＳＩのチップ面積が大きくなってしま
う。また、レーザにより切断処理を行う場合、他の回路
及びトランジスタへの影響を防止するため、多結晶シリ
コン周辺のスペースを十分取る必要があり、メモリＬＳ
Ｉのチップ面積を大きくする要素となる。
【０００５】また、このヒューズは、通常、レーザなど
によりヒューズ形成領域を破壊することにより、非導通
状態に設定している。このため、該ヒューズ切断作業は
ウエハにメモリ素子を形成した段階で行うことはできる
が、メモリ素子をパッケージなどに組み込んだ後で切断
作業をすることはできない。このような問題を解決する
ために、半導体装置をパッケージに組み込んだ後でも、
ヒューズ素子あるいはアンチヒューズ素子を電気的に切
断する構造が知られている。
によりヒューズ形成領域を破壊することにより、非導通
状態に設定している。このため、該ヒューズ切断作業は
ウエハにメモリ素子を形成した段階で行うことはできる
が、メモリ素子をパッケージなどに組み込んだ後で切断
作業をすることはできない。このような問題を解決する
ために、半導体装置をパッケージに組み込んだ後でも、
ヒューズ素子あるいはアンチヒューズ素子を電気的に切
断する構造が知られている。
【０００６】例えば、半導体装置のセットアップ時間
は、その動作速度が数１ＯＯＭＨｚと高速になるにつれ
て、数ｎｓ程度のばらつきがあっても入力データをとり
こめないことがある。このような不具合を防止するた
め、通常、出荷検査段階でセットアップ時間が規格範囲
内に収まるよう調整している。セットアップ時間は、パ
ッケージに組み込むことにより、人出カインピーダンス
がウエハ状態とは変わってしまうので、ウエハ段階のダ
イソートテストでは検査することができない。このた
め、半導体装置をパッケージに封止した後にセットアッ
プ時間を計測し、半導体装置内に予め形成してあるヒュ
ーズ／アンチヒューズを切断／接続することにより、所
望のセットアップ時間に設定している。
は、その動作速度が数１ＯＯＭＨｚと高速になるにつれ
て、数ｎｓ程度のばらつきがあっても入力データをとり
こめないことがある。このような不具合を防止するた
め、通常、出荷検査段階でセットアップ時間が規格範囲
内に収まるよう調整している。セットアップ時間は、パ
ッケージに組み込むことにより、人出カインピーダンス
がウエハ状態とは変わってしまうので、ウエハ段階のダ
イソートテストでは検査することができない。このた
め、半導体装置をパッケージに封止した後にセットアッ
プ時間を計測し、半導体装置内に予め形成してあるヒュ
ーズ／アンチヒューズを切断／接続することにより、所
望のセットアップ時間に設定している。
【０００７】また、別の用途としてブログラマブル・ロ
ジック・アレイ（ＰＬＡ）が知られている。 ＰＬＡ
は、アンチヒューズ素子をマトリクス状に配置したもの
をパッケージに封止してユーザに提供される。ユーザ
は、所定の入力パターンに対して、所定の出力パターン
が得られるように、ＰＬＡ内のアンチヒューズ素子を電
気的に書き込み、所望の機能（プログラム）を実現して
いる。
ジック・アレイ（ＰＬＡ）が知られている。 ＰＬＡ
は、アンチヒューズ素子をマトリクス状に配置したもの
をパッケージに封止してユーザに提供される。ユーザ
は、所定の入力パターンに対して、所定の出力パターン
が得られるように、ＰＬＡ内のアンチヒューズ素子を電
気的に書き込み、所望の機能（プログラム）を実現して
いる。
【０００８】このため、ＭＯＳトランジスタを多結晶シ
リコンの抵抗に代え、アンチヒューズとして用いること
が考えられる。多結晶シリコンなどの抵抗に代え、ＭＯ
Ｓトランジスタによりアンチヒューズを形成すること
で、アンチヒューズの形成面積が縮小され、メモリＬＳ
Ｉのチップ面積を小さくすることが可能である。ここ
で、多結晶シリコンの抵抗で形成されたアンチヒューズ
は切断することでデータの書き込みが行われ、一方、Ｍ
ＯＳトランジスタで形成されたアンチヒューズはゲート
絶縁膜を破壊し、ゲートとチャネルとの間、またはゲー
トとソース（またはドレイン）との間のリーク電流を増
大させることでデータの書き込みが行われる。
リコンの抵抗に代え、アンチヒューズとして用いること
が考えられる。多結晶シリコンなどの抵抗に代え、ＭＯ
Ｓトランジスタによりアンチヒューズを形成すること
で、アンチヒューズの形成面積が縮小され、メモリＬＳ
Ｉのチップ面積を小さくすることが可能である。ここ
で、多結晶シリコンの抵抗で形成されたアンチヒューズ
は切断することでデータの書き込みが行われ、一方、Ｍ
ＯＳトランジスタで形成されたアンチヒューズはゲート
絶縁膜を破壊し、ゲートとチャネルとの間、またはゲー
トとソース（またはドレイン）との間のリーク電流を増
大させることでデータの書き込みが行われる。
【０００９】このアンチヒューズとなる第１のＭＯＳト
ランジスタ（第１の従来例）としては、図３に示す構成
がある。図３は、第１のＭＯＳトランジスタの断面図で
ある。この図において、１００はｎ型基板であり、ｐ型
の拡散層により、ソース１０１およびドレイン１０２が
表面に形成されている。そして、この基板１００，ソー
ス１０１及びドレイン１０２表面にゲート絶縁膜１０３
が設けられている。また、このゲート絶縁膜１０３の表
面には、金属膜などの導電体によりゲート電極１０５が
設けられている。
ランジスタ（第１の従来例）としては、図３に示す構成
がある。図３は、第１のＭＯＳトランジスタの断面図で
ある。この図において、１００はｎ型基板であり、ｐ型
の拡散層により、ソース１０１およびドレイン１０２が
表面に形成されている。そして、この基板１００，ソー
ス１０１及びドレイン１０２表面にゲート絶縁膜１０３
が設けられている。また、このゲート絶縁膜１０３の表
面には、金属膜などの導電体によりゲート電極１０５が
設けられている。
【００１０】また、ゲート絶縁膜１０３は、ドレイン１
０２の上部の領域１０４において厚さを薄くして形成
（アンチヒューズ領域）されている。そして、ゲート電
極１０５とドレイン１０２との間に所定の電圧をかける
ことにより、この領域１０４の薄い部分において、高電
界を発生させてゲート絶縁膜１０３を破壊することによ
り、ゲート電極１０５とドレイン１０２とを短絡させて
データを書き込む（特願平７−２９４４８１）。
０２の上部の領域１０４において厚さを薄くして形成
（アンチヒューズ領域）されている。そして、ゲート電
極１０５とドレイン１０２との間に所定の電圧をかける
ことにより、この領域１０４の薄い部分において、高電
界を発生させてゲート絶縁膜１０３を破壊することによ
り、ゲート電極１０５とドレイン１０２とを短絡させて
データを書き込む（特願平７−２９４４８１）。
【００１１】また、アンチヒューズとなる第２のＭＯＳ
トランジスタ（第２の従来例）としては、図４に示す構
成がある。図４は、第２のＭＯＳトランジスタの断面図
である。この図において、２００はｐ型基板であり、ｎ
型のウエル２０１が表面に形成されている。このウエル
２０１の表面には、ｎ+型（ウエル２０１よりｎ型の不
純物濃度が高い）の拡散層により、ソース２０２および
ドレイン２０３が表面に形成されている。そして、この
基板２００，ソース２０２及びドレイン２０３表面にゲ
ート絶縁膜２０４が設けられている。また、このゲート
絶縁膜２０４の表面には、金属膜などの導電体によりゲ
ート電極２０５が設けられている。そして、ゲート電極
２０５とウエル２０１とをレーザの照射による熱で溶融
させ、ゲート絶縁膜２０４を破壊することにより接続さ
せて、データを書き込む（特表平１１−５０２０６
８）。
トランジスタ（第２の従来例）としては、図４に示す構
成がある。図４は、第２のＭＯＳトランジスタの断面図
である。この図において、２００はｐ型基板であり、ｎ
型のウエル２０１が表面に形成されている。このウエル
２０１の表面には、ｎ+型（ウエル２０１よりｎ型の不
純物濃度が高い）の拡散層により、ソース２０２および
ドレイン２０３が表面に形成されている。そして、この
基板２００，ソース２０２及びドレイン２０３表面にゲ
ート絶縁膜２０４が設けられている。また、このゲート
絶縁膜２０４の表面には、金属膜などの導電体によりゲ
ート電極２０５が設けられている。そして、ゲート電極
２０５とウエル２０１とをレーザの照射による熱で溶融
させ、ゲート絶縁膜２０４を破壊することにより接続さ
せて、データを書き込む（特表平１１−５０２０６
８）。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た第１のＭＯＳトランジスタは、ドレイン１０２の上部
の領域１０４のゲート絶縁膜１０３を、他の領域と比較
して薄く作成する必要がある。このため、ゲート酸化膜
１０３の厚さを変化させるため特別なプロセスが必要と
なり、ゲート酸化膜１０３を領域１０４と他の領域とを
分けて作る等の精度の高いプロセスを製造工程に付け加
えるため、製造コストが増加するという問題がある。
た第１のＭＯＳトランジスタは、ドレイン１０２の上部
の領域１０４のゲート絶縁膜１０３を、他の領域と比較
して薄く作成する必要がある。このため、ゲート酸化膜
１０３の厚さを変化させるため特別なプロセスが必要と
なり、ゲート酸化膜１０３を領域１０４と他の領域とを
分けて作る等の精度の高いプロセスを製造工程に付け加
えるため、製造コストが増加するという問題がある。
【００１３】また、第１のＭＯＳトランジスタは、部分
的にゲート酸化膜１０３の厚さを変化させているため、
膜質の信頼性が低下し、製造時からゲート電極１０５と
ドレイン１０２とが接続されるという欠点もある。
的にゲート酸化膜１０３の厚さを変化させているため、
膜質の信頼性が低下し、製造時からゲート電極１０５と
ドレイン１０２とが接続されるという欠点もある。
【００１４】ここで、ＭＯＳトランジスタによるアンチ
ヒューズは、以下の条件を満足することが必要である。 ａ．アンチヒューズのＭＯＳトランジスタの書き込み電
圧が所定範囲 アンチヒュ一ズは、通常の電源電圧で破壊されてはなら
ないし、また、所定のプログラム（書込）電圧を印加し
ても破壊されないのではだめである。したがって、所定
の書込電圧の範囲で破壊できるように、ゲート酸化膜の
厚さが制御できなければならない。
ヒューズは、以下の条件を満足することが必要である。 ａ．アンチヒューズのＭＯＳトランジスタの書き込み電
圧が所定範囲 アンチヒュ一ズは、通常の電源電圧で破壊されてはなら
ないし、また、所定のプログラム（書込）電圧を印加し
ても破壊されないのではだめである。したがって、所定
の書込電圧の範囲で破壊できるように、ゲート酸化膜の
厚さが制御できなければならない。
【００１５】ｂ．アンチヒューズのＭＯＳトランジスタ
の書き込み時に他のトランジスタが破壊されない。 アンチヒューズには、書込を制御する書込回路や、書込
状態を検出するための読出回路が接続される。書込処理
時には、これらの回路にも高電圧であるプログラム電圧
が印加される可能性がある。このため、プログラム電圧
が高くなりすぎると、これらの回路を構成する素子の耐
圧を上げたり、保護回路などが必要になり、チップサイ
ズが大きくなってしまう。したがって、アンチヒューズ
に対するプログラム電圧は可能な限り低いことが望まし
い。
の書き込み時に他のトランジスタが破壊されない。 アンチヒューズには、書込を制御する書込回路や、書込
状態を検出するための読出回路が接続される。書込処理
時には、これらの回路にも高電圧であるプログラム電圧
が印加される可能性がある。このため、プログラム電圧
が高くなりすぎると、これらの回路を構成する素子の耐
圧を上げたり、保護回路などが必要になり、チップサイ
ズが大きくなってしまう。したがって、アンチヒューズ
に対するプログラム電圧は可能な限り低いことが望まし
い。
【００１６】ｃ．ＭＯＳトランジスタへ書き込んだ情報
の読み出しが可能 ゲート酸化膜が破壊されたとき、リーク電流が検出限界
以下であると、アンチヒューズにはならない。逆に、ゲ
ート酸化膜が破壊されていないとき、リーク電流が検出
限界以上であっても、アンチヒューズにならない。従っ
て、書込処理前のアンチヒューズは、非導通状態である
ことが確認できる程度にリーク電流が少なく、書込処理
後のアンチヒューズは、接続状態になったことが確認で
きる程度のリーク電流が流れることが必要である。
の読み出しが可能 ゲート酸化膜が破壊されたとき、リーク電流が検出限界
以下であると、アンチヒューズにはならない。逆に、ゲ
ート酸化膜が破壊されていないとき、リーク電流が検出
限界以上であっても、アンチヒューズにならない。従っ
て、書込処理前のアンチヒューズは、非導通状態である
ことが確認できる程度にリーク電流が少なく、書込処理
後のアンチヒューズは、接続状態になったことが確認で
きる程度のリーク電流が流れることが必要である。
【００１７】ｄ．書き込み時にアンチヒューズ以外の回
路に影響を与えない 書込処理中に、プログラム電圧が基板のバイアス電位に
影響を与えたり、書込時に発生したノイズが半導体装置
内の他の回路に影響を与えてはならない。例えば、１つ
の半導体装置に複数のアンチヒューズＸ、Ｙが形成され
ている場合、アンチヒューズＸを書き込むための書込回
路が形成されている。該書込回路は、アンチヒューズの
一端にプログラム電圧を与える前に、予め他端に所定の
バイアス電圧を与え、アンチヒューズを接続するか否か
を決定する。
路に影響を与えない 書込処理中に、プログラム電圧が基板のバイアス電位に
影響を与えたり、書込時に発生したノイズが半導体装置
内の他の回路に影響を与えてはならない。例えば、１つ
の半導体装置に複数のアンチヒューズＸ、Ｙが形成され
ている場合、アンチヒューズＸを書き込むための書込回
路が形成されている。該書込回路は、アンチヒューズの
一端にプログラム電圧を与える前に、予め他端に所定の
バイアス電圧を与え、アンチヒューズを接続するか否か
を決定する。
【００１８】アンチヒューズを接続するか否かは、外部
からレジスタなどに入力された情報をもとにして処理さ
れる。アンチヒューズＸを書き込むとき、アンチヒュー
ズＸ自身の書込情報が書き変わってしまい、書き込まれ
なかったりしたり、アンチヒューズＹの書込情報が書き
変わってしまいアンチヒューズＹに書き込まれてしまっ
てはならない。このような現象は、半導体装置が微細化
され、アンチヒューズ素子領域と他の回路領域とが近接
して配置されるようになると、一層深刻な問題となる。
からレジスタなどに入力された情報をもとにして処理さ
れる。アンチヒューズＸを書き込むとき、アンチヒュー
ズＸ自身の書込情報が書き変わってしまい、書き込まれ
なかったりしたり、アンチヒューズＹの書込情報が書き
変わってしまいアンチヒューズＹに書き込まれてしまっ
てはならない。このような現象は、半導体装置が微細化
され、アンチヒューズ素子領域と他の回路領域とが近接
して配置されるようになると、一層深刻な問題となる。
【００１９】したがって、第１の従来例に示された第１
のＭＯＳトランジスタは、より以上の微細化、低電圧化
が進み、ゲート絶縁膜１Ｏ３の厚さが薄くなると、通常
ゲートに印加する電圧でゲート絶縁膜１Ｏ３が破壊され
てしまうことがあり、上記条件ａ．を満たさず、書込回
路や読出回路の設計が困難になる。また、不所望のアン
チヒューズが破壊されてしまうと、どのアンチヒューズ
としてのＭＯＳトランジスタのゲート絶縁膜を破壊して
データを書き込んだのか判らなくなってしまい、結果的
に、上記ｃに示す条件である、書き込んだ情報の読み出
しが可能であるという条件を満足させることが出来な
い。
のＭＯＳトランジスタは、より以上の微細化、低電圧化
が進み、ゲート絶縁膜１Ｏ３の厚さが薄くなると、通常
ゲートに印加する電圧でゲート絶縁膜１Ｏ３が破壊され
てしまうことがあり、上記条件ａ．を満たさず、書込回
路や読出回路の設計が困難になる。また、不所望のアン
チヒューズが破壊されてしまうと、どのアンチヒューズ
としてのＭＯＳトランジスタのゲート絶縁膜を破壊して
データを書き込んだのか判らなくなってしまい、結果的
に、上記ｃに示す条件である、書き込んだ情報の読み出
しが可能であるという条件を満足させることが出来な
い。
【００２０】次に、第２の従来例に示された第２のＭＯ
Ｓトランジスタは、レーザによりゲート絶縁膜２０４を
溶融させてゲート電極２０５とウエル２０１とを電気的
に接続して、データを書き込むため、レーザが照射でき
る大きさにゲート電極を形成する必要があるため、形成
面積がそれほど削減できないという欠点がある。
Ｓトランジスタは、レーザによりゲート絶縁膜２０４を
溶融させてゲート電極２０５とウエル２０１とを電気的
に接続して、データを書き込むため、レーザが照射でき
る大きさにゲート電極を形成する必要があるため、形成
面積がそれほど削減できないという欠点がある。
【００２１】また、第２のＭＯＳトランジスタは、ゲー
ト電極２０５を介して、ゲート絶縁膜２０４にレーザを
照射し、溶融させるため、他のトランジスタのゲート電
極に、レーザが照射されたゲート電極２０５の材料の飛
沫が溶融時のエネルギーにより飛び、信号線と短絡し、
他の回路の信頼性を低下させるという問題がある。
ト電極２０５を介して、ゲート絶縁膜２０４にレーザを
照射し、溶融させるため、他のトランジスタのゲート電
極に、レーザが照射されたゲート電極２０５の材料の飛
沫が溶融時のエネルギーにより飛び、信号線と短絡し、
他の回路の信頼性を低下させるという問題がある。
【００２２】さらに、第２のＭＯＳトランジスタは、電
気的に書込を行うことができないため、結果的に、上記
ａに示す条件である、書込電圧が所定範囲であるという
条件を満足することができず、パッケージに封止した後
でアンチヒューズの破壊（書込）処理ができないという
条件を満足させることが出来ない。また、第１の従来例
及び第２の従来例には、条件ｄ．、すなわち、書込処理
時に他の回路へ与える影響についてはなんら開示されて
いない。
気的に書込を行うことができないため、結果的に、上記
ａに示す条件である、書込電圧が所定範囲であるという
条件を満足することができず、パッケージに封止した後
でアンチヒューズの破壊（書込）処理ができないという
条件を満足させることが出来ない。また、第１の従来例
及び第２の従来例には、条件ｄ．、すなわち、書込処理
時に他の回路へ与える影響についてはなんら開示されて
いない。
【００２３】本発明はこのような背景の下になされたも
ので、メモリＬＳＩのチップ面積を増加させずに、他の
回路へ影響を与えることなく高い信頼性で電気的にデー
タを書き込むことが可能な半導体記憶素子を提供する事
にある。
ので、メモリＬＳＩのチップ面積を増加させずに、他の
回路へ影響を与えることなく高い信頼性で電気的にデー
タを書き込むことが可能な半導体記憶素子を提供する事
にある。
【００２４】
【課題を解決するための手段】請求項１記載の発明は、
アンチヒューズとして用いられるＭＯＳ構造の半導体記
憶素子において、半導体基板（例えば、一実施形態の基
板１）と、この半導体基板表面に形成されたウエル（例
えば、一実施形態のウエル３）と、このウエル内に形成
されたＭＯＳトランジスタ（例えば、一実施形態の半導
体素子Ｓ）と、前記ウエルとを具備し、前記ウエルと、
前記ＭＯＳトランジスタのソース及びドレインとを電気
的に短絡して第１の電極とし、前記ＭＯＳトランジスタ
のゲートを第２の電極としたことを特徴とする。
アンチヒューズとして用いられるＭＯＳ構造の半導体記
憶素子において、半導体基板（例えば、一実施形態の基
板１）と、この半導体基板表面に形成されたウエル（例
えば、一実施形態のウエル３）と、このウエル内に形成
されたＭＯＳトランジスタ（例えば、一実施形態の半導
体素子Ｓ）と、前記ウエルとを具備し、前記ウエルと、
前記ＭＯＳトランジスタのソース及びドレインとを電気
的に短絡して第１の電極とし、前記ＭＯＳトランジスタ
のゲートを第２の電極としたことを特徴とする。
【００２５】請求項２記載の発明は、請求項１記載の半
導体記憶素子において、前記ウエル（例えば、一実施形
態のウエル３）と前記半導体基板との間に、このウエル
と逆の導電性の第２のウエル（例えば、一実施形態のウ
エル２）を具備することを特徴とする。
導体記憶素子において、前記ウエル（例えば、一実施形
態のウエル３）と前記半導体基板との間に、このウエル
と逆の導電性の第２のウエル（例えば、一実施形態のウ
エル２）を具備することを特徴とする。
【００２６】請求項３記載の発明は、請求項１または請
求項２記載の半導体記憶装置において、前記ＭＯＳトラ
ンジスタ（例えば、一実施形態の半導体素子Ｓ）のゲー
トと、前記ウエル（例えば、一実施形態のウエル３），
前記ソース及び前記ドレインとの間に高電界をかけて、
このＭＯＳトランジスタのゲート酸化膜を破壊し、前記
ゲートと、前記ウエル，前記ソース及び前記ドレインの
いずれかとを短絡させることによりデータを書き込むこ
とを特徴とする。
求項２記載の半導体記憶装置において、前記ＭＯＳトラ
ンジスタ（例えば、一実施形態の半導体素子Ｓ）のゲー
トと、前記ウエル（例えば、一実施形態のウエル３），
前記ソース及び前記ドレインとの間に高電界をかけて、
このＭＯＳトランジスタのゲート酸化膜を破壊し、前記
ゲートと、前記ウエル，前記ソース及び前記ドレインの
いずれかとを短絡させることによりデータを書き込むこ
とを特徴とする。
【００２７】請求項４記載の発明は、請求項１ないし請
求項３のいずれかに記載の半導体記憶素子において、前
記配線を接地電位とし、前記ゲートに高電圧を印加する
ことで書き込むようにしたことを特徴とする。
求項３のいずれかに記載の半導体記憶素子において、前
記配線を接地電位とし、前記ゲートに高電圧を印加する
ことで書き込むようにしたことを特徴とする。
【００２８】請求項５記載の発明は、請求項１ないし請
求項３のいずれかに記載の半導体記憶素子において、複
数のアンチヒューズのゲートが共通に接続され、前記配
線を接地電位とし、前記ゲートに高電圧を印加すること
で書き込みを行い、前記配線を電源電位または書込電位
とし、前記ゲートに高電圧を印加することで書き込みを
行わないようにしたことを特徴とする。
求項３のいずれかに記載の半導体記憶素子において、複
数のアンチヒューズのゲートが共通に接続され、前記配
線を接地電位とし、前記ゲートに高電圧を印加すること
で書き込みを行い、前記配線を電源電位または書込電位
とし、前記ゲートに高電圧を印加することで書き込みを
行わないようにしたことを特徴とする。
【００２９】請求項６記載の発明は、請求項１ないし請
求項３のいずれかに記載の半導体記憶素子において、前
記配線に所定の電位を与え、所定時間の経過後に前記配
線の電位を検出することにより、アンチヒューズの記憶
情報を読み出すようにしたことを特徴とする。
求項３のいずれかに記載の半導体記憶素子において、前
記配線に所定の電位を与え、所定時間の経過後に前記配
線の電位を検出することにより、アンチヒューズの記憶
情報を読み出すようにしたことを特徴とする。
【００３０】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よる半導体記憶素子Ｓの構成例を示すブロック図であ
る。この図において、ｐ型の基板１は接地されており、
表面にｎ型のウエル２が形成されている。ウエル２は表
面に形成されたｎ+型の拡散層７（ウエルコンタクト）
により、図示しない位置において、プログラム電圧Ｖｐ
ｐまたは電源電圧Ｖccの配線へ接続されている。また、
ウエル２の表面には、拡散層７と短絡しない位置におい
て、表面に、ウエル２よりも深さが浅いｐ型のウエル３
が形成されている。
施形態について説明する。図１は本発明の一実施形態に
よる半導体記憶素子Ｓの構成例を示すブロック図であ
る。この図において、ｐ型の基板１は接地されており、
表面にｎ型のウエル２が形成されている。ウエル２は表
面に形成されたｎ+型の拡散層７（ウエルコンタクト）
により、図示しない位置において、プログラム電圧Ｖｐ
ｐまたは電源電圧Ｖccの配線へ接続されている。また、
ウエル２の表面には、拡散層７と短絡しない位置におい
て、表面に、ウエル２よりも深さが浅いｐ型のウエル３
が形成されている。
【００３１】ウエル３の表面には、ｐ+型の拡散層６
（ウエルコンタクト）と、ｎ+型の拡散層としてソース
４及びドレイン５とが形成されている。また、ソース４
及びドレイン５との間のウエル３の表面には、ゲート絶
縁膜８が形成されている。ゲート絶縁膜８の表面にはゲ
ート電極１１が形成されている。そして、ウエル３，拡
散層６，拡散層７，ゲート電極１１，ソース４及びドレ
イン５の表面には層間絶縁膜９が形成されている。層間
絶縁膜９の表面には導電体膜の配線１０が形成されてい
る。また、配線１０は、コンタクトＣを介して、ソース
４，ドレイン５及び拡散層６（すなわち、ウエル３）を
電気的に短絡させている。また、ゲート電極１１は、図
示しない位置において外部端子と接続するための配線と
接続されている。
（ウエルコンタクト）と、ｎ+型の拡散層としてソース
４及びドレイン５とが形成されている。また、ソース４
及びドレイン５との間のウエル３の表面には、ゲート絶
縁膜８が形成されている。ゲート絶縁膜８の表面にはゲ
ート電極１１が形成されている。そして、ウエル３，拡
散層６，拡散層７，ゲート電極１１，ソース４及びドレ
イン５の表面には層間絶縁膜９が形成されている。層間
絶縁膜９の表面には導電体膜の配線１０が形成されてい
る。また、配線１０は、コンタクトＣを介して、ソース
４，ドレイン５及び拡散層６（すなわち、ウエル３）を
電気的に短絡させている。また、ゲート電極１１は、図
示しない位置において外部端子と接続するための配線と
接続されている。
【００３２】ここで、ゲート絶縁膜８は、基板１を酸化
させたシリコン酸化膜，ＣＶＤ（化学的気相成長）やス
パッタリングなどの方法で堆積させたシリコン酸化膜，
ＣＶＤやスパッタリングで形成したシリコン窒化膜等の
絶縁膜で形成されている。ゲート電極１１は、多結晶シ
リコン，高融点金属（モリブデン，チタン，タンタル，
タングステンなど），シリコンと高融点金属とのシリサ
イドまたはポリサイドなどの材料で形成されている。
させたシリコン酸化膜，ＣＶＤ（化学的気相成長）やス
パッタリングなどの方法で堆積させたシリコン酸化膜，
ＣＶＤやスパッタリングで形成したシリコン窒化膜等の
絶縁膜で形成されている。ゲート電極１１は、多結晶シ
リコン，高融点金属（モリブデン，チタン，タンタル，
タングステンなど），シリコンと高融点金属とのシリサ
イドまたはポリサイドなどの材料で形成されている。
【００３３】ここで、ゲート電極１１の長さは約０.２
μｍ、幅は１０μｍ、ゲート絶縁謨８の厚さは約５nm〜
１０nmとした。また、ウエル３は、１×１０17atom/cm3
〜１×１０18atom/cm3の濃度でｐ型の不純物、例えばホ
ウ素が導入されている。また、ウエル２は１×１０17at
om/cm3〜１×１０18、atom/cm3の濃度でｎ型の不純物、
例えばリンが導入されている。さらに、ソース４、ドレ
イン５、ウエルコンタクト６は５０ｋｅＶのエネルギ
で、１×１０15/cm2〜５×１０15/cm2のドーズ量でｎ型
の不純物、例えばリンまたは砥素がイオン注入され、ウ
エルコンタクト７は１×１０15/cm2〜５×１０15/cm2の
ドーズ量でｐ型の不純物、例えばホウ素がイオン注入さ
れている。
μｍ、幅は１０μｍ、ゲート絶縁謨８の厚さは約５nm〜
１０nmとした。また、ウエル３は、１×１０17atom/cm3
〜１×１０18atom/cm3の濃度でｐ型の不純物、例えばホ
ウ素が導入されている。また、ウエル２は１×１０17at
om/cm3〜１×１０18、atom/cm3の濃度でｎ型の不純物、
例えばリンが導入されている。さらに、ソース４、ドレ
イン５、ウエルコンタクト６は５０ｋｅＶのエネルギ
で、１×１０15/cm2〜５×１０15/cm2のドーズ量でｎ型
の不純物、例えばリンまたは砥素がイオン注入され、ウ
エルコンタクト７は１×１０15/cm2〜５×１０15/cm2の
ドーズ量でｐ型の不純物、例えばホウ素がイオン注入さ
れている。
【００３４】また、配線１０は、アルミニウム，高融点
金属（モリブデン，チタン，タンタル，タングステンな
ど），シリコンと高融点金属とのシリサイドまたはポリ
サイドなどの材料で形成されている。
金属（モリブデン，チタン，タンタル，タングステンな
ど），シリコンと高融点金属とのシリサイドまたはポリ
サイドなどの材料で形成されている。
【００３５】次に、図１および図２を参照し、一実施形
態の動作例を説明する。図２は、図１の半導体記憶素子
Ｓの書き込み読み出しを行う回路の概念図である。図２
において、ｎチャンネル型のＭＯＳトランジスタ２４
は、端子Ｔ3へ「Ｈ」レベルの制御信号Ｓ３が入力され
ると、ゲートに「Ｈ」レベルの電圧が印加され、オン状
態となり、半導体記憶素子Ｓのドレイン５，ソース４及
びウエル３を接地電位とする。また、ＭＯＳトランジス
タ２４は、端子Ｔ3へ「Ｌ」レベルの制御信号Ｓ３が入
力されると、ゲートに「Ｌ」レベルの電圧が印加され、
オフ状態となる。
態の動作例を説明する。図２は、図１の半導体記憶素子
Ｓの書き込み読み出しを行う回路の概念図である。図２
において、ｎチャンネル型のＭＯＳトランジスタ２４
は、端子Ｔ3へ「Ｈ」レベルの制御信号Ｓ３が入力され
ると、ゲートに「Ｈ」レベルの電圧が印加され、オン状
態となり、半導体記憶素子Ｓのドレイン５，ソース４及
びウエル３を接地電位とする。また、ＭＯＳトランジス
タ２４は、端子Ｔ3へ「Ｌ」レベルの制御信号Ｓ３が入
力されると、ゲートに「Ｌ」レベルの電圧が印加され、
オフ状態となる。
【００３６】ｐチャンネル型のＭＯＳトランジスタ２５
は、端子Ｔ2に「Ｌ」レベルの制御信号Ｓ２が入力され
ると、ゲートに「Ｌ」レベルの電圧が印加されてオン状
態となり、半導体記憶素子Ｓのドレイン５，ソース４及
びウエル３を電源電位とする。また、ＭＯＳトランジス
タ２５は、端子Ｔ2に「Ｈ」レベルの制御信号Ｓ２が入
力されると、ゲートに「Ｈ」レベルの電圧が印加されオ
フ状態となり、半導体記憶素子Ｓのドレイン５，ソース
４及びウエル３を端子Ｔ5と電気的に非接続とさせる。
は、端子Ｔ2に「Ｌ」レベルの制御信号Ｓ２が入力され
ると、ゲートに「Ｌ」レベルの電圧が印加されてオン状
態となり、半導体記憶素子Ｓのドレイン５，ソース４及
びウエル３を電源電位とする。また、ＭＯＳトランジス
タ２５は、端子Ｔ2に「Ｈ」レベルの制御信号Ｓ２が入
力されると、ゲートに「Ｈ」レベルの電圧が印加されオ
フ状態となり、半導体記憶素子Ｓのドレイン５，ソース
４及びウエル３を端子Ｔ5と電気的に非接続とさせる。
【００３７】トランスファゲート２１は、ｎチャンネル
型のＭＯＳトランジスタ２１ｎと、ｐチャンネル型のト
ランジスタ２１ｐとが並列に接続されて形成されてい
る。端子Ｔ4に「Ｌ」レベルの制御信号Ｓ４が入力され
ると、ｎチャンネル型のＭＯＳトランジスタ２１ｎのゲ
ートに「Ｌ」レベルの電圧が印加されるためオフ状態と
なり、ｐチャンネル型のＭＯＳトランジスタ２１ｐのゲ
ートに、インバータ２０により反転され「Ｈ」レベルの
電圧が印加されるためオフ状態となり、トランスファゲ
ート２１はオフ状態となる。
型のＭＯＳトランジスタ２１ｎと、ｐチャンネル型のト
ランジスタ２１ｐとが並列に接続されて形成されてい
る。端子Ｔ4に「Ｌ」レベルの制御信号Ｓ４が入力され
ると、ｎチャンネル型のＭＯＳトランジスタ２１ｎのゲ
ートに「Ｌ」レベルの電圧が印加されるためオフ状態と
なり、ｐチャンネル型のＭＯＳトランジスタ２１ｐのゲ
ートに、インバータ２０により反転され「Ｈ」レベルの
電圧が印加されるためオフ状態となり、トランスファゲ
ート２１はオフ状態となる。
【００３８】一方、端子Ｔ4に「Ｈ」レベルの制御信号
Ｓ４が入力されると、ｎチャンネル型のＭＯＳトランジ
スタ２１ｎのゲートに「Ｈ」レベルの電圧が印加される
ためオン状態となり、ｐチャンネル型のＭＯＳトランジ
スタ２１ｐのゲートに、インバータ２０により反転され
「Ｌ」レベルの電圧が印加されるためオン状態となり、
トランスファゲート２１はオン状態となる。
Ｓ４が入力されると、ｎチャンネル型のＭＯＳトランジ
スタ２１ｎのゲートに「Ｈ」レベルの電圧が印加される
ためオン状態となり、ｐチャンネル型のＭＯＳトランジ
スタ２１ｐのゲートに、インバータ２０により反転され
「Ｌ」レベルの電圧が印加されるためオン状態となり、
トランスファゲート２１はオン状態となる。
【００３９】インバータ２２及びインバータ２３は、ラ
ッチＬＴを形成している。トランスファゲート２１がオ
ン状態のとき、ラッチＬＴはトランスファゲートから保
持するデータを供給される。そして、トランスファゲー
ト２１がオフ状態のとき、ラッチＬＴはトランスファゲ
ートから供給されたデータを保持し出力する。このと
き、ラッチＬＴから出力されるデータは、トランスファ
ゲートＬＴから供給されたデータの反転されたレベルの
データとなる。上述した制御信号Ｓ１〜制御信号Ｓ４
は、図示しない制御回路から供給される。
ッチＬＴを形成している。トランスファゲート２１がオ
ン状態のとき、ラッチＬＴはトランスファゲートから保
持するデータを供給される。そして、トランスファゲー
ト２１がオフ状態のとき、ラッチＬＴはトランスファゲ
ートから供給されたデータを保持し出力する。このと
き、ラッチＬＴから出力されるデータは、トランスファ
ゲートＬＴから供給されたデータの反転されたレベルの
データとなる。上述した制御信号Ｓ１〜制御信号Ｓ４
は、図示しない制御回路から供給される。
【００４０】次に、図２を用いて半導体記憶素子Ｓへデ
ータを書き込む動作、すなわち、ゲート絶縁膜を破壊す
る場合の動作の説明を行う。このとき、端子Ｔ2に
「Ｈ」レベルの制御信号Ｓ２が入力されており、ＭＯＳ
トランジスタ２５はオフ状態となっている。また、端子
Ｔ4に「Ｌ」レベルの制御信号Ｓ４が入力されており、
トランスファゲート２１はオフ状態となっている。
ータを書き込む動作、すなわち、ゲート絶縁膜を破壊す
る場合の動作の説明を行う。このとき、端子Ｔ2に
「Ｈ」レベルの制御信号Ｓ２が入力されており、ＭＯＳ
トランジスタ２５はオフ状態となっている。また、端子
Ｔ4に「Ｌ」レベルの制御信号Ｓ４が入力されており、
トランスファゲート２１はオフ状態となっている。
【００４１】そして、図示しない制御回路より端子Ｔ3
へ「Ｈ」レベルの制御信号Ｓ３を入力させ、ＭＯＳトラ
ンジスタ２４をオン状態とする。これにより、半導体記
憶素子Ｓのドレイン５，ソース４及びウエル３が接地電
位とされる。そして、図示しない制御回路または外部端
子から、端子Ｔ1へ所定の書込電圧Ｖｐｐを所定の幅の
パルスとして供給される。これにより、半導体記憶素子
Ｓにおいて、ゲート電極１１と、ドレイン５，ソース４
及びウエル３との間に高電界が生じ、ゲート絶縁膜８が
破壊され、ゲート電極１１は、ドレイン５，ソース４及
びウエル３のいずれかと、電気的に短絡状態となる。こ
こで、例えば、電源電圧Ｖｃｃは３Ｖ〜５Ｖ、書込電圧
Ｖｐｐは９Ｖ〜１５Ｖとした。
へ「Ｈ」レベルの制御信号Ｓ３を入力させ、ＭＯＳトラ
ンジスタ２４をオン状態とする。これにより、半導体記
憶素子Ｓのドレイン５，ソース４及びウエル３が接地電
位とされる。そして、図示しない制御回路または外部端
子から、端子Ｔ1へ所定の書込電圧Ｖｐｐを所定の幅の
パルスとして供給される。これにより、半導体記憶素子
Ｓにおいて、ゲート電極１１と、ドレイン５，ソース４
及びウエル３との間に高電界が生じ、ゲート絶縁膜８が
破壊され、ゲート電極１１は、ドレイン５，ソース４及
びウエル３のいずれかと、電気的に短絡状態となる。こ
こで、例えば、電源電圧Ｖｃｃは３Ｖ〜５Ｖ、書込電圧
Ｖｐｐは９Ｖ〜１５Ｖとした。
【００４２】この結果、半導体記憶素子Ｓにデータが書
き込まれたこととなる。また、この書き込みのパルスが
供給され、半導体記憶素子Ｓが書き込み状態のとき、書
き込みによりウエル３の電位が変動したとしても、ウエ
ル３の電位がウエル２の電位を越えないかぎり、ウエル
２が安定した電位（電源電位：電源電圧Ｖcc）となって
いるためにバリヤ層として働き、基板１の電位が変動す
ることがない。このため、基板１の電位に依存する他の
回路にノイズを与えるような、動作への悪影響を防止す
ることが出来る。
き込まれたこととなる。また、この書き込みのパルスが
供給され、半導体記憶素子Ｓが書き込み状態のとき、書
き込みによりウエル３の電位が変動したとしても、ウエ
ル３の電位がウエル２の電位を越えないかぎり、ウエル
２が安定した電位（電源電位：電源電圧Ｖcc）となって
いるためにバリヤ層として働き、基板１の電位が変動す
ることがない。このため、基板１の電位に依存する他の
回路にノイズを与えるような、動作への悪影響を防止す
ることが出来る。
【００４３】図１に示す半導体記憶素子Ｓは、ソース４
及びドレイン５が形成されていなくても、ウエルコンタ
クトである拡散層６があれば、アンチヒューズとして機
能させることができる。しかしながら、ｐ型ウエル３は
不純物濃度が薄く、抵抗率が高いので、ゲート絶縁謨８
が絶縁破壊して電流が流れ始めると、ウエル３内で電圧
降下が生じ、ゲート絶縁謨８を絶縁破壊させるのに必要
なエネルギが得られないことがある。
及びドレイン５が形成されていなくても、ウエルコンタ
クトである拡散層６があれば、アンチヒューズとして機
能させることができる。しかしながら、ｐ型ウエル３は
不純物濃度が薄く、抵抗率が高いので、ゲート絶縁謨８
が絶縁破壊して電流が流れ始めると、ウエル３内で電圧
降下が生じ、ゲート絶縁謨８を絶縁破壊させるのに必要
なエネルギが得られないことがある。
【００４４】これに対して、図１に示すように、半導体
記憶素子Ｓにソース４，ドレイン５を形成し、書込電圧
Ｖｐｐをゲート電極１１に印加することで、ウエル３の
基板表面にチャネルが形成されるので、絶縁破壊して電
流が流れても、ウエル３内で電圧降下することがない。
このため、ゲート絶縁膜８を絶縁破壊させるのに必要な
エネルギが得られ、確実に絶縁破壊させることができ
る。
記憶素子Ｓにソース４，ドレイン５を形成し、書込電圧
Ｖｐｐをゲート電極１１に印加することで、ウエル３の
基板表面にチャネルが形成されるので、絶縁破壊して電
流が流れても、ウエル３内で電圧降下することがない。
このため、ゲート絶縁膜８を絶縁破壊させるのに必要な
エネルギが得られ、確実に絶縁破壊させることができ
る。
【００４５】第２の従来例では、ｎ型ウエルにｎ+型ソ
ース、ドレインが形成されており、チャネルが形成され
ないので、上述と同様、ゲート絶縁謨を絶縁破壊させる
のに必要なエネルギが得られないことがある。このた
め、レーザを利用してゲートを破壊させている。また、
ソース４，ドレイン５，ウエル３は配線１０と接続され
ているので、絶縁破壊の場所が、ゲート１１とソース４
との間，ゲート１１とドレイン５との間，あるいは、ゲ
ート１１とウエル３との間のいずれであっても、配線１
０を介してリーク電流を検出することができる。
ース、ドレインが形成されており、チャネルが形成され
ないので、上述と同様、ゲート絶縁謨を絶縁破壊させる
のに必要なエネルギが得られないことがある。このた
め、レーザを利用してゲートを破壊させている。また、
ソース４，ドレイン５，ウエル３は配線１０と接続され
ているので、絶縁破壊の場所が、ゲート１１とソース４
との間，ゲート１１とドレイン５との間，あるいは、ゲ
ート１１とウエル３との間のいずれであっても、配線１
０を介してリーク電流を検出することができる。
【００４６】また、上述の例のように、基板１が接地電
位の場合には、ゲート電極１１側に正の高電圧の書込電
圧Ｖｐｐを印加することが望ましい。仮に、ゲート絶縁
眼８が絶縁破壊してウエル３が一瞬高電圧になっても、
ゲート電極１１とウエル３との間の静電容量に比べ、ウ
エル３とウエル２との間の静電容量が充分大きいので、
ウエル３とウエル２との間には、ゲート電極１１とウエ
ル３との間ほど大きな電位差は生じない。このため、ウ
エル３とウエル２との間で接合破壊を生じることがな
い。
位の場合には、ゲート電極１１側に正の高電圧の書込電
圧Ｖｐｐを印加することが望ましい。仮に、ゲート絶縁
眼８が絶縁破壊してウエル３が一瞬高電圧になっても、
ゲート電極１１とウエル３との間の静電容量に比べ、ウ
エル３とウエル２との間の静電容量が充分大きいので、
ウエル３とウエル２との間には、ゲート電極１１とウエ
ル３との間ほど大きな電位差は生じない。このため、ウ
エル３とウエル２との間で接合破壊を生じることがな
い。
【００４７】また、電極１０に書込電圧Ｖｐｐを印加し
て、ゲート電極１１を接地することによっても、ゲート
絶縁謨８を絶縁破壊することができる。この場合、基板
１が接地電位であると、ウエル３と基板１との間で接合
破壊を生じることがあるので、基板１を電源電位などに
バイアスした構成の半導体装置に適用することが望まし
い。
て、ゲート電極１１を接地することによっても、ゲート
絶縁謨８を絶縁破壊することができる。この場合、基板
１が接地電位であると、ウエル３と基板１との間で接合
破壊を生じることがあるので、基板１を電源電位などに
バイアスした構成の半導体装置に適用することが望まし
い。
【００４８】次に、複数の半導体記憶素子Ｓが端子Ｔ１
に共通に接続され、図示しない他の半導体記憶素子Ｓを
破壊させ、図２に示す半導体記憶素子Ｓを破壊させたく
ない場合の動作を説明する。このとき、端子Ｔ2に
「Ｌ」レベルの制御信号Ｓ２が入力されており、ＭＯＳ
トランジスタ２５はオン状態となっている。また、端子
Ｔ4に「Ｌ」レベルの制御信号Ｓ４が入力されており、
トランスファゲート２１はオフ状態となっている。
に共通に接続され、図示しない他の半導体記憶素子Ｓを
破壊させ、図２に示す半導体記憶素子Ｓを破壊させたく
ない場合の動作を説明する。このとき、端子Ｔ2に
「Ｌ」レベルの制御信号Ｓ２が入力されており、ＭＯＳ
トランジスタ２５はオン状態となっている。また、端子
Ｔ4に「Ｌ」レベルの制御信号Ｓ４が入力されており、
トランスファゲート２１はオフ状態となっている。
【００４９】そして、図示しない制御回路が制御信号Ｓ
３を「Ｌ」レベルとするか、または外部端子を接地させ
ることにより、端子Ｔ3へ「Ｌ」レベルの制御信号Ｓ３
を入力させ、ＭＯＳトランジスタ２４をオフ状態とす
る。これにより、半導体記憶素子Ｓのドレイン５，ソー
ス４及びウエル３、すなわち配線１０が電源電位Ｖｃｃ
とされる。
３を「Ｌ」レベルとするか、または外部端子を接地させ
ることにより、端子Ｔ3へ「Ｌ」レベルの制御信号Ｓ３
を入力させ、ＭＯＳトランジスタ２４をオフ状態とす
る。これにより、半導体記憶素子Ｓのドレイン５，ソー
ス４及びウエル３、すなわち配線１０が電源電位Ｖｃｃ
とされる。
【００５０】そして、図示しない制御回路または外部端
子から、図示されない半導体記憶素子Ｓにデータを書き
込むため、端子Ｔ1へ所定の書込電圧Ｖｐｐを所定の幅
のパルスとして供給される。このとき、端子Ｔ１は半導
体記憶装置を形成する場合、複数の半導体記憶素子Ｓに
おいて共通に接続されているため、図２に示す半導体記
憶素子Ｓにも書込電圧Ｖｐｐが供給される。これによ
り、半導体記憶素子Ｓにおいて、ゲート電極１１と、ド
レイン５，ソース４及びウエル３との間のゲート絶縁謨
８には、「Ｖｐｐ−Ｖｃｃ」の電位差が生ずる。
子から、図示されない半導体記憶素子Ｓにデータを書き
込むため、端子Ｔ1へ所定の書込電圧Ｖｐｐを所定の幅
のパルスとして供給される。このとき、端子Ｔ１は半導
体記憶装置を形成する場合、複数の半導体記憶素子Ｓに
おいて共通に接続されているため、図２に示す半導体記
憶素子Ｓにも書込電圧Ｖｐｐが供給される。これによ
り、半導体記憶素子Ｓにおいて、ゲート電極１１と、ド
レイン５，ソース４及びウエル３との間のゲート絶縁謨
８には、「Ｖｐｐ−Ｖｃｃ」の電位差が生ずる。
【００５１】しかしながら、この電位差「Ｖｐｐ−Ｖｃ
ｃ」は、絶縁破壊電圧「Ｖｐｐ−接地電位」、すなわち
書込電圧「Ｖｐｐ」より小さいので、ゲート絶縁謨６は
絶縁破壊されない。このため、書込対象以外の図２に示
す半導体記憶素子Ｓにおけるゲート絶縁膜８が破壊され
ず、ゲート電極１１は、ドレイン５，ソース４及びウエ
ル３のいずれとも、電気的に絶縁状態のままである（デ
ータの書込が行われない状態）。ここで、例えば、電源
電圧Ｖｃｃは３Ｖ〜５Ｖ、書込電圧Ｖｐｐは９Ｖ〜１５
Ｖとした。
ｃ」は、絶縁破壊電圧「Ｖｐｐ−接地電位」、すなわち
書込電圧「Ｖｐｐ」より小さいので、ゲート絶縁謨６は
絶縁破壊されない。このため、書込対象以外の図２に示
す半導体記憶素子Ｓにおけるゲート絶縁膜８が破壊され
ず、ゲート電極１１は、ドレイン５，ソース４及びウエ
ル３のいずれとも、電気的に絶縁状態のままである（デ
ータの書込が行われない状態）。ここで、例えば、電源
電圧Ｖｃｃは３Ｖ〜５Ｖ、書込電圧Ｖｐｐは９Ｖ〜１５
Ｖとした。
【００５２】上述したように、複数の半導体記憶素子Ｓ
に対して、図示しない制御回路が所定の制御信号Ｔ２〜
制御信号Ｔ４を供給することで、同時に書込／非書込を
実行することができる。すなわち、書込を行う半導体記
憶素子Ｓに対して絶縁膜に高電界がかかる所定の書込状
態とし、書込を行わない半導体記憶素子Ｓに対して、絶
縁膜に高電界がかからない非書込状態とすることによ
り、特定の半導体記憶素子Ｓに対してのみデータの書込
が行える。
に対して、図示しない制御回路が所定の制御信号Ｔ２〜
制御信号Ｔ４を供給することで、同時に書込／非書込を
実行することができる。すなわち、書込を行う半導体記
憶素子Ｓに対して絶縁膜に高電界がかかる所定の書込状
態とし、書込を行わない半導体記憶素子Ｓに対して、絶
縁膜に高電界がかからない非書込状態とすることによ
り、特定の半導体記憶素子Ｓに対してのみデータの書込
が行える。
【００５３】次に、図２を用いて半導体記憶素子Ｓへデ
ータの読み出し動作の説明を行う。このとき、図示しな
い制御回路が端子Ｔ1を接地状態とし、または外部端子
を接地することにより端子Ｔ1を接地状態とし、この制
御回路が端子Ｔ3へ「Ｌ」レベルの制御信号Ｓ３を出力
し、ＭＯＳトランジスタ２４をオフ状態とする。また、
図示しない制御回路は、端子Ｔ4へ「Ｌ」レベルの制御
信号Ｓ4を出力し、トランスファゲート２１をオフ状態
とする。
ータの読み出し動作の説明を行う。このとき、図示しな
い制御回路が端子Ｔ1を接地状態とし、または外部端子
を接地することにより端子Ｔ1を接地状態とし、この制
御回路が端子Ｔ3へ「Ｌ」レベルの制御信号Ｓ３を出力
し、ＭＯＳトランジスタ２４をオフ状態とする。また、
図示しない制御回路は、端子Ｔ4へ「Ｌ」レベルの制御
信号Ｓ4を出力し、トランスファゲート２１をオフ状態
とする。
【００５４】そして、図示しない制御回路は、端子Ｔ2
へ「Ｌ」レベルの制御信号Ｓ２を出力し、ＭＯＳトラン
ジスタ２５をオン状態とする。これにより、端子Ｔ5
（電源電圧Ｖcc）と、半導体記憶素子Ｓのドレイン５，
ソース４及びウエル３とが、ＭＯＳトランジスタ２５を
介して電気的に接続され、配線１０が電源電位Ｖｃｃに
プリチャージされる。その後、端子Ｔ２へ「Ｈ」レベル
の制御信号Ｓ２を出力し、ＭＯＳトランジスタ２５をオ
フ状態とする。
へ「Ｌ」レベルの制御信号Ｓ２を出力し、ＭＯＳトラン
ジスタ２５をオン状態とする。これにより、端子Ｔ5
（電源電圧Ｖcc）と、半導体記憶素子Ｓのドレイン５，
ソース４及びウエル３とが、ＭＯＳトランジスタ２５を
介して電気的に接続され、配線１０が電源電位Ｖｃｃに
プリチャージされる。その後、端子Ｔ２へ「Ｈ」レベル
の制御信号Ｓ２を出力し、ＭＯＳトランジスタ２５をオ
フ状態とする。
【００５５】このとき、半導体記憶素子Ｓへデータが書
き込まれている場合、ドレイン５，ソース４及びウエル
３のいずれかと、ゲート電極１１とが絶縁破壊状態にあ
るため、配線１０にプリチャージされた電荷は、半導体
記憶素子Ｓを介して放電され、配線１０の電位、すなわ
ちＡ点の電位が「Ｌ」レベル（接地電位）へ降下する。
き込まれている場合、ドレイン５，ソース４及びウエル
３のいずれかと、ゲート電極１１とが絶縁破壊状態にあ
るため、配線１０にプリチャージされた電荷は、半導体
記憶素子Ｓを介して放電され、配線１０の電位、すなわ
ちＡ点の電位が「Ｌ」レベル（接地電位）へ降下する。
【００５６】一般にゲート絶縁謨８が絶縁破壊しても、
これに流れるリーク電流はわずかであり、ＭＯＳトラン
ジスタ２５のオン抵抗による電圧降下を利用して、Ａ点
の電位を検出する場合には、ＭＯＳトランジスタ２５の
サイズを小さくし、リーク電流より小さい駆動電流とす
る必要がある。また、リーク電流が小さいと、Ａ点の電
位が確定するまでに時間がかかるが、セットアップ時間
の設定のように、半導体装置の初期化シーケンス時に１
度だけ行うような用途に使う場合には問題ない。
これに流れるリーク電流はわずかであり、ＭＯＳトラン
ジスタ２５のオン抵抗による電圧降下を利用して、Ａ点
の電位を検出する場合には、ＭＯＳトランジスタ２５の
サイズを小さくし、リーク電流より小さい駆動電流とす
る必要がある。また、リーク電流が小さいと、Ａ点の電
位が確定するまでに時間がかかるが、セットアップ時間
の設定のように、半導体装置の初期化シーケンス時に１
度だけ行うような用途に使う場合には問題ない。
【００５７】一方、半導体記憶素子Ｓへデータが書き込
まれてない場合、ドレイン５，ソース４及びウエル３の
いずれとも、ゲート電極１１とが電気的に絶縁状態にあ
るため、半導体記憶素子Ｓへリーク電流が流れず、配線
１０にプリチャージされた電荷は、半導体記憶素子Ｓを
介して放電されないので、配線１０の電位、すなわちＡ
点の電位は「Ｈ」レベル（電源電圧Ｖcc）を維持する。
まれてない場合、ドレイン５，ソース４及びウエル３の
いずれとも、ゲート電極１１とが電気的に絶縁状態にあ
るため、半導体記憶素子Ｓへリーク電流が流れず、配線
１０にプリチャージされた電荷は、半導体記憶素子Ｓを
介して放電されないので、配線１０の電位、すなわちＡ
点の電位は「Ｈ」レベル（電源電圧Ｖcc）を維持する。
【００５８】そして、図示しない制御回路は、Ａ点の電
位が安定したタイミングにおいて、端子Ｔ4へ「Ｈ」レ
ベルの制御信号Ｓ４を出力し、トランスファゲート２１
をオン状態とする。これにより、半導体記憶素子Ｓへデ
ータが書き込まれている場合、「Ｌ」レベルのデータが
トランスファゲート２１からラッチＬＴへ供給される。
そして、端子ＴＯからは、インバータ２２により反転さ
れた「Ｈ」レベルのデータが出力される。そして、イン
バータ２２により反転された「Ｈ」レベルのデータは、
インバータ２３により反転され、インバータ２２の入力
端子へ帰還される。
位が安定したタイミングにおいて、端子Ｔ4へ「Ｈ」レ
ベルの制御信号Ｓ４を出力し、トランスファゲート２１
をオン状態とする。これにより、半導体記憶素子Ｓへデ
ータが書き込まれている場合、「Ｌ」レベルのデータが
トランスファゲート２１からラッチＬＴへ供給される。
そして、端子ＴＯからは、インバータ２２により反転さ
れた「Ｈ」レベルのデータが出力される。そして、イン
バータ２２により反転された「Ｈ」レベルのデータは、
インバータ２３により反転され、インバータ２２の入力
端子へ帰還される。
【００５９】一方、半導体記憶素子Ｓへデータが書き込
まれている場合、「Ｈ」レベルのデータがトランスファ
ゲート２１からラッチＬＴへ供給される。そして、端子
ＴＯからは、インバータ２２により反転された「Ｌ」レ
ベルのデータが出力される。そして、インバータ２２に
より反転された「Ｌ」レベルのデータは、インバータ２
３により反転され、インバータ２２の入力端子へ帰還さ
れる。
まれている場合、「Ｈ」レベルのデータがトランスファ
ゲート２１からラッチＬＴへ供給される。そして、端子
ＴＯからは、インバータ２２により反転された「Ｌ」レ
ベルのデータが出力される。そして、インバータ２２に
より反転された「Ｌ」レベルのデータは、インバータ２
３により反転され、インバータ２２の入力端子へ帰還さ
れる。
【００６０】そして、図示しない制御回路は、ラッチＬ
Ｔにおいて、インバータ２３とインバータ２４との間
で、安定してデータの入出力が行われるタイミングに、
端子Ｔ4へ「Ｌ」レベルの制御信号Ｓ４を出力する。こ
れにより、トランスファゲート２１がオフ状態となり、
ラッチＬＴへ保持されるデータの供給が無くなるが、イ
ンバータ２３の出力により、インバータ２２の入力端子
の電位が安定するため、と卵子ファゲート２１から供給
されたデータは保持される。
Ｔにおいて、インバータ２３とインバータ２４との間
で、安定してデータの入出力が行われるタイミングに、
端子Ｔ4へ「Ｌ」レベルの制御信号Ｓ４を出力する。こ
れにより、トランスファゲート２１がオフ状態となり、
ラッチＬＴへ保持されるデータの供給が無くなるが、イ
ンバータ２３の出力により、インバータ２２の入力端子
の電位が安定するため、と卵子ファゲート２１から供給
されたデータは保持される。
【００６１】すなわち、ラッチＬＴは、半導体記憶素子
Ｓへデータが書き込まれている場合、「Ｌ」レベルのデ
ータをラッチし、端子ＴＯから「Ｈ」レベルの出力信号
を出力し、半導体記憶素子Ｓへデータが書き込まれてい
ない場合、「Ｈ」レベルのデータをラッチし、端子ＴＯ
から「Ｌ」レベルの出力信号を出力する。
Ｓへデータが書き込まれている場合、「Ｌ」レベルのデ
ータをラッチし、端子ＴＯから「Ｈ」レベルの出力信号
を出力し、半導体記憶素子Ｓへデータが書き込まれてい
ない場合、「Ｈ」レベルのデータをラッチし、端子ＴＯ
から「Ｌ」レベルの出力信号を出力する。
【００６２】上述した回路構成により、半導体装置は、
出荷検査段階において、パッケ―ジに組み込んだ状態
で、リードフレームの寄生容量を含めたセットアップ時
間が計測され、所定のセットアップ時間となるようにア
ンチヒューズがテスタにより書込／非書込される。該半
導体装置をユーザが使用するとき、アンチヒューズの書
込情報を読み出すことにより、半導体装置は所定のセッ
トアップ時間で動作する。また、半導体記憶装置に書き
込んだ情報を、ユーザ側で書き換え禁止にしたり、読み
出し禁止にするような設定にもアンチヒューズを利用で
きる。
出荷検査段階において、パッケ―ジに組み込んだ状態
で、リードフレームの寄生容量を含めたセットアップ時
間が計測され、所定のセットアップ時間となるようにア
ンチヒューズがテスタにより書込／非書込される。該半
導体装置をユーザが使用するとき、アンチヒューズの書
込情報を読み出すことにより、半導体装置は所定のセッ
トアップ時間で動作する。また、半導体記憶装置に書き
込んだ情報を、ユーザ側で書き換え禁止にしたり、読み
出し禁止にするような設定にもアンチヒューズを利用で
きる。
【００６３】また、本願発明の半導体記憶素子は、上述
してきたようなＬＳＩメモリのリダンダンシィ回路に用
いるだけでなく、ＦＰＧＡ（Field Programmable Gate
Array）及びＰＬＤ（Programmable Logic Device）等の
回路データの書き込みを行うアンチヒューズとしても利
用可能である。
してきたようなＬＳＩメモリのリダンダンシィ回路に用
いるだけでなく、ＦＰＧＡ（Field Programmable Gate
Array）及びＰＬＤ（Programmable Logic Device）等の
回路データの書き込みを行うアンチヒューズとしても利
用可能である。
【００６４】一実施形態による半導体記憶素子によれ
ば、データ書き込みを行ったとき、配線１０により半導
体記憶素子Ｓのドレイン５，ソース４及びウエル３が短
絡されているため、ドレイン５，ソース４及びウエル３
のいずれがゲート電極１１と短絡した場合においても、
Ａ点が確実に接地電位へ降下し、するため、拡散層の接
合部分のｐｎ接合（ウエル３と、ソース４またはドレイ
ン５の何れかで構成される）によりＡ点の電位が電圧が
下がり切らない現象を防止し、安定に記憶されているデ
ータの読み出しを行うことが可能である。
ば、データ書き込みを行ったとき、配線１０により半導
体記憶素子Ｓのドレイン５，ソース４及びウエル３が短
絡されているため、ドレイン５，ソース４及びウエル３
のいずれがゲート電極１１と短絡した場合においても、
Ａ点が確実に接地電位へ降下し、するため、拡散層の接
合部分のｐｎ接合（ウエル３と、ソース４またはドレイ
ン５の何れかで構成される）によりＡ点の電位が電圧が
下がり切らない現象を防止し、安定に記憶されているデ
ータの読み出しを行うことが可能である。
【００６５】また、一実施形態による半導体記憶素子に
よれば、電源電圧Ｖccが印加されたウエル２があるた
め、半導体記憶素子Ｓへのデータ書き込み時において、
供給される書き込みのパルスにより、半導体記憶素子Ｓ
へ大電流が流れるため、書き込みによりウエル３の電位
が変動したとしても、ウエル２が安定した電位（電源電
圧Ｖcc）となっているためにバリヤ層として働き、周辺
に存在する他の回路にノイズを与えるような、動作への
悪影響を防止することが出来る。
よれば、電源電圧Ｖccが印加されたウエル２があるた
め、半導体記憶素子Ｓへのデータ書き込み時において、
供給される書き込みのパルスにより、半導体記憶素子Ｓ
へ大電流が流れるため、書き込みによりウエル３の電位
が変動したとしても、ウエル２が安定した電位（電源電
圧Ｖcc）となっているためにバリヤ層として働き、周辺
に存在する他の回路にノイズを与えるような、動作への
悪影響を防止することが出来る。
【００６６】さらに、一実施形態による半導体記憶素子
によれば、電気的にデータを書き込むことが可能なた
め、レーザによる熱エネルギを用いた溶融により、デー
タを書き込むのと異なり、材料の飛沫が飛ぶことが無
く、飛沫による配線の短絡などによる、周辺の回路及び
トランジスタの信頼性の低下を防止することが可能であ
り、かつ、飛沫が飛ぶことがないので余分なスペースを
設ける必要がないため、チップ面積を増加させることが
ない。
によれば、電気的にデータを書き込むことが可能なた
め、レーザによる熱エネルギを用いた溶融により、デー
タを書き込むのと異なり、材料の飛沫が飛ぶことが無
く、飛沫による配線の短絡などによる、周辺の回路及び
トランジスタの信頼性の低下を防止することが可能であ
り、かつ、飛沫が飛ぶことがないので余分なスペースを
設ける必要がないため、チップ面積を増加させることが
ない。
【００６７】以上、本発明の一実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、図１に
おいて、ウエル及び拡散層の電気的な極性が逆の構造で
もかまわない。
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、図１に
おいて、ウエル及び拡散層の電気的な極性が逆の構造で
もかまわない。
【００６８】すなわち、基板１をｎ型とし、ウエル２を
ｐ型とし、ウエル３をｎ型とし、拡散層７をｐ+型と
し、拡散層６をｎ+型とし、ソース４及びドレイン５の
拡散層をｐ+型とする構造でも良い。このとき、基板１
には電源電圧Ｖccが印加され、拡散層７は接地されてい
る。書き込み時及び読み出し時の処理に付いては、一実
施形態と同様であるので、説明を省略する。
ｐ型とし、ウエル３をｎ型とし、拡散層７をｐ+型と
し、拡散層６をｎ+型とし、ソース４及びドレイン５の
拡散層をｐ+型とする構造でも良い。このとき、基板１
には電源電圧Ｖccが印加され、拡散層７は接地されてい
る。書き込み時及び読み出し時の処理に付いては、一実
施形態と同様であるので、説明を省略する。
【００６９】
【発明の効果】本発明によれば、データ書き込みを行っ
たとき、配線によりドレイン，ソース及びウエルが短絡
されているため、ドレイン，ソース及びウエルのいずれ
がゲート電極と短絡した場合においても、拡散層の接合
部分のｐｎ接合により電圧が下がり切らない現象を防止
し、電圧安定にデータの読み出しを行うことが可能であ
り、また、電気的にデータを書き込むことが可能なた
め、レーザによる熱エネルギを用いた溶融により、デー
タを書き込むのと異なり、材料の飛沫が飛ぶことが無
く、飛沫による配線の短絡などによる、周辺の回路及び
トランジスタの信頼性の低下を防止することが可能であ
り、かつ、飛沫が飛ぶことがないので余分なスペースを
設ける必要がないため、チップ面積を増加させることが
ない。
たとき、配線によりドレイン，ソース及びウエルが短絡
されているため、ドレイン，ソース及びウエルのいずれ
がゲート電極と短絡した場合においても、拡散層の接合
部分のｐｎ接合により電圧が下がり切らない現象を防止
し、電圧安定にデータの読み出しを行うことが可能であ
り、また、電気的にデータを書き込むことが可能なた
め、レーザによる熱エネルギを用いた溶融により、デー
タを書き込むのと異なり、材料の飛沫が飛ぶことが無
く、飛沫による配線の短絡などによる、周辺の回路及び
トランジスタの信頼性の低下を防止することが可能であ
り、かつ、飛沫が飛ぶことがないので余分なスペースを
設ける必要がないため、チップ面積を増加させることが
ない。
【図１】 本発明の一実施形態による半導体記憶素子の
構造を示す断面図である。
構造を示す断面図である。
【図２】 図１に示す半導体記憶素子のデータ書き込み
及びデータ読み出しの動作を説明する概念図である。
及びデータ読み出しの動作を説明する概念図である。
【図３】 第１の従来例による半導体記憶素子の構造を
示す断面図である。
示す断面図である。
【図４】 第２の従来例による半導体記憶素子の構造を
示す断面図である。
示す断面図である。
１ 基板 ２、３ ウエル ４ ソース ５ ドレイン ６、７ 拡散層 ８ ゲート絶縁膜 ９ 層間絶縁膜 １０ 配線 １１ ゲート電極 Ｓ 半導体記憶素子 ２０，２２，２３ インバータ ２１ トランスファゲート ２１ｎ，２１ｐ、２４，２５ ＭＯＳトランジスタ Ｓ 半導体記憶素子 ＬＴ ラッチ Ｔ1，Ｔ2，Ｔ3，Ｔ4，Ｔ5，ＴＯ 端子
Claims (6)
- 【請求項１】 アンチヒューズとして用いられるＭＯＳ
構造の半導体記憶素子において、 半導体基板と、 この半導体基板表面に形成されたウエルと、 このウエル内に形成されたＭＯＳトランジスタとを具備
し 前記ウエルと、前記ＭＯＳトランジスタのソース及びド
レインとを電気的に短絡して第１の電極とし、前記ＭＯ
Ｓトランジスタのゲートを第２の電極としたことを特徴
とする半導体記憶素子。 - 【請求項２】 前記ウエルと前記半導体基板との間に、
このウエルと逆の導電性の第２のウエルを具備すること
を特徴とする請求項１記載の半導体記憶素子。 - 【請求項３】 前記ＭＯＳトランジスタのゲートと、前
記ウエル，前記ソース及び前記ドレインとの間に高電界
をかけて、このＭＯＳトランジスタのゲート酸化膜を破
壊し、前記ゲートと、前記ウエル，前記ソース及び前記
ドレインのいずれかとを短絡させることによりデータを
書き込むことを特徴とする請求項１または請求項２記載
の半導体記憶装置。 - 【請求項４】 前記配線を接地電位とし、前記ゲートに
高電圧を印加することで書き込むようにしたことを特徴
とする請求項１ないし請求項３のいずれかに記載の半導
体記憶素子。 - 【請求項５】 複数のアンチヒューズのゲートが共通に
接続され、 前記配線を接地電位とし、前記ゲートに高電圧を印加す
ることで書き込みを行い、前記配線を電源電位または書
込電位とし、前記ゲートに高電圧を印加することで書き
込みを行わないようにしたことを特徴とする請求項１な
いし請求項３のいずれかに記載の半導体記憶素子。 - 【請求項６】 前記配線に所定の電位を与え、所定時間
の経過後に前記配線の電位を検出することにより、アン
チヒューズの記憶情報を読み出すようにしたことを特徴
とする請求項１ないし請求項３のいずれかに記載の半導
体記憶素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27340499A JP3275893B2 (ja) | 1999-09-27 | 1999-09-27 | 半導体記憶素子 |
| KR10-2000-0056483A KR100384259B1 (ko) | 1999-09-27 | 2000-09-26 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27340499A JP3275893B2 (ja) | 1999-09-27 | 1999-09-27 | 半導体記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001102456A JP2001102456A (ja) | 2001-04-13 |
| JP3275893B2 true JP3275893B2 (ja) | 2002-04-22 |
Family
ID=17527430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27340499A Expired - Fee Related JP3275893B2 (ja) | 1999-09-27 | 1999-09-27 | 半導体記憶素子 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3275893B2 (ja) |
| KR (1) | KR100384259B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6813130B2 (en) | 2002-04-26 | 2004-11-02 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device including protection circuit for preventing circuit breakdown by static electricity |
| US10361212B2 (en) | 2017-01-17 | 2019-07-23 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2843482A1 (fr) * | 2002-08-12 | 2004-02-13 | St Microelectronics Sa | Procede de programmation d'un anti-fusible, et circuit de programmation associe |
| JP4981661B2 (ja) | 2004-05-06 | 2012-07-25 | サイデンス コーポレーション | 分割チャネルアンチヒューズアレイ構造 |
| US9123572B2 (en) | 2004-05-06 | 2015-09-01 | Sidense Corporation | Anti-fuse memory cell |
| US7755162B2 (en) | 2004-05-06 | 2010-07-13 | Sidense Corp. | Anti-fuse memory cell |
| US8735297B2 (en) | 2004-05-06 | 2014-05-27 | Sidense Corporation | Reverse optical proximity correction method |
| JP2007116045A (ja) * | 2005-10-24 | 2007-05-10 | Elpida Memory Inc | 半導体装置 |
| TWI325165B (en) * | 2006-04-20 | 2010-05-21 | Ememory Technology Inc | Method for operating a single-poly single-transistor non-volatile memory cell |
| JP2007305947A (ja) * | 2006-05-08 | 2007-11-22 | Seiko Npc Corp | 半導体記憶装置 |
| KR100866960B1 (ko) | 2007-02-16 | 2008-11-05 | 삼성전자주식회사 | 반도체 집적 회로 |
| JP4510057B2 (ja) | 2007-06-21 | 2010-07-21 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2009206490A (ja) | 2008-01-30 | 2009-09-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101966278B1 (ko) * | 2012-12-28 | 2019-04-08 | 에스케이하이닉스 주식회사 | 반도체 소자의 안티 퓨즈 어레이 및 그 제조 방법 |
| US8942034B2 (en) * | 2013-02-05 | 2015-01-27 | Qualcomm Incorporated | System and method of programming a memory cell |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2770019B1 (fr) * | 1997-10-20 | 2000-01-28 | Sgs Thomson Microelectronics | Point memoire mos |
-
1999
- 1999-09-27 JP JP27340499A patent/JP3275893B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-26 KR KR10-2000-0056483A patent/KR100384259B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6813130B2 (en) | 2002-04-26 | 2004-11-02 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device including protection circuit for preventing circuit breakdown by static electricity |
| US10361212B2 (en) | 2017-01-17 | 2019-07-23 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
| US10868021B2 (en) | 2017-01-17 | 2020-12-15 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010030493A (ko) | 2001-04-16 |
| JP2001102456A (ja) | 2001-04-13 |
| KR100384259B1 (ko) | 2003-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3275893B2 (ja) | 半導体記憶素子 | |
| JP5204125B2 (ja) | 高速ｏｔｐ感知スキーム | |
| JP3908908B2 (ja) | 半導体集積回路装置 | |
| US6477094B2 (en) | Memory repair circuit using antifuse of MOS structure | |
| JP4940144B2 (ja) | 半導体装置の製造方法 | |
| US20060092742A1 (en) | OTP antifuse cell and cell array | |
| US6545926B2 (en) | Antifuse address detecting circuit programmable by applying a high voltage and semiconductor integrated circuit device provided with the same | |
| US7531886B2 (en) | MOSFET fuse programmed by electromigration | |
| JP2003174087A (ja) | プログラマブル素子、プログラマブル回路及び半導体装置 | |
| JP2007013146A (ja) | 半導体集積回路装置 | |
| US5936880A (en) | Bi-layer programmable resistor memory | |
| US7075127B2 (en) | Single-poly 2-transistor based fuse element | |
| JP4727796B2 (ja) | 半導体集積回路 | |
| US6597234B2 (en) | Anti-fuse circuit and method of operation | |
| US11785766B2 (en) | E-fuse | |
| JP4684309B2 (ja) | 半導体装置 | |
| US6859408B2 (en) | Current limiting antifuse programming path | |
| JP2000216253A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP4937316B2 (ja) | 不揮発性半導体記憶装置 | |
| US20240049459A1 (en) | Efuse | |
| JP2011119018A (ja) | 半導体装置 | |
| JPH08288468A (ja) | 半導体記憶装置およびその書き込み方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020108 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080208 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090208 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100208 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130208 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140208 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |