KR100384259B1 - 반도체장치 - Google Patents
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Abstract
본 발명의 반도체장치는, 도전성 반도체기판, 상기 반도체기판에 제공된 역도전성 제1웰, 상기 제1웰에 제공된 도전성 제2웰, 상기 제2웰에 제공된 소오스영역, 드레인영역, 게이트절연막 및 게이트전극을 구비하는 MOS트랜지스터, 및 상기 제2웰, 소오스영역 및 드레인영역 모두에 전기적으로 연결된 금속배선을 포함한다.
Description
본 발명은 반도체장치에 관한 것으로서, 보다 상세하게는 MOS구조의 안티퓨즈(antifuse)를 갖는 반도체장치에 관한 것이다.
일반적으로, 퓨즈소자는 초기단계에서 도통상태이고 소정의 처리를 수행함으로써 비도통상태로 된다. 반면, 안티퓨즈소자는 초기단계에서 비도통상태이고 소정의 처리를 수행함으로써 도통상태로 된다.
대용량 메모리 LSI(대규모집적회로(LSIC))의 제조에 있어서 고장메모리소자를 교체하기 위해서, 고장난 메모리소자를 예비메모리소자로 교체하는 리던던시회로가 마련되어 있다. 이 리던던시회로에 있어서는, 메모리소자를 교체하기 위하여, 즉, 고장메모리소자의 영역과 대체소자의 영역 사이에 어드레스데이터를 변경하기 위하여, 퓨즈가 사용되고 있다.
퓨즈로서, 다결정실리콘레지스터가 사용된다. 이 다결정실리콘은 레이저에 의해 절단되어 고장메모리소자의 영역과 대체소자의 영역을 나타내는 어드레스들의 데이터를 변경한다.
그러나, 이 다결정실리콘에 있어서, 지정된 저항치를 얻기 위해서 소정치수의 면적이 필요하여, 메모리LSI의 칩면적이 증가된다. 또한, 레이저에 의한 절단의 경우, 다른 회로 및 트랜지스터로의 영향을 방지하기 위해서, 다결정실리콘 주변에 공간이 충분히 제공되는 것이 필요하게 되어, 메모리LSI의 칩면적을 증가시키는 요소가 된다.
통상적으로, 퓨즈는 레이저등에 의해 퓨즈형성영역을 파괴함으로써 비도통상태로 설정된다. 따라서, 퓨즈절단작업은 웨이퍼상에 메모리소자를 형성하는 단계에서 수행될 수 있지만, 메모리소자가 패키지에 통합된 후에는, 이 절단작업이 수행될 수 없다.
이 문제들을 해결하기 위해서 알려진 구조는, 반도체장치가 패키지에 통합된 경우에도, 퓨즈소자 또는 안티퓨즈소자가 전기적으로 절단되는 것이다.
예를 들면, 반도체장치의 셋업시간은, 동작속도가 수백㎒로 높아짐에 따라서, 수㎱정도의 변동이 입력데이터를 취할 수 없게 하는 경우가 있다. 이러한 불량을 방지하기 위해서, 통상적으로 출하검사단계에서, 셋업시간이 규격범위내로 되 도록 조정된다. 반도체장치가 패키지에 통합될 때, 입/출력임피던스가 웨이퍼상태의 입/출력임피던스와 다르게 변화되어, 웨이퍼단계의 다이소트(die sort)테스트에 의해서는 셋업시간이 검사될 수 없다. 따라서, 반도체장치가 패키지에 봉지된 후, 셋업시간이 계산되어, 반도체장치내에 미리 형성된 퓨즈/안티퓨즈가 절단 및 접속됨으로써, 소망하는 셋업시간을 설정한다.
다른 적용으로는, 프로그래머블로직어레이(PLA)가 알려져 있다. PLA의 경우, 매트릭스형태의 안티퓨즈소자들의 어레이가 패키지에 봉지되어 유저에 제공된다. 유저는 지정된 입력패턴에 대하여 지정된 출력패턴을 얻도록 PLA내에 안티퓨즈소자를 전기적으로 기록하여 원하는 기능(프로그램)을 실현한다.
따라서, 다결정실리콘의 레지스터 대신 안티퓨즈로서 MOS트랜지스터를 사용하는 것이 고려된다. 다결정폴리실리콘의 레지스터 대신에, MOS트랜지스터로 안티퓨즈를 형성함으로써 메모리LSI의 칩면적을 감소시키도록 안티퓨즈의 형성면적이 감소될 수 있다. 다결정실리콘의 레지스터로 형성된 안티퓨즈의 경우에는, 데이터가 절단에 의해 기록되고, 반면, MOS트랜지스터로 형성된 안티퓨즈의 경우에는, 게이트절연막을 파괴하여 게이트 및 채널과 게이트 및 소오스(또는 드레인) 사이의 리크전류를 증가시킴으로써 데이터가 기록된다.
안티퓨즈를 형성하는 제 1 MOS트랜지스터(제 1 종래기술)가 도 3에 도시된 바와 같이 구성된다. 도 3은 제 1 MOS트랜지스터의 단면도이다. 도 3에서 참조번호 100은 n형 기판이고, 소오스(101) 및 드레인(102)이 표면상에 p형 확산층에 의해 형성된다. 기판(100), 소오스(101) 및 드레인(102)의 표면상에 게이트절연막(103)이 제공된다. 게이트절연막(103)의 표면상에, 금속막등의 도전체에 의해 게이트전극(105)이 제공된다.
게이트절연막(103)은 드레인(102)의 상부영역에서 두께가 감소(안티퓨즈영역)된다. 게이트전극(105)과 드레인(102)사이에 지정된 전압이 인가되어 영역(104)의 얇은 부분에 고전계를 발생시킴으로써, 게이트전극(105)과 드레인(102)이 단락되어 데이터를 기록하도록 게이트절연막(103)을 파괴한다.
안티퓨즈를 형성하는 제 2 MOS트랜지스터(제 2 종래기술)로서는, 도 4에 도시된 구성이 인용된다. 도 4는 제 2 MOS트랜지스터의 단면도이다. 도 4에 있어서, 참조번호 200은 p형 기판이고 그 표면상에 n형 웰(201)이 형성된다. 웰(201)의 표면상에는, 소오스(202)와 드레인(203)이 n+형(웰(201)보다 고농도의 n형 불순물)의 확산층으로 형성된다. 기판(200), 소오스(202) 및 드레인(203)의 표면들상에 게이트절연막(204)이 제공된다. 게이트절연막(204)의 표면상에, 금속막등의 도전체에 의해 게이트전극(205)이 제공된다.
게이트전극(205)과 웰(201)은 레이저조사의 열에 의해 녹아져 게이트절연막(204)을 파괴함으로써 접속되어 데이터를 기록한다.
그러나, 제 1 MOS트랜지스터에 있어서는, 드레인(102)의 상부영역(104)의 게이트절연막(103)이 다른 영역들에 비교하여 얇게 만들어져야 한다. 따라서, 게이트산화막(103)의 두께를 변화시키는 특수한 공정이 필요하고, 영역(104)과 다른 영역들간에 게이트산화막(103)을 별도로 형성하는 공정과 같은 고정밀공정이 제조공정에 추가되어, 그 결과, 제조비용이 증가하는 문제점이 있다.
또, 제 1 MOS트랜지스터는, 게이트산화막(103)의 두께가 부분적으로 변하기 때문에, 막질의 신뢰성이 저하되고 제조시에 게이트전극(105)과 드레인(102)이 서로 접속되는 문제점을 가진다.
MOS트랜지스터로 형성된 안티퓨즈는 아래의 조건들을 만족시켜야 한다.
(a)안티퓨즈의 MOS트랜지스터의 기록전압이 지정된 범위내에 있어야 한다.
안티퓨즈는 통상의 전원전압에 의해 파괴되어서는 안되고, 안티퓨즈가 지정된 프로그램(기록)전압의 인가에 의해 파괴되지 않는 것도 좋지 않다. 따라서, 게이트산화막의 두께는 지정된 범위의 기록전압으로 안티퓨즈를 파괴할 수 있도록 제어되어야 한다.
(b)안티퓨즈의 MOS트랜지스터에 기록시, 다른 트랜지스터들은 파괴되지 않아야 한다.
기록을 제어하는 기록회로와 기록상태를 검출하는 판독회로가 안티퓨즈에 연결된다. 기록처리시에, 고전압인 프로그램전압이 이 회로들에 인가될 가능성이 있다. 따라서, 프로그램전압이 너무 높게 되면, 이 회로들을 구성하는 소자들의 내압을 상승시키거나 보호회로를 설치할 필요가 있어, 칩사이즈가 증가된다. 따라서, 안티퓨즈에 대한 프로그램전압은 가능한 한 낮은 것이 바람직하다.
(c)MOS트랜지스터에 기록된 정보가 판독가능해야 한다.
게이트산화막이 파괴될 때, 리크전류가 검출한계 이하인 경우, 안티퓨즈는 형성되지 않는다. 반면, 게이트산화막이 파괴되지 않으면, 리크전류가 검출한계이상인 경우에도, 안티퓨즈는 형성되지 않는다. 따라서, 기록처리전의 안티퓨즈에 있어서, 리크전류는 비도통상태가 확인 될 수 있을 정도로 작아야 하고, 기록처리후의 안티퓨즈에 있어서, 리크전류는 접속상태가 확인 될 수 있을 정도로 흘러야 한다.
(d)기록시에, 안티퓨즈이외의 회로들에 영향을 주지 않아야 한다.
기록처리과정에서, 프로그램전압은 기판의 바이어스전압에 영향을 주지 않아야 하거나 기록시에 발생된 노이즈가 반도체장치의 다른 회로들에 영향을 주지 않아야 한다. 예를 들면, 하나의 반도체장치내에 복수개의 안티퓨즈들(X,Y)이 형성된 경우, 안티퓨즈(X)를 기록하기 위한 기록회로가 형성된다. 이 기록회로는, 프로그램전압이 안티퓨즈의 일단에 인가되기 전에, 안티퓨즈의 타단에 지정된 바이어스전압을 미리 인가하여 안티퓨즈를 접속할 지의 여부를 결정하도록 적용된다.
안티퓨즈를 접속할 지의 여부는 외부로부터 레지스터등에 입력되는 정보에 따라 처리된다. 안티퓨즈(X)를 기록할 때, 안티퓨즈 자신의 기록정보가 재기록되고, 기록이 불량이거나, 또는 안티퓨즈(Y)의 기록정보가 재기록되어 안티퓨즈(Y)에 기록되는 것은 바람직하지 않다.
이러한 현상은, 반도체장치가 미세구조로 발전되어 안티퓨즈소자영역과 다른 회로가 서로 인접하게 배치되는 경우에, 보다 심각한 문제가 된다.
따라서, 제 1 종래기술에 도시된 제 1 MOS트랜지스터가 미세구조로 더욱 발전되고 전압이 더욱 감소되어 게이트절연막(103)이 얇게 만들어지는 경우, 게이트절연막(103)은 게이트에 통상적으로 인가되는 전압에 의해 때때로 파괴되어 상기 조건(a)을 만족시키지 못하고, 기록회로와 판독회로를 설계하는 것이 어려워진다. 원하지 않는 안티퓨즈가 파괴되는 경우, 안티퓨즈로서의 어느 MOS트랜지스터가 파괴된 게이트절연막을 가져 데이터를 기록할 것인지를 모르게 되어, 그 결과, 기록된 정보가 판독될 수 있는 조건(c)을 만족시킬 수 없다.
제 2 종래기술에 도시된 제 2 MOS트랜지스터는, 게이트절연막(204)이 레이저에 의해 녹아져 게이트전극(205)과 웰(201)을 전기적으로 연결하여 데이터를 기록하기 때문에, 게이트전극이 레이저로 조사될 수 있는 크기로 형성되어야 하여, 형성면적이 별로 감소될 수 없는 문제점을 가진다.
제 2 MOS트랜지스터는, 레이저가 게이트전극(205)을 통해 녹이려는 게이트절연막(103)에 인가되기 때문에, 레이저로 조사된 게이트전극(105)의 재료가 용융시 발생되는 에너지에 의해 다른 트랜지스터의 게이트전극으로 튀어 신호도전체와 단락되어 다른 회로의 신뢰성이 저하되는 문제점을 가진다.
또, 제 2 MOS트랜지스터는 전기적으로 기록할 수 없기 때문에, 기록전압이 지정된 범위내에 있어야 하는 조건(a)을 만족시킬 수 없게 되며, MOS트랜지스터가 패키지에 봉지된 후에 안티퓨즈가 파괴(기록)처리되어야 하는 조건을 만족시킬 수 없게 된다.
게다가, 제 1 종래기술 및 제 2 종래기술에는, 기록처리과정에서 다른 회로에 영향을 주는 것, 즉 조건(d)가 기재되어 있지 않다.
본 발명은 이러한 배경을 근거로 하여 만들어진 것으로서, 데이터가 메모리LSI의 칩면적을 증가시키지 않으면서 다른 회로들에 영향을 주지 않고 고신뢰성으로 전기적으로 기록될 수 있는 반도체스토리지소자를 제공한다.
본 발명의 목적은 데이터가 메모리LSI의 칩면적을 증가시키지 않으면서 다른 회로들에 영향을 주지 않고 고신뢰성으로 전기적으로 기록될 수 있는 반도체스토리지소자를 제공하는 것에 있다.
도 1은 본 발명의 일실시예에 따른 반도체스토리지구조를 나타내는 단면도이다.
도 2는 도 1에 도시된 반도체소자의 반도체스토리지소자에서의 데이터기록 및 데이터판독동작을 설명하는 회로도이다.
도 3은 제 1 종래기술에 따른 반도체스토리지소자의 구조를 나타내는 단면도이다.
도 4는 제 2 종래기술에 따른 반도체스토리지소자의 구조를 나타내는 단면도이다.
※도면의 주요부분에 따른 부호의 설명
1,100,200 : 기판 2,3,201 : 웰
4,101,202 : 소오스 5,102,203 : 드레인
6,7 : 확산층 8 : 게이트절연막
9 : 층간절연막 10 : 배선
11,105,205 : 게이트전극 20,22,23 : 인버터
21 : 트랜스퍼게이트 24,21n : N채널 MOS트랜지스터
25,21p : P채널 MOS트랜지스터 103,204 : 게이트절연막
본 발명의 반도체장치는, 도전성 반도체기판, 반도체기판상에 제공된 역도전성 제1웰, 제1웰내에 제공된 도전성 제2웰, 제2웰내에 제공된 소오스영역, 드레인영역 및 게이트절연막 및 게이트전극, 및 제2웰, 소오스영역 및 드레인영역에 전기적으로 연결된 금속배선을 포함하는 MOS트랜지스터를 가진다.
이하, 도면들을 참조하여, 본 발명의 실시예를 설명한다. 도 1은 본 발명의 실시예에 따른 반도체스토리지소자(S)의 구성예를 나타내는 단면도이다. 도 1에서, p형 기판(1)은 접지되고, 이 기판상에 n형 웰(2)이 형성된다. 웰(2)은 표면에 형성된 n+형 확산층(웰접촉)(7)에 의해, 도시되지 않은 위치에서, 프로그램전압(Vpp) 또는 전원전압(Vcc)의 배선에 접속된다. 웰(2)의 표면에는, 웰(2)보다 얕은 p형 웰(3)이 확산층(7)과 단락되지 않는 위치에 형성된다.
p+형 확산층(웰접촉)(6)과 소오스(4) 및 드레인(5)이 n+형 확산층들로서 웰(3)의 표면에 형성된다. 게이트절연막(8)이 소오스(4) 및 드레인(5)사이의 웰(3)의 표면상에 형성된다. 게이트전극(11)이 게이트절연막(8)의 표면상에 형성된다.
층간절연막(9)이 웰(3), 확산층(6), 확산층(7), 게이트전극(11), 소오스(4) 및 드레인(5)의 표면들 상에 형성된다. 이 층간절연막(9)의 표면상에 도전막의 배선(10)이 형성된다.
이 배선(10)은 접촉(C)을 통해 소오스(4), 드레인(5) 및 확산층(6)(즉, 웰(3))을 전기적으로 단락시킨다.
게이트전극(11)은, 도시되지 않은 위치에서, 외부단자에 연결하는 배선에 접속된다.
게이트절연막(8)은, 기판(1)의 산화에 의해 형성된 실리콘산화막, CVD(화학기상증착)법 또는 스퍼터링법으로 증착된 실리콘산화막, 또는 CVD법 또는 스퍼터링법으로 형성된 실리콘질화막과 같은 절연막으로 형성된다. 게이트전극(11)은, 다결정실리콘, 고융점금속(몰리브데늄, 티타늄, 탄탈륨, 텅스텐), 실리콘과 고융점금속의 실리사이드 또는 폴리사이드등의 물질로 형성된다.
게이트전극(11)은 대략 0.2㎛의 길이와 10㎛의 폭을 가지며, 게이트절연막(8)은 대략 5 ~ 10㎚의 두께를 갖는다. 웰(3)은 1×1017atom/㎝3~ 1×1018atom/㎝3의 농도로 주입된 붕소등의 p형 불순물을 갖는다. 웰(2)은 1×1017atom/㎝3~ 1×1018atom/㎝3의 농도로 주입된 인등의 n형 불순물을 갖는다. 또한, 소오스(4), 드레인(5), 및 웰접촉(6)에서는, 인 또는 비소등의 n형 불순물이 50keV의 에너지에서 1×1015/㎝2~ 5×1015/㎝2의 도우즈량으로 이온주입되고, 웰접촉(7)에서는, 붕소의 p형 불순물이 1×1015/㎝2~ 5×1015/㎝2의 도우즈량으로 이온주입된다.
배선(10)은 알루미늄, 고융점금속(몰리브데늄, 티타늄, 탄탈륨, 텅스텐), 실리콘과 고융점금속의 실리사이드 또는 폴리사이드등의 물질로 형성된다.
이하, 도 1 및 도 2 를 참조하여 본 발명의 일실시예의 동작을 설명한다. 도 2는 도 1의 반도체스토리지소자(S)에서 기록 및 판독을 위한 회로의 개념도이다.
도 2에서, H레벨제어신호(S3)가 단자(T3)에 입력되면, H레벨전압이 게이트에인가되어 N채널 MOS트랜지스터(24)가 온상태가 됨으로써, 반도체스토리지소자(S)의 드레인(5), 소오스(4) 및 웰(3)은 접지전위로 된다. L레벨제어신호(S3)가 단자(T3)에 입력되면, L레벨전압이 게이트에 인가되어 MOS트랜지스터(24)가 오프상태로 된다.
L레벨제어신호(S2)가 단자(T2)에 입력되면, L레벨전압이 게이트에 인가되어 P채널 MOS트랜지스터(25)가 온상태로 됨으로써, 반도체스토리지소자(S)의 드레인(5), 소오스(4) 및 웰(3)은 전원전위로 된다. H레벨제어신호(S2)가 단자(T2)에 입력되면, H레벨전압이 게이트에 인가되어 MOS트랜지스터(25)가 오프상태로 됨으로써, 반도체스토리지소자(S)의 드레인(5), 소오스(4) 및 웰(3)은 단자(T5)에 전기적으로 비접속된다.
전송게이트(21)는 N채널 MOS트랜지스터(21n)와 P채널 트랜지스터(21p)를 병렬연결함으로써 형성된다. L레벨제어신호(S4)가 단자(T4)에 입력되면, L레벨전압이 N채널 MOS트랜지스터(21n)의 게이트에 인가되어 MOS트랜지스터(21n)는 오프상태로 되고, 인버터(20)에 의해 반전된 H레벨전압이 P채널 MOS트랜지스터(21p)의 게이트로 인가되어 MOS트랜지스터(21n)는 오프상태로 되어, 전송게이트(21)는 오프상태로 된다.
반면, H레벨제어신호(S4)가 단자(T4)에 입력되면, H레벨전압이 N채널 MOS트랜지스터(21n)의 게이트에 인가되어 온상태로 되고, 인버터(20)에 의해 반전된 L레벨전압이 게이트로 인가되는 P채널 MOS트랜지스터(21p)는 온상태로 되어, 전송게이트(21)는 온상태로 된다.
인버터(22)와 인버터(23)는 래치(LT)를 형성한다. 전송게이트(21)가 온상태이면, 유지되는 데이터는 전송게이트로부터 래치(LT)로 공급된다. 전송게이트(21)가 오프상태이면, 래치(LT)는 전송게이트로부터의 데이터를 유지하고 그대로 출력한다. 이 때, 래치(LT)로부터 출력된 데이터는 전송게이트(21)로부터 공급된 데이터의 반전레벨의 데이터이다. 제어신호(S1) 내지 제어신호(S4)는 도시되지 않은 제어회로로부터 공급된다.
이하, 반도체스토리지소자(S)내에 데이터를 기록하는 동작, 즉, 게이트절연막을 파괴하는 경우의 동작을 도 2를 참조하여 설명한다. 이 때, H레벨제어신호(S2)가 단자(T2)에 입력되어 MOS트랜지스터(25)가 오프상태로 된다. L레벨제어신호(S4)가 단자(T4)에 입력되어 전송게이트(21)가 오프상태로 된다.
단자(T3)에는 도시되지 않은 제어회로로부터 H레벨제어신호(S3)가 입력되어 MOS트랜지스터(24)가 온상태로 된다. 따라서, 반도체스토리지소자(S)의 드레인(5), 소오스(4) 및 웰(3)은 접지전위로 된다.
도시되지 않은 제어회로 또는 외부단자로부터 단자(T1)에 지정된 기록전압(Vpp)이 지정된 폭의 펄스로서 공급된다. 그러면, 반도체스토리지소자(S)에서, 게이트전극(11)과, 드레인(5), 소오스(4) 및 웰(3)의 세트 사이에 고전계가 발생되어, 게이트절연막(8)을 파괴하여, 게이트전극(11)은 드레인(5), 소오스(4) 및 웰(3)중의 하나와 전기적으로 단락된다.
전원전압(Vcc)은 3V∼5V로 설정되고, 기록전압(Vpp)은 9V∼15V로 설정된다.
따라서, 데이터가 반도체스토리지소자(S)에 기록된다.
기록펄스들이 공급되고 반도체스토리지소자(S)가 기록상태일 때, 웰(3)의 전위가 기록에 의해 변동되더라도, 웰(3)의 전위가 웰(2)의 전위를 넘지 않는 한 웰(2)은 안정전위(전원전위:전원전압(Vcc))로 되어 배리어층으로 기능하고, 그래서 기판(1)의 전위는 변동하지 않는다. 따라서, 기판(1)의 전위에 의존하는 다른 회로에 노이즈가 가해지는 등의 작동상 악영향을 방지하는 것이 가능하다.
도 1에 도시된 반도체스토리지소자(S)는, 소오스(4) 및 드레인(5)이 형성되지 않는 경우에도, 웰접촉인 확산층(6)에 의해 안티퓨즈로서 기능될 수 있다. 그러나, p형 웰(3)은 낮은 불순물농도와 고저항율을 갖고 있고, 그래서 게이트절연막(8)이 절연파괴되고 전류가 흐르기 시작하면, 전압강하가 웰(3)내에서 때때로 발생하여 게이트절연막(8)의 절연파괴에 요구되는 에너지들을 얻을 수 없다.
반면, 도 1에 도시된 바와 같이, 소오스(4) 및 드레인(5)이 반도체스토리지소자(S)내에 형성되고, 기록전압(Vpp)이 게이트전극(11)에 인가되어 웰(3)의 기판표면에 채널을 형성하고, 그래서 절연파괴가 전류를 흐르게 하는 경우에도, 웰(3)에 전압강하가 생기지 않는다. 그러므로, 게이트절연막(8)의 절연파괴에 필요한 에너지가 얻어져 확실하게 절연파괴가 일어날 수 있다.
제 2 종래기술에 따르면, n+형 소오스 및 드레인이 n형 웰내에 형성되며 채널이 형성되지 않기 때문에, 게이트절연막의 절연파괴에 필요한 에너지를 얻기가때때로 불가능하다. 따라서, 게이트가 레이저에 의해 파괴된다.
소오스(4), 드레인(5) 및 웰(3)은 배선(3)에 연결되고, 그래서 절연파괴가 게이트(11)와 소오스(4)간, 게이트(11)와 드레인(5)간, 또는 게이트(11)와 웰(3)간에 발생하더라도, 리크전류가 배선(10)을 통해 검출될 수 있다.
상술한 바와 같이, 기판(1)이 접지전위에 있는 경우에, 양의 고전압인 기록전압(Vpp)을 게이트전극(11)측에 인가하는 것이 바람직하다. 게이트절연막(8)이절연파괴를 일으켜 웰(3)의 전압이 순간적으로 고전압이 된다면, 웰(3)과 웰(2)간의 정전용량은 게이트전극(11)과 웰(3)간의 정전용량보다 충분히 크기 때문에, 게이트전극(11)과 웰(3)간의 전위치 만큼 큰 전위차는 생기지 않는다. 그러므로, 접합파괴가 웰(3)과 웰(2)간에서 생기지 않을 것이다.
또, 게이트절연막(8)의 절연파괴는 배선(10)에 기록전압(Vpp)을 인가하고 게이트전극(11)을 접지함으로써 발생될 수도 있다. 이 경우, 기판(1)이 접지전위로 있을 때, 접합파괴는 웰(3)과 기판(1)간에 이따금 발생한다. 그러므로, 기판(1)이 전원전위에 바이어스된 반도체장치에 적용하는 것이 바람직하다.
다음으로, 복수의 반도체스토리지소자들(S)이 단자(T1)에 공통으로 접속되며, 도시되지 않은 다른 반도체스토리지소자(S)의 파괴가 일어나고, 도 2에 도시된 반도체스토리지소자(S)의 파괴는 일어나지 않는 경우의 동작을 설명한다. 이 때, L레벨제어신호(S2)는 단자(T2)에 입력되고, MOS트랜지스터(25)는 온상태로 된다. 또, L레벨제어신호(S4)는 단자(T4)에 입력되고, 전송게이트(21)는 오프상태로 된다.
도시되지 않은 제어회로가 제어신호(S3)를 L레벨로 하거나 또는 외부단자를 접지시켜 단자(T3)에 L레벨제어신호(S3)를 입력하여, MOS트랜지스터(24)를 오프상태로 한다. 따라서, 반도체스토리지소자(S)의 드레인(5), 소오스(4) 및 웰(3), 즉 배선(10)이 전원전위(Vcc)로 된다.
도시되지 않은 제어회로 또는 외부단자로부터 도시되지 않은 반도체스토리지소자(S)에 데이터를 기록하기 위해서, 단자(T1)에 소정의 기록전압(Vpp)이 지정된 폭의 펄스로서 공급된다. 이 때, 반도체스토리지장치를 형성하는 경우, 단자(T1)는 복수의 반도체스토리지소자들(S)에 공통으로 접속되고, 그래서 기록전압(Vpp)이 도 2에 도시된 반도체스토리지소자(S)에도 공급된다. 따라서, 반도체스토리지소자(S)에서, 게이트전극(11)과 드레인(5), 소오스(4)와 웰(3)간의 게이트절연막(8)에서 "Vpp-Vcc"의 전위차가 생긴다.
그러나, 전위차 "Vpp-Vcc"는 절연파괴전압 "Vpp-접지전위" 즉, 기록전압 "Vpp"보다 작아, 게이트절연막(8)의 절연파괴는 발생하지 않는다. 그러므로, 기록대상이외의 도 2에 도시된 반도체스토리지소자(S)에서의 게이트절연막(8)이 파괴되지 않고, 게이트전극(11)은 여전히 드레인(5), 소오스(4) 및 웰(3)중의 어느 것에 대해서 전기적으로 절연상태(데이터가 기록되지 않은 상태)로 있게 된다.
전원전압(Vcc)은 3V∼5V로 설정되고, 기록전압(Vpp)은 9V∼15V로 설정된다.
상술한 바와 같이, 도시되지 않은 제어회로는 기록/비기록처리를 동시에 실행하도록 지정된 제어신호들(T2~T4)을 복수개의 반도체스토리지소자들(S)에 공급한다. 즉, 데이터를 기록하려는 반도체스토리지소자(S)에 대하여 절연막에 고전계를인가하는 지정된 기록상태와, 데이터를 기록하지 않으려는 반도체스토리지소자(S)에 대하여 절연막에 고전계를 인가하지 않는 비기록상태가, 특정한 반도체스토리지소자(S)에 대해서 데이터를 기록할 수 있게 한다.
이하, 도 2를 참조하여 반도체스토리지소자(S)의 데이터 판독동작을 설명한다.
이 때, 도시되지 않은 제어회로는 단자(T1)를 접지상태로 되거나 또는 외부단자가 접지되어 단자(T1)를 접지상태로 하고, 제어회로는 단자(T3)에 L레벨제어신호(S3)를 출력하여 MOS트랜지스터(24)를 오프상태로 한다. 도시되지 않은 제어회로는 단자(T4)에 L레벨제어신호(S4)를 출력하여 전송게이트(21)를 오프상태로 한다.
도시되지 않은 제어회로가 단자(T2)에 L레벨제어신호(S2)를 출력하여 MOS트랜지스터(25)를 온상태로 한다. 따라서, 단자(T5)(전원전압(Vcc)), 반도체스토리지소자(S)의 드레인(5), 소오스(4) 및 웰(3)은 배선이 전원전위(Vcc)로 프리챠지되도록 MOS트랜지스터(25)를 통해 전기적으로 연결된다. 다음에, H레벨제어신호(S2)가 단자(T2)로 출력되어 MOS트랜지스터(25)를 오프상태로 한다.
이 때, 데이터가 반도체스토리지소자(S)에 기록되는 경우, 드레인(5), 소오스(4) 및 웰(3)중의 하나와 게이트전극(11)이 절연파괴상태에 있고, 그래서 배선(10)에 프리챠지된 전하는 반도체스토리지소자(S)를 통해 방전되어 배선(10)의 전위, 즉 A점의 전위를 L레벨(접지전위)로 낮춘다.
일반적으로, 게이트절연막(8)의 절연파괴가 발생하는 경우에도, 이 막을 통해 흐르는 리크전류는 매우 작은 양이고, MOS트랜지스터(25)의 온상태저항에 기인한 전압강하를 이용하여 A점의 전위를 검출하는 경우에는, MOS트랜지스터(25)의 사이즈를 작게 하고 구동전류를 리크전류보다 작게 할 필요가 있다.
리크전류가 작을 때, A점에서의 전위가 결정되기 까지 많은 시간이 걸리지만, 셋업시간의 설정과 같은 반도체장치의 초기화시퀀스의 1회 동작에만 사용하는 경우에는 문제가 되지 않는다.
한편, 데이터가 반도체스토리지소자(S)에 기록되지 않는 경우, 드레인(5), 소오스(4) 및 웰(3)중의 어느 것이나 게이트전극(11)과 전기적 절연상태에 있고, 그래서 리크전류가 반도체스토리지소자(S)를 통해 흐르지 않고, 배선(10)에 프리챠지된 전하는 반도체스토리지소자(S)를 통해 방전되지 않아 배선(10)의 전위, 즉 A점에서의 전위가 H레벨(전원전위(Vcc))로 유지된다.
도시되지 않은 제어회로는, A점에서의 전위가 안정해지는 타이밍에, 단자(T4)로 H레벨제어신호(S4)를 출력하여 전송게이트(21)를 온상태로 한다.
따라서, 데이터가 반도체스토리지소자(S)에 기록되는 경우, L레벨의 데이터가 전송게이트(21)로부터 래치(LT)로 공급된다.
인버터(22)에 의해 반전된 H레벨의 데이터가 단자(TO)로부터 출력된다. 인버터(22)에 의해 반전된 H레벨의 데이터는 인버터(23)에 의해 반전되어 인버터(22)의 입력단자로 피드백된다.
반면, 데이터가 반도체스토리지소자(S)에 기록되는 경우, H레벨데이터가 전송게이트(21)로부터 래치(LT)에 공급된다.
인버터(22)에 의해 반전된 L레벨의 단자(TO)로부터 출력된다. 인버터(22)에 의해 반전된 L레벨의 데이터는 인버터(23)에 의해 반전되어 인버터(22)의 입력단자로 피드백된다.
도시되지 않은 제어회로는, 래치(LT)의 인버터(23)와 인버터(24)간에서 안정하게 데이터를 입력 및 출력하는 타이밍에서, 단자(T4)로 L레벨제어신호(S4)를 출력한다. 따라서, 전송게이트(21)가 오프상태로 되어, 래치(LT)에 유지되는 데이터의 공급이 없지만, 인버터(22)의 입력단자의 전위는 전송게이트(21)로부터 공급된 데이터를 유지하도록 인버터(23)의 출력에 의해 안정하게 된다.
즉, 반도체스토리지소자(S)에 데이터가 기록되는 경우, 래치(LT)는 L레벨의 데이터를 래치하고, H레벨출력신호가 단자(TO)로부터 출력된다. 반도체스토리지소자(S)에 데이터가 기록되지 않는 경우, 래치(LT)는 H레벨의 데이터를 래치하고, 단자(TO)로부터 L레벨출력신호가 출력된다.
이 회로구성에 의해, 출하검사단계에서, 반도체장치가 패키지에 봉지된 상태에서, 리드프레임의 기생용량을 포함하는 셋업시간이 측정되고, 안티퓨즈는 지정된 셋업시간을 얻도록 테스터에 의해 기록/비기록된다. 유저가 이 반도체장치를 사용할 때, 반도체장치는 안티퓨즈의 기록정보를 판독하는 것에 의해 소정의 셋업시간으로 동작된다.
또, 안티퓨즈는 반도체스토리지장치에 기록된 정보의 유저측에 대한 기록금지 또는 판독보호를 설정하는 것에도 이용될 수 있다.
본 발명의 반도체스토리지소자는 LSI메모리의 리던던시회로에 이용될 뿐 아니라, FPGA(Field Programmable Gate Array), PLD(Programmable Logic Device)등의 회로데이터를 기록하는 안티퓨즈로서도 이용된다.
일실시예의 반도체스토리지소자에 따르면, 데이터가 기록되는 경우, 반도체스토리지소자(S)의 드레인(5), 소오스(4) 및 웰(3)이 배선(10)에 의해 단락된다. 그러므로, 드레인(5), 소오스(4) 및 웰(3)중 어느 하나와 게이트전극(11)이 단락되는 경우에도, A점에서의 전위는 확실하게 접지전위로 강하되고, 그래서 확산층의 접합부분의 pn접합(웰(3), 소오스(4) 및 드레인(5)중 하나로 형성됨에 의해, A점에서의 전위는 전압이 기억된 데이터를 안정하게 판독하도록 전체적으로 강하되지 않는 현상을 방지한다.
일실시예의 반도체스토리지소자에 따르면, 전원전압(Vcc)이 웰(2)에 인가되기 때문에, 반도체스토리지소자(S)에 데이터를 기록할 때, 큰 전류가 공급되는 기록펄스에 의해 반도체스토리지소자(S)를 통해 흐르고, 그래서 웰(3)의 전위가 기록에 의해 변동되더라도, 웰(2)은 배리어층으로서 기능하는 안정한 전위(전원전압(Vcc))로 있게 되어, 다른 주변회로들에 가해지는 노이즈와 같은 동작에 대한 악영향을 방지한다.
또, 일실시예의 반도체스토리지소자에 따르면, 데이터가 전기적으로 기록되는 것이 가능하기 때문에, 레이저의 열에너지를 사용한 용융에 의해 데이터를 기록하는 것과는 달리, 재료가 튀는 것이 방지될 수 있어, 튐에 의해 생기는 배선의 단락으로 인한 주변회로 및 트랜지스터의 신뢰성의 저하를 방지하는 것이 가능하고, 튐이 방지됨에 따라, 여분의 공간이 불필요해져 칩면적이 증가되지 않는다.
첨부한 도면들을 참조하여 본 발명의 일실시예를 상세하게 설명되었지만, 그 구체적인 구성은 이 실시예에 한정되는 것이 아니라, 본 발명의 요지에서 벗어나지 않는 설계변경은 본 발명에 포함된다.
예컨대, 도 1에서, 웰 및 확산층의 전기적인 극성은 반대구조성을 가져도 좋다.
즉, 기판(1)은 n형, 웰(2)은 p형, 웰(3)은 n형, 확산층(7)은 p+형, 확산층(6)은 n+형, 그리고 소오스(4) 및 드레인(5)의 확산층은 p+형일 수도 있다.
이 때, 전원전압(Vcc)은 기판(1)으로 인가되고, 확산층(7)은 접지된다.
기록 및 판독절차는 일실시예와 유사하기 때문에, 설명은 생략한다.
특정한 실시예들을 참조하여 본 발명을 설명하였지만, 이 설명은 제한적의미로 해석되지 않는다. 당업자에게는 본 발명의 설명을 참조하여 개시된 실시예들의 다양한 변형이 가능하다는 것은 분명하다. 첨부된 청구범위는 본 발명의 근본적인 범위내의 모든 변형 및 실시예들을 포함한다.
본 발명에 따르면, 데이터가 기록될 때, 드레인, 소오스 및 웰이 배선에 의해 단락되기 때문에, 드레인, 소오스 및 웰중의 하나가 게이트전극과 단락되는 경우에도, 확산층의 접합부분의 pn접합에 의해 전압이 전체적으로 강하되는 현상이 방지되어, 안정한 전압에서 데이터를 판독하는 것이 가능하고, 데이터가 전기적으로 기록될 수 있기 때문에, 레이저의 열에너지를 사용하는 용융에 의해 데이터를기록하는 것과는 달리, 재료가 튀는 것을 방지할 수 있어, 튐에 의해 생기는 배선의 단락으로 인한 주변회로 및 트랜지스터의 신뢰성의 저하를 방지하는 것이 가능하고, 튐이 방지됨에 따라, 여분의 공간을 불필요해져 칩면적이 증가되지 않는다.
Claims (5)
- 반도체장치에 있어서,도전성 반도체기판;상기 반도체기판에 제공된 역도전성 제1웰;상기 제1웰에 제공된 도전성 제2웰;상기 제2웰에 제공된 소오스영역, 드레인영역, 게이트절연막 및 게이트전극을 구비하는 MOS트랜지스터; 및상기 제2웰, 소오스영역 및 드레인영역 모두에 전기적으로 연결된 금속배선을 포함하는 반도체장치.
- 제1항에 있어서, 지정된 전압이 상기 제1웰에 인가되는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 게이트절연막을 파괴하기 위한 전압을 발생하기 위한 수단이 상기 MOS트랜지스터의 게이트전극에 접속되는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 제어신호에 응답하여 접지전압 또는 전원전압을 공급하는 수단이 상기 금속배선에 접속되는 것을 특징으로 하는 반도체장치.
- 도전성 반도체기판;상기 반도체기판에 제공된 역도전성 제1웰;상기 제1웰에 제공된 도전성 제2웰;상기 제2웰에 제공된 역도전성 소오스영역, 역도전성 드레인영역, 게이트절연막 및 게이트전극을 구비한 MOS트랜지스터;상기 제2웰과 상기 MOS트랜지스터에 제공된 절연막; 및상기 절연막상에 제공되고 상기 소오스영역, 상기 드레인영역 및 상기 제2웰 모두에 접촉홀을 통해 전기적으로 연결된 금속배선을 포함하는 반도체장치.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003324151A (ja) * | 2002-04-26 | 2003-11-14 | Toshiba Microelectronics Corp | 半導体集積回路装置、実装基板装置、及び実装基板装置の配線切断方法 |
| FR2843482A1 (fr) * | 2002-08-12 | 2004-02-13 | St Microelectronics Sa | Procede de programmation d'un anti-fusible, et circuit de programmation associe |
| EP1743380B1 (en) | 2004-05-06 | 2016-12-28 | Sidense Corp. | Split-channel antifuse array architecture |
| US8735297B2 (en) | 2004-05-06 | 2014-05-27 | Sidense Corporation | Reverse optical proximity correction method |
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| JP2007116045A (ja) * | 2005-10-24 | 2007-05-10 | Elpida Memory Inc | 半導体装置 |
| TWI325165B (en) * | 2006-04-20 | 2010-05-21 | Ememory Technology Inc | Method for operating a single-poly single-transistor non-volatile memory cell |
| JP2007305947A (ja) * | 2006-05-08 | 2007-11-22 | Seiko Npc Corp | 半導体記憶装置 |
| KR100866960B1 (ko) | 2007-02-16 | 2008-11-05 | 삼성전자주식회사 | 반도체 집적 회로 |
| JP4510057B2 (ja) | 2007-06-21 | 2010-07-21 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2009206490A (ja) | 2008-01-30 | 2009-09-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR101966278B1 (ko) * | 2012-12-28 | 2019-04-08 | 에스케이하이닉스 주식회사 | 반도체 소자의 안티 퓨즈 어레이 및 그 제조 방법 |
| US8942034B2 (en) * | 2013-02-05 | 2015-01-27 | Qualcomm Incorporated | System and method of programming a memory cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214538A (ja) * | 1997-10-20 | 1999-08-06 | St Microelectronics Sa | Ｍｏｓメモリーポイント |
-
1999
- 1999-09-27 JP JP27340499A patent/JP3275893B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-26 KR KR10-2000-0056483A patent/KR100384259B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214538A (ja) * | 1997-10-20 | 1999-08-06 | St Microelectronics Sa | Ｍｏｓメモリーポイント |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10361212B2 (en) | 2017-01-17 | 2019-07-23 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
| US10868021B2 (en) | 2017-01-17 | 2020-12-15 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
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