TW202312176A - 記憶體裝置 - Google Patents

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黃家恩
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Abstract

本揭示文件揭示了一種記憶體裝置。該記憶體裝置包括複數個記憶體單元，記憶體單元中各自包括彼此串聯耦合的存取電晶體與電阻器。記憶體單元的電阻器各自形成為設置於基板上方的複數個互連結構中之一者。記憶體單元的存取電晶體設置相對於第一金屬化層，此第一金屬化層含有來自基板的複數個互連結構。

Description

金屬-絕緣體-金屬電子熔絲記憶體裝置與其製造方法
無
通常，記憶體裝置可以是揮發性記憶體裝置及非揮發性記憶體（non-volatile memory，NVM）裝置。揮發性記憶體裝置可在提供電力時儲存資料，但一旦關閉電力，會丟失儲存之資料。一次性可程式（one-time programmable，OTP）記憶體裝置是一種常用於唯讀記憶體（read-only memory，ROM）的非揮發性記憶體。當一次性可程式記憶體裝置被程式化後，此裝置就不能再被程式化。電子熔絲（electronic fuse，eFuse）記憶體單元是一種一次性可程式記憶體裝置，包括一種單電晶體單電阻器（one-transistor, one-resistor，1T1R）組態。隨著技術的不斷進步且遵循莫耳定律，需要具有小單元面積的裝置。
無
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭示文件。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭示文件在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」、「頂部」、「底部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。裝置可另外定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述符可類似地加以相應解釋。
隨著積體電路（integrated circuit，IC）技術的進步，積體電路特徵（例如電晶體閘極長度）不斷減少，進而允許在積體電路中實施更多的電路系統。在積體電路中實施一次性可程式記憶體裝置（例如，熔絲、電子熔絲等）的挑戰是，電子熔絲尺寸減小的速度並沒有趕上電晶體特徵尺寸減小的速度。電子熔絲記憶體是一種一次性可程式記憶體，包括單電晶體單電阻器組態。通常，電阻器會連接至位元線，且存取電晶體由字元線進行閘控。電阻器包括一種金屬-絕緣體-金屬（metal-insulator-metal，MIM）結構，金屬-絕緣體-金屬結構包括一種金屬基底材料，此材料之電阻值可根據金屬-絕緣體-金屬上之電壓差而改變。
典型的電子熔絲記憶體單元包括形成於基板上的存取電晶體，且「熔絲」（即電阻器）形成於金屬化層（例如金屬化層M2）中的存取電晶體上方。電子熔絲記憶體單元從同樣形成於基板上的控制電路橫向形成。因為控制電路與存取電晶體彼此橫向形成，所以電子熔絲記憶體陣列在記憶體晶片上佔據了大量面積。此外，電子熔絲記憶體陣列通常會連接至周邊電路，例如，在程式化或讀入過程期間提供偏電壓至位元線的電力開關電路及頭座電路。因為這些周邊電路也從電子熔絲記憶體陣列橫向形成，所以佔用了大量面積。因此，有開發具有較小單元面積的電子熔絲記憶體單元的需求。
在本揭示文件中，可形成一種新穎的電子熔絲記憶體單元結構，與當前技術相比提供了若干優點。舉例而言，電子熔絲記憶體單元的存取電晶體可形成於電子熔絲電阻器上方，電子熔絲電阻器通常設置於金屬化層（例如金屬化層M2）中。存取電晶體可在後段（back-end-of-line, BEOL）製程期間形成，且穿過一個或多個金屬化層及一個或多個通孔結構連接至電子熔絲電阻器。此外，一部份的周邊電路，諸如電力開關及頭座電路，可橫向於存取電晶體形成。因為存取電晶體及周邊電路移動至形成於基板上的電子熔絲電阻器及控制電路之上，所以電子熔絲單元面積可有利地減小，進而提高電子熔絲記憶體晶片的密度。
第1A圖示出了根據一些實施例的記憶體裝置100的示意方塊圖。記憶體裝置為一種積體電路裝置。在至少一個實施例中，記憶體裝置為一個單獨積體電路裝置。在一些實施例中，記憶體裝置為更大的積體電路裝置的一部分，此積體電路裝置包含記憶體裝置以外的電路系統，為了其他功能性。
記憶體裝置100包含至少一個記憶體單元103及一個控制器（亦稱為控制電路）102，控制器102經耦合以控制記憶體單元103之操作。在第1A圖的實例組態中，記憶體裝置100包含在記憶體陣列104中配置成複數個行及列的複數個記憶體單元103。記憶體裝置100進一步包含沿著列延伸的複數個字元線WL[0]至WL[m]、沿著列延伸的複數個源極線SL[0]至SL[m]及沿著記憶體單元103的行延伸的複數個位元線（亦稱為資料線）BL[0]至BL[k]。每個記憶體單元103藉由字元線中之至少一者、源極線中之至少一者及位元線中之至少一者耦合至控制器102。字元線的實例包括但不限於用於傳輸待讀取之記憶體單元103的地址的讀取字元線、用於傳輸待寫入之記憶體單元103的地址的寫入字元線、或類似者。在至少一個實施例中，一組字元線用以作為讀取字元線及寫入字元線兩者來執行。位元線的實例包括用於傳輸從對應的字元線指示的記憶體單元103讀取的資料的讀取位元線、用於傳輸待寫入由對應的字元線指示的記憶體單元103的資料的寫入位元線、或類似者。在至少一個實施例中，一組位元線用以作為讀取位元線及寫入位元線兩者來執行。在一或多個實施例中，各個記憶體單元103耦合至被稱為位元線及反向位元線的一對位元線。字元線在本文中通常被稱為WL，源極線在本文中通常被稱為SL，且位元線在本文中通常被稱為BL。記憶體裝置100中各種數目之字元線及/或位元線及/或源極線在各種實施例的範疇內。在至少一個實施例中，源極線SL配置於行中，而非如第1A圖中所示的列中。在至少一個實施例中，省略了源極線SL。
在第1A圖中的實例組態中，控制器102包括字元線驅動器112、源極線驅動器114、位元線驅動器116及感測放大器（sense amplifier，SA）118，用以執行讀取操作或寫入操作中之至少一者。在至少一個實施例中，控制器102進一步包括用於為記憶體裝置100的各種組件提供時脈訊號的一個或多個時脈產生器、用於與外部裝置進行資料交換的一個或多個輸入/輸出（input/output，I/O）電路及/或用於控制記憶體裝置100中各種操作的一個或多個控制器。在至少一個實施例中，省略了源極線驅動器114。
字元線驅動器112透過字元線WL耦合至記憶體陣列104。字元線驅動器112用以在讀入操作或寫入操作中，解碼被選擇來存取之記憶體單元103的列地址。字元線驅動器112用以供應電壓至被解碼的列地址所對應的被選擇的字元線WL，且供應不同的電壓至其他未被選擇的字元線WL。
源極線驅動器114透過源極線SL耦合至記憶體陣列104。源極線驅動器114用以供應電壓至被選擇的記憶體單元103所對應的被選擇的源極線SL，且供應不同的電壓至其他未被選擇的源極線SL。
位元線驅動器116（亦稱為寫入驅動器）透過位元線BL耦合至記憶體陣列104。位元線驅動器116用以在讀取操作或寫入操作中，解碼被選擇來存取之記憶體單元103的行地址。位元線驅動器116用以在寫入操作中，供應電壓至被解碼的行地址所對應的的被選擇的位元線BL，且供應不同的電壓至其他未被選擇的位元線BL。在寫入操作中，位元線驅動器116用以供應寫入電壓（亦稱為程式電壓）至被選擇的位元線BL。在讀取操作中，位元線驅動器116用以供應讀取電壓至被選擇的位元線BL。
感測放大器 118透過位元線BL耦合至記憶體陣列104。在讀取操作中，感測放大器118用以偵測從存取記憶體單元103讀取，且經由對應的位元線BL檢索的資料。所述記憶體裝置組態為一個實例，且其他記憶體裝置組態在各種實施例的範圍內。在至少一個實施例中，記憶體裝置100為一個非揮發性記憶體，且記憶體單元103為一次性可程式記憶體單元。其他類型的記憶體在各種實施例的範疇內。記憶體裝置100的實例記憶體類型包括但不限於電子熔絲、反熔絲、磁阻隨機存取記憶體（magnetoresistive random-access memory，MRAM）或類似者。
第1B圖根據一些實施例示出了記憶體陣列104（第1A圖）的一部分。如圖中所示，記憶體陣列104包含複數個記憶體單元103，舉例而言，103A、103B、103C、103D、103E、103F、103G及103H。儘管在第1B圖中示出了八個記憶體單元，但應理解，記憶體陣列104可包括任意數目的記憶體單元103，亦保持在本揭示文件的範疇內。
記憶體單元103A至103H各自具有一個源極線SL接地的單電晶體單電阻器組態，且包含串聯耦合於對應的位元線與源極線之間的一個電晶體及一個電阻器。舉例而言，記憶體單元103A至103H對應地包含熔絲電阻器R0、R1、R2、R3、R4、R5、R6及R7，以及存取電晶體T0、T1、T2、T3、T4、T5、T6及T7。記憶體單元103A至103D的熔絲電阻器R0至R3通常耦合至一條位元線BL0。存取電晶體T0、T1、T2及T3的閘極端對應地耦合至字元線WL0、WL1、WL2及WL3。記憶體單元103E~103H的熔絲電阻器R4~R7通常耦合至一條位元線BL1。存取電晶體T4~T7的閘極端對應地耦合至字元線WL0、WL1、WL2及WL3。通常耦合至位元線BL0的記憶體單元103A~103D對應於一個第一串記憶體單元，且通常耦合至位元線BL1的記憶體單元103E~103H對應於一個第二串記憶體單元。在至少一個實施例中，在記憶體裝置100中，每個記憶體單元103A~103H對應於的一個記憶體單元103，每條位元線BL0、BL1對應於一條位元線BL，且每條字元線WL0、WL1、WL2、WL3對應於一條字元線WL。在至少一個實施例中，本文描述的一或多個優點可在記憶體陣列104中達成。
本揭示文件中的電晶體被描述為具有特定類型（n型或p型），但實施例不限於此。電晶體可以是任何適合類型的電晶體，包括但不限於金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）、互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）電晶體、P通道金屬氧化物半導體（P-channel metal-oxide semiconductor，PMOS）、N通道金屬氧化物半導體（N-channel metal-oxide semiconductors，NMOS）、雙極結電晶體（bipolar junction transistor，BJT）、高壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體（P-channel/N-channel field effect transistor，PFET/NFET）、鰭式場效電晶體（fin field-effect transistor,FinFET）、具有凸起源極/汲極的平面金屬氧化物半導體電晶體、奈米片場效電晶體、奈米線場效電晶體或類似者。此外，儘管在第1B圖中，將存取電晶體T0~T7各自描述為一個電晶體，但實施例不限於此。舉例而言，存取電晶體T0~T7可以各自包括彼此並聯連接的複數個電晶體（子電晶體）。舉例而言，存取電晶體T0的每個子電晶體可包括連接至字元線WL0的閘極、連接至地面的源極端及連接至熔絲電阻器R0的汲極端。
在一些實施例中，控制器102包括字元線驅動器112、源極線驅動器114、位元線驅動器116、感測放大器118以及複數個其他電路，諸如一個或多個多工器、一個或多個通道閘電晶體（或通道電晶體）及/或一個或多個準位偏移器，其中這些其他電路各自可以包括p型或n型電晶體。多工器、通道閘電晶體、感測放大器118及準位偏移器通常可設置於字元線驅動器112、源極線驅動器114及/或位元線驅動器118的相對側上。控制器102可設置於基板上，且經由可設置於一個或多個金屬化層及/或一個或多個通孔結構中的一條或多條位元線BL、一條或多條源極線SL及/或一條或多條字元線WL連接至記憶體陣列104。
第2圖示出了根據一些實施例的電子熔絲單元103（第1A圖）的實例組態。電子熔絲單元103以一個單電晶體單電阻器組態所實施，舉例而言，熔絲電阻器202串聯連接至存取電晶體204。然而，應理解，展現出熔絲特性的其他任何熔絲組態可以被電子熔絲單元103所使用，舉例而言，雙二極體單電阻器（2-diodes-1-resistor，2D1R）組態、多電晶體單電阻器（many-transistors-one-resistor，manyT1R）組態等，亦保持在本揭示文件的範疇內。
根據本揭示文件的各種實施例，熔絲電阻器202由一個或多個金屬結構形成。舉例而言，熔絲電阻器202可以是設置於存取電晶體204之上或之下的多個金屬化層中之一的多個互連結構之。具體而言，存取電晶體204形成於半導體基板的主表面上方，有時被稱為前段（front-end-of-line，FEOL）製程的一部分。在前段製程之外，通常會形成多個金屬化層，金屬化層各自包括多個互連（例如金屬）結構，有時被稱為後段製程的一部分。在後段製程期間，或者在前段與後段製程之間，可存在製程步驟於中段（middle end of line，MEOL）製程期間，在電晶體與金屬閘極接點之間形成局部電性連接。
在本揭示文件中，金屬化層（或互連結構）代表在中段或後段製程期間形成的層，多個金屬或互連結構形成於其中，且藉由層間介電質（interlayer dielectric，ILD）彼此橫向分離。層間介電質的頂表面及底表面可界定金屬化層的邊界。在記憶體單元200中，記憶體單元200中的金屬化層可包括互連結構（例如MD、M0、M1、M2、M3、M3、M4、M5、M6及M7），這些互連結構各自形成於其金屬化層中。儘管描述了一定數目的互連結構，但實施例不限於此，且可形成更少或更多的金屬化層及互連結構。此外，複數個通孔結構（例如VD、VIA0、VIA1、VIA2、VIA3、VIA4、VIA5及VIA6）形成並將相鄰互連結構彼此電性連接。舉例而言，通孔結構VIA1將互連結構M0電性連接至互連結構M1，通孔結構VIA2將互連結構M1電性連接至互連結構M2，以此類推。
將電子熔絲單元103之熔絲電阻器202具體化為金屬結構時，熔絲電阻器202可呈現初始（例如在製造時的）電阻值（或電阻率）。為了程式化電子熔絲單元103，藉由將對應於邏輯高狀態的（例如電壓）訊號經由字元線WL施加於存取電晶體204的閘極端來開啟存取電晶體204（若具體化為n型電晶體）。同時或隨後，經由位元線BL在熔絲電阻器202的端點之一施加足夠高的（例如電壓）訊號。隨著存取電晶體204開啟，以提供從位元線BL經由熔絲電阻器202及存取電晶體204至源極線SL的（例如程式）路徑，高電壓訊號可以燒斷對應的金屬結構（熔絲電阻器202）的一部分，進而將熔絲電阻器202從第一狀態（例如短路）變遷至第二狀態（例如開路）。因此，電子熔絲單元103可從第一邏輯狀態（例如邏輯0）不可逆地變遷至第二邏輯狀態（例如邏輯1），可藉由在位元線BL上施加相對低的電壓訊號並開啟存取電晶體204以提供（例如讀取）路徑來讀出。
第3A圖示出了根據一些實施例的實例記憶體裝置300的方塊圖之三維透視圖。記憶體裝置300包括複數個存取電晶體302及304（例如存取電晶體204）、複數個熔絲電阻器312及314（例如熔絲電阻器202）、控制電路322及324（例如多工器、通道閘電晶體、準位偏移器、源極線驅動器114及位元線驅動器116）、字元線驅動器340b（例如字元線驅動器112）及感測放大器332及334（例如感測放大器118）。儘管在第3A圖中，感測放大器332及334與控制電路322及324以分離的形式示出，但實施例不限於此。舉例而言，感測放大器332可包括於控制電路322之中，且感測放大器334可包括於控制電路324之中。儘管第3A圖中示出了一定數目的電路區塊，但元件不限於此，且記憶體裝置300中可有更多或更少的電路。
存取電晶體302可設置於熔絲電阻器312、控制電路322及感測放大器332上方，存取電晶體304可設置於熔絲電阻器314、控制電路324及感測放大器334上方。如上所述，感測放大器332及334可分別與控制電路322及324一起設置。在本揭示文件中，存取電晶體302及304可形成為背閘極電晶體。舉例而言，存取電晶體302及304的閘極端可形成於存取電晶體302及304的主動區之下，使得存取電晶體302及304的源極端及汲極端形成於閘極端上方。換言之，閘極端可比源極端及汲極端更靠近基板。
熔絲電阻器312可設置於存取電晶體302與控制電路322/感測放大器332之間，且熔絲電阻器314可設置於存取電晶體304與控制電路324/感測放大器334之間。儘管第3A圖中未顯示，但可存在一個或多個金屬化層，金屬化層包括將熔絲電阻器312連接至存取電晶體302且將熔絲電阻器314連接至存取電晶體304的互連結構。此外，在熔絲電阻器312與控制電路322/感測放大器332之間可存在包括互連結構的一個或多個金屬化層，且在熔絲電阻器314與控制電路324/感測放大器334之間可存在包括互連結構的一個或多個金屬化層。
控制電路322及324透過字元線340a連接至存取電晶體302及304。儘管未示出，但字元線340a可設置於包括互連結構的金屬化層中，使得控制電路322及控制電路324可透過字元線340a電性連接至存取電晶體302及304的閘極端。感測放大器332及334可經由分別形成於感測放大器332及334與熔絲電阻器312及314之間的複數個金屬化層，分別電性連接至熔絲電阻器312及314。字元線驅動器340b可經由包括互連結構的複數個金屬化層及複數個通孔結構連接至字元線340a。字元線驅動器340b亦可電性連接至控制電路322及324以及感測放大器332及334。
第3B圖示出了根據一些實施例的第3A圖之實例記憶體裝置300的橫截面圖。此橫截面圖示出了存取電晶體302及304以及熔絲電阻器312及314。此橫截面圖亦示出了設置於基板350上的感測放大器電晶體332a及334a以及字元線驅動電晶體332b及334b。
感測放大器電晶體332a及334a可以示包括於記憶體裝置300的感測放大器中的電晶體，例如，感測放大器118、332及334。感測放大器電晶體332a及334a透過位元線BL分別連接至熔絲電阻器312及314。位元線BL經由堆疊於彼此頂部上的複數個金屬化層與通孔結構形成。儘管第3B圖將電晶體332a及334a作為記憶體裝置300的感測放大器的一部分的感測放大器電晶體討論，但實施例不限於此。舉例而言，電晶體332a及/或334a可以是連接至位元線BL的控制電路322及334的電晶體。此外，儘管未示出，但可在基板350上形成連接至位元線BL的複數個其他電晶體（例如，見第6A圖至第6B圖）。此外，儘管未示出，但其他複數個控制電路322及334的一部分的電晶體可形成於基板上，諸如包括於多工器、通道閘電晶體、準位偏移器、位元線驅動器、源極線驅動器及其他中之電晶體。
熔絲電阻器312及314可經由複數個互連結構及通孔結構分別連接至存取電晶體302及304。舉例而言，存取電晶體302中之一的汲極端經由複數個互連結構（例如M3、M4、……、Mn）及複數個通孔結構（例如V2、V3、……、Vn-1）連接至熔絲電阻器312中之一。此外，存取電晶體304中之一的汲極端經由複數個互連結構（例如M3、M4、……、Mn）及複數個通孔結構（例如V2、V3、……、Vn-1）連接至熔絲電阻器314中之一。儘管示出了熔絲電阻器312及314設置於金屬化層M2中，但實施例不限於此。舉例而言，其他實施例中的熔絲電阻器312及314可設置於其他金屬化層（例如M1、M3等）中。
字元線驅動電晶體332b及334b可以是字元線驅動器340b中的電晶體。字元線驅動電晶體332b及334b各自具有一個閘極端、一個源極端及一個汲極端。字元線驅動電晶體332b及334b可設置於基板350上，且經由複數個金屬化層及通孔結構連接至存取電晶體302及304。舉例而言，字元線驅動電晶體332b可連接至字元線WL，字元線WL設置於複數個金屬化層（例如MP、M0、……、Mn）及複數個通孔結構（例如VG、V0、……、Vn-1）中，這些結構連接至一個或多個存取電晶體302。另外，字元線驅動電晶體334b可連接至字元線WL，字元線WL設置於複數個金屬化層（例如MP、M0、……、Mn）及複數個通孔結構（例如VG、V0、……、Vn-1）中，這些結構連接至一個或多個存取電晶體304。
第3B圖示出了字元線驅動電晶體332b的閘極端連接至字元線WL（例如經由金屬化層MP、M0、……、Mn及通孔結構VG、V0、……、Vn-1），字元線WL連接至存取電晶體302，且字元線驅動電晶體334b的閘極端連接至字元線WL（例如經由金屬化層MP、M0、……、Mn及通孔結構VG、V0、……、Vn-1），字元線WL連接至存取電晶體304。然而，實施例不限於此，且源極端及/或汲極端可連接至字元線WL。舉例而言，當字元線驅動電晶體332b的源極端連接至字元線WL時，可在金屬化層MP之下設置通孔結構VS且連接至字元線驅動電晶體332b的源極端。可形成類似的通孔結構（例如用於汲極端的通孔結構VD等），以將字元線驅動電晶體332b及334b的源極端及/或汲極端連接至字元線WL。因此，包括字元線驅動電晶體332b及334b的記憶體裝置300的字元線驅動器可驅動字元線WL以分別存取存取電晶體302及304。
第4圖示出了根據一些實施例的記憶體裝置的電力開關400的電路圖。電力開關400可在記憶體裝置的記憶體單元的程式模式期間提供電力至位元線BL。電力開關400可包括電力開關控制電路402及電力開關供應電路404。儘管示出了電力開關400的特定示意圖，但實施例不限於此，且可使用其他電力開關。
電力開關控制電路402可藉由控制電力開關供應電路404中一個或多個電晶體來控制電力開關供應電路404。舉例而言，電力開關控制電路402可提供開啟電壓及/或關閉電壓至電力開關供應電路404中一個或多個電晶體的閘極端。除了第4圖中所示的電路以外，電力開關控制電路402亦可包括其他類型的電路，諸如多工器、通道閘電晶體及準位偏移器。多工器包括一個n對一閘極，其中此閘極具有n個輸入及一個輸出。輸出由控制訊號（可具有m個位元）判定，此控制訊號亦輸入至多工器。舉例而言，控制訊號「0」可提供第一輸入作為輸出，控制訊號「1」可提供第二輸入作為輸出等。通道閘電晶體為可用作開關的電晶體。舉例而言，通道閘電晶體的一個源極/汲極端可以是輸入，且另一源極/汲極端可以是輸出。通道閘電晶體的閘極端可接收開啟或關閉電壓，其可控制通道閘電晶體開啟或關閉，進而使輸入訊號傳輸至輸出。準位偏移器可包括將訊號自一個邏輯準位轉換成另一邏輯準位的電路。舉例而言，若第一子電路的輸入/輸出電壓在1.35伏特下操作，且連接至第一子電路的第二子電路在1.8伏特下操作，則準位偏移器可將第一子電路與第二個子電路橋接在一起，且允許兩個子電路一起操作。
程式電壓VDDQ可連接至位元線BL，位元線BL可至少部分地設置於金屬化層M2中。當控制訊號PS為高準位（例如具有邏輯1）時，程式電壓VDDQ可類似於約為1.8伏特的供應電壓VQPS。當控制訊號PS為低準位（例如具有邏輯0）時，程式電壓VDDQ可類似於約為0伏特的電壓VSS。因此，電力開關400可在記憶體裝置的程式模式期間提供程式電壓VDDQ，且有助於防止或減少記憶體裝置中的過電壓應力。供應電壓MVDD發生器可提供供應電壓MVDD至電力開關控制電路402內的各種組件。此外，諸如控制訊號YSELB及控制訊號PCGATE的各種控制訊號可用於為連接至電力開關供應電路404的開關控制電路402的準位偏移器及其他子組件提供輸入訊號。
第5圖示出了根據一些實施例的記憶體裝置的頭座電路500的電路圖。頭座電路500可包括於記憶體裝置300中，以在記憶體裝置300的記憶體單元的讀取模式期間，提供電力至位元線BL。頭座電路500可包括頭座控制電路502及頭座供應電路504。儘管示出了頭座電路500的特定示意圖，但實施例不限於此，且可使用其他頭座電路。
頭座控制電路502可藉由控制頭座供應電路504中一個或多個電晶體來控制包括頭座電路電晶體（或節能電晶體）的頭座供應電路504。舉例而言，頭座控制電路502可提供開啟電壓及/或關閉電壓至頭座供應電路504中一個或多個電晶體的閘極端。讀取電壓VDDHD可連接至位元線BL，位元線BL可至少部分地設置於金屬化層M2中。當控制訊號PD為高準位（例如具有邏輯1）時，可將讀取電壓VDDHD設定為約0伏特。當控制訊號PS為低準位（例如具有邏輯0）時，讀取電壓VDDHD可類似於約為0.75伏特的電壓VDD。因此，頭座電路500可在記憶體裝置的讀取模式期間提供讀取電壓VDDHD，且有助於在記憶體裝置的非操作期間減少電力使用或節能。頭座供應電路504可包括緩衝器（例如一連串反相器），其可將控制訊號PD從頭座控制電路502的輸入傳播至連接至頭座供應電路504之輸入的控制電路502之輸出。
第6A圖示出了根據一些實施例的實例記憶體裝置600的方塊圖之三維透視圖。記憶體裝置600類似於第3A圖及第3B圖的記憶體裝置300。舉例而言，記憶體裝置600包括複數個存取電晶體602及604（類似於存取電晶體302及304）、複數個熔絲電阻器612及614（類似於熔絲電阻器312、314）、控制電路622及624（類似於控制電路322、324）、字元線640a（類似於字元線340a）及感測放大器632及634（類似於感測放大器332、334）。然而，記憶體裝置600亦包括電力開關供應電路662（例如，電力開關供應電路404）、頭座供應電路664（例如，頭座供應電路504）、電力開關控制電路672（例如，電力開關控制電路402）、及頭座控制電路674（例如，頭座控制電路502）。儘管第6A圖顯示了一定數目的電路區塊，但元件不限於此，且記憶體裝置600中可有更多或更少的電路。
電力開關供應電路662可相鄰於存取電晶體602設置。舉例而言，電力開關供應電路662可設置於與存取電晶體602相同的層級上。電力開關控制電路672可設置於電力開關供應電路662之下。舉例而言，電力開關控制電路672可設置於基板上且相鄰於感測放大器632及控制電路622。類似於參考第3A圖及第3B圖討論的存取電晶體302及304，電力開關供應電路662及頭座供應電路664中電晶體可形成為背閘極電晶體。背閘極電晶體可包括垂直整合電晶體，該垂直整合電晶體包括閘極端、源極端及汲極端。閘極端可設置於比源極端及汲極端更靠近基板的位置。背閘極電晶體可在沒有高溫製程（例如退火）的情況下形成，使得背閘極電晶體可在後段製程期間在各種互連結構上方形成，因為互連結構不會因為高溫而損壞。包括背閘極電晶體可有利地減小電路面積，因為背閘極電晶體可形成於在前段製程期間形成於基板上的互連結構及電晶體上方。
頭座供應電路664可相鄰於存取電晶體604設置。舉例而言，頭座供應電路664可設置於與存取電晶體604相同的層級上。頭座控制電路674可設置於頭座供應電路664之下。舉例而言，頭座控制電路674可設置於基板上，且相鄰於感測放大器634及控制電路624。
類似於參考第3A圖及第3B圖所討論的存取電晶體302及304，電力開關供應電路662及頭座供應電路664中的電晶體可形成為背閘極電晶體。舉例而言，電力開關供應電路662中p型電晶體（例如電力開關供應電路404中的PMOS電晶體）可以在閘極端位於主動區下方的狀況形成，且頭座供應電路664中p型電晶體（例如頭座供應電路504中的PMOS電晶體）可以在閘極端位於主動區下方的狀況形成。
第6B圖示出了根據一些實施例的第6A圖的實例記憶體裝置600的橫截面圖。如第6B圖中所示的記憶體裝置600包括形成於電力開關電晶體672a及頭座電路電晶體674a上方的電力開關供應電路662及頭座供應電路664。電力開關電晶體672a可以是連接至電力開關供應電路662的電力開關控制電路672中的電晶體，且頭座電路電晶體674a可以是連接至頭座供應電路664的頭座控制電路674中的電晶體。
電力開關電晶體672a及頭座電路電晶體674a各自具有閘極端、源極端及汲極端。電力開關電晶體672a及頭座電路電晶體674a可設置於基板650上，且經由複數個金屬化層及通孔結構連接至電力開關供應電路662及頭座供應電路664。舉例而言，電力開關電晶體672a可連接至設置於複數個金屬化層（例如MP、M0、…、Mn）中的第一訊號線及連接至電力開關供應電路662（例如電力開關供應電路404）中的一個或多個電晶體的複數個通孔結構（例如VG、V0、…、Vn-1）。此外，頭座電路電晶體674a可連接至設置於複數個金屬化層（例如MP、M0、…、Mn）中的第二訊號線及連接至頭座供應電路664（例如頭座供應電路504）中的一個或多個電晶體的複數個通孔結構（例如VG、V0、…、Vn-1）。
第6B圖示出了電力開關電晶體672a的閘極端連接至第一訊號線（例如經由金屬化層MP、M0、…、Mn及通孔結構VG、V0、…、Vn-1），第一訊號線連接至電力開關供應電路662，且頭座電路電晶體674a的閘極端連接至第二訊號線（例如經由金屬化層MP、M0、…、Mn及通孔結構VG、V0、…、Vn-1），第二訊號線連接至頭座供應電路664。然而，實施例不限於此，且源極端及/或汲極端可連接至第一及第二訊號線。舉例而言，當電力開關電晶體672a的源極端連接至第一訊號線時，通孔結構VS可設置於金屬化層MP之下且連接至電力開關電晶體672a的源極端。可形成類似的通孔結構（例如用於汲極端的通孔結構VD等），以將電力開關電晶體672a及頭座電路電晶體674a中的每個源極端及/或汲極端分別連接至第一及第二訊號線。因此，包括電力開關電晶體672a的電力開關控制電路672及包括頭座電路電晶體674a的頭座控制電路674可分別控制電力開關供應電路662及頭座供應電路664。
第7圖示出了根據一些實施例的製造記憶體裝置的實例方法700的流程圖。方法700可用於在熔絲電阻器之上形成包括存取電晶體的記憶體裝置。舉例而言，方法700中描述的操作中的一些可用於形成記憶體單元300（第3A圖至第3B圖）及記憶體單元600（第6A圖至第6B圖）。應注意，方法700僅為一實例，且並不旨在限制本揭示文件。因此，應理解，可在第7圖的方法700之前、期間、及之後供應額外操作，且本揭示文件可僅簡要描述一些其他操作。
在簡要概述中，方法700從操作702開始，沿著基板的主表面形成複數個控制電晶體。方法700進行至操作704，在複數個控制電晶體上方形成第一金屬化層，第一金屬化層包括複數個第一互連結構。方法700進行至操作706，在第一金屬化層上方形成複數個存取電晶體，第一互連結構各自耦合至存取電晶體中的至少一個對應的存取電晶體。
參考操作702，複數個控制電晶體可沿著基板（例如基板350、基板650）的主表面（或第一表面）形成。舉例而言，在操作702中形成的控制電晶體可包括一個或多個感測放大器電晶體332a及334a、字元線驅動電晶體332b及334b、電力開關電晶體672a、頭座電路電晶體674a、作為控制器102一部分的任何其他電晶體、電力開關控制電路402、頭座控制電路502等。
參考操作704，可在控制電晶體上方形成複數個金屬化層及通孔結構。舉例而言，金屬化層可包括金屬化層MD、MP、M0、M1、…、Mn，其中n為任意自然數，且金屬化層各自可包括一個或多個互連結構。此外，通孔結構可包括通孔結構VG、VD、VS、V0、…、Vn-1。此外，可在任意金屬化層（例如金屬化層M2）中的互連結構中形成熔絲電阻器。
參考操作706，可在後段製程期間在金屬化層及通孔結構上方形成存取電晶體。舉例而言，存取電晶體可包括存取電晶體302及304中之一或多者。在操作706中形成的作為背閘極電晶體的存取電晶體及在操作704中形成的熔絲電阻器可形成一次性可程式記憶體單元（例如電子熔絲單元）。此外，電力開關供應電路662及/或頭座供應電路664亦可作為背閘極電晶體形成於金屬化層及通孔結構上方。因此，可在控制電晶體及金屬化層上方形成多種電晶體，包括n型及p型電晶體兩者。
在本揭示文件的一個態樣中，揭示了一種記憶體裝置。此記憶體裝置包括複數個記憶體單元，記憶體單元各自包括彼此串聯耦合的存取電晶體及電阻器。記憶體單元的電阻器各自形成為設置於基板上方的複數個互連結構中之一。記憶體單元的存取電晶體設置相對於第一金屬化層，此第一金屬化層含有來自基板的複數個互連結構。
在本揭示文件的另一態樣中，揭示了一種記憶體系統。此記憶體系統包括第一記憶體陣列，此第一記憶體陣列包括複數個第一記憶體單元，其中複數個第一記憶體單元各自包括電阻器及一個或多個存取電晶體，各個存取電晶體串聯耦合至電阻器。記憶體系統包括用以存取第一記憶體陣列的複數個第一控制電路，其中複數個第一控制電路各自包括一個或多個控制電晶體。第一記憶體單元的存取電晶體垂直設置於第一記憶體單元的電阻器上方，且第一記憶體單元的電阻器垂直設置於第一控制電路的控制電晶體上方。
在本揭示文件的又另一態樣中，揭示了一種製造記憶體裝置的方法。此方法包括沿基板的主表面形成複數個控制電晶體，且在複數個控制電晶體上方形成第一金屬化層。第一金屬化層包括複數個第一互連結構。此方法亦包括在第一金屬化層上方形成複數個存取電晶體，且第一互連結構各自串聯耦合至存取電晶體中之至少一相應者，進而形成複數個一次性可程式記憶體單元。
如本文所用，術語「約」及「近似」通常意謂給定值的正負10%。舉例而言，約0.5將包括0.45至0.55，約10將包括9至11，約1000將包括900至1100。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭示文件的態樣。熟習此項技術者應瞭解，其可易於使用本揭示文件作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭示文件的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭示文件的精神及範疇。
100:記憶體裝置 102:控制器 103:記憶體單元 103A~103H:記憶體單元 104:記憶體陣列 112:字元線驅動器 114:源極線驅動器 116:位元線驅動器 118:感測放大器 202:熔絲電阻器 204:存取電晶體 300:記憶體裝置 302,304:存取電晶體 312,314:熔絲電阻器 322,324:控制電路 332,334:感測放大器 332a,334a:感測放大器電晶體 332b,334b:字元線驅動電晶體 340a:字元線 340b:字元線驅動器 350:基板 400:電力開關 402:電力開關控制電路 404:電力開關供應電路 500:頭座電路 502:頭座控制電路 504:頭座供應電路 600:記憶體裝置 602,604:存取電晶體 612,614:熔絲電阻器 622,624:控制電路 632,634:感測放大器 640a:字元線 640b:字元線驅動器 662:電力開關供應電路 664:頭座供應電路 672:電力開關控制電路 672a:電力開關電晶體 674:頭座控制電路 674a:頭座電路電晶體 700:方法 702~706:操作 WL,WL[0]~WL[m]:字元線 WL0~WL3:字元線 SL,SL[0]~SL[m]:源極線 BL,BL[0]~BL[k]:位元線 BL0,BL1:位元線 T0~T7:電晶體 R0~R7:電阻器 G:閘極 D:汲極 S:源極 MP,M0~Mn:金屬化層 VG,V0~Vn-1:通孔結構 VQPS,MVDD:供應電壓 YSELB,YSELB’,PCGATE,PS,PD:控制訊號 VSS:電壓 VDDQ:程式電壓 VDDHD:讀取電壓
本揭示文件的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1A圖示出了根據一些實施例的實例記憶體裝置的示意方塊圖。 第1B圖示出了根據一些實施例的第1A圖的記憶體裝置的一部分的實例電路圖。 第2圖示出了根據一些實施例的第1A圖至第1B圖之記憶體裝置的記憶體單元的實例電路圖。 第3A圖示出了根據一些實施例的實例記憶體裝置的方塊圖之三維透視圖。 第3B圖示出了根據一些實施例的第3A圖之記憶體裝置的橫截面圖。 第4圖示出了根據一些實施例的記憶體裝置電力開關的實例電路圖。 第5圖示出了根據一些實施例的記憶體裝置的頭座電路的實例電路圖。 第6A圖示出了根據一些實施例的實例記憶體裝置的方塊圖之三維透視圖。 第6B圖示出了根據一些實施例的第6A圖中記憶體裝置的橫截面圖。 第7圖示出了根據一些實施例的製造記憶體裝置的實例方法之流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:記憶體裝置
102:控制器
103:記憶體單元
104:記憶體陣列
112:字元線驅動器
114:源極線驅動器
116:位元線驅動器
118:感測放大器
WL[0]~WL[m]:字元線
SL[0]~SL[m]:源極線
BL[0]~BL[k]:位元線

Claims (20)

  1. 一種記憶體裝置，包含： 複數個記憶體單元，該些記憶體單元各自包括彼此串聯耦合的一存取電晶體及一電阻器； 其中該些記憶體單元的該些電阻器各自形成為設置於一基板上方的複數個互連結構中之一；及 其中該些記憶體單元的該些存取電晶體設置相對於一第一金屬化層，該第一金屬化層含有來自該基板的該些互連結構。
  2. 如請求項1所述之記憶體裝置，其中該些記憶體單元各自包括一一次性可程式P子熔絲ㄥㄢ（例如， 個電晶體（「ISPLAY DEVICE 電熔絲。
  3. 如請求項1所述之記憶體裝置，其中該些電阻器各自用以不可逆地從一低電阻狀態程式轉變為一高電阻狀態。
  4. 如請求項1所述之記憶體裝置，進一步包含複數個第二金屬化層，該些第二金屬化層各自具有設置於該些存取電晶體與該第一金屬化層之間的一對應複數個互連結構。
  5. 如請求項4所述之記憶體裝置，其中該些第二金屬化層各自的該些互連結構中的至少之一將該些存取電晶體中之一或多者電性耦合至該些電阻器中之一對應者。
  6. 如請求項1所述之記憶體裝置，其中該些存取電晶體各自形成為一背閘極電晶體，該背閘極電晶體包括一源極端、一汲極端及一閘極端，該閘極端設置於比該源極端及該汲極端更靠近該基板的位置。
  7. 如請求項1所述之記憶體裝置，其進一步包含沿著該基板的一主表面形成的複數個控制電晶體。
  8. 如請求項7所述之記憶體裝置，其中該些控制電晶體各自用以控制該些記憶體單元中的至少一對應者。
  9. 如請求項1所述之記憶體裝置，進一步包含複數個電力相關電晶體，該些電力相關電晶體亦相對於該些存取電晶體橫向設置，其中該些電力相關電晶體各自用以在一程式模式期間將一電力供應耦合至該些記憶體單元中之一或多者。
  10. 如請求項1所述之記憶體裝置，其進一步包含複數個節能電晶體，該些節能電晶體亦相對於該些存取電晶體橫向設置，其中該些節能電晶體各自用以關閉該些記憶體單元，進而節省電力。
  11. 一種記憶體系統，包含： 一第一記憶體陣列，包括複數個第一記憶體單元，其中該些第一記憶體單元各自包括一電阻器及一或多個存取電晶體，該些存取電晶體各自串聯耦合至該電阻器；及 複數個第一控制電路，用以存取該第一記憶體陣列，其中該些第一控制電路各自包括一或多個控制電晶體； 其中該些第一記憶體單元的該些存取電晶體垂直設置於該些第一記憶體單元的該些電阻器上方，且該些第一記憶體單元的該些電阻器垂直設置於該些第一控制電路的該些控制電晶體上方。
  12. 如請求項11所述之記憶體系統，進一步包含： 一第二記憶體陣列，包括複數個第二記憶體單元，其中該些第二記憶體單元各自包括一電阻器及串聯耦合至該電阻器的一或多個存取電晶體； 複數個第二控制電路，用以存取該第二記憶體陣列，其中該些第二控制電路各自包括一或多個控制電晶體， 其中該些第二記憶體單元的該些存取電晶體垂直設置於該些第二記憶體單元的該些電阻器上方，且該些第二記憶體單元的該些電阻器垂直設置於該些第二控制電路的該些控制電晶體上方，及 其中該第一記憶體陣列及該第二記憶體陣列彼此橫向設置，且該些第一控制電路及該些第二控制電路彼此橫向設置。
  13. 如請求項12所述之記憶體系統，進一步包含複數個字元線，該些字元線設置於該些第一記憶體單元的該些存取電晶體與該些第二記憶體單元的該些存取電晶體之間， 其中該些第一控制電路用以透過該些字元線的一第一子集發送多個控制訊號至該些第一記憶體單元，且該些第二控制電路用以透過該些字元線的一第二子集發送多個控制訊號至該些第二記憶體單元。
  14. 如請求項12所述之記憶體系統，進一步包含： 複數個電力相關電晶體，該些電力相關電晶體亦設置於與該些第一記憶體單元的該些存取電晶體及該些第二記憶體單元的該些存取電晶體相同的層級中，其中該些電力相關電晶體各自用以將一電力供應耦合至該些記憶體單元中之一或多者；及 複數個節能電晶體，該些節能電晶體亦設置於與該些第一記憶體單元的該些存取電晶體及該些第二記憶體單元的該些存取電晶體相同的層級中，其中該些節能電晶體各自用以將多個驅動電流提供至該些第一記憶體單元及該些第二記憶體單元中之一或多者。
  15. 如請求項14所述之記憶體系統，進一步包含複數個第三控制電路，該些第三控制電路用以控制該些電力相關電晶體，其中該些第三控制電路設置於與該些第一控制電路及該些第二控制電路相同的層級中。
  16. 如請求項14所述之記憶體系統，進一步包含複數個第四控制電路，該些第四控制電路用以控制該些節能電晶體，其中該些第四控制電路設置於與該些第一控制電路及該些第二控制電路相同的層級中。
  17. 如請求項12所述之記憶體系統，其中該些第一記憶體單元及該些第二記憶體單元各自均包括一一次性可程式電熔絲。
  18. 如請求項12所述之記憶體系統，其中該些第一記憶體單元及該些第二記憶體單元的該些電阻器各自用以不可逆地從一低電阻狀態程式轉變為一高電阻狀態。
  19. 一種記憶體裝置的製造方法，其包含以下步驟： 沿著一基板的一主表面形成複數個控制電晶體； 在該些控制電晶體上方形成一第一金屬化層，其中該第一金屬化層包括複數個第一互連結構；及 在該第一金屬化層上方形成複數個存取電晶體； 其中該些第一互連結構各自串聯耦合至該些存取電晶體中之至少一對應者，進而形成複數個一次性可程式記憶體單元。
  20. 如請求項19所述之製造方法，進一步包含以下步驟： 在該些控制電晶體與該些存取電晶體之間形成複數個第二金屬化層，該些第二金屬化層各自包括複數個第二互連結構； 其中該些一次性可程式記憶體單元各自經由該些第二互連結構中之一或多者可操作地耦合至該些控制電晶體中之一或多個對應者。
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