JP4499587B2 - 半導体メモリおよび半導体メモリの製造方法 - Google Patents

Description

本発明は、ダミービット線を有する半導体メモリに関する。

半導体メモリに形成されるメモリセルアレイ（リアルメモリセルアレイ）内の素子および配線の密度は、メモリセルアレイの外側に形成される周辺回路に比べて高い。このため、メモリセルアレイの外周部と周辺回路の境界では、素子および配線の密度（規則性）が大きく変わる。この密度の差により、外周部は、半導体メモリの製造工程の一つであるホトリソグラフィ工程においてハレーションの影響を受けやすくなる。ハレーションにより、外周部のメモリセルおよび配線の形状は、メモリセルアレイ内部のメモリセルおよび配線の形状と異なってしまう。形状の相違は、ショート不良や断線不良の原因になり、歩留を下げる要因になる。

一般に、半導体メモリでは、ハレーションによる外周部の素子形状の崩れを防止するために、メモリセルアレイの外周部にダミーメモリセルアレイが形成される。ダミーメモリセルアレイは、リアルメモリセルアレイと構造を有しており、ダミーメモリセル、ダミーワード線およびダミービット線を有している。ダミーメモリセルは、形状ダミーであり、書き込みデータを記憶しない、このため、通常、ダミーワード線およびダミービット線は、ビット線の定常的な電圧であるプリチャージ電圧に接続されている。

特開２０００−３３９９７９号公報には、ダミーメモリセルを有する仮想接地型の不揮発性半導体メモリの発明が開示されている。この半導体メモリでは、ダミーメモリセルに接続されたダミービット線は、ダミーメモリセルの閾値電圧を高くするために、トランジスタを介して一時的に負電圧を受ける。これにより、ダミーメモリセルに隣接するリアルメモリセルの読み出しマージンの低下が防止される。しかしながら、ダミーメモリセルの閾値電圧が高くなった後、ダミービット線は、フローティング状態になる。フローティング状態が長く続く配線は、隣接する配線の電圧変化により変化しやすい（クロストーク）。このため、クロストークによる誤動作の原因になりやすい。

特開平１０−１４４８８９号公報には、プリチャージ電圧に固定されるダミービット線とダミーメモリセルとを接続するコンタクトが形成されないＤＲＡＭが開示されている。このＤＲＡＭでは、ダミービット線が、ダミーメモリセルのキャパシタを介してリアルメモリセルのキャパシタにショートすることが防止され、リーク不良が防止される。しかしながら、ダミーメモリセルは、本来、ハレーションを防止するために形成されている。このため、ダミーメモリセルのパターン形状を変えると、ハレーションに対する効果が下がるおそれがある。
特開２０００−３３９９７９号公報 特開平１０−１４４８８９号公報

ＤＲＡＭ等の半導体メモリでは、ダミービット線は、データを入出力するリアルビット線のリセット電圧であるプリチャージ電圧に固定されることが多い。一方、素子構造の微細化に伴い、隣接する配線間の距離および配線と素子間の距離は、小さくなる傾向にある。このため、ダミービット線と他の配線間、あるいはダミービット線と素子（トランジスタ）間で、リーク不良が発生しやすくなってきている。さらに、素子構造の微細化に伴い、この種のリーク不良の原因（不良個所）は、半導体の製造条件が僅かに変動しただけで
変わりやすくなる。このため、ダミービット線により発生するリーク不良の原因は、製造ロット間だけでなく、ロット内のウエハ間、あるいはウエハ内の半導体メモリチップの位置により変わる場合がある。

リーク不良は、スタンバイ電流を増加させ、歩留を低下させる。特に、スタンバイ電流の規格は、バッテリーで動作する携帯端末に搭載される半導体メモリで厳しい。この主の用途の半導体メモリでは、スタンバイ電流の増加により、歩留が大きく低下するおそれがある。

本発明の目的は、ダミービット線が原因となるスタンバイ電流を削減し、半導体メモリの歩留を向上することにある。

本発明の半導体メモリの第１の形態では、半導体メモリは、書き込みデータを保持するリアルメモリセルと、書き込みデータを保持しないダミーメモリセルとを有している。ダミービット線は、ダミーメモリセルに接続されている。負電圧生成回路は、外部電源電圧に応じて半導体メモリの内部回路で使用する負電圧を生成する。負電圧が供給される回路要素は、ダミービット線に隣接して形成されている。ダミービット線は、接続配線を介して、負電圧が供給される負電圧線に直接接続されている。例えば、半導体メモリの製造条件の変動により、リアルメモリセルに接続されるリアルビット線が、隣接する回路要素とショートしやすいことが分かっている場合、ダミービット線も、隣接する回路要素とショートしやすい。本発明の適用により、ダミービット線が隣接する回路要素とショートした場合にも、ダミービット線と回路要素間で発生するリークを防止できる。リークを防止できるため、負電圧の生成回路が不必要に動作することを防止でき、スタンバイ電流が増加することを防止できる。この結果、半導体メモリの歩留を向上できる。

本発明の半導体メモリの第１の形態における好ましい例では、負電圧生成回路が生成する負電圧は、ダミーメモリセルに形成されるダミートランジスタの基板電圧である。リアルメモリセルに接続されるリアルビット線が、リアルメモリセルを構成するトランジスタの基板とショートしやすいことが分かっている場合、ダミービット線も、ダミートランジスタの基板とショートしやすい。本発明の適用により、ダミービット線がダミートランジスタの基板とショートした場合にも、ダミービット線とダミートランジスタの基板間で発生するリークを防止できる。この結果、スタンバイ電流の増加を防止でき、半導体メモリの歩留を向上できる。

本発明の半導体メモリの第１の形態における好ましい例では、負電圧生成回路が生成する負電圧は、リアルメモリセルに形成されるリアルトランジスタをオフするためにリアルワード線に供給されるリセット電圧である。リアルビット線が、リアルワード線とショートしやすいことが分かっている場合、ダミービット線も、リアルワード線とショートしやすい。本発明の適用により、ダミービット線がリアルワード線とショートした場合にも、ダミービット線とリアルワード線間で発生するリークを防止できる。特に、全てのリアルワード線は、スタンバイ中にリセット電圧に保持されるため、半導体メモリのパワーオン期間中、リセット電圧が供給される時間が長い。この結果、スタンバイ電流の増加を防止でき、半導体メモリの歩留を向上できる。

本発明の半導体メモリの第２の形態では、半導体メモリは、書き込みデータを保持するリアルメモリセルと、書き込みデータを保持しないダミーメモリセルとを有している。ダミービット線は、ダミーメモリセルに接続されている。複数の内部電圧生成回路は、外部電源電圧に応じて半導体メモリの内部回路で使用する複数種の内部電圧をそれぞれ生成する。内部電圧がそれぞれ供給される回路要素は、ダミービット線に隣接して形成されてい
る。接続設定回路は、ダミービット線を、内部電圧がそれぞれ供給される複数の内部電圧線のいずれかに接続する。本発明の適用により、ダミービット線を、ダミービット線とショートしやすい回路要素に供給される内部電圧の電圧線に接続することが可能になる。接続の変更は、半導体メモリ毎に可能である。したがって、半導体メモリの製造条件の変動により、ショートしやすい回路要素が別の回路要素に変わった場合にも、ダミービット線を、その変化に合わせて別の内部電圧線に容易に接続できる。この結果、製造条件の変動により主要な不良カテゴリが変わった場合にも、スタンバイ電流が増加することを防止でき、半導体メモリの歩留を向上できる。

本発明の半導体メモリの第２の形態における好ましい例では、接続設定回路は、プログラム回路およびスイッチ回路を有する。プログラム回路は、ダミービット線に接続される内部電圧線を示す情報が予めプログラムされている。スイッチ回路は、プログラム回路のプログラム状態に応じてダミービット線を内部電圧線のいずれかに接続する。プログラム回路を設けることで、半導体メモリの製造工程において、内部電圧線を示す情報を容易にプログラムできる。

本発明の半導体メモリの第２の形態における好ましい例では、プログラム回路は、溶断／未溶断に応じて情報がプログラムされるヒューズを有し、所定の論理レベルを出力するヒューズ回路を有する。スイッチ回路は、論理レベルに応じて内部電圧線のいずれかに接続する。プログラム回路をヒューズで構成することで、半導体メモリの製造工程において、内部電圧線を示す情報を既存の設備を用いてプログラムできる。このため、本発明の適用により半導体メモリのコストが上昇することを防止できる。

本発明の半導体メモリの第２の形態における好ましい例では、コマンドデコーダは、外部コマンドを解読する。スイッチ回路は、コマンドデコーダにより解読された外部コマンドが接続設定コマンドのときに、プログラム回路のプログラム状態にかかわらず、接続設定コマンドにより示される接続仕様に応じてダミービット線を内部電圧線のいずれかに接続する。このため、プログラム前およびプログラム後の両方において、プログラム状態にかかわりなく、ダミービット線を任意の内部電圧線に接続できる。例えば、プログラム前にコマンドデコーダを用いることで、プログラム回路をどのようにプログラムすべきかを評価できる。プログラム後にコマンドデコーダを用いることで、製造後に不良が判明した半導体メモリの不良原因を詳細に評価できる。

例えば、コマンドデコーダは、半導体メモリのユーザに公開されている複数種のコマンドを所定の組み合わせで受けたときに、接続設定コマンドを認識する。あるいは、コマンドデコーダは、ユーザに非公開のテストコマンドを受けたときに、接続設定コマンドを認識する。接続仕様は、例えば、接続設定コマンドとともに供給される外部アドレス信号および外部データ信号の少なくともいずれかの値により決定する。

本発明の半導体メモリの第２の形態における好ましい例では、接続設定回路は、半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成され、内部電圧線のいずれかをダミービット線に接続する導電膜により構成されている。半導体メモリの製造条件の変動と、リアルビット線およびダミービット線がショートしやすい回路要素との関係が分かっている場合、形成する導電膜（ホトマスク）を製造条件の変動に応じて切り替えることで、半導体メモリの歩留を向上できる。

本発明の半導体メモリの製造方法の第１の形態では、上述した第２の形態の半導体メモリを製造するためのウエハテスト工程において、半導体メモリチップに隣接してウエハ上に形成される評価回路の電気的特性が評価される。次に、プログラム工程において、プログラム回路は、ウエハテスト工程での評価結果に応じてプログラムされる。例えば、プロ
グラム工程は、プログラム回路に形成されるヒューズを溶断／未溶断するヒューズ工程である。本発明の適用により、半導体メモリの電気的特性に応じて、半導体メモリ毎にダミービット線を所望の内部電圧線に接続できる。この結果、半導体メモリの歩留を向上できる。

本発明の半導体メモリの製造方法の第２の形態では、上述した第２の形態の半導体メモリを製造するための出荷テスト工程において、ウエハ上に形成される半導体メモリチップの良／不良が判定される。プログラム工程において、プログラム回路は、出荷テスト工程で判定された不良チップの不良カテゴリに応じてプログラムされる。例えば、プログラム工程は、プログラム回路に形成されるヒューズを溶断／未溶断するヒューズ工程である。本発明の適用により、半導体メモリの不良カテゴリの分布に応じて、半導体メモリ毎にダミービット線を所望の内部電圧線に接続できる。この結果、半導体メモリの歩留を向上できる。

本発明では、ダミービット線が原因となるスタンバイ電流を削減し、半導体メモリの歩留を向上できる。

以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。末尾に”Ｚ”が付く信号は、正論理を示し、先頭に”／”が付く信号は、負論理を示している。信号が伝達される信号線には、信号名と同じ符号を使用する。

図１は、本発明の半導体メモリの第１の実施形態を示している。半導体メモリは、例えば、ＣＭＯＳプロセス技術を用いてＦＣＲＡＭ（Fast Cycle RAM）として形成されている。ＦＣＲＡＭは、ＤＲＡＭのメモリコアを有し、ＳＲＡＭのインタフェースを有する擬似ＳＲＡＭの一種である。このＦＣＲＡＭは、特に、バッテリーで動作する携帯端末に搭載される用途に設計されており、スタンバイ電流が低いことを特徴としている。換言すれば、このＦＣＲＡＭのスタンバイ電流の規格（テスト規格）は厳しい。

ＦＣＲＡＭは、ＳＴＴＺ生成回路１０、ＶＰＲ生成回路１２、ＶＰＰ生成回路１４、ＶＮＷＬ生成回路１６（負電圧生成回路）、ＶＢＢ生成回路１８（負電圧生成回路）、ＶＣＰ生成回路２０、ＶＩＩ生成回路２２、コマンドデコーダ２４、動作制御回路２６、アドレスデコーダ２８、データ入出力回路３０およびメモリコアＣＯＲＥを有している。

ＳＴＴＺ生成回路１０（パワーオンリセット回路）は、外部電源電圧ＶＤＤ（例えば、１．８Ｖ）が所定の電圧より低くなったとき、スタータ信号ＳＴＴＺ（正のパルス信号）を出力する。スタータ信号ＳＴＴＺは、初期化が必要なラッチ等に供給され、これ等回路を初期状態に設定する。スタータ信号ＳＴＴＺにより、ＦＣＲＡＭは、パワーオン後に外部電源電圧ＶＤＤが所定の電圧になるまでリセット状態に設定され、誤動作が防止される。

ＶＰＲ生成回路１２は、電源電圧ＶＤＤを用いて、後述するビット線ＢＬ、／ＢＬをプリチャージするためのプリチャージ電圧ＶＰＲ（例えば、０．８Ｖ）を生成する。ＶＰＰ生成回路１４は、電源電圧ＶＤＤを用いて、後述するワード線ＷＬの高レベル電圧（活性化レベル）であるブースト電圧ＶＰＰ（例えば３Ｖ）を生成する。ＶＮＷＬ生成回路１６は、電源電圧ＶＤＤを用いて、ワード線ＷＬのリセット電圧（非活性化レベル）であるリセット電圧ＶＮＷＬ（例えば、−０．４Ｖ）を生成する。

ＶＢＢ生成回路１８は、電源電圧ＶＤＤを用いて、ＦＣＲＡＭの半導体基板および後述するメモリセルＭＣのｐウエル領域に供給する基板電圧ＶＢＢ（例えば、−０．４Ｖ）を生成する。ＶＣＰ生成回路２０は、電源電圧ＶＤＤを用いて、後述するメモリセルキャパシタＣ１の共通電極に供給されるセルプレート電圧ＶＣＰ（例えば、０．８Ｖ）を生成する。ＶＩＩ生成回路２２は、電源電圧ＶＤＤを用いて、コマンドデコーダ２４、動作制御回路２６等の内部回路（主に論理回路）に供給される内部電源電圧ＶＩＩ（例えば、１．６Ｖ）を生成する。プリチャージ電圧ＶＰＲ、ブースト電圧ＶＰＰ、リセット電圧ＶＮＷＬ、基板電圧ＶＢＢ、セルプレート電圧ＶＣＰおよび電源電圧ＶＩＩは、電源電圧ＶＤＤの値の変化に依存しない一定の電圧である。

ＶＰＲ生成回路１２、ＶＰＰ生成回路１４、ＶＣＰ生成回路２０、ＶＩＩ生成回路２２は、生成する電圧ＶＰＲ、ＶＰＰ、ＶＣＰ、ＶＩＩが期待値（例えば、０．８Ｖ、３Ｖ、０．８Ｖ、１．６Ｖ）より低いときのみ電圧を生成するため動作し、電圧ＶＰＲ、ＶＰＰ、ＶＣＰ、ＶＩＩを期待値まで上昇させる。ＶＮＷＬ生成回路１６、ＶＢＢ生成回路１８は、生成する電圧ＶＮＷＬ、ＶＢＢが期待値（例えば、−０．４Ｖ）より高いときのみ電圧を生成するため動作し、電圧ＶＮＷＬ、ＶＢＢを期待値まで下降させる。電圧ＶＰＲ、ＶＰＰ、ＶＣＰ、ＶＩＩ、ＶＮＷＬ、ＶＢＢがそれぞれ期待値であるとき、生成回路１２、１４、１６、１８、２０、２２は、電圧の生成動作を行わないため、これら回路の消費電力は小さくなる。

コマンドデコーダ２４は、チップイネーブル信号／ＣＥ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥをコマンドとして受信し、受信したコマンドを解読し、解読したコマンドを内部コマンド信号ＩＣＭＤ（書き込みコマンドおよび読み出しコマンド）として動作制御回路２６に出力する。動作制御回路２６は、コマンドデコーダ２４から供給される内部コマンド信号ＩＣＭＤに応じて読み出し動作、書き込み動作およびリフレッシュ動作を実行するためのタイミング信号を生成する。動作制御回路２６は、書き込みコマンドまたは読み出しコマンドとＦＣＲＡＭの内部で生成されるリフレッシュコマンドとが競合するときに、これ等コマンドの優先順を決めるアービタ（図示せず）を有している。リフレッシュコマンドは、リフレッシュタイマ（図示せず）により周期的に生成される。

アドレスデコーダ２８は、アドレス端子ＡＤを介して供給される外部アドレス信号ＡＤをデコードし、そのデコード信号ＡＤＥＣをメモリコアＣＯＲＥに出力する。ＦＣＲＡＭは、ロウアドレス信号とコラムアドレス信号を同時に受けるアドレスノンマルチプレクス方式を採用している。データ入出力回路３０は、読み出し動作時に、メモリコアＣＯＲＥからコモンデータバスＣＤＢを介して転送される読み出しデータを外部データ端子ＤＱ（例えば、８ビット）に出力する。データ入出力回路３０は、書き込み動作時に、書き込みデータを外部データ端子ＤＱを介して受信し、受信した外部データ信号をコモンデータバスＣＤＢを介してメモリコアＣＯＲＥに転送する。

メモリコアＣＯＲＥは、メモリセルアレイＡＲＹ、ワードデコーダＷＤ、センスアンプＳＡおよび図示しないコラムデコーダを有している。メモリセルアレイＡＲＹは、転送トランジスタＴ１およびキャパシタＣ１を含む複数のメモリセルＭＣ、各メモリセルＭＣの転送トランジスタＴ１のゲートに接続されたワード線ＷＬ、および転送トランジスタＴ１のデータ入出力ノードに接続されたビット線ＢＬ（または／ＢＬ）を有している。

ワードデコーダＷＤは、デコード信号ＡＤＥＣのうちロウデコード信号に応じてワード線ＷＬのいずれかを選択する。選択されたワード線ＷＬには、ブースト電圧ＶＰＰが供給され、非選択のワード線ＷＬには、リセット電圧ＶＮＷＬが供給される。センスアンプＳ
Ａは、図示しないセンスアンプおよびコラムスイッチを有している。センスアンプは、例えば、読み出し動作時に、ビット線ＢＬ（または、／ＢＬ）を介してメモリセルＭＣから読み出されるデータの信号量を増幅する。コラムスイッチは、ビット線ＢＬに読み出された読み出しデータをコモンデータバスＣＤＢを介してデータ入出力回路３０に伝達し、コモンデータバスＣＤＢを介して供給される書き込みデータをビット線（または、／ＢＬ）に伝達する。図示しないコラムデコーダは、デコード信号ＡＤＥＣのうちコラムデコード信号に応じてコラムスイッチを制御する制御信号を出力する。

図２は、図１に示したメモリセルアレイＡＲＹの詳細を示している。メモリセルアレイＡＲＹは、マトリックス状に配置された複数のリアルメモリセルＭＣ、図の縦方向に配線された複数のリアルワード線ＷＬ、および図の横方向に配線された複数のリアルビット線対ＢＬ、／ＢＬを有している。メモリセルアレイＡＲＹの外周部には、リアルビット線対ＢＬ、／ＢＬに沿うダミービット線対ＤＢＬ、／ＤＢＬと、リアルワード線ＷＬに沿う２本のダミーワード線ＤＷＬが形成されている。ダミービット線ＤＢＬ、／ＤＢＬおよびダミーワード線ＤＷＬのレイアウト（配線間隔、配線幅など）は、リアルビット線ＢＬ、／ＢＬおよびリアルワード線ＷＬとそれぞれ同じである。ダミービット線／ＤＢＬには、リアルメモリセルＭＣと同じ構造を有するダミーメモリセルＤＭＣが接続されている。リアルメモリセルＭＣに近いダミーワード線ＤＷＬにも、ダミーメモリセルＤＭＣが接続されている。ダミーメモリセルＤＭＣは、リアルメモリセルＭＣと同様に、転送トランジスタＴ１（ダミートランジスタ）およびキャパシタＣ１（ダミーキャパシタ）を有している。リアルメモリセルＭＣは、外部データ端子ＤＱを介して供給される書き込みデータを保持する。ダミーメモリセルＤＭＣは、書き込みデータを保持しない。

この実施形態では、ダミービット線ＤＢＬ、／ＤＢＬは、基板電圧線ＶＢＢに接続されている。ダミーワード線ＤＷＬは、リセット電圧線ＶＮＷＬに接続されている。リアルワード線ＷＬは、図の上側および下側（図示せず）のワードデコーダＷＤに交互に接続されている。リアルビット線対ＢＬ、／ＢＬは、図の右側および左側（図示せず）のセンスアンプＳＡに交互に接続されている。例えば、読み出し動作では、リアルワード線ＷＬの一つがアドレス信号ＡＤに応じて選択される。選択されたリアルワード線ＷＬは、リアルビット線対ＢＬ、／ＢＬの一方のビット線（例えばＢＬ）に対応するリアルメモリセルＭＣのリアル転送トランジスタＴ１をオンする。センスアンプＳＡは、リアル転送トランジスタＴ１を介してリアルメモリセルＭＣのリアルキャパシタＣ１からリアルビット線ＢＬに読み出される電荷（読み出し電圧）と、リアルビット線／ＢＬのプリチャージ電圧ＶＰＲとの電圧差を増幅し、読み出しデータを生成する。

図３は、図２に示したメモリセルアレイＡＲＹのレイアウトを示している。図では、ワード線ＷＬ、ＤＷＬを網掛けで示し、メモリセルＭＣ、ＤＭＣの転送トランジスタＴ１のソース・ドレイン領域を（正確には、ソース・ドレイン領域を形成するためのイオン打ち込み領域）を破線で示している。メモリセルＭＣ、ＤＭＣの転送トランジスタＴ１とキャパシタＣ１の接続ノード、すなわち、メモリセルＭＣ、ＤＭＣの拡散領域のコンタクト（メモリセルコンタクトＭＣＮＴ）をＸ印を付した矩形で示している。また、メモリセルＭＣ、ＤＭＣのキャパシタＣ１（後述する図４に示すシリンダ部ＣＹＬ）の外形を一点鎖線で示し、キャパシタＣ１の共通電極（対向電極）であるセルプレート電圧配線ＶＣＰを二点鎖線で示している。図中の左下の太い矩形枠は、それぞれメモリセルＭＣを示している。ビット線ＢＬ、／ＢＬ、／ＤＢＬと重なっている破線の矩形枠は、これ等ビット線ＢＬ、／ＢＬ、／ＤＢＬを転送トランジスタＴ１のソース・ドレイン領域の一方に接続するためのビット線コンタクトＢＣＮＴを示している。この実施形態では、ダミービット線ＤＢＬ、／ＤＢＬは、トランジスタ等の素子を介すことなく、接続配線ＣＷを介して基板電圧線ＶＢＢ（負電圧線）に直接接続されている。

この実施形態のＦＣＲＡＭでは、ビット線コンタクトＢＣＮＴの形状、構造と、ＦＣＲＡＭを製造する半導体製造装置の特性とから、例えば、メモリセルアレイＡＲＹの外周部において、ビット線コンタクトＢＣＮＴとｎ型拡散領域の位置合わせマージンが少ないことが分かっている。ビット線コンタクトＢＣＮＴを形成する位置がｎ型拡散領域Ｎ＋の中心からずれると、ビット線コンタクトＢＣＮＴは、ｐ型ウエル領域ＰＷＥＬＬ（−０．４Ｖ、負電圧が供給される回路要素）とショートする可能性がある。ダミービット線／ＤＢＬが、従来と同様にプリチャージ電圧線ＶＰＲ（０．８Ｖ）に接続されている場合、ショートの発生によりプリチャージ電圧線ＶＰＲから基板電圧線ＶＢＢにリーク電流が流れる。この結果、図１に示したＶＰＲ生成回路１２およびＶＢＢ生成回路１８は、ＦＣＲＡＭのスタンバイ期間中も電圧ＶＰＲ、ＶＢＢを生成するために常時動作し、スタンバイ電流は増加する。

一方、本実施形態では、ダミービット線／ＤＢＬは、基板電圧線ＶＢＢに直接接続されている。このため、ダミービット線／ＤＢＬのビット線コンタクトＢＣＮＴがｐ型ウエル領域ＰＷＥＬＬ（−０．４Ｖ）にショートした場合にも、リーク電流は発生しない。ＶＰＲ生成回路１２およびＶＢＢ生成回路１８は、無駄な動作をしないため、スタンバイ電流が増加することが防止される。したがって、特に、スタンバイ電流の規格が厳しいＦＣＲＡＭにおいて、ダミービット線／ＤＢＬのコンタクト不良が原因のスタンバイ電流不良により、歩留が大きく低下することが防止される。

図４は、図３のＡ−Ａ’線に沿う断面を示している。図４では、ダミーメモリセルＤＭＣの断面を示しているが、メモリセルＭＣの断面も同様である。ダミーメモリセルＤＭＣの転送トランジスタＴ１（ダミートランジスタ）のソース・ドレイン領域であるｎ型拡散領域Ｎ＋は、メモリセルアレイＡＲＹの基板に相当するｐ型ウエル領域ＰＷＥＬＬの表面に形成されている。ｎ型拡散領域Ｎ＋は、ワード線ＷＬ、ＤＷＬをホトマスクとして、りん（Ｐ）あるいは砒素（Ａｓ）等の不純物を自己整合的に打ち込み、熱拡散することで形成される。ダミービット線／ＤＢＬは、ビット線コンタクトＢＣＮＴを介してｎ型拡散領域Ｎ＋に接続されている。なお、ｐ型ウエル領域ＰＷＥＬＬは、ｐ型の半導体基板自体でもよく、ｐ型あるいはｎ型の半導体基板上に不純物を打ち込むことで形成してもよい。

絶縁膜を介してｐ型ウエル領域ＰＷＥＬＬ上に形成されるワード線ＷＬ、ＤＷＬは、転送トランジスタＴ１のゲートを構成する。ダミーメモリセルＤＭＣのキャパシタＣ１（シリンダ部ＣＹＬ）は、メモリセルコンタクトＭＣＮＴを介してｎ型拡散領域Ｎ＋に接続されている。シリンダ部ＣＹＬとセルプレート電圧配線ＶＣＰと間には、図中に太線で示した絶縁膜ＩＮＳが形成されている。

以上、第１の実施形態では、ダミービット線／ＤＢＬのビット線コンタクトＢＣＮＴがｐ型ウエル領域ＰＷＥＬＬにショートしやすいことが分かっているときに、ダミービット線／ＤＢＬをメモリセルＭＣの基板電圧ＶＢＢが供給される基板電圧線ＶＢＢに直接接続している。このため、ビット線コンタクトＢＣＮＴがｐ型ウエル領域ＰＷＥＬＬにショートした場合にも、このショートに起因してスタンバイ電流が増加することを防止できる。この結果、ＦＣＲＡＭの歩留を向上できる。ダミービット線／ＤＢＬは、常時基板電圧線ＶＢＢに接続され、フローティング状態にならない。このため、クロストークによる誤動作は発生しない。メモリセルアレイＡＲＹ内において、ダミーメモリセルＤＭＣ、ダミービット線ＤＢＬ、／ＤＢＬおよびダミーワード線ＤＷＬの形状は、従来と同じにできるため、ハレーションに対する効果は維持される。

図５は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のＦＣＲＡＭに、新たにヒューズ回路３２
（プログラム回路）およびスイッチ回路３４が形成されている。その他の構成は、第１の実施形態と同じである。なお、特に図示していないが、ＦＣＲＡＭは、不良のメモリセルＭＣおよびワード線ＷＬを救済するための冗長ロウメモリセル列と、不良のメモリセルＭＣおよびビット線ＢＬ、／ＢＬを救済するための冗長コラムメモリセル列と、救済するメモリセルＭＣを示すアドレスがプログラムされる冗長ヒューズ回路とを有している。

ヒューズ回路３２は、内蔵するヒューズに応じて活性化信号ＡＣＴ１−４のいずれか一つを高レベルに設定し、あるいは全ての活性化信号ＡＣＴ１−４を低レベルに設定する。スイッチ回路３４は、活性化信号ＡＣＴ１−４に応じて、内部電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰおよび接地線ＶＳＳのいずれかをダミービット線／ＤＢＬに接続する。ヒューズ回路３２およびスイッチ回路３４は、ダミービット線／ＤＢＬを、内部電圧がそれぞれ供給される複数の内部電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰ、ＶＳＳのいずれかに接続する接続設定回路として動作する。

図６は、図５に示したヒューズ回路３２およびスイッチ回路３４の詳細を示している。ヒューズ回路３２は、活性化信号ＡＣＴ（ＡＣＴ１−４）を生成するサブヒューズ回路３２ａ、３２ｂ、３２ｃ、３２ｄを有している。サブヒューズ回路３２ａ、３２ｂ、３２ｃ、３２ｄは、ヒューズＦＳ（ＦＳ１、ＦＳ２、ＦＳ３、ＦＳ４）、ラッチＬＴおよびバッファＢＵＦ（２つのインバータ）をそれぞれ有している。各サブヒューズ回路３２ａ、３２ｂ、３２ｃ、３２ｄは、スタータ信号ＳＴＴＺにより初期化され、ヒューズＦＳのプログラム状態に応じた論理レベルを出力する。各活性化信号ＡＣＴは、ヒューズＦＳがプログラムされているとき（溶断（ブロー）状態）、高レベルに変化する。各活性化信号ＡＣＴは、ヒューズＦＳがプログラムされていないとき（未溶断（未ブロー）状態）、低レベルに変化する。この実施形態では、ヒューズ回路３２のヒューズＦＳ１−４は、不良を救済するためのヒューズ工程（ＦＣＲＡＭの製造工程）において必要に応じて溶断される。このため、ＦＣＲＡＭのパワーオンリセットにより、活性化信号ＡＣＴ１−４が出力される。

スイッチ回路３４は、内部電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰおよび接地線ＶＳＳをダミービット線／ＤＢＬに接続する５つのｎＭＯＳトランジスタと、４入力ＮＯＲ回路とを有している。４入力ＮＯＲ回路の入力は、活性化信号ＡＣＴ１−４を受けている。ｎＭＯＳトランジスタのゲートは、活性化信号ＡＣＴ１−４および４入力ＮＯＲ回路の出力をそれぞれ受けている。このため、ＦＣＲＡＭのパワーオンリセットにより、電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰおよび接地線ＶＳＳのいずれか一つが、ダミービット線／ＤＢＬに接続される。図６では、ヒューズＦＳ２のみが溶断され、リセット電圧線ＶＮＷＬに対応するｎＭＯＳトランジスタのみがオン（ＯＮ）し、他のｎＭＯＳトランジスタはオフ（ＯＦＦ）する。これにより、ダミービット線／ＤＢＬは、リセット電圧ＶＮＷＬに固定される。全てのヒューズＦＳ１−４が溶断されない場合、４入力ＮＯＲ回路が高レベルを出力するため、ダミービット線ＤＢＬ、／ＤＢＬは、接地線ＶＳＳに接続される。

図７は、第２の実施形態におけるウエハ完成後の製造工程を示している。ここで、ウエハには、複数のＦＣＲＡＭチップと、ＦＣＲＡＭ内のメモリセルアレイＡＲＹの一部や様々なゲートサイズのトランジスタが形成されたＴＥＧ（Test Element Group）チップとが形成されている。ＴＥＧチップは、ウエハ上のＦＣＲＡＭチップの電気的特性を間接的に評価するための評価回路である。ロットアウト後、まず、ＴＥＧチップを用いてウエハテスト（Wafer Acceptable Test）が実施される。ウエハテストでは、閾値電圧等のトランジスタの基本的な特性、メモリセルアレイで発生する不良のカテゴリ等が評価される。このとき、ビット線ＢＬ、／ＢＬのショート不良の原因（不良カテゴリ）も評価される。

次に、第１テスト工程（Primary Test 1）により、ＡＣ特性、ＤＣ特性の測定（ＦＣＲ
ＡＭの動作テスト）が実施される。第１テストにより、救済可能な不良を有するＦＣＲＡＭ（救済されるＦＣＲＡＭ）が見つけられる。この後、ヒューズブロー（Fuse Blow）工程により、救済されるＦＣＲＡＭの冗長ヒューズ回路がプログラムされる。この際、ウエハテストで明らかにされたビット線ＢＬ、／ＢＬのショート不良の原因に応じて、図６に示したヒューズ回路３２がプログラムされる。このプログラムにより、ダミービット線／ＤＢＬに電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰ、ＶＳＳのいずれかが接続される。次に、第２テスト工程（Primary Test 2）により、ＡＣ特性、ＤＣ特性の測定（ＦＣＲＡＭの動作テスト）が実施される。第２テスト工程により、良品チップと不良チップとが分けられる。

ＦＣＲＡＭがウエハ状態で出荷される場合、ウエハが梱包され出荷される。パッケージングされたＦＣＲＡＭを出荷する場合、ウエハがダイシングされＦＣＲＡＭチップは切り出される。ＦＣＲＡＭチップは、パッケージ工程によりパッケージにモールドされる。この後、最終テスト（Final Test）により、パッケージ工程で発生した不良を含めた最終テストが実施される。

図８は、図７に示したフローにおいて、ダミービット線／ＤＢＬに接続する電圧線を決定する過程を示している。この決定は、ウエハテストを実施するＬＳＩテスタにより実施される。決定された情報は、ウエハ番号あるいはチップ番号とともにヒューズブロー装置に伝送される。

ビット線のショート不良の主原因（カテゴリ）が隣接するビット線ＢＬ、／ＢＬ間のショート（ペアビット線不良）であるとき、互いに隣接するダミービット線／ＤＢＬとビット線ＢＬとがショートする可能性は高い。このとき、ヒューズブロー工程においてヒューズＦＳ１がブローされる。ダミービット線／ＤＢＬは、ＦＣＲＡＭのパワーオン後にプリチャージ電圧ＶＰＲ（内部電圧）に固定される。これにより、ダミービット線／ＤＢＬとビット線ＢＬとがショートしても、リーク電流は、発生せず、ＶＰＲ生成回路１２（内部電圧生成回路）が無駄に動作することが防止される。この結果、ダミービット線／ＤＢＬが起因するスタンバイ電流不良により、歩留が低下することが防止される。

同様に、ビット線のショート不良の主原因がビット線ＢＬ、／ＢＬとワード線ＷＬとのショートであるとき（ビット線不良およびワード線不良が発生）、互いに隣接するダミービット線／ＤＢＬとワード線ＷＬとがショートする可能性は高い。このショートは、例えば、図４に示したダミービット線／ＤＢＬのビット線コンタクトＢＣＮＴとワード線ＷＬと間に発生する。このとき、ヒューズブロー工程においてヒューズＦＳ２がブローされる。ダミービット線／ＤＢＬは、ＦＣＲＡＭのパワーオン後にリセット電圧ＶＮＷＬ（内部電圧）に固定される。これにより、ワード線ＷＬが非選択状態（ＶＮＷＬ）に保持されるスタンバイ期間に、ＶＮＷＬ生成回路１６（内部電圧生成回路）が無駄に動作することが防止される。この結果、ダミービット線／ＤＢＬが起因するスタンバイ電流不良により、歩留が低下することが防止される。

ビット線のショート不良の主原因が、第１の実施形態と同様に、ビット線ＢＬ、／ＢＬとｐ型ウエル領域ＰＷＥＬＬのショートであるとき（ビット線不良およびリフレッシュ不良が発生）、ダミービット線／ＤＢＬとｐ型ウエル領域ＰＷＥＬＬとがショートする可能性は高い。このとき、ヒューズブロー工程においてヒューズＦＳ３がブローされる。ダミービット線／ＤＢＬは、ＦＣＲＡＭのパワーオン後に基板電圧ＶＢＢ（内部電圧）に固定される。これにより、スタンバイ期間に、ＶＢＢ生成回路１８（内部電圧生成回路）が無駄に動作することが防止される。この結果、ダミービット線／ＤＢＬが起因するスタンバイ電流不良により、歩留が低下することが防止される。

ビット線のショート不良の主原因がビット線ＢＬ、／ＢＬとセルプレート電圧線ＶＣＰとのショートであるとき（シングルビット線不良）、ダミービット線／ＤＢＬとセルプレート電圧配線ＶＣＰとがショートする可能性は高い。このショートは、例えば、図４に示したダミービット線／ＤＢＬの配線層と、セルプレート電圧線ＶＣＰの配線層との間に発生する。このとき、ヒューズブロー工程においてヒューズＦＳ４がブローされる。ダミービット線／ＤＢＬは、ＦＣＲＡＭのパワーオン後にセルプレート電圧ＶＣＰ（内部電圧）に固定される。これにより、スタンバイ期間にＶＣＰ生成回路２０（内部電圧生成回路）が無駄に動作することが防止される。この結果、ダミービット線／ＤＢＬが起因するスタンバイ電流不良により、歩留が低下することが防止される。

さらに、ビット線のショート不良の原因が、複数存在し、どの不良カテゴリの発生率も同程度であるとき、ヒューズブロー工程においてヒューズＦＳ１−４は切断されない。ダミービット線／ＤＢＬは、ＦＣＲＡＭのパワーオン後に接地電圧ＶＳＳに固定される。不良カテゴリの発生率も同程度であるときに、ダミービット線／ＤＢＬを、正の電圧ＶＰＲ、ＶＣＰと負の電圧ＶＮＷＬ、ＶＢＢの中間である接地電圧ＶＳＳに固定することで、ダミービット線／ＤＢＬにおいて上述した不良のいずれかが発生した場合にも、電圧差を小さくでき、リーク量を最小限にできる。したがって、図５に示した生成回路１２、１６、１８、２０の無駄な動作を最小限にでき、スタンバイ不良率を削減できる。

以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ヒューズ回路３２のプログラムにより、ダミービット線／ＤＢＬを電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰ、ＶＳＳのいずれかに接続できる。このため、ＦＣＲＡＭの製造条件に変動があり、スタンバイ電流不良に関係する主要な不良カテゴリが変わった場合にも、新たな不良カテゴリに応じてヒューズ回路３２をプログラムすることで、スタンバイ電流が増加することを防止でき、ＦＣＲＡＭの歩留を向上できる。

ヒューズ回路３２を形成することで、ＦＣＲＡＭの製造工程において、電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰ、ＶＳＳを示す情報を、既存の設備を用いて容易にプログラムできる。このため、本発明の適用によりＦＣＲＡＭのコストが上昇することを防止できる。

ダミービット線／ＤＢＬにショートする可能性のある回路要素が複数存在し、これ等回路要素に常時供給される電圧が、正電圧と負電圧である場合で、スタンバイ電流不良に関係する複数の不良カテゴリがほぼ等しい場合、ダミービット線／ＤＢＬは、接地線ＶＳＳに接続される。ダミービット線／ＤＢＬと回路要素のいずれかがショートしたときに、その回路要素に供給される電圧と接地電圧との差は、多数のＦＣＲＡＭにおいて平均的に小さくできる。したがって、本発明を適用することで、ＦＣＲＡＭのスタンバイ電流値の分布を低い側にシフトできる。この結果、ＦＣＲＡＭの歩留を向上できる。

ウエハテストでの評価結果に応じてヒューズ回路３２をプログラムすることで、ＦＣＲＡＭの電気的特性に応じて、ＦＣＲＡＭが形成されるウエハ毎にダミービット線／ＤＢＬを所望の電圧線に接続できる。この結果、ＦＣＲＡＭの歩留を向上できる。

図９は、本発明の半導体メモリの第３の実施形態におけるウエハ完成後の製造工程を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリは、第２の実施形態のＦＣＲＡＭ（図５）と同じである。各製造工程は、ウエハテストおよび第１テストを除き、図７と同じである。

この実施形態では、ＴＥＧチップを評価するウエハテストにおいて、閾値電圧等のトランジスタの基本的な特性が評価される。次に、第１テストにおいて、救済可能なＦＣＲＡＭが見つけられるとともに、メモリセルアレイでダミービット線ＤＢＬ、／ＤＢＬの接続を切り替え、不良のカテゴリが評価される。このとき、不良カテゴリの分布からビット線ＢＬ、／ＢＬのショート不良の原因（不良カテゴリ）も評価される。この後、第２の実施形態と同様に、ヒューズブロー工程により、救済されるＦＣＲＡＭの冗長ヒューズ回路がプログラムされる。同時に、第１テストでの評価結果に応じて、ヒューズＦＳ１−４（図６）がブローされ、ダミービット線／ＤＢＬは、内部電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰまたは接地線ＶＳＳのいずれかに接続される。

以上、第３の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、救済可能なＦＣＲＡＭを見つける第１テストの結果を利用して、チップ毎にダミービット線／ＤＢＬを所望の内部電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰまたは接地線ＶＳＳのいずれかに接続できる。この結果、ＦＣＲＡＭの歩留を向上できる。

図１０は、本発明の半導体メモリの第４の実施形態におけるメモリセルアレイＡＲＹのレイアウトを示している。上述した第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリセルアレイＡＲＹの端に、ダミービット線ＤＢＬ、／ＤＢＬに沿って、プリチャージ電圧線ＶＰＲ、リセット電圧線ＶＮＷＬ、基板電圧線ＶＢＢ、セルプレート電圧線ＶＣＰおよび接地線ＶＳＳの配線が、順次並んで形成されている。内部電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰ、ＶＳＳは、ＦＣＲＡＭチップの最も上側の金属配線層Ｍ３を用いて形成されている。

ダミービット線ＤＢＬ、／ＤＢＬの配線（図４に示したように、ＰＷＥＬＬ上の２番目の配線層を用いて形成される）は、コンタクトＣＮＴを介して配線Ｍ３ＤＢＬに接続されている。配線Ｍ３ＤＢＬは、配線層Ｍ３を用いて形成される。メモリセルアレイＡＲＹのその他の構成は、第１の実施形態（図３）と同じである。ダミービット線ＤＢＬ、／ＤＢＬに接続された配線Ｍ３ＤＢＬは、導電膜ＣＮＤを介して電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰ、ＶＳＳのいずれかに（この例では、ＶＮＷＬ）接続されている。導電膜ＣＮＤは、ＦＣＲＡＭを製造する半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成される。この例では、導電膜ＣＮＤを形成するためのホトマスクは、金属配線層Ｍ３に対応するホトマスクである。ホトマスクは、導電膜ＣＮＤの形成位置に応じて５種類製作される。

この実施形態は、例えば、ＦＣＲＡＭの製造条件の変動と、ビット線ＢＬ、／ＢＬ、ＤＢＬ、／ＤＢＬがショートしやすい回路要素との関係が分かっている場合に有効である。回路要素は、隣接するビット線ＢＬ、／ＢＬ（ＶＰＲ）、ワード線ＷＬ（ＶＮＷＬ）、ｐ型ウエル領域ＰＷＥＬＬ（ＶＢＢ）およびセルキャパシタＣ１（ＶＣＰ）のいずれかである。そして、ダミービット線ＤＢＬ、／ＤＢＬは、ショートしやすい回路要素に供給する内部電圧に対応する内部電圧線（ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰのいずれか）に接続される。

あるいは、ＦＣＲＡＭの量産中に、製造条件の変動に応じて変わる不良カテゴリの分布の変化に応じて、形成する導電膜ＣＮＤの位置を変えるためにホトマスクを切り替えてもよい。導電膜ＣＮＤを形成するためのホトマスクは、最後の配線工程で使用される。このため、ホトマスクを、製造条件の変動に応じて切り替えることは容易である。不良カテゴリの変化に追従してダミービット線ＤＢＬ、／ＤＢＬに接続する電圧線を変えることができため、不良カテゴリの変化によりスタンバイ電流が増加することが防止され、歩留が低
下することが防止される。

以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、製造条件の変動に応じて、導電膜ＣＮＤを形成するためのホトマスクを切り替えることで、ＦＣＲＡＭの歩留を向上できる。

図１１は、本発明の半導体メモリの第５の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のＦＣＲＡＭは、第２の実施形態のコマンドデコーダ２４、動作制御回路２６およびスイッチ回路３４の代わりにコマンドデコーダ２５、動作制御回路２７およびスイッチ回路３７を有している。また、ＦＣＲＡＭは、新たにスイッチ制御回路３８を有している。その他の構成は、第２の実施形態（図５）とほぼ同じである。

コマンドデコーダ２５は、コマンドデコーダ２４の機能に加えて、外部端子／ＣＥ、／ＯＥ、／ＷＥに供給される外部コマンド信号およびアドレス端子ＡＤに供給される外部アドレス信号が後述する接続設定コマンドと判断したときに、接続設定コマンドを示す内部コマンド信号ＩＣＭＤ（接続設定コマンド）を出力する機能を有している。動作制御回路２７は、動作制御回路２６の機能に加えて、接続設定コマンドを受けたときに、接続設定信号ＣＳＥＴを低レベルから高レベルにセットし、この高レベルを保持する機能を有している。動作制御回路２７は、スタータ信号ＳＴＴＺの高レベルに応答して、接続設定信号ＣＳＥＴを低レベルにリセットする機能を有している。このため、一度セットされた接続設定信号ＣＳＥＴは、再度パワーオンされるまでリセットされない。

スイッチ制御回路３８は、接続設定信号ＣＳＥＴが高レベルの期間に、外部データ端子ＤＱの下位３ビットに供給されるデータ値に応じて、セット信号ＳＥＴ１−５のいずれかを高レベルにセットし、残りのセット信号ＳＥＴを低レベルに保持する。データ値とセット信号ＳＥＴ１−５のレベルとの関係は、後述する図１３に示す。スイッチ制御回路３８は、セット信号ＳＥＴ１−５の出力レベルを保持するためのラッチ（図示せず）を有している。このため、セット信号ＳＥＴ１−５は、再度のパワーオンにより低レベルにリセットされるまで、同じ値を保持する。

スイッチ回路３７は、全てのセット信号ＳＥＴ１−５が低レベルのとき、ヒューズ回路３２からの活性化信号ＡＣＴ１−４に応じて、電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰ、ＶＳＳのいずれをダミービット線／ＤＢＬに接続する。スイッチ回路３７は、セット信号ＳＥＴ１−５のいずれか一つが高レベルのとき、すなわち、接続設定コマンドが供給されたとき、ヒューズ回路３２のプログラム状態にかかわらず、接続設定コマンドにより示される接続仕様に応じて、電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰ、ＶＳＳのいずれをダミービット線／ＤＢＬに接続する。

図１２は、図１１に示したスイッチ回路３７の詳細を示している。スイッチ回路３７は、第１、第２および第３スイッチ回路３７ａ、３７ｂ、３７ｃを有している。第３スイッチ回路３７ｃは、電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰ、ＶＳＳをダミービット線／ＤＢＬに接続するｎＭＯＳトランジスタを有している。第１スイッチ回路３７ａは、接続設定信号ＣＳＥＴが高レベルの期間に、セット信号ＳＥＴ１−５のレベルを第３スイッチ回路３７ｃに出力する。第１スイッチ回路３７ａの出力は、接続設定信号ＣＳＥＴが低レベルの期間にフローティング状態に設定される。

第２スイッチ回路３７ｂは、接続設定信号ＣＳＥＴが低レベルの期間に、活性化信号ＡＣＴ１−４のレベルおよび活性化信号ＡＣＴ１−４のＮＯＲ論理を第３スイッチ回路３７
ｃに出力する。第２スイッチ回路３７ｂの出力は、接続設定信号ＣＳＥＴが高レベルの期間にフローティング状態に設定される。このため、ダミービット線／ＤＢＬは、接続設定信号ＣＳＥＴが低レベルの期間に、第１の実施形態と同様に、活性化信号ＡＣＴ１−４に応じて電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰ、ＶＳＳのいずれかに接続される。ダミービット線／ＤＢＬは、接続設定信号ＣＳＥＴが高レベルの期間に、活性化信号ＡＣＴ１−４のレベルにかかわらず、セット信号ＳＥＴ１−５に応じて電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰ、ＶＳＳのいずれかに接続される。

図１３は、第５の実施形態におけるスイッチ回路３７の設定方法を示している。この実施形態では、読み出しコマンドＲＤ１、書き込みコマンドＷＲ１、読み出しコマンドＲＤ２、書き込みコマンドＷＲ２、ＷＲ３が連続して供給されたときに、ヒューズ回路３２のプログラム情報が無効にされる。ここで、コマンドデコーダ２５は、接続設定コマンドを認識するために、コマンドＲＤ１、ＷＲ１，ＲＤ２、ＷＲ２、ＷＲ３とともにアドレス信号ＡＤとして所定の値ＣＯＤＥ１−５を受ける必要がある。ダミービット線／ＤＢＬは、接続設定コマンドととともに供給されるデータ信号ＤＱの値に応じて、電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰ、ＶＳＳのいずれかに接続される。すなわち、コマンドデコーダ２５は、ＦＣＲＡＭのユーザに公開されている複数種の動作コマンドを所定の組み合わせで受けたときに、接続設定コマンドを認識する。

書き込みコマンドＷＲ１−２とともに供給される書き込みデータＤＱは、任意の値である。スイッチ制御回路３８は、書き込みコマンドＷＲ３とともに供給される書き込みデータＤＱの下位３ビット（ＫＥＹ）が１６進数で０１ｈ−０５ｈのときに、それぞれセット信号ＳＥＴを高レベルにセットする。以上の条件のいずれか一つでも満たされない場合、接続設定コマンドは認識されない。接続設定コマンドの認識により、接続設定信号ＣＳＥＴは高レベルに変化し、セット信号ＳＥＴ１−５のいずれかは、高レベルに変化する。

以上、第５の実施形態においても、上述した第２および第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、接続設定コマンドに応じて、ヒューズ回路３２のプログラム状態を無効にし、ダミービット線／ＤＢＬを電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰ、ＶＳＳのいずれかに任意に接続できる。例えば、ヒューズ回路３２のプログラム前に接続設定コマンドを供給し、ダミービット線／ＤＢＬの電圧値を様々な値に設定することで、ＦＣＲＡＭのスタンバイ電流の変化をチップ毎に評価できる。また、ヒューズ回路３２のプログラム後に接続設定コマンドを供給し、ダミービット線／ＤＢＬの電圧値を様々な値に設定することで、製造後にスタンバイ不良が判明したＦＣＲＡＭの不良原因を詳細に評価できる。

接続設定コマンドは、ユーザに公開している動作コマンドを組み合わせることで認識される。このため、半導体メーカだけでなく、ＦＣＲＡＭを搭載するシステムを設計するユーザもスタンバイ電流不良の原因を探求できる。特に、ユーザ専用のＦＣＲＡＭを開発する場合、あるいは、半導体メーカとユーザが共同でシステムを開発する場合に有効である。さらに、既存のコマンド端子／ＣＥ、／ＯＥ、／ＷＥおよびアドレス端子ＡＤ、データ端子ＤＱを利用して、接続設定コマンドを供給できるため、専用の端子を不要にできる。この結果、ＦＣＲＡＭのチップサイズが増加することを防止できる。また、ＦＣＲＡＭを、パッケージングされた状態で評価できる。また、データ端子ＤＱに供給される値に応じて、ダミービット線／ＤＢＬに接続される電圧線を選択することで、複数種の内部電圧を、少ないビット数で容易に設定できる。

図１４は、本発明の半導体メモリの第６の実施形態におけるスイッチ回路の設定方法を示している。上述した第１、第２および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態で
は、ユーザに公開されていない専用の接続設定コマンド（テストコマンド、禁止コマンド）により、ヒューズ回路３２が無効にされ、ダミービット線／ＤＢＬが接続設定コマンドに応じた電圧線に接続される。このため、この実施形態のＦＣＲＡＭは、第５の実施形態のコマンドデコーダ２５の論理を変更して形成されている。その他の構成は、第５の実施形態と同じである。

この実施形態では、ユーザに公開されていない４つのコマンドＣ１−Ｃ４（禁止コマンド）が連続して供給されたときに、接続設定コマンドが認識される。そして、コマンドＣ４に続く書き込みコマンドＷＲ１とともに供給される外部データ信号ＤＱの値に応じて、ヒューズ回路３２のプログラム情報が無効にされ、ダミービット線／ＤＢＬは、電圧線ＶＰＲ、ＶＮＷＬ、ＶＢＢ、ＶＣＰ、ＶＳＳのいずれかに接続される。

以上、第６の実施形態においても、上述した第２、第３および第５の実施形態と同様の効果を得ることができる。さらに、この実施形態では、接続設定コマンドは、ユーザにより供給できないため、ダミービット線／ＤＢＬに接続される電源線が、ユーザにより変更されることを防止できる。

なお、上述した実施形態では、本発明をＦＣＲＡＭに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をＤＲＡＭ、一般の疑似ＳＲＡＭ、ＳＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ（Ferroelectric RAM）、フラッシュメモリ等の半導体メモリ、あるいは、これ等メモリのメモリコアを内蔵したシステムＬＳＩに適用してもよい。
上述した第１の実施形態では、ダミービット線／ＤＢＬを基板電圧線ＶＢＢに直接接続する例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、ビット線ＢＬ、／ＢＬ、ＤＢＬ、／ＤＢＬがワード線ＷＬとショートしやすいことが分かっている場合、ダミービット線／ＤＢＬをワード線ＷＬにリセット電圧ＶＮＷＬを供給するリセット電圧線ＶＮＷＬに接続してもよい。これにより、実際にダミービット線／ＤＢＬがワード線ＷＬとショートした場合にも、ダミービット線／ＤＢＬとワード線ＷＬ間で発生するリークを防止できる。特に、全てのワード線ＷＬは、スタンバイ中にリセット電圧ＶＮＷＬに保持される。この結果、スタンバイ電流の増加を防止でき、ＦＣＲＡＭの歩留を向上できる。

上述した第５および第６の実施形態では、ダミービット線／ＤＢＬに接続される電圧線を、データ端子ＤＱに供給される値に応じて選択する例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、ダミービット線／ＤＢＬに接続される電圧線を、アドレス端子ＡＤに供給される値に応じて選択してもよい。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
書き込みデータを保持するリアルメモリセルと、
前記書き込みデータを保持しないダミーメモリセルと、
前記ダミーメモリセルに接続されたダミービット線と、
外部電源電圧に応じて半導体メモリの内部回路で使用する負電圧を生成する負電圧生成回路と、
前記負電圧が供給される負電圧線と、
前記ダミービット線に隣接して形成され、前記負電圧が供給される回路要素と、
前記ダミービット線を前記負電圧線に直接接続する接続配線とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記ダミーメモリセルに形成されるダミートランジスタを備え、
前記負電圧生成回路が生成する前記負電圧は、前記ダミートランジスタの基板電圧であることを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記リアルメモリセルに形成されるリアルトランジスタと、
前記リアルメモリセルに接続されたリアルワード線とを備え、
前記負電圧生成回路が生成する前記負電圧は、前記リアルトランジスタをオフするために前記リアルワード線に供給されるリセット電圧であることを特徴とする半導体メモリ。（付記４）
書き込みデータを保持するリアルメモリセルと、
前記書き込みデータを保持しないダミーメモリセルと、
前記ダミーメモリセルに接続されたダミービット線と、
外部電源電圧に応じて半導体メモリの内部回路で使用する複数種の内部電圧をそれぞれ生成する複数の内部電圧生成回路と、
前記内部電圧がそれぞれ供給される複数の内部電圧線と、
前記ダミービット線に隣接して形成され、前記内部電圧がそれぞれ供給される回路要素と、
前記ダミービット線を前記内部電圧線のいずれかに接続する接続設定回路とを備えていることを特徴とする半導体メモリ。
（付記５）
付記４記載の半導体メモリにおいて、
前記接続設定回路は、
前記ダミービット線に接続される内部電圧線を示す情報が予めプログラムされるプログラム回路と、
前記プログラム回路のプログラム状態に応じて前記ダミービット線を前記内部電圧線のいずれかに接続するスイッチ回路とを備えていることを特徴とする半導体メモリ。
（付記６）
付記５記載の半導体メモリにおいて、
前記プログラム回路は、溶断／未溶断に応じて前記情報がプログラムされるヒューズを有し、所定の論理レベルを出力するヒューズ回路を備え、
前記スイッチ回路は、前記論理レベルに応じて前記内部電圧線のいずれかに接続することを特徴とする半導体メモリ。
（付記７）
付記５記載の半導体メモリにおいて、
外部コマンドを解読するコマンドデコーダを備え、
前記スイッチ回路は、前記コマンドデコーダにより解読された外部コマンドが接続設定コマンドのときに、前記プログラム回路のプログラム状態にかかわらず、前記接続設定コマンドにより示される接続仕様に応じて前記ダミービット線を前記内部電圧線のいずれかに接続することを特徴とする半導体メモリ。
（付記８）
付記７記載の半導体メモリにおいて、
前記コマンドデコーダは、半導体メモリのユーザに公開されている複数種のコマンドを所定の組み合わせで受けたときに、前記接続設定コマンドを認識することを特徴とする半導体メモリ。
（付記９）
付記７記載の半導体メモリにおいて、
前記コマンドデコーダは、ユーザに非公開のテストコマンドを受けたときに、前記接続設定コマンドを認識することを特徴とする半導体メモリ。
（付記１０）
付記７記載の半導体メモリにおいて、
前記スイッチ回路は、前記接続設定コマンドとともに供給される外部アドレス信号および外部データ信号の少なくともいずれかの値を前記接続仕様として受けることを特徴とする半導体メモリ。
（付記１１）
付記４記載の半導体メモリにおいて、
前記内部電圧の少なくとも一つは、外部電源電圧より低く、前記内部電圧の残りは、負電圧であり、
前記接続設定回路は、前記ダミービット線を、前記内部電源線のいずれか、または接地線に接続することを特徴とする半導体メモリ。
（付記１２）
付記４記載の半導体メモリにおいて、
前記接続設定回路は、
半導体製造工程で使用するホトマスクのパターン形状に対応して半導体基板上に形成され、前記内部電圧線のいずれかを前記ダミービット線に接続する導電膜により構成されていることを特徴とする半導体メモリ。
（付記１３）
書き込みデータを保持するリアルメモリセルと、
前記書き込みデータを保持しないダミーメモリセルと、
前記ダミーメモリセルに接続されたダミービット線と、
外部電源電圧に応じて半導体メモリの内部回路で使用する複数種の内部電圧をそれぞれ生成する複数の内部電圧生成回路と、
前記内部電圧がそれぞれ供給される複数の内部電圧線と、
前記ダミービット線に接続される内部電圧線を示す情報が予めプログラムされたプログラム回路と、
前記プログラム回路のプログラム状態に応じて前記ダミービット線を前記内部電圧線のいずれかに接続するスイッチ回路とを備えた半導体メモリの製造方法であって、
半導体メモリチップに隣接してウエハ上に形成される評価回路の電気的特性を評価するウエハテスト工程と、
前記ウエハテスト工程での評価結果に応じて、前記プログラム回路をプログラムするプログラム工程とを備えていることを特徴とする半導体メモリの製造方法。
（付記１４）
付記１３記載の半導体メモリの製造方法において、
前記プログラム工程は、前記プログラム回路に形成されるヒューズを溶断／未溶断するヒューズ工程であることを特徴とする半導体メモリの製造方法。
（付記１５）
書き込みデータを保持するリアルメモリセルと、
前記書き込みデータを保持しないダミーメモリセルと、
前記ダミーメモリセルに接続されたダミービット線と、
外部電源電圧に応じて半導体メモリの内部回路で使用する複数種の内部電圧をそれぞれ生成する複数の内部電圧生成回路と、
前記内部電圧がそれぞれ供給される複数の内部電圧線と、
前記ダミービット線に接続される内部電圧線を示す情報が予めプログラムされたプログラム回路と、
前記プログラム回路のプログラム状態に応じて前記ダミービット線を前記内部電圧線のいずれかに接続するスイッチ回路とを備えた半導体メモリの製造方法であって、
ウエハ上に形成される半導体メモリチップの良／不良を判定する出荷テスト工程と、
前記出荷テスト工程で判定された不良チップの不良カテゴリに応じて、前記プログラム回路をプログラムするプログラム工程とを備えていることを特徴とする半導体メモリの製造方法。
（付記１６）
付記１５記載の半導体メモリの製造方法において、
前記プログラム工程は、前記プログラム回路に形成されるヒューズを溶断／未溶断するヒューズ工程であることを特徴とする半導体メモリの製造方法。

本発明は、ダミービット線を有する半導体メモリに適用できる。

本発明の半導体メモリの第１の実施形態を示すブロック図である。 図１に示したメモリセルアレイの詳細を示す回路図である。 図２に示したメモリセルアレイの詳細を示すレイアウト図である。 図３のＡ−Ａ’線に沿う断面図である。 本発明の半導体メモリの第２の実施形態を示すブロック図である。 図５に示したヒューズ回路およびスイッチ回路の詳細を示す回路図である。 第２の実施形態におけるウエハ完成後の製造工程を示すフローチャートである。 図７に示したフローにおいて、ダミービット線に接続する電圧線を決定する過程を示す説明図である。 本発明の半導体メモリの第３の実施形態におけるウエハ完成後の製造工程を示すフローチャートである。 本発明の半導体メモリの第４の実施形態におけるメモリセルアレイの詳細を示すレイアウト図である。 本発明の半導体メモリの第５の実施形態を示すブロック図である。 図１１に示したスイッチ回路の詳細を示す回路図である。 第５の実施形態におけるスイッチ回路の設定方法を示すタイミング図である。 本発明の半導体メモリの第６の実施形態におけるスイッチ回路の設定方法を示すタイミング図である。

符号の説明

１０ ＳＴＴＺ生成回路
１２ ＶＰＲ生成回路
１４ ＶＰＰ生成回路
１６ ＶＮＷＬ生成回路
１８ ＶＢＢ生成回路
２０ ＶＣＰ生成回路
２２ ＶＩＩ生成回路
２４、２５ コマンドデコーダ
２６、２７ 動作制御回路
２８ アドレスデコーダ
３０ データ入出力回路
３２ ヒューズ回路
３４ スイッチ回路
３７ スイッチ回路
３８スイッチ制御回路
ＡＲＹ メモリセルアレイ
ＢＬ、／ＢＬ ビット線
Ｃ１ キャパシタ
ＣＮＤ 導電膜
ＣＯＲＥ メモリコア
ＤＢＬ、／ＤＢＬ ダミービット線
ＤＭＣ ダミーメモリセル
ＤＷＬ ダミーワード線
ＭＣ メモリセル
ＳＡ センスアンプ
Ｔ１ 転送トランジスタ
ＶＢＢ 基板電圧
ＶＣＰ セルプレート電圧
ＶＤＤ 外部電源電圧
ＶＩＩ 内部電源電圧
ＶＮＷＬ リセット電圧
ＶＰＰ ブースト電圧
ＶＰＲ プリチャージ電圧
ＷＤ ワードデコーダ
ＷＬ ワード線

Claims (4)

1. 書き込みデータを保持するリアルメモリセルと、
   前記書き込みデータを保持しないダミーメモリセルと、
   前記ダミーメモリセルに接続されたダミービット線と、
   外部電源電圧に応じて半導体メモリの内部回路で使用する複数種の内部電圧をそれぞれ生成する複数の内部電圧生成回路と、
   前記内部電圧がそれぞれ供給される複数の内部電圧線と、
   前記ダミービット線に隣接して形成され、前記内部電圧がそれぞれ供給される回路要素と、
   前記ダミービット線を前記内部電圧線のいずれかに接続する接続設定回路と、
   外部コマンドを解読するコマンドデコーダとを備え、
   前記接続設定回路は、
   前記ダミービット線に接続される内部電圧線を示す情報が予めプログラムされるプログラム回路と、
   前記プログラム回路のプログラム状態に応じて前記ダミービット線を前記内部電圧線のいずれかに接続するスイッチ回路とを備え、
   前記スイッチ回路は、前記コマンドデコーダにより解読された外部コマンドが接続設定コマンドのときに、前記プログラム回路のプログラム状態にかかわらず、前記接続設定コマンドにより示される接続仕様に応じて前記ダミービット線を前記内部電圧線のいずれかに接続することを特徴とする半導体メモリ。
2. 請求項１記載の半導体メモリにおいて、
   前記プログラム回路は、溶断／未溶断に応じて前記情報がプログラムされるヒューズを有し、所定の論理レベルを出力するヒューズ回路を備え、
   前記スイッチ回路は、前記論理レベルに応じて前記内部電圧線のいずれかに接続することを特徴とする半導体メモリ。
3. 書き込みデータを保持するリアルメモリセルと、
   前記書き込みデータを保持しないダミーメモリセルと、
   前記ダミーメモリセルに接続されたダミービット線と、
   外部電源電圧に応じて半導体メモリの内部回路で使用する複数種の内部電圧をそれぞれ生成する複数の内部電圧生成回路と、
   前記内部電圧がそれぞれ供給される複数の内部電圧線と、
   前記ダミービット線に接続される内部電圧線を示す情報が予めプログラムされたプログラム回路と、
   前記プログラム回路のプログラム状態に応じて前記ダミービット線を前記内部電圧線のいずれかに接続するスイッチ回路とを備えた半導体メモリの製造方法であって、
   半導体メモリチップに隣接してウエハ上に形成される評価回路の電気的特性を評価するウエハテスト工程と、
   前記ウエハテスト工程での評価結果に応じて、前記プログラム回路をプログラムするプログラム工程とを備えていることを特徴とする半導体メモリの製造方法。
4. 書き込みデータを保持するリアルメモリセルと、
   前記書き込みデータを保持しないダミーメモリセルと、
   前記ダミーメモリセルに接続されたダミービット線と、
   外部電源電圧に応じて半導体メモリの内部回路で使用する複数種の内部電圧をそれぞれ生成する複数の内部電圧生成回路と、
   前記内部電圧がそれぞれ供給される複数の内部電圧線と、
   前記ダミービット線に接続される内部電圧線を示す情報が予めプログラムされたプログラム回路と、
   前記プログラム回路のプログラム状態に応じて前記ダミービット線を前記内部電圧線のいずれかに接続するスイッチ回路と、
   外部コマンドを解読するコマンドデコーダとを備えた半導体メモリの製造方法であって、
   前記コマンドデコーダにより解読された外部コマンドが接続設定コマンドのときに、前記プログラム回路のプログラム状態にかかわらず、前記接続設定コマンドにより示される接続仕様に応じて、前記スイッチ回路によって前記ダミービット線が前記内部電圧線のいずれかに接続される工程と、
   ウエハ上に形成される半導体メモリチップの良／不良を判定する出荷テスト工程と、
   前記出荷テスト工程で判定された不良チップの不良カテゴリに応じて、前記プログラム回路をプログラムするプログラム工程とを備えていることを特徴とする半導体メモリの製造方法。

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