KR101539309B1 - 반도체 메모리 장치 - Google Patents

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Abstract

더미 비트 라인에 바이어스 전압을 공급하기 위한 반도체 메모리 장치가 개시된다. 본 발명의 실시예에 따른 반도체 메모리 장치는, 다수의 전압 레벨들 중에서 대기전류를 최소로 발생시키는 어느 하나의 전압을 더미 비트 라인에 공급함으로써 정상 셀의 전기적 전류 경로에 의한 대기전류의 소모를 최소화할 수 있다.
더미 비트 라인, 대기전류, 바이어스, 메모리 장치

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명에 따른 실시예는 반도체 장치에 관한 것으로서, 보다 구체적으로 메모리 어레이에 포함된 더미 비트 라인에 대기전류를 최소로 하는 전압을 인가함으로써 정상 셀의 전기적 전류 경로에 의한 대기전류 소모를 최소화할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에서, 메모리 어레이는 더미 셀(dummy cell) 및 상기 더미 셀에 연결되는 더미 비트 라인(dummy BL)과 더미 워드 라인(dummy WL)을 포함할 수 있다.
일반적으로 메모리 어레이의 에지 부분에 형성되는 비트 라인 또는 워드 라인은 반도체 제조 공정상 그 신뢰성을 확보할 수 없기 때문에 에지 부분의 라인들을 더미로서 지정할 수 있고, 상기 더미 워드 라인 또는 더미 비트 라인은 반도체 메모리 장치의 정상적인 동작에서 제외될 수 있다.
종래의 메모리 어레이의 에지에 위치한 더미 비트 라인에는 고정된 바이어스 전압(예컨대, 전원 전압의 ½)이 인가된다. 정규 셀(normal cell)에 불량이 발생하여 정규 셀이 리던던시 셀(redundancy cell)로 대체되는 경우에도 본래의 전류 경 로는 존재하게 되고, 따라서 상기 전류 경로에서 원치않는 대기전류가 소비되게 된다.
즉, 정규 셀과 더미 셀(dummy cell) 사이에 디펙트가 존재하여 전기적 도통이 발생할 경우에 리던던시 셀을 이용하여 상기 디펙트가 발생한 셀을 대체하더라도 상기 더미 셀과 디펙트가 발생한 셀 간의 전류 경로는 남아있게 된다. 이러한 대기전류는 반도체 메모리 장치의 신뢰성을 상당히 떨어뜨릴 수 있다.
따라서, 본 발명은 상기의 문제점을 해결하고자 안출된 것으로서, 본 발명에 따른 실시예의 목적은 비트 라인과 더미 비트 라인 사이에서 발생할 수 있는 대기전류를 최소화하여 메모리 장치의 성능 및 신뢰성을 극대화할 수 있도록 하는 반도체 메모리 장치를 제공하는 것이다.
상기의 과제를 해결하기 위한 반도체 메모리 장치는, 다수의 비트 라인들과 상기 다수의 비트 라인들의 양 측면에 각각 형성되는 다수의 더미 비트 라인들을 포함하는 메모리 어레이; 다수의 전압 레벨들 중에서 어느 하나의 전압 레벨을 갖는 전압을 상기 다수의 더미 비트 라인들 각각에 공급하기 위한 바이어스 인가부; 및 상기 바이어스 인가부에서 인가되는 전압에 따라 상기 다수의 비트 라인들 중 적어도 하나와 상기 다수의 더미 비트 라인들 중 적어도 하나 사이에서 발생하는 대기전류를 측정하기 위한 대기전류 측정부를 포함할 수 있다.
상기 반도체 메모리 장치는, 상기 대기전류 측정부에서 측정된 대기전류의 크기에 기초하여, 상기 다수의 전압 레벨들 중에서 어느 하나의 전압 레벨을 갖는 전압을 상기 다수의 더미 비트 라인들 각각에 공급하도록 상기 바이어스 인가부를 제어하기 위한 제어부를 더 포함할 수 있다.
상기 다수의 전압 레벨들 중에서 최소의 대기전류를 발생시키는 전압을 상기 다수의 더미 비트 라인들 각각에 공급하도록 상기 바이어스 인가부를 제어할 수 있 다.
상기 바이어스 인가부는, 상기 반도체 메모리 장치에 포함된 각 칩(chip), 각 블록(block), 또는 각 뱅크(bank) 별로 바이어스 전압을 상기 다수의 더미 비트 라인들 각각에 인가할 수 있다.
상기 다수의 전압 레벨들은, 접지 전압 레벨, 전원 전압 레벨, 및 상기 접지 전압 레벨 및 상기 전원 전압 레벨 사이의 크기를 갖는 다수의 제1 전압 레벨들을 포함할 수 있다.
상기 다수의 전압 레벨들 중에서 인접하는 전압 레벨들의 차이는 서로 동일할 수 있다.
상기의 과제를 해결하기 위한 반도체 메모리 장치는, 다수의 전압 레벨들에 따른 동작 모드들이 설정되어 저장되는 모드 레지스터 세트(MRS); 상기 모드 레지스터 세트에 저장된 상기 동작 모드들 중 어느 하나의 동작 모드에 대응하는 전압을 다수의 더미 비트 라인들 각각에 공급하기 위한 퓨즈 장치; 및 상기 퓨즈 장치로부터 공급되는 전압에 따라 상기 다수의 더미 비트 라인들과 다수의 비트 라인들 사이에서 발생하는 대기전류를 측정하여, 최소의 대기전류를 발생시키는 전압이 상기 다수의 더미 비트 라인들 각각에 공급되도록 상기 퓨즈 장치를 제어하는 컨트롤러를 포함할 수 있다.
상기 퓨즈 장치는, 상기 반도체 메모리 장치에 포함된 각 칩(chip), 각 블록(block), 또는 각 뱅크(bank) 별로 최소의 대기전류를 발생시키는 전압을 상기 다수의 더미 비트 라인들 각각에 공급할 수 있다.
본 발명의 실시예에 따르면, 정상 셀의 전기적 전류 경로에 의한 대기전류 소모가 최소화될 수 있다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않 는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 개략적인 블록도이다. 본 발명의 실시예에 따른 반도체 메모리 장치(100)는, 메모리 어레이(memory array, 10), 바이어스 인가부(bias applying unit, 20), 및 대기전류 측정부(standby current measuring unit, 30)를 포함할 수 있다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 메모리 어레이(10)는 다수의 비트 라인(normal BL)들(12)과 상기 다수의 비트 라인들(12)의 각 측면에 형성된 다수의 더미 비트 라인(dummy BL)들(11)을 포함할 수 있다.
상기 다수의 비트 라인들(12)은 데이터의 기입, 독출 동작시에 소정의 전압을 각 셀에 공급하기 위한 경로로서 이용될 수 있다. 상기 다수의 더미 비트 라인들(11)은 실제 데이터의 기입, 독출 동작에는 이용되지 않을 수 있으며, 예컨대 리던던시 비트 라인(redundancy BL)들로서 구현될 수 있다.
본 발명의 실시예에 따른 메모리 어레이(10)가 블록(block) 단위 이상으로 구현되는 경우에, 상기 메모리 어레이(10)에 포함된 최 외곽 블록들 각각은 에지 비트 라인(edge BL)을 더 포함할 수 있다. 상기 에지 비트 라인도 상기 리던던시 비트 라인으로서 구현될 수 있다.
상기 바이어스 인가부(20)는 다수의 전압 레벨들 중에서 어느 하나의 전압 레벨을 갖는 전압을 상기 다수의 더미 비트 라인들(11) 각각에 공급할 수 있다.
상기 바이어스 인가부(20)가 공급하는 다수의 전압 레벨들의 개수, 크기, 및 인접 전압 레벨과의 간격 등은 실시예에 따라 가변될 수 있다. 예컨대, 상기 다수의 전압 레벨들은 접지 전압 레벨(Vss, 도 2 참조), 전원 전압 레벨(VINT, 도 2 참조), 및 상기 접지 전압 레벨(Vss)과 상기 전원 전압 레벨(VINT)의 사이에 존재하는 다수의 전압 레벨들을 포함할 수 있다. 또한, 상기 다수의 전압 레벨들 중에서 인접하는 전압 레벨들의 크기 차이는 서로 동일할 수 있으며, 또는 서로 상이할 수도 있다.
실시예에 따라, 상기 바이어스 인가부(20)는 상기 다수의 전압 레벨들을 생성하기 위한 전압 제네레이터(미도시)를 포함할 수 있으며, 또는 다른 임의의 회로에서 생성된 전압을 추출하여 상기 더미 비트 라인들(11)에 공급할 수 있다.
상기 대기전류 측정부(30)는 상기 바이어스 인가부(20)에서 출력되는 전압에 따라 상기 다수의 비트 라인들(12)과 상기 다수의 더미 비트 라인들(11) 사이에서 발생하는 대기전류를 측정할 수 있다. 상기 대기전류 측정부(30)는 통상적인 전류 측정 수단을 포함할 수 있으며, 따라서 전류 측정에 대한 동작 원리 또는 구체적인 설명은 생략하도록 한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 상기 대기전류 측정부(30)에서 측정된 대기전류의 크기에 기초하여 상기 다수의 전압 레벨들 중에서 어느 하나의 전압 레벨을 갖는 전압을 상기 다수의 더미 비트 라인들(11) 각각에 고정적으로 공급하도록 상기 바이어스 인가부(20)를 제어하는 제어부(control unit, 40)를 더 포함할 수 있다.
예컨대, 상기 제어부(40)는 상기 다수의 전압 레벨들 중에서 최소의 대기전류를 발생시키는 전압이 상기 다수의 더미 비트 라인들(11) 각각에 인가되도록 상기 바이어스 인가부(20)를 제어할 수 있다.
도 1에 도시된 메모리 어레이(10)는 칩(chip) 단위, 뱅크(bank) 단위, 또는 블록(block) 단위로 구현될 수 있다. 즉, 상기 바이어스 인가부(20)는 각 칩별로, 또는 각 블록별로, 또는 각 뱅크별로 각각 바이어스 전압을 인가할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에서 더미 비트 라인(11)에 바이어스 전압을 인가하는 회로의 개략도이다.
도 1 및 도 2를 참고하면, 도 2는 상기 메모리 어레이(10)가 다수의 블록들을 포함하는 것으로 예시하며, 각 블록은 다수의 더미 비트 라인들(11) 및 다수의 비트 라인들(12)을 포함할 수 있다. 또한, 상기 메모리 어레이(10)의 최 외곽에 위치한 블록들(EDGE BLOCK)은 에지 비트 라인(13)을 더 포함할 수 있다.
또한, 실시예에 따라, 상기 더미 비트 라인(11)에 바이어스 전압을 인가하기 위해서 모드 레지스터 세트(MRS; mode register set, 50))와 퓨즈 장치(fuse, 60)가 사용될 수 있다.
일반적으로, 동작 모드를 세팅하여 저장하는 장소를 모드 레지스터(mode register)라 하고, 상기 모드 레지스터 세트(50)는 상기 모드 레지스터의 집합을 포함하며 회로 테스트에 용이하게 이용될 수 있다.
상기 모드 레지스터 세트(50)는 컨트롤러(미도시)에 의해 제어될 수 있다. 본 발명의 실시예에 따른 모드 레지스터 세트(50)는 다수의 전압 레벨들 중에서 어느 하나의 전압 레벨을 갖는 전압이 상기 더미 비트 라인(11)에 인가되도록 전압 모드들이 저장될 수 있다.
상기 모드 레지스터 세트(50)에서 어느 하나의 전압 모드가 선택되면, 상기 퓨즈 장치(60)는 상기 모드 레지스터 세트(50)에서 선택된 전압 모드에 상응하는 전압을 상기 더미 비트 라인(11) 또는 에지 비트 라인(13)에 각각 인가할 수 있다.
도 2에서는 상기 더미 비트 라인(11) 또는 에지 비트 라인(13)에 인가되는 전압 레벨이 3가지(Vss, VBL, 또는 VINT)인 경우를 도시하고 있지만, 이는 본 발명의 용이한 이해를 위해 예시한 것일 뿐 본 발명에 따른 실시예는 이에 한정되지 않는다.
컨트롤러(미도시)는 상기 더미 비트 라인(11) 또는 상기 에지 비트 라인(13)에 인가된 다수의 전압들 중에서 대기전류를 최소로 하는 전압만이 상기 상기 더미 비트 라인(11) 또는 상기 에지 비트 라인(13)에 인가되도록 상기 퓨즈 장치(60)를 제어할 수 있다.
예컨대, 상기 퓨즈 장치(60)는 최소의 대기전류를 발생시키는 전압 공급 경로를 제외한 나머지 전압 공급 경로들을 차단시킬 수 있다. 따라서, 최소의 대기전류를 발생시키는 전압이 각 더미 비트 라인(11)에 인가됨으로써, 반도체 메모리 장치의 성능 또는 효율이 극대화될 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예에 따라 칩, 뱅크, 또는 블록 단위별로 각각 바이어스 전압을 인가하는 방법을 설명하기 위한 개략도이다.
상술한 바와 같이, 본 발명의 실시예에 따른 바이어스 전압 인가 방법은 칩 단위, 뱅크 단위, 또는 블록 단위로 수행될 수 있다.
도 3a는 칩 단위로 바이어스 전압이 인가되는 실시예를 도시하고, 도 3b는 뱅크 단위로 바이어스 전압이 인가되는 실시예를 도시하고, 도 3c는 블록 단위로 바이어스 전압이 인가되는 실시예를 도시한다.
본 발명에 따른 실시예에서는 바이어스 인가 단위로서 칩, 뱅크, 또는 블록 등을 예시하고 있지만, 당업자가 임의의 다른 메모리 단위로서 본 발명을 적용시킬 수 있음은 자명한 사항이다.
도 4는 더미 비트 라인에 인가되는 전압(applied voltage)에 따라 발생하는 대기전류(standby current)의 크기를 나타낸 그래프이다.
도 1 내지 도 4를 참조하면, 상기 바이어스 인가부(20)는 다수의 전압 레벨들(예컨대, 도 4에서는 15개)을 상기 더미 비트 라인(11) 또는 에지 비트 라인(13)에 인가하고, 상기 대기전류 측정부(30)는 상기 바이어스 인가부(20)에서 출력되는 전압에 따른 대기전류를 측정할 수 있다.
상기 더미 비트 라인(11) 또는 상기 에지 비트 라인(13)에 입력되는 전압에 따른 대기전류를 그래프로 나타내면 도 4와 같이 예시할 수 있다. 도 4에서는 인가되는 전압의 간격이 일정한 것으로 예시하였으나, 실시예에 따라 인접한 전압과의 간격은 가변될 수 있다.
따라서, 다수의 전압 레벨들 각각에 대응하는 대기전류의 크기를 측정하면 최소의 대기전류를 발생시키는 전압(예컨대, 도 4에서는 Vbias)이 구해질 수 있고, 반도체 메모리 장치의 제조자는 상기 구해진 전압(Vbias)이 상기 더미 비트 라인(11) 또는 에지 비트 라인(13)에 인가되도록 반도체 메모리 장치를 구현할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치(100)가 포함된 메모리 시스템(1)의 개략적인 블록도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1)은 시스템 버스(system bus, 110)에 접속된 반도체 메모리 장치(100)와 프로세서(processor, 120)를 포함할 수 있다.
프로세서(120)는 상기 반도체 메모리 장치(100)의 프로그램 동작(또는 기입 동작), 독출 동작, 또는 검증 동작을 제어하기 위한 제어 신호들(미도시)을 생성할 수 있다. 따라서, 반도체 메모리 장치(100)의 제어 블록(미도시)은 상기 프로세서(120)로부터 출력된 제어 신호에 응답하여 프로그램 동작(또는 기입 동작), 독출 동작, 또는 검증 동작 등을 수행할 수 있다.
본 발명에 따른 바이어스 전압 인가 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.
컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), PRAM, RRAM, FRAM, 플래시(Flash) 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.
프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
실시예에 따라, 본 발명의 실시예에 따른 메모리 시스템(1)이 휴대용 어플리케이션(portalble application)으로 구현되는 경우에, 본 발명의 실시예에 따른 메모리 시스템(1)은 반도체 메모리 장치(100)와 프로세서(120)로 동작 전원을 공급하기 위한 배터리(battery, 150)를 더 포함할 수 있다.
상기 휴대용 어플리케이션은, 휴대용 컴퓨터(portable computer), 디지털 카메라(digital camera), PDA(personal digital assistance), 휴대 전화기(cellular telephone), MP3 플레이어, PMP(portable multimedia player), 차량자동항법장치(automotive navigation system), 메모리 카드(memory card), 시스템 카드(system card), 게임기, 전자 사전, 또는 솔리드 스테이트 디스크(solid state disk)를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 시스템(1)은 외부의 데이터 처리 장치와 데이터를 주고 받을 수 있도록 하는 인터페이스, 예컨대 입/출력 장치(130)를 더 포함할 수 있다.
본 발명의 실시예에 따른 메모리 시스템(1)이 무선 시스템인 경우, 본 발명의 실시예에 따른 메모리 시스템(1)은 무선 인터페이스(140)를 더 포함할 수 있다. 이 경우 무선 인터페이스(140)는 프로세서(120)에 접속되고 시스템 버스(110)를 통하여 무선으로 외부 무선 장치와 데이터를 송수신할 수 있다.
상기 무선 시스템은 PDA, 휴대용 컴퓨터, 무선 전화기, 페이저(pager), 디지털 카메라와 같은 무선 장치, RFID 리더, 또는 RFID 시스템일 수 있다. 또한, 상기 무선 시스템은 WLAN(Wireless Local Area Network) 시스템 또는 WPAN(Wireless Personal Area Network) 시스템일 수 있다. 또한, 상기 무선 시스템은 이동 전화 네트워크(Cellular Network)일 수 있다.
본 발명의 실시예에 따른 메모리 시스템(1)이 이미지 촬상 장치(image pick-up device)인 경우, 본 발명의 실시예에 따른 메모리 시스템(1)은 광학 신호를 전기 신호로 변환할 수 있는 이미지 센서(image sensor, 160)를 더 포함할 수 있다. 상기 이미지 센서(160)는 전자 결합 소자(CCD; charge-coupled device)를 이용한 이미지 센서일 수 있고, 또는 CMOS(complementary metal-oxide semiconductor) 이미지 센서일 수 있다. 이 경우 본 발명의 실시예에 따른 메모리 시스템(1)은 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기일 수 있다. 또한, 본 발명의 실시예에 따른 메모리 시스템(1)은 카메라가 부착된 인공 위성 시스템(satellite system)일 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 제공되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 블록도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에서 더미 비트 라인에 바이어스 전압을 인가하는 회로의 개략도.
도 3a 내지 도 3c는 본 발명의 실시예에 따라 칩, 뱅크, 또는 블록 단위별로 각각 바이어스 전압을 인가하는 방법을 설명하기 위한 개략도.
도 4는 더미 비트 라인에 인가되는 전압에 따라 발생하는 대기전류의 크기를 나타낸 그래프.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치가 포함된 메모리 시스템의 개략적인 블록도.

Claims (8)

  1. 다수의 비트 라인들과 상기 다수의 비트 라인들의 양 측면에 각각 형성되는 다수의 더미 비트 라인들을 포함하는 메모리 어레이;
    다수의 전압 레벨들 중에서 어느 하나의 전압 레벨을 갖는 전압을 상기 다수의 더미 비트 라인들 각각에 공급하기 위한 바이어스 인가부; 및
    상기 바이어스 인가부에서 인가되는 전압에 따라 상기 다수의 비트 라인들 중 적어도 하나와 상기 다수의 더미 비트 라인들 중 적어도 하나 사이에서 발생하는 대기전류를 측정하기 위한 대기전류 측정부를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는,
    상기 대기전류 측정부에서 측정된 대기전류의 크기에 기초하여, 상기 다수의 전압 레벨들 중에서 어느 하나의 전압 레벨을 갖는 전압을 상기 다수의 더미 비트 라인들 각각에 공급하도록 상기 바이어스 인가부를 제어하기 위한 제어부를 더 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제어부는,
    상기 다수의 전압 레벨들 중에서 최소의 대기전류를 발생시키는 전압을 상기 다수의 더미 비트 라인들 각각에 공급하도록 상기 바이어스 인가부를 제어하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 바이어스 인가부는,
    상기 반도체 메모리 장치에 포함된 각 칩(chip), 각 뱅크(bank), 또는 각 블록(block) 별로 바이어스 전압을 상기 다수의 더미 비트 라인들 각각에 인가하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 다수의 전압 레벨들은,
    접지 전압 레벨, 전원 전압 레벨, 및 상기 접지 전압 레벨 및 상기 전원 전압 레벨 사이의 크기를 갖는 다수의 제1 전압 레벨들을 포함하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 다수의 전압 레벨들 중에서 인접하는 전압 레벨들의 차이는 서로 동일한 반도체 메모리 장치.
  7. 다수의 전압 레벨들에 따른 동작 모드들이 설정되어 저장되는 모드 레지스터 세트(MRS);
    상기 모드 레지스터 세트에 저장된 상기 동작 모드들 중 어느 하나의 동작 모드에 대응하는 전압을 다수의 더미 비트 라인들 각각에 공급하기 위한 퓨즈 장치; 및
    상기 퓨즈 장치로부터 공급되는 전압에 따라 상기 다수의 더미 비트 라인들과 다수의 비트 라인들 사이에서 발생하는 대기전류를 측정하여, 최소의 대기전류를 발생시키는 전압이 상기 다수의 더미 비트 라인들 각각에 공급되도록 상기 퓨즈 장치를 제어하는 컨트롤러를 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 퓨즈 장치는,
    상기 반도체 메모리 장치에 포함된 각 칩(chip), 각 뱅크(bank), 또는 각 블록(block) 별로 최소의 대기전류를 발생시키는 전압을 상기 다수의 더미 비트 라인들 각각에 공급하는 반도체 메모리 장치.
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