KR20150132285A - 기준 셀 및 공통 감지 경로를 이용한 메모리 셀 판독 - Google Patents

기준 셀 및 공통 감지 경로를 이용한 메모리 셀 판독 Download PDF

Info

Publication number
KR20150132285A
KR20150132285A KR1020157028357A KR20157028357A KR20150132285A KR 20150132285 A KR20150132285 A KR 20150132285A KR 1020157028357 A KR1020157028357 A KR 1020157028357A KR 20157028357 A KR20157028357 A KR 20157028357A KR 20150132285 A KR20150132285 A KR 20150132285A
Authority
KR
South Korea
Prior art keywords
data
state
sensing
cell
voltage
Prior art date
Application number
KR1020157028357A
Other languages
English (en)
Other versions
KR101669164B1 (ko
Inventor
승욱 정
태희 나
지수 김
승 에이치. 강
정필 김
Original Assignee
퀄컴 인코포레이티드
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드, 연세대학교 산학협력단 filed Critical 퀄컴 인코포레이티드
Publication of KR20150132285A publication Critical patent/KR20150132285A/ko
Application granted granted Critical
Publication of KR101669164B1 publication Critical patent/KR101669164B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0057—Read done in two steps, e.g. wherein the cell is read twice and one of the two read values serving as a reference value
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Measurement Of Resistance Or Impedance (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

방법은 데이터 전압을 발생시키기 위해 데이터 셀의 상태를 감지하는 단계를 포함한다. 데이터 셀의 상태는 데이터 셀의 프로그램가능 저항 기반 메모리 엘리먼트의 상태에 대응한다. 방법은 기준 전압을 발생시키기 위해 기준 셀의 상태를 감지하는 단계를 더 포함한다. 데이터 셀의 상태 및 기준 셀의 상태는 공통 감지 경로를 통해 감지된다. 방법은 데이터 전압 및 기준 전압에 기초하여 데이터 셀의 논리 값을 결정하는 단계를 더 포함한다.

Description

기준 셀 및 공통 감지 경로를 이용한 메모리 셀 판독{READING A MEMORY CELL USING A REFERENCE CELL AND A COMMON SENSING PATH}
관련 출원들에 대한 상호-참조
[0001] 본 출원은, 본 출원과 소유주가 동일한 2013년 3월 15일 출원된 미국 정규 출원 번호 제 13/835,251호를 우선권으로 주장하고, 그 미국 정규 출원의 내용은 명백하게, 인용에 의해 그 전체가 본 명세서에 포함된다.
분야
[0002] 본 개시내용은 일반적으로 메모리 셀을 감지하는 것에 관한 것이다.
[0003] 기술의 발전들은 더 작고 더 강력한 컴퓨팅 디바이스들을 초래했다. 예를 들어, 휴대용 무선 전화들, PDA(personal digital assistant)들, 및 페이징 디바이스들과 같은 무선 컴퓨팅 디바이스들을 포함하는 다양한 휴대용 개인 컴퓨팅 디바이스들이 현재 존재하고 있으며, 이들은 소형이며, 경량이어서 사용자들이 용이하게 휴대한다. 더 구체적으로, 셀룰러 전화들 및 인터넷 프로토콜(IP) 전화들과 같은 휴대용 무선 전화들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 통신할 수 있다. 또한, 많은 이러한 무선 전화들은 거기에 통합되는 다른 유형들의 디바이스들을 포함한다. 예를 들어, 무선 전화는 또한 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더, 및 오디오 파일 플레이어를 포함할 수 있다. 또한, 이러한 무선 전화들은 인터넷에 액세스하기 위해 이용될 수 있는 웹 브라우저 애플리케이션과 같은 소프트웨어 애플리케이션들을 포함하는 실행가능 명령들을 프로세싱할 수 있다. 이와 같이, 이러한 무선 전화들은 중요한 컴퓨팅 능력들을 포함할 수 있다.
[0004] 무선 전화들 및 다른 전자 디바이스들 내의 회로소자는, 메모리 저장을 위해 스핀-전달 토크 자기저항 랜덤-액세스 메모리(STT-MRAM; spin-transfer torque magnetoresistive random-access memory)를 이용할 수 있다. STT-MARAM 내의 각각의 메모리 셀은 자기 터널 접합(MTJ; magnetic tunnel junction) 디바이스를 통해 흐르는 스핀-분극 전류에 의해 프로그래밍될 수 있다. 예를 들어, 스위칭 전류가 MTJ 디바이스를 통해 흐를 때, MTJ 디바이스의 자유 층의 자화 방향은, MTJ 디바이스의 피닝된 층의 자화 방향과 관련하여 (예를 들어, 평행 상태로부터 역평행 상태로) 변경될 수 있다. MTJ 디바이스는, 자유 층의 자화 방향이 피닝된 층의 자화 방향과 평행할 때의 더 낮은 저항과 비교하여, 자유 층의 자화 방향이 피닝된 층의 자화 방향과 역평행일 때, 더 높은 저항을 가질 수 있다. 자유 층의 자화 방향의 변경은, 메모리 셀의 논리 값이 논리 "0"으로부터 논리 "1"로 변경되는 것에 대응할 수 있다.
[0005] 판독 동작 동안 메모리 셀의 논리 값을 판독(즉, 감지)할 때, 감지 전류는 스위칭 전류와 동일한 경로를 이용하여 MTJ 디바이스를 통해 흐른다. 감지 전류 및 스위칭 전류가 동일한 경로를 이용하여 MTJ 디바이스를 통해 흐르기 때문에, 감지 전류는, 판독 동작 동안 메모리 셀의 논리 값의 어떠한 교란(disturbance)(즉, 판독 교란(read disturbance))도 야기하지 않게, MTJ 디바이스가 스테이지들("임계(critical)" 스위칭 전류)을 변경하게 하는 최소 스위칭 전류보다 충분히 더 낮아야 한다. 예를 들어, 감지 전류는, 자유 층의 자화 방향에 거의 영향을 미치지 않거나 또는 어떠한 영향도 미치지 않게 충분히 작아야 한다.
[0006] 그러나, 작은 감지 전류는 메모리 셀과 기준 셀 사이의 감지 마진(sensing margin)을 감소시킬 수 있다. 예를 들어, 감지 회로는, 데이터 브랜치를 이용하여 메모리 셀에 대응하는 출력 전압을 감지하는 동시에 기준 브랜치를 이용하여 기준 셀에 대응하는 출력 전압을 감지할 수 있다. 메모리 셀의 논리 값을 결정하기 위해, 메모리 셀에 대응하는 출력 전압은 기준 셀에 대응하는 출력 전압과 비교된다. 데이터 브랜치 및 기준 브랜치에서의 디바이스들의 프로세스 변동들은, 메모리 셀과 기준 셀 사이의 감지 마진을 감소시킬 수 있는 데이터 브랜치와 기준 브랜치 사이의 오프셋 전압을 초래할 수 있고, 따라서, 메모리 셀에 대응하는 출력 전압과 기준 셀에 대응하는 출력 전압을 비교하여 에러들을 야기할 수 있다.
[0007] 멀티-스테이지 감지를 이용하여 메모리 셀을 감지하는 시스템들 및 방법들이 개시된다. 스핀-전달 토크 자기저항 랜덤-액세스 메모리(STT-MRAM)는 메모리 셀들 및 기준 셀들을 포함한다. 감지 경로의 컴포넌트들의 프로세스 변동들로 인해 도입될 수 있는 전압 오프셋들은 다수의 감지 스테이지들의 결과들을 조합할 때 소거될 수 있다. 예를 들어, 감지 회로는 메모리 셀의 상태를 감지하기 위해 그리고 기준 셀의 상태를 감지하기 위해 공통 감지 경로를 이용할 수 있다. 메모리 셀의 상태는 감지 경로를 통해 특정 스테이지 동안 감지될 수 있고, 기준 셀의 상태는 동일한 감지 경로를 통해 다른 스테이지 동안 감지될 수 있다. 메모리 셀의 논리적 값을 결정하기 위해, 메모리 셀의 상태에 대응하는 출력 전압은 기준 셀의 상태에 대응하는 출력 전압과 비교될 수 있다.
[0008] 특정 실시예에서, 방법은 데이터 전압을 발생시키기 위해 데이터 셀의 상태를 감지하는 단계를 포함한다. 데이터 셀의 상태는 데이터 셀의 프로그램가능 저항 기반 메모리 엘리먼트의 상태에 대응한다. 방법은 기준 전압을 발생시키기 위해 기준 셀의 상태를 감지하는 단계를 더 포함한다. 데이터 셀의 상태 및 기준 셀의 상태는 공통 감지 경로를 통해 감지된다. 방법은 데이터 전압 및 기준 전압에 기초하여 데이터 셀의 논리 값을 결정하는 단계를 더 포함한다.
[0009] 다른 특정 실시예에서, 장치는 감지 회로 및 감지 증폭기를 포함한다. 감지 회로는, 데이터 전압을 발생시키기 위해 데이터 셀의 상태를 감지하도록 구성된다. 데이터 셀의 상태는 데이터 셀의 프로그램가능 저항 기반 메모리 엘리먼트의 상태에 대응한다. 감지 회로는 추가로, 기준 전압을 발생시키기 위해 기준 셀의 상태를 감지하도록 구성된다. 데이터 셀의 상태 및 기준 셀의 상태는 공통 감지 경로를 통해 감지된다. 감지 증폭기는 데이터 전압을 기준 전압과 비교하도록 그리고 비교에 기초하여 비교 출력을 발생시키도록 구성된다.
[0010] 개시된 실시예들 중 적어도 하나의 의해 제공되는 하나의 특정한 이점은, 메모리 셀의 상태를 감지하기 위해 그리고 기준 셀의 상태를 감지하기 위해 다수의 스테이지들 동안 공통 감지 경로를 활용함으로써, 감지 경로의 컴포넌트들에서의 프로세스 변동들에 의해 야기되는 오프셋 전압을 감소시키거나 제거하는 능력이다. 본 개시내용의 다른 양상들, 이점들, 및 특징들은, 다음의 부분들: 도면의 간단한 설명, 발명을 실시하기 위한 구체적인 내용, 및 청구범위를 포함하는 전체 출원의 리뷰 후에 명백해질 것이다.
[0011] 도 1은 3개-스테이지 프로세스를 이용하여 데이터 셀의 값을 판독하도록 동작가능한 메모리 시스템의 특정 예시적 실시예의 회로도이고;
[0012] 도 2는 2개-스테이지 프로세스를 이용하여 데이터 셀의 값을 판독하도록 동작가능한 메모리 시스템의 다른 특정 예시적 실시예의 회로도이고;
[0013] 도 3은 다수-스테이지(multiple-stage) 프로세스를 이용하여 데이터 셀의 값을 판독하는 방법의 특정 실시예의 흐름도이고;
[0014] 도 4는 전압 오프셋을 감소시키기 위해 멀티-스테이지 프로세스를 이용하여 데이터 셀의 값을 판독하도록 동작가능한 컴포넌트를 포함하는 무선 디바이스의 블록도이고; 그리고
[0015] 도 5는 전압 오프셋을 감소시키기 위해 멀티-스테이지 프로세스를 이용하여 데이터 셀의 값을 판독하도록 동작가능한 컴포넌트를 포함하는 전자 디바이스들을 제조하는 제조 프로세스의 특정 예시적 실시예의 데이터 흐름도이다.
[0016] 도 1을 참조하면, 3개-스테이지 프로세스를 이용하여 데이터 셀의 값을 판독하도록 동작가능한 메모리 시스템(100)의 특정 예시적 실시예가 도시된다. 메모리 시스템(100)은 감지 회로(102), 데이터 셀(104), 기준 셀(106), 스위칭된 커패시터 회로(108), 및 감지 증폭기(110)를 포함한다. 데이터 셀(104)은 자기저항 랜덤 액세스-메모리(MRAM), 상 변화 랜덤 액세스 메모리(PRAM; phase change random access memory), 또는 스핀-전달 토크 자기저항 랜덤-액세스 메모리(STT-MRAM) 내의 메모리 셀일 수 있다. 메모리 시스템(100)은 데이터 셀(104)의 상태를 감지하기 위해 그리고 기준 셀(106)의 상태를 감지하기 위해 공통 감지 경로를 이용함으로써, 감지 동작들 동안 전압 오프셋을 감소시키거나 소거할 수 있다. 예를 들어, 메모리 시스템(100)은 공통 감지 경로를 이용하여 데이터 셀(104)의 상태를 감지하기 위해 그리고 기준 셀(106)의 상태를 감지하기 위해 3개-스테이지 프로세스를 이용할 수 있다.
[0017] 데이터 셀(104)은 프로그램가능 저항 기반 메모리 엘리먼트(112) 및 데이터 셀 액세스 트랜지스터(118)를 포함한다. 프로그램가능 저항 기반 메모리 엘리먼트(112)는 데이터 셀 액세스 트랜지스터(118)의 드레인에 커플링될 수 있고, 데이터 셀 액세스 트랜지스터(118)의 소스는 그라운드(ground)에 커플링될 수 있다. 특정 실시예에서, 프로그램가능 저항 기반 메모리 엘리먼트(112)는 자기 터널 접합(MTJ) 디바이스를 포함한다. 프로그램가능 저항 기반 메모리 엘리먼트(112)의 저항(Rdata)은 프로그램가능 저항 기반 메모리 엘리먼트(112)에 제공되는 전류를 통해 프로그램가능 저항 기반 메모리 엘리먼트(112)에 기록되는 데이터 값에 기초할 수 있다.
[0018] 예를 들어, 프로그램가능 저항 기반 메모리 엘리먼트(112)는 피닝된 층 및 자유 층을 가질 수 있다. 프로그램가능 저항 기반 메모리 엘리먼트(112)에 인가되는 전류의 크기가 스위칭 전류(IC) 미만인 경우, 전류는 프로그램가능 저항 기반 메모리 엘리먼트(112)의 저항(Rdata)을 감지하기 위해(즉, 데이터 셀(104)의 상태(예를 들어, 논리 "1" 또는 논리 "0")를 감지하기 위해) 이용될 수 있다. 예를 들어, 전류의 크기가 스위칭 전류 미만인 경우, 전류는, 피닝된 층과 자유 층의 자화 방향이 평행한지를 ― 이는 저 저항 상태에 대응함 ― 감지하기 위해, 또는 피닝된 층과 자유 층의 자화 방향이 역평행한지를 ― 이는 고 저항 상태에 대응함 ― 감지하기 위해 이용될 수 있다. 전류의 크기가 스위칭 전류와 동등하거나 스위칭 전류보다 더 큰 경우, 전류는 전류의 방향에 기초하여 프로그램가능 저항 기반 메모리 엘리먼트(112)를 프로그래밍(즉, 데이터 셀(104)의 상태를 프로그래밍)하기 위해 이용될 수 있다.
[0019] 기준 셀(106)은 제 1 저항 기반 메모리 엘리먼트(114), 제 1 액세스 트랜지스터(120), 제 2 저항 기반 메모리 엘리먼트(116), 및 제 2 액세스 트랜지스터(122)를 포함한다. 제 1 저항 기반 메모리 엘리먼트(114)는 제 1 액세스트랜지스터(120)의 드레인에 커플링될 수 있고, 제 1 액세스 트랜지스터(120)의 소스는 그라운드에 커플링될 수 있다. 제 2 저항 기반 메모리 엘리먼트(116)는 제 2 액세스트랜지스터(122)의 드레인에 커플링될 수 있고, 제 2 액세스 트랜지스터(122)의 소스는 그라운드에 커플링될 수 있다. 특정 실시예에서, 제 1 저항 기반 메모리 엘리먼트(114) 및 제 2 저항 기반 메모리 엘리먼트(116)는 MTJ 디바이스들이다. 제 1 저항 기반 메모리 엘리먼트(114)는 "저" 저항(RRef1)을 가질 수 있고, 제 2 저항 기반 메모리 엘리먼트(116)는 "고" 저항(RRef2)을 가질 수 있다. 예를 들어, 제 1 저항 기반 메모리 엘리먼트(114)의 저항은 논리적 "0"을 나타내는 상태에 대응할 수 있고, 제 2 저항 기반 메모리 엘리먼트(116)의 저항은 논리적 "1"을 나타내는 상태에 대응할 수 있다.
[0020] 감지 회로(102)는, 프로세스 변동들로 인한 전압 오프셋에 기여할 수 있는 클램프 트랜지스터(clamp transistor)(129), 부하 트랜지스터(load transistor)(130), 및 소스 디제너레이션 트랜지스터(source degeneration transistor)(131)와 같은 하나 또는 둘 이상의 컴포넌트들을 포함할 수 있다. 소스 디제너레이션 트랜지스터(131)는 시스템 전원(Vdd)에 커플링될 수 있다. 특정 실시예에서, 클램프 트랜지스터(129)는 n-형 금속 산화물 반도체(NMOS) 트랜지스터이고, 부하 트랜지스터(130) 및 소스 디제너레이션 트랜지스터(131)는 p-형 금속 산화물 반도체(PMOS) 트랜지스터들이다. 데이터 셀 선택 트랜지스터(124), 제 1 선택 트랜지스터(126), 및 제 2 선택 트랜지스터(128)가 또한 메모리 시스템(100)에 포함될 수 있다.
[0021] 데이터 셀 선택 트랜지스터(124), 프로그램가능 저항 기반 메모리 엘리먼트(112), 및 데이터 셀 액세스 트랜지스터(118)는 메모리 시스템(100)의 데이터 브랜치(150)에 포함될 수 있다. 제 1 선택 트랜지스터(126), 제 1 저항 기반 메모리 엘리먼트(114), 및 제 1 액세스 트랜지스터(120)는 메모리 시스템(100)의 제 1 기준 브랜치(152)에 포함될 수 있다. 제 2 선택 트랜지스터(128), 제 2 저항 기반 메모리 엘리먼트(116), 및 제 2 액세스 트랜지스터(122)는 메모리 시스템(100)의 제 2 기준 브랜치(154)에 포함될 수 있다. 데이터 브랜치(150), 제 1 기준 브랜치(152), 및 제 2 기준 브랜치(154)는, 각각 데이터 셀 선택 트랜지스터(124), 제 1 선택 트랜지스터(126), 및 제 2 선택 트랜지스터(128)에서 수신된 제어 신호들(Sel(0), Sel(1), Sel(2))을 통해 감지 회로(102)에 선택적으로 커플링될 수 있다. 특정 실시예에서, 데이터 셀 선택 트랜지스터(124), 제 1 선택 트랜지스터(126), 및 제 2 선택 트랜지스터(128)는 브랜치 선택 멀티플렉서(도시되지 않음)에 포함된다.
[0022] 감지 회로(102)는 데이터 전압을 발생시키기 위해 데이터 셀(104)의 상태를 감지하도록 구성된다. 예를 들어, 감지 회로(102)는 데이터 셀(104)의 프로그램가능 저항 기반 메모리 엘리먼트(112)를 통해 흐르는 전류를 감지하고 부하 트랜지스터(130)를 이용하여 그 전류에 기초하여 데이터 전압을 발생시킬 수 있다. 데이터 전압은 프로그램가능 저항 기반 메모리 엘리먼트(112)를 통해 흐르는 전류에 반비례할 수 있고, 이는 프로그램가능 저항 기반 메모리 엘리먼트(112)의 저항(Rdata)에 반비례할 수 있다. 감지 회로(102)는 제 1 감지 스테이지 동안(즉, 제 1 시간 기간 동안) 데이터 셀(104)의 상태를 감지할 수 있다. 제 1 감지 스테이지는, 제어 신호(Sel(0))가 프로그램가능 저항 기반 메모리 엘리먼트(112)를 감지 회로(102)에 커플링하기 위해 데이터 셀 선택 트랜지스터(124)를 활성화할 때에 대응할 수 있다. 특정 실시예에서, 제 1 감지 스테이지는 대략 2 나노초(nanoseconds)의 지속기간을 갖는다.
[0023] 감지 회로(102)는 추가로, 기준 전압을 발생시키기 위해 기준 셀(106)의 상태를 감지하도록 구성된다. 예를 들어, 감지 회로(102)는 제 1 기준 전압을 발생시키기 위해 제 2 감지 스테이지 동안(즉, 제 2 시간 기간 동안) 기준 셀(106)의 제 1 상태를 감지할 수 있다. 제 2 감지 스테이지는, 제어 신호(Sel(1))가 제 1 저항 기반 메모리 엘리먼트(114)를 감지 회로(102)에 커플링하기 위해 제 1 선택 트랜지스터(126)를 활성화할 때에 대응할 수 있다. 감지 회로(102)는 기준 셀(106)의 제 1 저항 기반 메모리 엘리먼트(114)를 통해 흐르는 전류를 감지하고 부하 트랜지스터(130)를 이용하여 그 전류에 기초하여 제 1 기준 전압을 발생시킬 수 있다. 제 1 기준 전압은 제 1 저항 기반 메모리 엘리먼트(114)를 통해 흐르는 전류에 반비례할 수 있고, 이는 제 1 저항 기반 메모리 엘리먼트(114)의 저항(RRef1)에 반비례할 수 있다. 유사한 방식으로, 감지 회로(102)는 추가로, 제 2 저항 기반 메모리 엘리먼트(116)를 감지 회로(102)에 커플링하기 위해 제어 신호(Sel(2))가 제 2 선택 트랜지스터(128)를 활성화할 때, 제 2 기준 전압을 발생시키기 위해 제 3 감지 스테이지 동안 기준 셀(106)의 제 2 상태를 감지하도록 구성된다. 제 2 기준 전압은 제 2 저항 기반 메모리 엘리먼트(116)를 통해 흐르는 전류에 반비례할 수 있고, 이는 제 2 저항 기반 메모리 엘리먼트(116)의 저항(RRef2)에 반비례할 수 있다. 특정 실시예에서, 제 2 및 제 3 감지 스테이지들의 지속기간은 각각 대략 2 나노초이다.
[0024] 스위칭된 커패시터 회로(108)는 데이터 커패시터(132), 제 1 커패시터(134), 및 제 2 커패시터(136)를 포함한다. 데이터 커패시터(132)의 포지티브 단자는 감지 증폭기(110)의 제 1 입력에 커플링될 수 있고, 선택적으로 데이터 셀 스위치(Sw(0))를 통해 감지 회로(102)에 커플링될 수 있다. 데이터 커패시터(132)의 네거티브 단자는 그라운드에 커플링될 수 있다. 제 1 커패시터(134)의 포지티브 단자는 선택적으로 제 3 스위치(Sw(3))를 통해 감지 증폭기(110)의 제 2 입력에 커플링되고, 선택적으로 제 1 스위치(Sw(1))를 통해 감지 회로(102)에 커플링된다. 제 1 커패시터(134)의 네거티브 단자는 그라운드에 커플링될 수 있다. 제 2 커패시터(136)의 포지티브 단자는 감지 증폭기(110)의 제 2 입력에 커플링될 수 있고, 선택적으로 제 2 스위치(Sw(2))를 통해 감지 회로(102)에 커플링될 수 있다. 제 2 커패시터(136)의 네거티브 단자는 그라운드에 커플링될 수 있다.
[0025] 데이터 커패시터(132)는, 데이터 셀(104)의 상태(즉, 프로그램가능 저항 기반 메모리 엘리먼트(112)의 저항(Rdata))가 감지될 때, 감지 회로(102)에서 발생되는 데이터 전압을 저장하도록 구성된다. 예를 들어, 제 1 감지 스테이지 동안, 데이터 셀 스위치(Sw(0))가 활성화될 수 있고, 제 1 및 제 2 스위치들(Sw(1), Sw(2))은 비활성화될 수 있다. 데이터 셀 스위치(Sw(0))를 활성화하는 것에 응답하여, 감지 회로(102)는 데이터 전압에 기초하여 데이터 커패시터(132)를 충전할 수 있다. 제 1 커패시터(134)는 기준 셀(106)의 제 1 상태(즉, 제 1 저항 기반 메모리 엘리먼트(114)의 저항(RRef1))가 감지될 때, 감지 회로(102)에서 발생되는 제 1 기준 전압을 저장하도록 구성된다. 예를 들어, 제 2 감지 스테이지 동안, 제 1 스위치(Sw(1))가 활성화될 수 있고, 데이터 셀 스위치(Sw(0)) 및 제 2 스위치(Sw(2))가 비활성화될 수 있다. 제 1 스위치(Sw(1))를 활성화하는 것에 응답하여, 감지 회로(102)는 제 1 기준 전압에 기초하여 제 1 커패시터(134)를 충전할 수 있다. 제 2 커패시터(136)는 기준 셀(106)의 제 2 상태(즉, 제 2 저항 기반 메모리 엘리먼트(116)의 저항(RRef2))가 감지될 때, 감지 회로(102)에서 발생되는 제 2 기준 전압을 저장하도록 구성된다. 예를 들어, 제 3 감지 스테이지 동안, 제 2 스위치(Sw(2))가 활성화될 수 있고, 데이터 셀 스위치(Sw(0)) 및 제 1 스위치(Sw(1))가 비활성화될 수 있다. 제 2 스위치(Sw(2))를 활성화하는 것에 응답하여, 감지 회로(102)는 제 2 기준 전압에 기초하여 제 2 커패시터(136)를 충전할 수 있다.
[0026] 기준 전압을 발생시키기 위해, 제 1 기준 전압과 제 2 기준 전압의 평균이 결정될 수 있다. 예를 들어, 제 1 및 제 2 커패시터들(134, 136)이 각각 제 1 및 제 2 기준 전압들에 기초하여 충전된 후에, 제 3 스위치(Sw(3))가 활성화된다. 제 1 및 제 2 기준 전압들(즉, 기준 전압)의 평균은, 제 3 스위치(Sw(3))가 활성화될 때 공유되는 전하에 의해 발생될 수 있다. 기준 전압은 감지 증폭기(110)의 제 2 입력에 제공되는 한편, 데이터 전압은 감지 증폭기(110)의 제 1 입력에 제공된다.
[0027] 감지 증폭기(110)는 데이터 전압 및 기준 전압에 기초하여 데이터 셀(104)의 논리 값을 결정하도록 구성된다. 예를 들어, 감지 증폭기 인에이블 신호(sense amplifier enable signal)(SAE)에 응답하여, 감지 증폭기(110)는 데이터 전압을 기준 전압과 비교할 수 있다. 데이터 전압이 기준 전압 미만일 때, 데이터 셀(104)의 논리 값은 제 1 값(즉, 논리적 "0" 값)에 대응할 수 있다. 데이터 전압이 기준 전압을 초과할 때, 데이터 셀(104)의 논리 값은 제 2 값(즉, 논리적 "1" 값)에 대응할 수 있다.
[0028] 동작 동안, 메모리 시스템(100)은, 데이터 셀(104)의 상태 및 기준 셀(106)의 상태를 감지하기 위해, 동일한 부하 트랜지스터(130) 및 클램프 트랜지스터(129)(즉, 공통 감지 경로)를 이용한다. 예를 들어, 제 1 감지 스테이지 동안, 브랜치 선택 멀티플렉서는 데이터 셀 선택 트랜지스터(124)를 활성화하고, 감지 회로(102)는 데이터 셀(104)의 상태를 감지하고 그 상태에 기초하여 데이터 전압을 발생시킨다. 데이터 브랜치(150)(및 부하 트랜지스터(130) 및 클램프 트랜지스터(129)(즉, 감지 경로))는 데이터 셀(104)의 상태를 감지하기 위해 이용된다. 제 2 감지 스테이지 동안, 브랜치 선택 멀티플렉서는 제 1 선택 트랜지스터(126)를 활성화하고, 감지 회로(102)는 기준 셀(106)의 제 1 상태를 감지하고, 제 1 상태에 기초하여 제 1 기준 전압을 발생시킨다. 제 1 기준 브랜치(152), 및 감지 경로는 기준 셀의 제 1 상태를 감지하기 위해 이용된다. 제 3 감지 스테이지 동안, 브랜치 선택 멀티플렉서는 제 2 선택 트랜지스터(128)를 활성화하고, 감지 회로(102)는 기준 셀(106)의 제 2 상태를 감지하고, 제 2 상태에 기초하여 제 2 기준 전압을 발생시킨다. 제 2 기준 브랜치(154), 및 감지 경로는 기준 셀(106)의 제 2 상태를 감지하기 위해 이용된다.
[0029] 데이터 셀 스위치(Sw(0))는, 데이터 전압에 기초하여 데이터 커패시터(132)를 충전하기 위해 제 1 감지 스테이지 동안 활성화되고, 제 1 스위치(Sw(1))는 제 1 기준 전압에 기초하여 제 1 커패시터(134)를 충전하기 위해 제 2 감지 스테이지 동안 활성화되고, 그리고 제 2 스위치(Sw(2))는 제 2 기준 전압에 기초하여 제 2 커패시터(136)를 충전하기 위해 제 3 감지 스테이지 동안 활성화된다. 제 3 감지 스테이지 이후에, 제 3 스위치(Sw(3))는 제 1 및 제 2 커패시터들(134, 136)의 충전들 사이에서 공유되는 전하를 유도하기 위해 활성화된다. 기준 전압은 공유된 전하들에 기초하여 발생된다. 데이터 셀(104)의 논리 값은 데이터 전압(즉, 데이터 커패시터의 전하) 및 기준 전압(즉, 제 1 및 제 2 커패시터들(134, 136)의 공유된 전하들)에 기초하여 감지 증폭기(110)에 의해 결정된다.
[0030] 도 1의 메모리 시스템(100)은, 데이터 셀(104)의 상태 및 기준 셀(106)의 상태를 감지할 때, 동일한 부하 트랜지스터(130) 및 클램프 트랜지스터(129)(즉, 공통 감지 경로)를 활용함으로써, 데이터 브랜치(150) 및 기준 브랜치들(152, 154)로부터의 미스매치를 제거할 수 있음이 이해될 것이다. 예를 들어, 데이터 브랜치(150) 및 각각의 기준 브랜치(152, 154)를 위해 별개의 부하 트랜지스터 및 클램프 트랜지스터를 활용하는 것은, 별개의 부하 트랜지스터들 및 클램프 트랜지스터들에서의 프로세스 변동들로 인해 감지 회로(102)의 감지 마진을 제한할 수 있다. 3개의 상이한 스테이지들에서 공통 부하 트랜지스터(130) 및 클램프 트랜지스터(129)를 활용함으로써, 데이터 전압 및 기준 전압이 발생될 수 있으며, 그렇지 않으면 별개의 부하 및 클램프 트랜지스터들을 이용하는 것으로부터 발생될 전압 오프셋들이 감소되거나 소거될 수 있다. 전압 오프셋을 소거하는 것은, 감지 회로(102)의 감지 마진을 증가시킬 수 있는데, 이는 데이터 셀(104) 및 기준 셀(106)에 제공되는 감지 전류의 양을 감소시킬 수 있다. 예시하자면, 감지 마진을 증가시킨 결과로서, 감지 전류는 대략 200 마이크로암페어로부터 대략 20 마이크로암페어로 감소될 수 있다. 더 낮은 감지 전류를 활용하는 것은, 감지 동작 동안 프로그램가능 저항 기반 메모리 엘리먼트(112)의 판독 교란을 감소시키거나 제거할 수 있다.
[0031] 도 2를 참조하면, 2개-스테이지 프로세스를 이용하여 데이터 셀의 값을 판독하도록 동작가능한 메모리 시스템(200)의 다른 특정 예시적 실시예가 도시된다. 메모리 시스템(200)은 감지 회로(202), 데이터 셀(204), 기준 셀(206), 스위칭된 커패시터 회로(208), 및 감지 증폭기(210)를 포함한다. 데이터 셀(204)은 자기저항 랜덤 액세스 메모리(MRAM), 상 변화 랜덤 액세스 메모리(PRAM), 또는 스핀-전달 토크 자기저항 랜덤-액세스 메모리(STT-MRAM) 내의 메모리 셀일 수 있다. 메모리 시스템(200)은 데이터 셀(204)의 상태를 감지하기 위해 그리고 기준 셀(206)의 상태를 감지하기 위해 공통 감지 경로들을 이용함으로써, 감지 동작들 동안 전압 오프셋을 감소시키거나 소거할 수 있다. 예를 들어, 메모리 시스템(200)은 공통 감지 경로들을 이용하여 데이터 셀(204)의 상태를 감지하기 위해 그리고 기준 셀(206)의 상태를 감지하기 위해 2개-스테이지 프로세스를 이용할 수 있다.
[0032] 데이터 셀(204)은 프로그램가능 저항 기반 메모리 엘리먼트(212) 및 데이터 셀 액세스 트랜지스터(218)를 포함한다. 프로그램가능 저항 기반 메모리 엘리먼트(212)는 데이터 셀 액세스 트랜지스터(218)의 드레인에 커플링될 수 있고, 데이터 셀 액세스 트랜지스터(218)의 소스는 그라운드에 커플링될 수 있다. 프로그램가능 저항 기반 메모리 엘리먼트(212)는 도 1의 프로그램가능 저항 기반 메모리 엘리먼트(112)에 대응할 수 있고, 실질적으로 유사한 방식으로 동작할 수 있다.
[0033] 기준 셀(206)은 기준 저항 기반 메모리 엘리먼트(214) 및 기준 셀 액세스 트랜지스터(220)를 포함한다. 기준 저항 기반 메모리 엘리먼트(214)는 기준 셀 액세스 트랜지스터의 드레인에 커플링될 수 있고, 기준 셀 액세스 트랜지스터(220)의 소스는 그라운드에 커플링될 수 있다. 기준 저항 기반 메모리 엘리먼트(214)는, "고" 저항(RH)을 갖는 제 2 저항기(262)와 직렬로 "저" 저항(RL)을 갖는 제 1 저항기(260)를 포함할 수 있다. 저 저항(RL)은 논리적 "0" 값에 대응할 수 있고, 고 저항은 논리적 "1" 값에 대응할 수 있다. 기준 저항 기반 메모리 엘리먼트(214)는 또한, "고" 저항(RH)을 갖는 제 4 저항기(266)와 직렬로 "저" 저항(RL)을 갖는 제 3 저항기(264)를 포함할 수 있다. 제 1 및 제 2 저항기들(260, 262)은 제 3 및 제 4 저항기들(264, 266)과 병렬로 커플링될 수 있어서, 기준 저항 기반 메모리 엘리먼트(214)의 총 저항(RRef)은 대략, 저 저항(RL)과 고 저항(RH)의 합의 이분의 일과 동등하다.
[0034] 감지 회로(202)는 제 1 클램프 트랜지스터(251), 제 1 부하 트랜지스터(252), 제 1 소스 디제너레이션 트랜지스터(253), 제 2 클램프 트랜지스터(254), 제 2 부하 트랜지스터(255), 및 제 2 소스 디제너레이션 트랜지스터(256)와 같은, 프로세스 변동들로 인한 전압 오프셋에 기여할 수 있는 하나 또는 둘 이상의 컴포넌트들을 포함할 수 있다. 제 1 및 제 2 소스 디제너레이션 트랜지스터들(253, 256)은 시스템 전원(Vdd)에 커플링될 수 있다. 특정 실시예에서, 클램프 트랜지스터들(251, 254)은 NMOS 트랜지스터들이고, 부하 및 소스 디제너레이션 트랜지스터들(252, 253, 255, 256)은 PMOS 트랜지스터들이다. 제 1 감지 경로(240)는 제 1 클램프 트랜지스터(251), 제 1 부하 트랜지스터(252), 및 제 1 소스 디제너레이션 트랜지스터(253)를 포함할 수 있다. 제 2 감지 경로(242)는 제 2 클램프 트랜지스터(254), 제 2 부하 트랜지스터(255), 및 제 2 소스 디제너레이션 트랜지스터(256)를 포함할 수 있다.
[0035] 선택 트랜지스터들(222-228)은 제 1 감지 스테이지 동안, 제 1 감지 경로(240)를 프로그램가능 저항 기반 메모리 엘리먼트(212)에 커플링하도록 그리고 제 2 감지 경로(242)를 기준 저항 기반 메모리 엘리먼트(214)에 커플링하도록 구성가능하다. 예를 들어, 선택 신호들(Sel(1)-Sel(4))은 제 1 및 제 2 감지 경로들(240, 242)을 프로그램가능 및 기준 저항 기반 메모리 엘리먼트들(212, 214)에 각각 커플링하기 위해 선택 트랜지스터들(222-228)을 선택적으로 활성화 및 비활성화할 수 있다. 유사한 방식으로, 선택 트랜지스터들(222-228)은 추가로 제 2 감지 스테이지 동안, 제 1 감지 경로(240)를 기준 저항 기반 메모리 엘리먼트(214)에 커플링하도록 그리고 제 2 감지 경로(242)를 프로그램가능 저항 기반 메모리 엘리먼트(212)에 커플링하도록 구성가능하다. 특정 실시예에서, 선택 트랜지스터들(222-228)은 감지 경로 선택 멀티플렉서(도시되지 않음)에 포함된다.
[0036] 감지 회로(202)는 데이터 전압을 발생시키기 위해 데이터 셀(204)의 상태를 감지하도록 구성된다. 감지 회로(202)는 제 1 감지 경로(240)를 이용하여 제 1 감지 스테이지 동안 데이터 셀(204)의 제 1 상태를 감지할 수 있다. 예를 들어, 감지 회로(202)는 데이터 셀(204)의 프로그램가능 저항 기반 메모리 엘리먼트(212)를 통해 흐르는 전류를 감지하고 제 1 부하 트랜지스터(252)를 이용하여 그 전류에 기초하여 제 1 데이터 전압을 발생시킬 수 있다. 감지 회로(202)는 또한, 제 2 감지 경로(242)를 이용하여 제 2 감지 스테이지 동안 데이터 셀(204)의 제 2 상태를 감지할 수 있다. 예를 들어, 감지 회로(202)는 데이터 셀(204)의 프로그램가능 저항 기반 메모리 엘리먼트(212)를 통해 흐르는 전류를 감지하고 제 2 부하 트랜지스터(255)를 이용하여 그 전류에 기초하여 제 2 데이터 전압을 발생시킬 수 있다. 아래에 설명되는 바와 같이, 데이터 전압은 제 1 데이터 전압과 제 2 데이터 전압의 평균에 기초할 수 있다.
[0037] 감지 회로(202)는 추가로, 기준 전압을 발생시키기 위해 기준 셀(206)의 상태를 감지하도록 구성된다. 감지 회로(202)는 제 2 감지 경로(242)를 이용하여 제 1 감지 스테이지 동안 기준 셀(206)의 제 1 상태를 감지할 수 있다. 예를 들어, 감지 회로(202)는 기준 셀(206)의 기준 저항 기반 메모리 엘리먼트(214)를 통해 흐르는 전류를 감지하고 제 2 부하 트랜지스터(255)를 이용하여 그 전류에 기초하여 제 1 기준 전압을 발생시킬 수 있다. 감지 회로(202)는 또한, 제 1 감지 경로(240)를 이용하여 제 2 감지 스테이지 동안 기준 셀(206)의 제 2 상태를 감지할 수 있다. 예를 들어, 감지 회로(202)는 기준 셀(206)의 기준 저항 기반 메모리 엘리먼트(214)를 통해 흐르는 전류를 감지하고 제 1 부하 트랜지스터(252)를 이용하여 그 전류에 기초하여 제 2 기준 전압을 발생시킬 수 있다. 아래에 설명되는 바와 같이, 기준 전압은 제 1 기준 전압과 제 2 기준 전압의 평균에 기초할 수 있다.
[0038] 스위칭된 커패시터 회로(208)는 제 1 커패시터(232), 제 2 커패시터(234), 제 3 커패시터(236), 및 제 4 커패시터(238)를 포함한다. 제 1 커패시터(232)의 포지티브 단자는 선택적으로 제 1 스위치(Sw(1))를 통해 감지 회로(202)에 선택적으로 커플링될 수 있고, 선택적으로 제 5 스위치(Sw(5))를 통해 감지 증폭기(210)의 제 1 입력에 커플링될 수 있다. 제 1 커패시터(232)의 네거티브 단자는 그라운드에 커플링될 수 있다. 제 2 커패시터(234)의 포지티브 단자는 선택적으로 제 2 스위치(Sw(2))를 통해 감지 회로(202)에 커플링될 수 있고 감지 증폭기(210)의 제 2 입력에 커플링될 수 있다. 제 2 커패시터(234)의 네거티브 단자는 그라운드에 커플링될 수 있다. 제 1 및 제 2 스위치들(Sw(1), Sw(2))은 감지 회로(202)의 제 1 감지 경로(240)에 커플링될 수 있다. 제 3 커패시터(236)의 포지티브 단자는 선택적으로 제 3 스위치(Sw(3))를 통해 감지 회로(202)에 커플링될 수 있고 선택적으로 제 6 스위치(Sw(6))를 통해 감지 증폭기(210)의 제 2 입력에 커플링될 수 있다. 제 3 커패시터(236)의 네거티브 단자는 그라운드에 커플링될 수 있다. 제 4 커패시터(238)의 포지티브 단자는 선택적으로 제 4 스위치(Sw(4))를 통해 감지 회로(202)에 커플링될 수 있고 감지 증폭기(210)의 제 1 입력에 커플링될 수 있다. 제 4 커패시터(238)의 네거티브 단자는 그라운드에 커플링될 수 있다. 제 3 및 제 4 스위치들(Sw(3), Sw(4))은 감지 회로(202)의 제 2 감지 경로(242)에 커플링될 수 있다.
[0039] 제 1 커패시터(232)는, 제 1 감지 경로(240)를 이용하여 데이터 셀(204)의 제 1 상태(즉, 프로그램가능 저항 기반 메모리 엘리먼트(212)의 저항(Rdata))가 감지될 때, 감지 회로(202)에서 발생되는 제 1 데이터 전압을 저장하도록 구성된다. 예를 들어, 제 1 감지 스테이지 동안, 제 1 스위치(Sw(1))는 활성화될 수 있고, 제 2 스위치(Sw(2))는 비활성화될 수 있다. 제 1 스위치(Sw(1))를 활성화하는 것에 응답하여, 감지 회로(202)는 제 1 데이터 전압에 기초하여 제 1 커패시터(232)를 충전할 수 있다. 제 2 커패시터(234)는, 제 1 감지 경로(240)를 이용하여 기준 셀(206)의 제 2 상태(즉, 기준 저항 기반 메모리 엘리먼트(214)의 저항(RRef))가 감지될 때, 제 2 감지 회로(202)에서 발생된 제 2 기준 전압을 저장하도록 구성된다. 예를 들어, 제 2 감지 스테이지 동안, 제 2 스위치(Sw(2))는 활성화될 수 있고, 제 1 스위치(Sw(1))는 비활성화될 수 있다. 제 2 스위치(Sw(2))를 활성화하는 것에 응답하여, 감지 회로(202)는 제 2 기준 전압에 기초하여 제 2 커패시터(234)를 충전할 수 있다.
[0040] 제 3 커패시터(236)는, 제 2 감지 경로(242)를 이용하여 기준 셀(206)의 제 1 상태(즉, 기준 저항 기반 메모리 엘리먼트(214)의 저항(RRef))가 감지될 때, 감지 회로(202)에서 발생된 제 1 기준 전압을 저장하도록 구성된다. 예를 들어, 제 1 감지 스테이지 동안, 제 3 스위치(Sw(3))는 활성화될 수 있고, 제 4 스위치(Sw(4))는 비활성화될 수 있다. 제 3 스위치(Sw(3))를 활성화하는 것에 응답하여, 감지 회로(202)는 제 1 기준 전압에 기초하여 제 3 커패시터(236)를 충전할 수 있다. 제 4 커패시터(238)는, 제 2 감지 경로(242)를 이용하여 데이터 셀(204)의 제 2 상태(즉, 프로그램가능 저항 기반 메모리 엘리먼트(212)의 저항(Rdata))가 감지될 때, 감지 회로(202)에서 발생되는 제 2 데이터 전압을 저장하도록 구성된다. 예를 들어, 제 2 감지 스테이지 동안, 제 4 스위치(Sw(4))는 활성화될 수 있고, 제 3 스위치(Sw(3))는 비활성화될 수 있다. 제 4 스위치(Sw(4))를 활성화하는 것에 응답하여, 감지 회로(202)는 제 2 데이터 전압에 기초하여 제 4 커패시터(238)를 충전할 수 있다.
[0041] 데이터 전압을 발생시키기 위해 제 1 및 제 2 데이터 전압들의 평균이 결정될 수 있다. 예를 들어, 제 1 및 제 4 커패시터들(232, 238)이 각각 제 1 및 제 2 데이터 전압들에 기초하여 충전된 후에, 제 5 스위치(Sw(5))가 활성화된다. 제 1 및 제 2 데이터 전압들의 평균(즉, 데이터 전압)은, 제 5 스위치(Sw(5))가 활성화될 때 공유되는 전하에 의해 발생될 수 있다. 데이터 전압은 감지 증폭기(210)의 제 1 입력에 제공된다. 유사한 방식으로, 기준 전압을 발생시키기 위해 제 1 및 제 2 기준 전압들의 평균이 결정될 수 있다. 예를 들어, 제 2 및 제 3 커패시터들(234, 236)이 각각 제 2 및 제 1 기준 전압들에 기초하여 충전된 후에, 제 6 스위치(Sw(6))가 활성화된다. 제 1 및 제 2 기준 전압들의 평균(즉, 기준 전압)은, 제 6 스위치(Sw(6))가 활성화될 때 공유되는 전하에 의해 발생될 수 있다. 기준 전압은 감지 증폭기(210)의 제 2 입력에 제공된다.
[0042] 감지 증폭기(210)는 데이터 전압 및 기준 전압에 기초하여 데이터 셀(204)의 논리 값을 결정하도록 구성된다. 예를 들어, 감지 증폭기 인에이블 신호(SAE)에 응답하여, 감지 증폭기(210)는 데이터 전압을 기준 전압과 비교할 수 있다. 데이터 전압이 기준 전압 미만일 때, 데이터 셀(204)의 논리 값은 제 1 값(즉, 논리적 "0" 값)에 대응할 수 있다. 데이터 전압이 기준 전압을 초과할 때, 데이터 셀(204)의 논리 값은 제 2 값(즉, 논리적 "1" 값)에 대응할 수 있다.
[0043] 동작 동안, 메모리 시스템(200)은 데이터 셀(204)의 상태 및 기준 셀(206)의 상태를 감지하기 위해 공통 감지 경로들(즉, 제 1 감지 경로(240) 및 제 2 감지 경로(242))을 이용한다. 예를 들어, 제 1 감지 스테이지 동안, 감지 경로 선택 멀티플렉서는 제 1 선택 트랜지스터(222) 및 제 4 선택 트랜지스터(228)를 활성화하고, 감지 회로(202)는 데이터 셀(204)의 제 1 상태 및 기준 셀(204)의 제 1 상태를 각각 감지한다. 제 1 감지 경로(240)는 데이터 셀(204)의 제 1 상태를 감지하기 위해 이용되고, 제 2 감지 경로(242)는 기준 셀(206)의 제 1 상태를 감지하기 위해 이용된다. 제 2 감지 스테이지 동안, 감지 경로 선택 멀티플렉서는 제 2 선택 트랜지스터(224) 및 제 3 선택 트랜지스터(226)를 활성화하고, 감지 회로(202)는 기준 셀(206)의 제 2 상태 및 데이터 셀(204)의 제 2 상태를 각각 감지한다. 제 1 감지 경로(240)는 기준 셀(206)의 제 2 상태를 감지하기 위해 이용되고, 제 2 감지 경로(242)는 데이터 셀(204)의 제 2 상태를 감지하기 위해 이용된다.
[0044] 제 1 및 제 3 커패시터들(232, 236)은, 제 1 감지 스테이지 동안 각각 제 1 데이터 전압 및 제 1 기준 전압에 기초하여 충전된다. 제 2 및 제 4 커패시터들(234, 238)은, 제 2 감지 스테이지 동안 각각 제 2 기준 전압 및 제 2 데이터 전압에 기초하여 충전된다. 제 2 감지 스테이지 이후에, 제 5 및 제 6 스위치들(Sw(5), Sw(6))은, 각각, 제 1 및 제 4 커패시터들(232, 238)의 충전들 사이에 공유되는 전하를 그리고 제 2 및 제 3 커패시터들(234, 236)의 충전들 사이에 공유되는 전하를 유도하기 위해 활성화된다. 데이터 전압 및 기준 전압은 공유되는 전하들에 기초하여 발생된다. 데이터 셀(204)의 논리 값은 데이터 전압 및 기준 전압에 기초하여 감지 증폭기(210)에 의해 결정된다.
[0045] 도 2의 메모리 시스템(200)은 제 1 및 제 2 감지 경로들(240, 242)의 컴포넌트들에서의 프로세스 변동들로 인한 전압 오프셋을 제거하거나 감소시킬 수 있음이 이해될 것이다. 예를 들어, 데이터 전압 및 기준 전압을 결정하기 위해 제 1 감지 경로(240)를 활용하는 것은, 그렇지 않으면 오로지 데이터 전압을 결정하기 위해 제 1 감지 경로(240)를 이용할 때 존재할 수 있는 전압 오프셋을 제거하거나 감소시킬 수 있다. 적용 동안에, 제 1 감지 스테이지 동안 제 1 및 제 2 감지 경로들(240, 242)의 컴포넌트들에서의 프로세스 변동들로 인한 임의의 전압 오프셋은 제 2 감지 스테이지 동안 감소되거나 소거될 수 있는데, 이는 데이터 셀(204)의 논리 값을 결정하는데 있어서 에러들을 감소시킬 수 있다. 전압 오프셋을 소거하는 것은 감지 회로(202)의 감지 마진을 증가시킬 수 있고 더 낮은 감지 전류를 활용하는 것을 허용할 수 있다. 예시하자면, 감지 마진을 증가시킨 결과로서, 감지 전류는 대략 200 마이크로암페어로부터 대략 20 마이크로암페어로 감소될 수 있다. 더 낮은 감지 전류를 활용하는 것은, 감지 동작 동안 프로그램가능 저항 기반 메모리 엘리먼트(212)의 판독 교란을 감소시키거나 제거할 수 있다.
[0046] 도 3을 참조하면, 다수-스테이지 프로세스를 이용하여 데이터 셀의 값을 판독하는 방법(300)의 특정 실시예의 흐름도가 도시된다. 예시적인 실시예에서, 방법(300)은 도 1의 메모리 시스템(100), 도 2의 메모리 시스템(200), 또는 이들의 임의의 조합을 이용하여 수행될 수 있다.
[0047] 방법(300)은 302에서, 데이터 전압을 발생시키기 위해 데이터 셀의 상태를 감지하는 단계를 포함한다. 예를 들어, 도 1에서, 감지 회로(102)는 데이터 셀(104)의 프로그램가능 저항 기반 메모리 엘리먼트(112)를 통해 흐르는 전류를 감지하고 부하 트랜지스터(130)를 이용하여 그 전류에 기초하여 데이터 전압을 발생시킬 수 있다. 전류는 프로그램가능 저항 기반 메모리 엘리먼트(112)의 저항(Rdata)에 반비례할 수 있다. 데이터 셀(104)의 상태는 프로그램가능 저항 기반 메모리 엘리먼트(112)의 저항(Rdata)(즉, 상태)에 대응할 수 있다. 다른 예로서, 도 2에서, 감지 회로(202)는 제 1 감지 경로(240)를 이용하여 제 1 감지 스테이지 동안 데이터 셀(204)의 제 1 상태를 감지할 수 있다. 예를 들어, 감지 회로(202)는 데이터 셀(204)의 프로그램가능 저항 기반 메모리 엘리먼트(212)를 통해 흐르는 전류를 감지하고 제 1 부하 트랜지스터(252)를 이용하여 그 전류에 기초하여 제 1 데이터 전압을 발생시킬 수 있다. 감지 회로(202)는 또한, 제 2 감지 경로(242)를 이용하여 제 2 감지 스테이지 동안 데이터 셀(204)의 제 2 상태를 감지할 수 있다. 예를 들어, 감지 회로(202)는 데이터 셀(204)의 프로그램가능 저항 기반 메모리 엘리먼트(212)를 통해 흐르는 전류를 감지하고 제 2 부하 트랜지스터(255)를 이용하여 그 전류에 기초하여 제 2 데이터 전압을 발생시킬 수 있다. 데이터 셀(204)의 상태는 프로그램가능 저항 기반 메모리 엘리먼트(212)의 저항(Rdata)에 대응할 수 있다.
[0048] 304에서, 기준 셀의 상태는 기준 전압을 발생시키기 위해 감지될 수 있다. 예를 들어, 도 1에서, 감지 회로(102)는 제 1 기준 전압을 발생시키기 위해 제 2 감지 스테이지 동안 기준 셀(106)의 제 1 상태를 감지할 수 있다. 감지 회로(102)는 기준 셀(106)의 제 1 저항 기반 메모리 엘리먼트(114)를 통해 흐르는 전류를 감지하고 부하 트랜지스터(130)를 이용하여 그 전류에 기초하여 제 1 기준 전압을 발생시킬 수 있다. 감지 회로(102)는 또한, 제 2 기준 전압을 발생시키기 위해 제 3 감지 스테이지 동안 기준 셀(106)의 제 2 상태를 감지할 수 있다. 예를 들어, 감지 회로(102)는 기준 셀(106)의 제 2 저항 기반 메모리 엘리먼트(116)를 통해 흐르는 전류를 감지하고 부하 트랜지스터(130)를 이용하여 그 전류에 기초하여 제 2 기준 전압을 발생시킬 수 있다. 데이터 셀(104)의 상태 및 기준 셀(106)의 상태는 공통 감지 경로를 통해 감지된다. 기준 전압은 제 1 기준 전압과 제 2 기준 전압의 평균에 기초할 수 있다.
[0049] 다른 예로서, 도 2에서, 감지 회로(202)는 제 2 감지 경로(242)를 이용하여 제 1 감지 스테이지 동안 기준 셀(206)의 제 1 상태를 감지할 수 있다. 예를 들어, 감지 회로(202)는 기준 셀(206)의 기준 저항 기반 메모리 엘리먼트(214)를 통해 흐르는 전류를 감지하고 제 2 부하 트랜지스터(255)를 이용하여 그 전류에 기초하여 제 1 기준 전압을 발생시킬 수 있다. 감지 회로(202)는 또한, 제 1 감지 경로(240)를 이용하여 제 2 감지 스테이지 동안 기준 셀(206)의 제 2 상태를 감지할 수 있다. 예를 들어, 감지 회로(202)는 기준 셀(206)의 기준 저항 기반 메모리 엘리먼트(214)를 통해 흐르는 전류를 감지하고 제 1 부하 트랜지스터(252)를 이용하여 그 전류에 기초하여 제 2 기준 전압을 발생시킬 수 있다. 데이터 셀(104)의 상태 및 기준 셀(106)의 상태는 공통 감지 경로들(240, 242)을 통해 감지된다. 기준 전압은 제 1 기준 전압과 제 2 기준 전압의 평균에 기초할 수 있다.
[0050] 306에서, 논리 값은 데이터 전압 및 기준 전압에 기초하여 결정될 수 있다. 예를 들어, 도 1에서, 감지 증폭기(110)는 데이터 전압 및 기준 전압에 기초하여 데이터 셀(104)의 논리 값을 결정할 수 있다. 예를 들어, 감지 증폭기 인에이블 신호(SAE)에 응답하여, 감지 증폭기(110)는 데이터 전압은 기준 전압과 비교할 수 있다. 데이터 전압이 기준 전압 미만일 때, 데이터 셀(104)의 논리 값은 제 1 값(즉, 논리적 "0" 값)에 대응할 수 있다. 데이터 전압이 기준 전압을 초과할 때, 데이터 셀(104)의 논리 값은 제 2 값(즉, 논리적 "1" 값)에 대응할 수 있다. 도 2의 감지 증폭기(210)는 도 1의 감지 증폭기(110)와 실질적으로 유사한 방식으로 동작한다.
[0051] 도 3의 방법(300)은 감지 경로의 하나 또는 둘 이상의 컴포넌트들에서의 프로세스 변동들로 인한 데이터 전압에 대한 영향을, 논리 값을 결정할 때의 프로세스 변동들로 인한 기준 전압에 대한 영향에 의해 적어도 부분적으로 소거할 수 있음이 이해될 것이다. 예를 들어, 도 1에서, 3개의 상이한 스테이지들에서 공통 부하 트랜지스터(130) 및 클램프 트랜지스터(129)를 활용함으로써, 데이터 전압 및 기준 전압이 발생될 수 있으며, 그렇지 않으면 별개의 부하 및 클램프 트랜지스터들을 이용하는 것으로부터 발생될 전압 오프셋들이 감소되거나 소거될 수 있다. 다른 예로서, 도 2에서, 제 1 감지 스테이지 동안 제 1 및 제 2 감지 경로들(240, 242)의 컴포넌트들에서의 프로세스 변동들로 인한 임의의 전압 오프셋은, 제 2 감지 스테이지 동안 감소되거나 소거될 수 있으며, 이는 데이터 셀(204)의 논리 값을 결정하는 데 있어서 에러들을 감소시킬 수 있다.
[0052] 도 4를 참조하면, 전압 오프셋을 감소시키기 위해 멀티-스테이지 프로세스를 이용하여 데이터 셀의 값을 판독하도록 동작가능한 컴포넌트를 포함하는 무선 디바이스(400)의 블록도가 도시된다. 디바이스(400)는, 메모리(432)에 커플링된, 디지털 신호 프로세서(DSP)와 같은 프로세서(410)를 포함한다.
[0053] 도 4는 또한, 프로세서(410) 및 디스플레이(428)에 커플링되는 디스플레이 제어기(426)를 도시한다. 코더/디코더(CODEC)(434)가 또한 프로세서(410)에 커플링될 수 있다. 스피커(436) 및 마이크로폰(438)은 CODEC(434)에 커플링될 수 있다. 도 4는 또한, 무선 제어기(440)가, 무선 제어기(440)와 안테나(442) 사이에 배치된 무선-주파수(RF) 인터페이스(490)를 통해 프로세서(410) 및 안테나(442)에 커플링될 수 있음을 표시한다.
[0054] 메모리(432)는 감지 회로(402), 데이터 셀(404), 기준 셀(406), 스위칭된 커패시터 회로(408), 및 감지 증폭기(SA)(490)를 포함할 수 있다. 감지 회로(402)는 도 1의 감지 회로(102) 또는 도 2의 감지 회로(202)에 대응할 수 있다. 데이터 셀(404)은 감지 회로(402)에 커플링될 수 있다. 데이터 셀(404)은 도 1의 데이터 셀(104) 또는 도 2의 데이터 셀(204)에 대응할 수 있다. 기준 셀(406)이 또한, 감지 회로(402)에 커플링될 수 있다. 기준 셀(406)은 도 1의 기준 셀(106) 또는 도 2의 기준 셀(206)에 대응할 수 있다. 스위칭된 커패시터 회로(408)가 또한 감지 회로(402)에 커플링될 수 있다. 스위칭된 커패시터 회로(408)는 도 1의 스위칭된 커패시터 회로(108) 또는 도 2의 스위칭된 커패시터 회로(208)에 대응할 수 있다. 감지 증폭기(SA)(490)는 스위칭된 커패시터 회로(408)에 커플링될 수 있다. 감지 증폭기(SA)(490)는 도 1의 감지 증폭기(110) 또는 도 2의 감지 증폭기(210)에 대응할 수 있다.
[0055] 메모리(432)는 실행가능 명령들(456)을 포함하는 저장 디바이스일 수 있다. 특정 실시예에서, 명령들(456)은 유형의(tangible) 비-일시적 프로세서-판독가능 저장 매체에 저장될 수 있고, 데이터 셀에 대한 감지 회로의 커플링을 가능하게 하기 위해, 프로세서(410)와 같은 프로세서에 의해 실행될 수 있다. 예를 들어, 프로세서(410)는, 제 1 감지 스테이지 동안 감지 회로(102) 및 프로그램가능 저항 기반 메모리 엘리먼트(112)에 커플링되는 도 1의 데이터 선택 트랜지스터(124)의 게이트를 선택적으로 바이어싱(bias)할 수 있다. 데이터 셀(104)의 상태는 감지 회로(102)와 데이터 셀(104) 사이의 전도에 기초하여 데이터 전압을 발생시키기 위해 감지될 수 있다. 다른 예로서, 프로세서(410)는, 제 1 감지 스테이지 동안 제 1 데이터 전압을 발생시키기 위해 제 1 감지 경로(240) 및 데이터 셀(204)에 커플링되는 도 2의 제 1 선택 트랜지스터(222)의 게이트를 선택적으로 바이어싱할 수 있다. 프로세서(410)는 또한, 제 2 감지 스테이지 동안 제 2 데이터 전압을 발생시키기 위해 제 2 감지 경로(242) 및 데이터 셀(204)에 커플링되는 제 3 선택 트랜지스터(226)의 게이트를 선택적으로 바이어싱할 수 있다.
[0056] 명령들(456)은 또한, 기준 셀에 대한 감지 회로의 커플링을 가능하게 하기 위해 프로세서(410)에 의해 실행가능할 수 있다. 예를 들어, 프로세서(410)는 제 1 기준 전압을 발생시키기 위해 제 2 감지 스테이지 동안 감지 회로(102)에 그리고 기준 셀(106)의 제 1 저항 기반 메모리 엘리먼트(114)에 커플링된 도 1의 제 1 선택 트랜지스터(126)의 게이트를 선택적으로 바이어싱할 수 있다. 프로세서(410)는 또한, 제 2 기준 전압을 발생시키기 위해 제 3 감지 스테이지 동안 감지 회로(102)에 그리고 기준 셀(106)의 제 2 저항 기반 메모리 엘리먼트(116)에 커플링된 제 2 선택 트랜지스터(128)의 게이트를 선택적으로 바이어싱할 수 있다. 다른 예로서, 프로세서(410)는 제 1 감지 스테이지 동안 제 1 기준 전압을 발생시키기 위해 제 2 감지 경로(242)에 그리고 기준 셀(206)에 커플링된 도 2의 제 4 선택 트랜지스터(228)의 게이트를 선택적으로 바이어싱할 수 있다. 프로세서(410)는 또한, 제 2 감지 스테이지 동안 제 2 기준 전압을 발생시키기 위해 제 1 감지 경로(240)에 그리고 기준 셀(206)에 커플링된 제 2 선택 트랜지스터(224)의 게이트를 선택적으로 바이어싱할 수 있다.
[0057] 명령들(456)은 또한, 데이터 전압 및 기준 전압에 기초하여 데이터 셀의 논리 값을 결정하기 위해 프로세서(410)에 의해 실행가능할 수 있다. 예를 들어, 도 1에서, 프로세서(410)는 감지 증폭기(110)를 활성화하기 위해 감지 증폭기 인에이블 신호(SAE)를 바이어싱할 수 있다. 활성화시, 감지 증폭기(110)는 데이터 전압 및 기준 전압에 기초하여 데이터 셀(104)의 논리 값을 결정할 수 있다. 예를 들어, 감지 증폭기 인에이블 신호(SAE)에 응답하여, 감지 증폭기(110)는 데이터 전압을 기준 전압과 비교할 수 있다. 다른 특정 실시예에서, 프로세서(410)는 감지 증폭기(110)와 무관하게 데이터 전압 및 기준 전압에 기초하여 데이터 셀(104)의 논리 값을 결정할 수 있다. 프로세서(410)는 도 2의 데이터 셀(204)의 논리 값을 결정할 때와 실질적으로 유사한 방식으로 기능할 수 있다.
[0058] 명령들(456)은 또한, 프로세서(410)에 커플링된 대안적 프로세서(도시되지 않음)에 의해 실행가능할 수 있다. 비제한적 예로서, 명령들(456)은 프로세서에 의해, 이를테면, 도 1의 브랜치 선택 멀티플렉서 또는 도 2의 경로 선택 멀티플렉서에 커플링되는 메모리(432)의 메모리 제어기에서 실행가능할 수 있다.
[0059] 특정 실시예에서, 프로세서(410), 디스플레이 제어기(426), 메모리(432), CODEC(434), 및 무선 제어기(440)는 시스템-인-패키지 또는 시스템-온-칩 디바이스(422)에 포함된다. 특정 실시예에서, 입력 디바이스(430) 및 전원(444)은 시스템-온-칩 디바이스(422)에 커플링된다. 더욱이, 특정 실시예에서, 도 4에서 예시된 바와 같이, 디스플레이(428), 입력 디바이스(430), 스피커(436), 마이크로폰(438), 안테나(442), 및 전원(444)은 시스템-온-칩 디바이스(422) 외부에 있다. 그러나, 디스플레이(428), 입력 디바이스(430), 스피커(436), 마이크로폰(438), 안테나(442), 및 전원(444) 각각은, 인터페이스 또는 제어기와 같은, 시스템-온-칩 디바이스(422)의 컴포넌트에 커플링될 수 있다.
[0060] 설명된 실시예들과 함께, 장치는 데이터 전압을 발생시키기 위해 데이터 셀의 상태를 감지하기 위한 수단을 포함한다. 예를 들어, 데이터 셀의 상태를 감지하기 위한 수단은, 도 1의 감지 회로(102), 도 1의 데이터 셀 선택 트랜지스터(124), 도 1의 데이터 셀(104), 도 2의 감지 회로(202), 도 2의 제 1 선택 트랜지스터(222), 도 2의 제 3 선택 트랜지스터(226), 도 2의 데이터 셀(204), 도 4의 명령들(456)을 실행하도록 프로그래밍된 프로세서(410), 또는 데이터 셀의 상태를 감지하기 위한 하나 또는 둘 이상의 다른 디바이스들, 회로들, 모듈들, 또는 명령들을 포함할 수 있다.
[0061] 장치는 또한, 기준 전압을 발생시키기 위해 기준 셀의 상태를 감지하기 위한 수단을 포함할 수 있다. 예를 들어, 기준 셀의 상태를 감지하기 위한 수단은 도 1의 감지 회로(102), 도 1의 제 1 선택 트랜지스터(126), 도 1의 기준 셀(106), 도 2의 감지 회로(202), 도 2의 제 2 선택 트랜지스터(224), 도 4의 제 4 선택 트랜지스터(228), 도 4의 기준 셀(406), 도 4의 명령들(456)을 실행하도록 프로그래밍된 프로세서(410), 또는 기준 셀의 상태를 감지하기 위한 하나 또는 둘 이상의 다른 디바이스들, 회로들, 모듈들, 또는 명령들을 포함할 수 있다.
[0062] 장치는 또한, 데이터 전압 및 기준 전압에 기초하여 데이터 셀의 논리 값을 결정하기 위한 수단을 포함할 수 있다. 예를 들어, 데이터 셀의 논리 값을 결정하기 위한 수단은 도 1의 감지 회로(102), 도 1의 스위칭된 커패시터 회로(108), 도 1의 감지 증폭기(110), 도 2의 감지 회로(202), 도 2의 스위칭된 커패시터 회로(208), 도 2의 감지 증폭기(210), 도 4의 명령들(456)을 실행하도록 프로그래밍된 프로세서(410), 또는 데이터 셀의 논리 값을 결정하기 위한 하나 또는 둘 이상의 다른 디바이스들, 회로들, 모듈들, 또는 명령들을 포함할 수 있다.
[0063] 앞서 개시된 디바이스들 및 기능성들은 컴퓨터 판독가능 매체 들 상에 저장된 컴퓨터 파일들(예를 들어, RTL, GDSII, GERBER 등)로 설계되고 구성될 수 있다. 일부 또는 모든 이러한 파일들은 이러한 파일들에 기초하여 디바이스들을 제조하는 제조 핸들러들에게 제공될 수 있다. 결과적인 제품들은 반도체 웨이퍼들을 포함하며, 이 반도체 웨이퍼들은 이후 반도체 다이로 절단되고 반도체 칩으로 패키지화된다. 칩들은 이후, 앞서 설명된 디바이스들에서 사용된다. 도 5는 전자 디바이스 제조 프로세스(500)의 특정 예시적인 실시예를 도시한다.
[0064] 물리적 디바이스 정보(502)는 제조 프로세스(500)에서, 이를테면, 리서치 컴퓨터(506)에서 수신된다. 물리적 디바이스 정보(502)는 도 1의 메모리 시스템(100) 컴포넌트들, 도 2의 메모리 시스템(200)의 컴포넌트들, 또는 이들의 임의의 조합을 포함하는 디바이스와 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(502)는 물리적 파라미터들, 물질 특성들, 및 리서치 컴퓨터(506)에 커플링되는 사용자 인터페이스(504)를 통해 입력되는 구조물 정보를 포함할 수 있다. 리서치 컴퓨터(506)는 메모리(510)와 같은 컴퓨터 판독가능 매체에 커플링되는 하나 또는 둘 이상의 프로세싱 코어들과 같은 프로세서(508)를 포함한다. 메모리(510)는 프로세서(508)로 하여금 물리적 디바이스 정보(502)를 파일 포맷에 따르도록 변환하여 라이브러리 파일(512)을 생성하게 하도록 실행가능한 컴퓨터 판독가능 명령들을 저장할 수 있다.
[0065] 특정 실시예에서, 라이브러리 파일(512)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(512)은 전자 설계 자동화(EDA) 도구(520)와 함께 사용하기 위해 제공되는, 도 1의 메모리 시스템(100)의 컴포넌트들, 도 2의 메모리 시스템(200)의 컴포넌트들, 또는 이들의 임의의 조합을 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.
[0066] 라이브러리 파일(512)은 메모리(518)에 커플링되는 하나 또는 둘 이상의 프로세싱 코어들과 같은 프로세서(516)를 포함하는 설계 컴퓨터(514)에서 EDA 도구(520)와 함께 사용될 수 있다. EDA 도구(520)는 설계 컴퓨터(514)의 사용자로 하여금 라이브러리 파일(512)의, 도 1의 메모리 시스템(100)의 컴포넌트들, 도 2의 메모리 시스템(200)의 컴포넌트들, 또는 이들의 임의의 조합, 또는 이들의 임의의 조합을 포함하는 디바이스를 설계하도록 하는 것을 가능하게 하기 위해 메모리(518)에 프로세서 실행가능 명령들로서 저장될 수 있다. 예를 들어, 설계 컴퓨터(514)의 사용자는 설계 컴퓨터(514)에 커플링된 사용자 인터페이스(524)를 통해 회로 설계 정보(522)를 입력할 수 있다.
[0067] 회로 설계 정보(522)는 도 1의 메모리 시스템(100)의 컴포넌트들, 도 2의 메모리 시스템(200)의 컴포넌트들, 또는 이들의 임의의 조합을 포함하는 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예시하자면, 회로 설계 특성은 회로 설계에서 다른 엘리먼트들과의 관계들 및 특정 회로들의 식별, 포지셔닝 정보, 피쳐(feature) 크기 정보, 상호연결 정보, 또는 반도체 디바이스의 물리적 특성을 나타내는 다른 정보를 포함할 수 있다.
[0068] 설계 컴퓨터(514)는 파일 포맷에 따르도록, 회로 설계 정보(522)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 예시하자면, 파일 형성은 평면 기하학적 형상들, 텍스트 라벨들, 및 그래픽 데이터 시스템(GDSII) 파일 포맷과 같은 계층적 포맷의 회로 레이아웃에 관한 다른 정보를 나타내는 데이터베이스 이진 파일 포맷을 포함할 수 있다. 설계 컴퓨터(514)는, 도 1의 메모리 시스템(100)의 컴포넌트들, 도 2의 메모리 시스템(200)의 컴포넌트들, 또는 이들의 임의의 조합을 포함하고, SOC 내의 부가적인 전자 회로들 및 컴포넌트들을 또한 포함하는 디바이스를 설명하는 정보를 포함하는 GDSII 파일(526)과 같은 변환된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다.
[0069] GDSII 파일(526)은, GDSII 파일(526) 내의 변환된 정보에 따라, 도 1의 메모리 시스템(100)의 컴포넌트들, 도 2의 메모리 시스템(200)의 컴포넌트들, 또는 이들의 임의의 조합을 포함하는 반도체 디바이스를 제조하기 위해 제조 프로세스(528)에서 수신될 수 있다. 예를 들어, 디바이스 제조 프로세스는 대표 마스크(532)로서 예시된, 포토리소그래피 프로세싱과 함께 사용될 마스크들과 같은 하나 또는 둘 이상의 마스크들을 생성하기 위해 마스크 제조자(530)에게 GDSII 파일(526)을 제공하는 단계를 포함할 수 있다. 마스크(532)는, 테스트되어 대표 다이(536)와 같은 다이들로 분리될 수 있는 하나 또는 둘 이상의 웨이퍼들(534)을 생성하기 위해 제조 프로세스 동안 사용될 수 있다. 다이(536)는 도 1의 메모리 시스템(100)의 컴포넌트들, 도 2의 메모리 시스템(200)의 컴포넌트들, 또는 이들의 임의의 조합을 포함하는 회로를 포함한다.
[0070] 다이(536)는 패키징 프로세스(538)에 제공될 수 있으며, 여기서 다이(536)가 대표 패키지(540) 내에 포함된다. 예를 들어, 패키지(540)는 시스템-인-패키지(SiP) 배열(arrangement)과 같은 다수의 다이들 또는 단일 다이(536)를 포함할 수 있다. 패키지(540)는 JEDEC(Joint Electron Device Engineering Council) 표준들과 같은 하나 또는 둘 이상의 표준들 또는 규격들에 따르도록 구성될 수 있다.
[0071] 패키지(540)에 관한 정보는, 이를테면, 컴퓨터(546)에 저장되는 컴포넌트 라이브러리를 통해, 다양한 제품 설계자들에게 분배될 수 있다. 컴퓨터(546)는 메모리(550)에 커플링되는 하나 또는 둘 이상의 프로세싱 코어들과 같은 프로세서(548)를 포함할 수 있다. 인쇄 회로 기판(PCB) 도구는 사용자 인터페이스(544)를 통해 컴퓨터(546)의 사용자로부터 수신되는 PCB 설계 정보(542)를 프로세싱하도록 메모리(550)에 프로세서 실행가능 명령들로서 저장될 수 있다. PCB 설계 정보(542)는 회로 기판 상에서 패키지화된 반도체 디바이스의 물리적 포지셔닝 정보를 포함할 수 있으며, 패키지화된 반도체 디바이스는 도 1의 메모리 시스템(100)의 컴포넌트들, 도 2의 메모리 시스템(200)의 컴포넌트들, 또는 이들의 임의의 조합을 포함하는 디바이스를 포함하는 패키지(540)에 대응한다.
[0072] 컴퓨터(546)는 회로 기판 상에 패키지화된 반도체 디바이스의 물리적 포지셔닝 정보뿐만 아니라 트레이스들 및 비아들과 같은 전기적 연결들의 레이아웃을 포함하는 데이터를 가지는 GERBER 파일(552)과 같은 데이터 파일을 생성하기 위해 PCB 설계 정보(542)를 변환하도록 구성될 수 있으며, 패키지화된 반도체 디바이스는 도 1의 메모리 시스템(100)의 컴포넌트들, 도 2의 메모리 시스템(200)의 컴포넌트들, 또는 이들의 임의의 조합을 포함하는 패키지(540)에 대응한다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의해 생성된 데이터 파일은 GERBER 포맷 이외의 포맷을 가질 수 있다.
[0073] GERBER 파일(552)은 보드 어셈블리 프로세스(554)에서 수신되어 GERBER 파일(552) 내에 저장된 설계 정보에 따라 제조되는 대표 PCB(556)와 같은 PCB들을 생성하기 위해 사용될 수 있다. 예를 들어, GERBER 파일(552)은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위한 하나 또는 둘 이상의 머신들에 업로딩될 수 있다. PCB(556)는 대표 인쇄 회로 어셈블리(PCA)(558)를 형성하기 위해 패키지(540)를 포함하는 전자 컴포넌트들로 파퓰레이팅(populate)될 수 있다.
[0074] PCA(558)는 제품 제조 프로세스(560)에서 수신되어 하나 또는 둘 이상의 전자 디바이스들, 이를테면, 제 1 대표 전자 디바이스(562) 및 제 2 대표 전자 디바이스(564) 내에 통합될 수 있다. 예시적인 비제한적 예로서, 제 1 대표 전자 디바이스(562), 제 2 대표 전자 디바이스(564), 또는 양쪽 모두는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터의 그룹으로부터 선택될 수 있으며, 이들에 도 1의 메모리 시스템(100)의 컴포넌트들, 도 2의 메모리 시스템(200)의 컴포넌트들, 또는 이들의 임의의 조합이 통합된다. 또다른 예시적인 비제한적 예로서, 전자 디바이스들(562 및 564) 중 하나 또는 둘 이상은 모바일 전화들과 같은 원격 유닛들, 핸드-헬드 개인용 통신 시스템(PCS) 유닛들, 개인 데이터 어시스턴트(personal data assistant)들과 같은 휴대용 데이터 유닛들, 글로벌 포지셔닝 시스템(GPS) 인에이블형 디바이스들, 내비게이션 디바이스들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리빙(retrieve)하는 임의의 다른 디바이스, 또는 이들의 임의의 조합일 수 있다. 본 개시내용의 교시들에 따르는 원격 유닛들에 부가하여, 본 개시내용의 실시예들은, 온-칩 회로소자 및 메모리를 포함하는 능동 집적 회로를 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.
[0075] 도 1의 메모리 시스템(100)의 컴포넌트들, 도 2의 메모리 시스템(200)의 컴포넌트들, 또는 이들의 임의의 조합을 포함하는 디바이스는, 예시적인 프로세스(500)에서 설명된 바와 같이 제조되고 프로세싱되고, 전자 디바이스 내에 포함될 수 있다. 도 1 내지 도 4와 관련하여 개시된 실시예들의 하나 또는 둘 이상의 양상들은 다양한 프로세싱 스테이지들에서, 이를테면, 라이브러리 파일(512), GDSII 파일(526), 및 GERBER 파일(552) 내에 포함될 수 있을 뿐만 아니라, 리서치 컴퓨터(506)의 메모리(510), 설계 컴퓨터(514)의 메모리(518), 컴퓨터(546)의 메모리(550), 다양한 스테이지들에서, 이를테면, 기판 어셈블리 프로세스(554)에서 사용되는 하나 또는 둘 이상의 다른 컴퓨터들 또는 프로세서들(도시되지 않음)의 메모리에 저장될 수 있고, 또한, 하나 또는 둘 이상의 다른 물리적 실시예들, 이를테면, 마스크(532), 다이(536), 패키지(540), PCA(558), 프로토타입 회로들 또는 디바이스들(도시되지 않음)과 같은 다른 제품들, 또는 이들의 임의의 조합에 포함될 수 있다. 물리적 디바이스 설계에서 최종 제품까지의 다양한 대표적인 생산 스테이지들이 도시되지만, 다른 실시예들에서는 더 적은 스테이지들이 사용될 수 있거나 부가적인 스테이지들이 포함될 수 있다. 유사하게, 프로세스(500)는 단일 엔티티에 의해, 또는 프로세스(500)의 다양한 스테이지들을 수행하는 하나 또는 둘 이상의 엔티티들에 의해 수행될 수 있다.
[0076] 당업자들은 본 명세서에서 개시된 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 프로세서에 의해 실행되는 컴퓨터 소프트웨어, 또는 이들 모두의 조합들로서 구현될 수 있음을 추가로 이해할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들이 이들의 기능성의 관점에서 일반적으로 전술되었다. 이러한 기능성이 하드웨어로 구현될지 또는 프로세서 실행가능 명령들로서 구현될지는 특정 애플리케이션 및 전체 시스템에 부과되는 설계 제약들에 의존한다. 당업자들은 설명된 기능성을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 이러한 구현 결정들은 본 개시내용의 범주로부터의 이탈을 야기하는 것으로서 해석되지 않아야 한다.
[0077] 본 명세서에서 개시된 실시예들과 관련하여 설명된 알고리즘 또는 방법의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로 또는 이들 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 플래시 메모리, 판독-전용 메모리(ROM), 프로그램가능 판독-전용 메모리(PROM), 소거가능 프로그램가능 판독-전용 메모리(EPROM), 전기적 소거가능 프로그램가능 판독-전용 메모리(EEPROM), 레지스터들, 하드 디스크, 착탈식 디스크, 컴팩트 디스크 판독-전용 메모리(CD-ROM), 또는 당해 기술분야에 알려진 임의의 다른 형태의 비-일시적 저장 매체에 상주할 수 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기록할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서와 일체화될 수 있다. 프로세서 및 저장 매체는 주문형 집적 회로(ASIC)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말 내에서 이산 컴포넌트들로서 상주할 수 있다.
[0078] 개시된 실시예들의 이전 설명은 당업자가 개시된 실시예들을 실시 또는 사용하는 것을 가능하게 하기 위해 제공된다. 이러한 실시예들에 대한 다양한 수정들은 당업자들에게 용이하게 명백할 것이며, 본 명세서에서 정의된 원리들은 본 개시내용의 범주로부터 벗어남이 없이 다른 실시예들에 적용될 수 있다. 따라서, 본 개시내용은 본 명세서에서 도시된 실시예들로 제한되도록 의도되는 것이 아니라 후속하는 청구항들에 의해 정의되는 바와 같은 원리들 및 신규한 특징들과 부합하는 가능한 가장 넓은 범위에 따르도록 의도된다.

Claims (41)

  1. 방법으로서,
    데이터 전압을 발생시키기 위해 데이터 셀의 상태를 감지하는 단계 ― 상기 데이터 셀의 상태는 상기 데이터 셀의 프로그램가능 저항 기반 메모리 엘리먼트의 상태에 대응함 ―;
    기준 전압을 발생시키기 위해 기준 셀의 상태를 감지하는 단계 ― 상기 데이터 셀의 상태 및 상기 기준 셀의 상태는 공통 감지 경로를 통해 감지됨 ―; 및
    상기 데이터 전압 및 상기 기준 전압에 기초하여 상기 데이터 셀의 논리 값을 결정하는 단계
    를 포함하는,
    방법.
  2. 제 1 항에 있어서,
    상기 감지 경로의 하나 또는 둘 이상의 컴포넌트들에서의 프로세스 변동으로 인한 상기 데이터 전압에 대한 영향은, 상기 하나 또는 둘 이상의 컴포넌트들에서의 프로세스 변동으로 인한 상기 기준 전압에 대한 영향에 의해 적어도 부분적으로 소거되는,
    방법.
  3. 제 1 항에 있어서,
    상기 데이터 전압을 상기 기준 전압과 비교하는 단계
    를 더 포함하는,
    방법.
  4. 제 3 항에 있어서,
    상기 데이터 전압이 상기 기준 전압 미만일 때, 상기 데이터 셀의 논리 값은 제 1 값에 대응하고,
    상기 데이터 전압이 상기 기준 전압을 초과할 때, 상기 데이터 셀의 논리 값은 제 2 값에 대응하는,
    방법.
  5. 제 1 항에 있어서,
    상기 데이터 셀의 상태는 제 1 감지 스테이지에서 감지되는,
    방법.
  6. 제 5 항에 있어서,
    상기 기준 셀의 상태를 감지하는 단계는,
    제 1 기준 전압을 발생시키기 위해 제 2 감지 스테이지 동안 상기 기준 셀의 제 1 상태를 감지하는 단계 ― 상기 기준 셀의 제 1 상태는 상기 기준 셀의 제 1 저항 기반 메모리 엘리먼트의 상태에 대응함 ―; 및
    제 2 기준 전압을 발생시키기 위해 제 3 감지 스테이지 동안 상기 기준 셀의 제 2 상태를 감지하는 단계
    를 포함하고,
    상기 기준 셀의 제 2 상태는 상기 기준 셀의 제 2 저항 기반 메모리 엘리먼트의 상태에 대응하는,
    방법.
  7. 제 6 항에 있어서,
    상기 기준 전압을 발생시키기 위해 상기 제 1 기준 전압과 상기 제 2 기준 전압을 평균내는(averaging) 단계
    를 더 포함하는,
    방법.
  8. 제 6 항에 있어서,
    상기 제 1 감지 스테이지는 제 1 시간 기간에 대응하고,
    상기 제 2 감지 스테이지는 제 2 시간 기간에 대응하고, 그리고
    상기 제 3 감지 스테이지는 제 3 시간 기간에 대응하는,
    방법.
  9. 제 1 항에 있어서,
    상기 데이터 셀의 상태를 감지하는 단계는,
    제 1 데이터 전압을 발생시키기 위해 제 1 감지 경로를 이용하여 제 1 감지 스테이지 동안 상기 데이터 셀의 제 1 상태를 감지하는 단계, 및
    제 2 데이터 전압을 발생시키기 위해 제 2 감지 경로를 이용하여 제 2 감지 스테이지 동안 상기 데이터 셀의 제 2 상태를 감지하는 단계
    를 포함하는,
    방법.
  10. 제 9 항에 있어서,
    상기 공통 감지 경로는 상기 제 1 감지 경로 및 상기 제 2 감지 경로를 포함하는,
    방법.
  11. 제 9 항에 있어서,
    상기 데이터 전압을 발생시키기 위해 상기 제 1 데이터 전압을 상기 제 2 데이터 전압과 평균내는 단계
    를 더 포함하는,
    방법.
  12. 제 9 항에 있어서,
    상기 기준 셀의 상태를 감지하는 단계는,
    제 1 기준 전압을 발생시키기 위해 상기 제 2 감지 경로를 이용하여 상기 제 1 감지 스테이지 동안 상기 기준 셀의 제 1 상태를 감지하는 단계, 및
    제 2 기준 전압을 발생시키기 위해 상기 제 1 감지 경로를 이용하여 상기 제 2 감지 스테이지 동안 상기 기준 셀의 제 2 상태를 감지하는 단계
    를 포함하는,
    방법.
  13. 제 12 항에 있어서,
    상기 기준 전압을 발생시키기 위해 상기 제 1 기준 전압을 상기 제 2 기준 전압과 평균내는 단계
    를 더 포함하는,
    방법.
  14. 제 1 항에 있어서,
    상기 프로그램가능 저항 기반 메모리 엘리먼트는 자기 터널 접합(MTJ; magnetic tunnel junction) 디바이스인,
    방법.
  15. 제 1 항에 있어서,
    상기 프로그램가능 저항 기반 메모리 엘리먼트의 상태는 상기 프로그램가능 저항 기반 메모리 엘리먼트의 저항에 대응하는,
    방법.
  16. 제 1 항에 있어서,
    상기 공통 감지 경로는 클램프 트랜지스터(clamp transistor), 부하 트랜지스터(load transistor), 및 소스 디제너레이션 트랜지스터(source degeneration transistor)를 포함하는,
    방법.
  17. 제 1 항에 있어서,
    상기 데이터 셀의 상태를 감지하는 단계, 상기 기준 셀의 상태를 감지하는 단계, 및 상기 데이터 셀의 논리 값을 결정하는 단계는, 전자 디바이스에 통합된 프로세서에 의해 개시되는,
    방법.
  18. 장치로서,
    감지 회로(sensing circuit); 및
    감지 증폭기(sense amplifier)
    를 포함하고,
    상기 감지 회로는,
    데이터 전압을 발생시키기 위해 데이터 셀의 상태를 감지하도록 ― 상기 데이터 셀의 상태는 상기 데이터 셀의 프로그램가능 저항 기반 메모리 엘리먼트의 상태에 대응함 ―, 그리고
    기준 전압을 발생시키기 위해 기준 셀의 상태를 감지하도록 ― 상기 데이터 셀의 상태 및 상기 기준 셀의 상태는 공통 감지 경로를 통해 감지됨 ― 구성되고,
    상기 감지 증폭기는,
    상기 데이터 전압을 상기 기준 전압과 비교하도록, 그리고
    상기 비교에 기초하여 비교 출력을 발생시키도록 구성되는,
    장치.
  19. 제 18 항에 있어서,
    상기 감지 회로는,
    제 1 데이터 전압을 발생시키기 위해 제 1 감지 경로를 이용하여 제 1 감지 스테이지 동안 상기 데이터 셀의 제 1 상태를 감지하도록, 그리고
    제 2 데이터 전압을 발생시키기 위해 제 2 감지 경로를 이용하여 제 2 감지 스테이지 동안 상기 데이터 셀의 제 2 상태를 감지하도록 구성되고,
    상기 데이터 전압은 상기 제 1 데이터 전압과 상기 제 2 데이터 전압의 평균에 기초하여 발생되고, 상기 공통 감지 경로는 상기 제 1 감지 경로 및 상기 제 2 감지 경로를 포함하는,
    장치.
  20. 제 18 항에 있어서,
    상기 비교 출력은 상기 데이터 셀의 논리 값에 대응하는,
    장치.
  21. 제 20 항에 있어서,
    상기 데이터 전압이 상기 기준 전압 미만일 때, 상기 데이터 셀의 논리 값은 제 1 값에 대응하고, 그리고
    상기 데이터 전압이 상기 기준 전압을 초과할 때, 상기 데이터 셀의 논리 값은 제 2 값에 대응하는,
    장치.
  22. 제 18 항에 있어서,
    상기 감지 경로의 하나 또는 둘 이상의 컴포넌트들에서의 프로세스 변동으로 인한 상기 데이터 전압에 대한 영향은, 상기 논리 값을 결정할 때의 프로세스 변동으로 인한 상기 기준 전압에 대한 영향에 의해 적어도 부분적으로 소거되는,
    장치.
  23. 제 18 항에 있어서,
    상기 감지 회로 및 상기 감지 증폭기는 적어도 하나의 반도체 다이에 통합되는,
    장치.
  24. 제 18 항에 있어서,
    상기 감지 회로 및 상기 감지 증폭기가 통합되는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스
    를 더 포함하는,
    장치.
  25. 장치로서,
    데이터 전압을 발생시키기 위해 데이터 셀의 상태를 감지하기 위한 수단 ― 상기 데이터 셀의 상태는 상기 데이터 셀의 프로그램가능 저항 기반 메모리 엘리먼트의 상태에 대응함 ―;
    기준 전압을 발생시키기 위해 기준 셀의 상태를 감지하기 위한 수단 ― 상기 데이터 셀의 상태 및 상기 기준 셀의 상태는 공통 경로를 통해 감지됨 ―; 및
    상기 데이터 전압 및 상기 기준 전압에 기초하여 상기 데이터 셀의 논리 값을 결정하기 위한 수단
    을 포함하는,
    장치.
  26. 제 25 항에 있어서,
    상기 데이터 전압을 상기 기준 전압과 비교하기 위한 수단
    을 더 포함하는,
    장치.
  27. 제 26 항에 있어서,
    상기 데이터 셀의 논리 값을 결정하기 위한 수단은, 상기 데이터 전압을 상기 기준 전압과 비교하기 위한 수단에 기초하는,
    장치.
  28. 제 25 항에 있어서,
    상기 데이터 셀의 상태를 감지하기 위한 수단, 상기 기준 셀의 상태를 감지하기 위한 수단, 및 상기 데이터 셀의 논리 값을 결정하기 위한 수단이 통합되는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스
    를 더 포함하는,
    장치.
  29. 비-일시적 컴퓨터 판독가능 매체로서,
    명령들
    을 포함하고,
    상기 명령들은, 프로세서에 의해 실행될 때, 상기 프로세서로 하여금,
    데이터 셀에 대한 감지 회로의 커플링을 가능하게 하고 ― 상기 데이터 셀에 대한 상기 감지 회로의 커플링에 기초하여 데이터 전압을 발생시키기 위해 상기 데이터 셀의 상태가 감지되고, 상기 데이터 셀의 상태는 상기 데이터 셀의 프로그램가능 저항 기반 메모리 엘리먼트의 상태에 대응함 ―,
    기준 셀에 대한 상기 감지 회로의 커플링을 가능하게 하고 ― 상기 기준 셀에 대한 상기 감지 회로의 커플링에 기초하여 기준 전압을 발생시키기 위해 상기 기준 셀의 상태가 감지되고, 상기 데이터 셀의 상태 및 상기 기준 셀의 상태는 공통 감지 경로를 통해 감지됨 ―,
    상기 데이터 전압 및 상기 기준 전압에 기초하여 상기 데이터 셀의 논리 값을 결정하게 하는,
    비-일시적 컴퓨터 판독가능 매체.
  30. 제 29 항에 있어서,
    상기 데이터 셀에 대한 상기 감지 회로의 커플링을 가능하게 하는 것은, 제 1 감지 스테이지 동안 상기 감지 회로 및 상기 프로그램가능 저항 기반 메모리 엘리먼트에 커플링된 제 1 선택 트랜지스터를 활성화시키는 것을 포함하는,
    비-일시적 컴퓨터 판독가능 매체.
  31. 제 30 항에 있어서,
    상기 기준 셀에 대한 상기 감지 회로의 커플링을 가능하게 하는 것은,
    제 1 기준 전압을 발생시키기 위해 제 2 감지 스테이지 동안 상기 감지 회로, 및 상기 기준 셀의 제 1 저항 기반 메모리 엘리먼트에 커플링된 제 2 선택 트랜지스터를 활성화하는 것, 및
    제 2 기준 전압을 발생시키기 위해 제 3 감지 스테이지 동안 상기 감지 회로, 및 상기 기준 셀의 제 2 저항 기반 메모리 엘리먼트에 커플링된 제 3 선택 트랜지스터를 활성화하는 것을 포함하는,
    비-일시적 컴퓨터 판독가능 매체.
  32. 제 31 항에 있어서,
    상기 기준 전압은 상기 제 1 기준 전압 및 상기 제 2 기준 전압의 평균에 대응하는,
    비-일시적 컴퓨터 판독가능 매체.
  33. 제 29 항에 있어서,
    상기 데이터 셀에 대한 상기 감지 회로의 커플링을 가능하게 하는 것은,
    제 1 감지 스테이지 동안 제 1 데이터 전압을 발생시키기 위해 제 1 감지 경로 및 상기 데이터 셀에 커플링된 제 1 선택 트랜지스터를 활성화하는 것, 및
    제 2 감지 스테이지 동안 제 2 데이터 전압을 발생시키기 위해 제 2 감지 경로 및 상기 데이터 셀에 커플링된 제 2 선택 트랜지스터를 활성화하는 것을 포함하는,
    비-일시적 컴퓨터 판독가능 매체.
  34. 제 33 항에 있어서,
    상기 기준 셀에 대한 상기 감지 회로의 커플링을 가능하게 하는 것은,
    상기 제 1 감지 스테이지 동안 제 1 기준 전압을 발생시키기 위해 상기 제 2 감지 경로 및 상기 기준 셀에 커플링된 제 3 선택 트랜지스터를 활성화하는 것, 및
    상기 제 2 감지 스테이지 동안 제 2 기준 전압을 발생시키기 위해 상기 제 1 감지 경로 및 상기 기준 셀에 커플링된 제 4 선택 트랜지스터를 활성화하는 것을 포함하는,
    비-일시적 컴퓨터 판독가능 매체.
  35. 제 34 항에 있어서,
    상기 데이터 전압은 상기 제 1 데이터 전압과 상기 제 2 데이터 전압의 평균에 대응하고, 그리고
    상기 기준 전압은 상기 제 1 기준 전압 및 상기 제 2 기준 전압의 평균에 대응하는,
    비-일시적 컴퓨터 판독가능 매체.
  36. 제 29 항에 있어서,
    상기 프로세서는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스에 통합되는,
    비-일시적 컴퓨터 판독가능 매체.
  37. 방법으로서,
    데이터 전압을 발생시키기 위해 데이터 셀의 상태를 감지하기 위한 단계 ― 상기 데이터 셀의 상태는 상기 데이터 셀의 프로그램가능 저항 기반 메모리 엘리먼트의 상태에 대응함 ―;
    기준 전압을 발생시키기 위해 기준 셀의 상태를 감지하기 위한 단계 ― 상기 데이터 셀의 상태 및 상기 기준 셀의 상태는 공통 감지 경로를 통해 감지됨 ―; 및
    상기 데이터 전압 및 상기 기준 전압에 기초하여 상기 데이터 셀의 논리 값을 결정하기 위한 단계
    를 포함하는,
    방법.
  38. 제 37 항에 있어서,
    상기 데이터 셀의 논리 값을 결정하기 위한 단계는, 전자 디바이스에 통합된 프로세서에서 수행되는,
    방법.
  39. 방법으로서,
    반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 수신하는 단계;
    파일 포맷에 따르도록 상기 설계 정보를 변환하는 단계; 및
    변환된 설계 정보를 포함하는 데이터 파일을 발생시키는 단계
    를 포함하고,
    상기 반도체 디바이스는,
    감지 회로, 및
    감지 증폭기를 포함하고,
    상기 감지 회로는,
    데이터 전압을 발생시키기 위해 데이터 셀의 상태를 감지하도록 ― 상기 데이터 셀의 상태는 상기 데이터 셀의 프로그램가능 저항 기반 메모리 엘리먼트의 상태에 대응함 ―, 그리고
    기준 전압을 발생시키기 위해 기준 셀의 상태를 감지하도록 ― 상기 데이터 셀의 상태 및 상기 기준 셀의 상태는 공통 감지 경로를 통해 감지됨 ― 구성되고,
    상기 감지 증폭기는,
    상기 데이터 전압을 상기 기준 전압과 비교하도록, 그리고
    상기 비교에 기초하여 비교 출력을 발생시키도록 구성되는,
    방법.
  40. 제 39 항에 있어서,
    상기 데이터 파일은 GDSII 포맷을 포함하는,
    방법.
  41. 제 39 항에 있어서,
    상기 데이터 파일은 GERBER 포맷을 포함하는,
    방법.
KR1020157028357A 2013-03-15 2014-03-12 기준 셀 및 공통 감지 경로를 이용한 메모리 셀 판독 KR101669164B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/835,251 US9390779B2 (en) 2013-03-15 2013-03-15 System and method of sensing a memory cell
US13/835,251 2013-03-15
PCT/US2014/024245 WO2014150791A2 (en) 2013-03-15 2014-03-12 System and method of sensing a memory cell

Publications (2)

Publication Number Publication Date
KR20150132285A true KR20150132285A (ko) 2015-11-25
KR101669164B1 KR101669164B1 (ko) 2016-10-25

Family

ID=50397341

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157028357A KR101669164B1 (ko) 2013-03-15 2014-03-12 기준 셀 및 공통 감지 경로를 이용한 메모리 셀 판독

Country Status (6)

Country Link
US (1) US9390779B2 (ko)
EP (1) EP2973575B1 (ko)
JP (1) JP6037491B2 (ko)
KR (1) KR101669164B1 (ko)
CN (1) CN105264607B (ko)
WO (1) WO2014150791A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190065253A (ko) * 2016-10-14 2019-06-11 에이알엠 리미티드 비휘발성 메모리 장치 동작을 위한 방법, 시스템, 및 장치

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9378781B1 (en) * 2015-04-09 2016-06-28 Qualcomm Incorporated System, apparatus, and method for sense amplifiers
US9406354B1 (en) * 2015-04-22 2016-08-02 Qualcomm Incorporated System, apparatus, and method for an offset cancelling single ended sensing circuit
US9767875B2 (en) * 2015-08-11 2017-09-19 Nxp Usa, Inc. Capacitive sensing and reference voltage scheme for random access memory
US9502091B1 (en) * 2015-09-02 2016-11-22 Qualcomm Incorporated Sensing circuit for resistive memory cells
KR101704929B1 (ko) * 2015-10-26 2017-02-09 한양대학교 산학협력단 센싱 마진을 향상시키는 메모리 셀 읽기 회로
US9773537B2 (en) 2015-10-27 2017-09-26 Nxp Usa, Inc. Sense path circuitry suitable for magnetic tunnel junction memories
KR101704933B1 (ko) * 2015-11-20 2017-02-22 한양대학교 산학협력단 오프셋 전압 상쇄를 이용한 메모리 셀 읽기 회로
US9659622B1 (en) * 2016-01-22 2017-05-23 Nxp Usa, Inc. Sense amplifier
US10170182B2 (en) 2016-03-16 2019-01-01 Imec Vzw Resistance change memory device configured for state evaluation based on reference cells
US9779795B1 (en) * 2016-11-21 2017-10-03 Nxp Usa, Inc. Magnetic random access memory (MRAM) and method of operation
US10431278B2 (en) * 2017-08-14 2019-10-01 Qualcomm Incorporated Dynamically controlling voltage for access operations to magneto-resistive random access memory (MRAM) bit cells to account for ambient temperature
US10510393B2 (en) 2017-09-15 2019-12-17 Samsung Electronics Co., Ltd Resistive memory device including reference cell and operating method thereof
CN109961811B (zh) * 2017-12-22 2021-04-06 中电海康集团有限公司 一种自旋转移力矩mram的读电路
DE102018103694B4 (de) 2018-02-20 2022-08-11 Infineon Technologies Ag Leseverstärker-Schaltkreis, Speichervorrichtung, Verfahren zum Ermitteln eines Zustandswerts einer resistiven Speicherzelle und Verfahren zum Betreiben einer Speichervorrichtung
US10854289B2 (en) 2018-05-14 2020-12-01 Samsung Electronics Co., Ltd. Resistive memory device providing reference calibration, and operating method thereof
CN110675906B (zh) * 2018-07-03 2021-10-08 华邦电子股份有限公司 电阻式随机存取存储单元的检测方法
DE102019102132B4 (de) * 2019-01-29 2020-08-06 Infineon Technologies Ag Schaltung mit Kondensatoren und entsprechendes Verfahren
US11031059B2 (en) * 2019-02-21 2021-06-08 Sandisk Technologies Llc Magnetic random-access memory with selector voltage compensation
CN110223725B (zh) * 2019-05-22 2022-03-22 北京航空航天大学 一种非易失性随机存储器数据读取电路、存储器及方法
TWI724895B (zh) * 2020-05-11 2021-04-11 力旺電子股份有限公司 具多階型記憶胞陣列之非揮發性記憶體及其相關編程控制方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6317376B1 (en) 2000-06-20 2001-11-13 Hewlett-Packard Company Reference signal generation for magnetic random access memory devices
US6621739B2 (en) 2002-01-18 2003-09-16 Sandisk Corporation Reducing the effects of noise in non-volatile memories through multiple reads
JP4084084B2 (ja) 2002-05-23 2008-04-30 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP3821066B2 (ja) 2002-07-04 2006-09-13 日本電気株式会社 磁気ランダムアクセスメモリ
US7292467B2 (en) * 2005-04-22 2007-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic random access memory device
US7286429B1 (en) * 2006-04-24 2007-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. High speed sensing amplifier for an MRAM cell
US7706201B2 (en) 2007-07-16 2010-04-27 Qimonda Ag Integrated circuit with Resistivity changing memory cells and methods of operating the same
US7596045B2 (en) 2007-10-31 2009-09-29 International Business Machines Corporation Design structure for initializing reference cells of a toggle switched MRAM device
JP5288103B2 (ja) * 2008-04-03 2013-09-11 日本電気株式会社 磁気ランダムアクセスメモリ及びデータ読み出し方法
US7881100B2 (en) * 2008-04-08 2011-02-01 Micron Technology, Inc. State machine sensing of memory cells
US7881094B2 (en) 2008-11-12 2011-02-01 Seagate Technology Llc Voltage reference generation for resistive sense memory cells
US8154903B2 (en) * 2009-06-17 2012-04-10 Qualcomm Incorporated Split path sensing circuit
US8335101B2 (en) 2010-01-21 2012-12-18 Qualcomm Incorporated Resistance-based memory with reduced voltage input/output device
KR101095736B1 (ko) 2010-06-24 2011-12-21 주식회사 하이닉스반도체 비휘발성 메모리 장치
US8406072B2 (en) * 2010-08-23 2013-03-26 Qualcomm Incorporated System and method of reference cell testing
US9042152B2 (en) 2011-08-25 2015-05-26 Samsung Electronics Co., Ltd. Data read circuit, a non-volatile memory device having the same, and a method of reading data from the non-volatile memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190065253A (ko) * 2016-10-14 2019-06-11 에이알엠 리미티드 비휘발성 메모리 장치 동작을 위한 방법, 시스템, 및 장치

Also Published As

Publication number Publication date
US20140269031A1 (en) 2014-09-18
JP6037491B2 (ja) 2016-12-07
KR101669164B1 (ko) 2016-10-25
WO2014150791A2 (en) 2014-09-25
EP2973575A2 (en) 2016-01-20
JP2016511502A (ja) 2016-04-14
EP2973575B1 (en) 2018-10-24
US9390779B2 (en) 2016-07-12
CN105264607B (zh) 2017-08-08
WO2014150791A3 (en) 2014-11-13
CN105264607A (zh) 2016-01-20

Similar Documents

Publication Publication Date Title
KR101669164B1 (ko) 기준 셀 및 공통 감지 경로를 이용한 메모리 셀 판독
EP3025350B1 (en) Sense amplifier offset voltage reduction using test code stored in latches
KR101402150B1 (ko) 전류 미러링 및 기준 메모리 셀을 갖는 차동 감지 증폭기
KR101425121B1 (ko) 자기 터널 접합에 인가될 전류의 방향을 제어하기 위한 시스템 및 방법
JP2013539151A (ja) ２ダイオードアクセスデバイスを有する抵抗ベースメモリ
US8693272B2 (en) Sensing circuit
US8264895B2 (en) Resistance based memory circuit with digital sensing
KR101613179B1 (ko) 감지 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190924

Year of fee payment: 4