KR101425121B1 - 자기 터널 접합에 인가될 전류의 방향을 제어하기 위한 시스템 및 방법 - Google Patents

자기 터널 접합에 인가될 전류의 방향을 제어하기 위한 시스템 및 방법 Download PDF

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Abstract

자기 터널 접합(139)에 인가될 전류의 방향을 제어하는 시스템 및 방법이 개시된다. 특정 실시예에서, 장치는 자기 터널 접합(MTJ) 저장 엘리먼트 및 센스 증폭기(102)를 포함한다. 센스 증폭기는 제 1 경로(114)에, 그리고 제 2 경로(116)에 커플링된다. 제 1 경로는 제 1 전류 방향 선택 트랜지스터(118)를 포함하고 제 2 경로는 제 2 전류 방향 선택 트랜지스터(120)를 포함한다. 제 1 경로는 MTJ 저장 엘리먼트의 비트 라인(140)에 커플링되며 제 2 경로는 MTJ 저장 엘리먼트의 소스 라인(142)에 커플링된다.

Description

자기 터널 접합에 인가될 전류의 방향을 제어하기 위한 시스템 및 방법{SYSTEM AND METHOD TO CONTROL A DIRECTION OF A CURRENT APPLIED TO A MAGNETIC TUNNEL JUNCTION}
본 개시물은 일반적으로 자기 터널 접합에 인가될 전류의 방향을 제어하는 것에 관한 것이다.
기술의 진보들은 더 소형이며 더 강력한 컴퓨팅 디바이스들을 발생시켰다. 예를 들어, 소형이고, 경량이며 사용자들에 의해 용이하게 운반되는 페이징 디바이스들, 개인 휴대 정보 단말들(PDAs), 휴대용 무선 전화들과 같은 무선 컴퓨팅 디바이스들을 포함하여, 다양한 휴대용 개인 컴퓨팅 디바이스들이 현재 존재한다. 더 구체적으로, 셀룰러 전화들 및 인터넷 프로토콜(IP) 전화들과 같은 휴대용 무선 전화들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 전달할 수 있다. 더욱이, 많은 그와 같은 무선 전화들은 그에 통합되는 다른 타입들의 디바이스들을 포함한다. 예를 들어, 무선 전화는 또한 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 리코더 및 오디오 파일 플레이어를 포함할 수 있다. 또한, 그와 같은 무선 전화들은 인터넷에 액세스하기 위해 이용될 수 있는 웹 브라우저 애플리케이션과 같은 소프트웨어 애플리케이션들을 포함하여 실행가능한 명령들을 프로세싱할 수 있다. 그와 같이, 이들 무선 전화들은 상당한 컴퓨팅 능력들을 포함할 수 있다.
자기 터널 접합(MTJ)은 자기저항 랜덤 액세스 메모리(MRAM) 또는 스핀 토크 전달 MRAM(STT-MRAM)과 같은 메모리 디바이스의 일부로서 컴퓨팅 디바이스들에 의해 이용될 수 있다. MTJ에서, 얇은 MgO 막과 같은 터널링 장벽이 2개의 자기층들 사이에 삽입되며, 여기서 하나의 자기층은 일정한 자화를 갖는 고정층이며, 다른 자기층은 회전할 수 있는 자화의 방향을 갖는 자유층이다. 터널 자기 저항(tunnel magnetic resistance: TMR) 효과로 인하여, MTJ의 저항은 2개의 층들의 자화의 정렬(즉, 평행 상태 및 반-평행(anti-parallel) 상태)에 대응하여 변화한다. 2가지 상태들 각각의 저항값들은 데이터 값들(예를 들어, "1" 또는 "0"의 논리 값)에 대응하도록 이용될 수 있다.
STT-MRAM에서, MTJ는 MTJ를 통해 흐르는 전류가 반-평행 방향으로 임계값을 넘어서 증가할 때 반-평행 상태에 놓인다. 반대로, 전류가 평행 방향으로 임계값을 넘어서 증가할 때 MTJ는 평행 상태에 놓인다. MTJ의 상태는 MTJ의 저항 상태를 결정하는데 충분히 크지만 MTJ가 상태들을 변경하지 않도록 충분히 작은 MTJ를 통해 흐르는 판독 전류에 기초하여 결정될 수 있다. 판독 동작에서, 판독 전류가 판독 방해 임계값을 초과하며 MTJ에 기록을 수행할 때 판독 방해가 발생할 수 있다. 예를 들어, 반-평행 방향으로 흐르는 판독 전류는 MTJ의 상태를 평행 상태로부터 반-평행 상태로 변경할 수 있으며 평행 방향으로 흐르는 판독 전류는 반-평행 상태로부터 평행 상태로 MTJ의 상태를 변경할 수 있다.
MTJ에서의 판독 방해의 확률은 판독 전류의 방향 및 MTJ의 구성에 부분적으로 의존한다. MTJ의 구성은 열적으로 조정된 MTJ의 상태를 포함할 수 있다. 예를 들어, 평행 대 반-평행 스위칭을 용이하게 하기 위해 열적으로 조정되는 평행 상태를 갖는 MTJ를 포함하는 회로에서, 평행 판독 전류는 반-평행 판독 전류보다 더 적은 판독 방해들을 발생시킬 수 있다. 반-평행 대 평행 스위칭을 용이하게 하기 위해 MTJ의 열적 안정성이 조정되는 다른 MTJ 회로 구성에서, 반-평행 판독 전류는 평행 판독 전류보다 더 적은 판독 방해들을 발생시킬 수 있다.
특정 실시예에서, 평행 판독 전류 또는 반-평행 판독 전류를 이용하여 MTJ 저장 엘리먼트를 판독할 수 있는 회로가 개시된다. 회로는 평행 방향 또는 반-평행 방향으로 MTJ 저장 엘리먼트를 선택적으로 판독할 수 있다. 회로는 센스 증폭기가 MTJ의 판독 동작 동안 판독 방해들을 생성하는 더 낮은 확률을 가질 수 있는 판독 전류 방향을 선택하게 할 수 있다.
특정 실시예에서, 장치는 자기 터널 접합(MTJ) 저장 엘리먼트 및 센스 증폭기를 포함한다. 센스 증폭기는 제 1 경로, 제 2 경로 및 기준 회로에 커플링된다. 제 1 경로는 제 1 전류 방향 선택 트랜지스터를 포함하고 제 2 경로는 제 2 전류 방향 선택 트랜지스터를 포함한다. 제 1 경로는 MTJ 저장 엘리먼트의 비트 라인에 커플링되며, 제 2 경로는 MTJ 저장 엘리먼트의 소스 라인에 커플링된다.
특정 실시예에서, 메모리 디바이스의 MTJ 셀에 인가될 전류의 방향을 제어하는 방법이 개시된다. 방법은 판독 동작 동안 MTJ 셀에 커플링되는 제 1 전류 경로에서 스위치를 활성화하는 단계를 포함한다. 스위치를 활성화할 때, 전류는 선택된 방향으로 MTJ 셀을 통해 흐른다.
개시되는 실시예들 중 적어도 하나에 의해 제공되는 하나의 특정 장점은 특정 MTJ에 대한 판독 방해들의 확률을 감소시키는 판독 전류의 방향을 선택하는 센스 증폭기의 능력이다.
본 개시물의 다른 양상들, 장점들 및 특징들은 다음의 섹션들: 도면들의 간단한 설명, 상세한 설명 및 청구범위를 포함하는 전체 출원의 검토 후에 명백해질 것이다.
도 1은 자기 터널 접합(MTJ)에 인가될 판독 전류의 방향을 제어하는 회로의 특정 예시적인 실시예의 도면이다.
도 2는 도 1의 회로와 함께 이용될 수 있는 경로 선택 회로의 도면이다.
도 3은 자기 터널 접합에 인가될 판독 전류의 방향을 제어하는 회로의 예시적인 제 2 실시예의 도면이다.
도 4는 자기 터널 접합에 인가될 판독 전류의 방향을 제어하는 회로의 예시적인 제 3 실시예의 도면이다.
도 5는 자기 터널 접합에 인가될 전류의 방향을 제어하는 방법의 특정 예시적인 실시예의 흐름도이다.
도 6은 자기 터널 접합에 인가될 판독 전류의 방향을 제어하는 회로를 포함하는 무선 통신 디바이스의 특정 실시예의 블록도이다.
도 7은 자기 터널 접합에 인가될 판독 전류의 방향을 제어하는 회로를 포함하는 디바이스와 함께 이용하기 위한 제조 프로세스를 도시하는 데이터 흐름도이다.
도 1을 참조하면, 자기 터널 접합(MTJ)에 인가될 판독 전류의 방향을 제어하는 회로의 특정 예시적인 실시예가 개시되며 일반적으로 100으로 지시된다. 회로(100)는 제 1 노드(148) 및 제 2 노드(150)에 커플링되는 센스 증폭기(102)를 포함한다. 제 1 노드(148)는 센스 증폭기(102)가 MTJ 셀(139)의 MTJ 저장 엘리먼트(108)를 통한 전류에 기초하여 데이터 입력(data_in) 전압을 센싱하게 할 수 있다. 제 2 노드(150)는 센스 증폭기(102)가 기준 회로(104)에 의해 발생되는 기준 입력(ref_in) 전압을 센싱하게 할 수 있다.
특정 실시예에서, 제 2 노드(150)에서의 ref_in 전압은 MTJ 저장 엘리먼트(108)와 관련된 논리 1 값보다 작고 MTJ 저장 엘리먼트(108)와 관련된 논리 0 값보다 큰 전압에 대응하는 기준 데이터 값이다. 예를 들어, ref_in 전압은 하이 데이터 전압과 로우 데이터 전압 사이의 실질적으로 중간 지점에 있을 수 있다. 센스 증폭기(102)는 MTJ 저장 엘리먼트(108)의 상태를 결정하기 위해 데이터 입력(data_in) 전압과 기준 전압(ref_in)을 비교하고 그 비교에 기초하여 출력(160)을 발생시키도록 구성된다. 예를 들어, data_in 전압이 ref_in 전압보다 크다는 결정에 응답하여, 센스 증폭기(102)의 출력(160)은 MTJ 저장 엘리먼트(108)가 "1"의 논리 상태에 대응할 수 있는 반-평행 상태에 있음을 표시할 수 있다. data_in 전압이 ref_in 전압보다 작은 것으로 결정하는데 응답하여, 출력(160)은 MTJ 저장 엘리먼트(108)가 "0"의 논리 상태에 대응할 수 있는 평행 상태에 있음을 표시할 수 있다.
특정 실시예에서, 제 1 노드(148)는 p-채널 금속 산화물 반도체(PMOS) 전계 효과 트랜지스터 로드 디바이스(110)와 같은 로드 디바이스에 커플링된다. PMOS 로드 디바이스(110)는 제 1 경로(114) 및 제 2 경로(116) 중 하나를 통해 MTJ 저장 엘리먼트(108)에 커플링된다. 제 1 노드(148)에서의 data_in 전압은 MTJ 저장 엘리먼트(108)의 저항값에 응답하여 PMOS 로드 디바이스(110)에 의해 발생되는 전압일 수 있다.
PMOS 로드 디바이스(110)는 또한 클램프 트랜지스터(112)에 커플링된다. 클램프 트랜지스터(112)는 MTJ 저장 엘리먼트(108)에 전달되는 전류 및 전압을 제한하도록 구성될 수 있다. 스위치(106)는 클램프 트랜지스터(112)에 커플링된다. 스위치(106)는 제 1 전류 방향 선택 트랜지스터(118) 및 제 2 전류 방향 선택 트랜지스터(120)를 포함한다. 제 1 전류 방향 선택 트랜지스터(118)는 비트 라인(BL)(140)을 통해 자기 터널 접합(MTJ) 저장 엘리먼트(108)에 커플링되는 제 1 판독 선택 트랜지스터(126)를 포함하는 제 1 경로(114)의 일부분이다. 제 2 전류 방향 선택 트랜지스터(120)는 소스 라인(SL)(142)을 통해 MTJ 저장 엘리먼트(108)에 커플링되는 제 2 판독 선택 트랜지스터(128)를 포함하는 제 2 경로(116)의 일부분이다. 특정 실시예에서, 제 1 판독 선택 트랜지스터(126) 및 제 2 판독 선택 트랜지스터(128) 둘 다는 공통 게이트 신호(130)에 응답한다. 스위치(106)는 제 1 경로(114) 및 제 2 경로(116) 중 하나를 통해 PMOS 로드 디바이스(110)가 MTJ 저장 엘리먼트(108)에 접속되도록 구성될 수 있다.
특정 실시예에서, 스위치(106)는 선택 신호에 기초하여 MTJ 저장 엘리먼트(108)를 통하는 전류 흐름의 방향을 제어하도록 구성된다. 제 1 전류 방향 선택 트랜지스터(118) 및 제 2 전류 방향 선택 트랜지스터(120)는 선택 신호에 응답할 수 있다. 특정 실시예에서, 선택 신호는 하이 신호 또는 로우 신호이다. 선택 신호는 제 1 선택 신호(122)로서 제 1 전류 방향 선택 트랜지스터(118)에 직접 입력될 수 있으며 선택 신호는 제 2 선택 신호(124)로서 제 2 전류 방향 선택 트랜지스터(120)에 입력되기 전에 반전될 수 있다.
제 1 전류 방향 선택 트랜지스터(118)는 제 1 선택 신호(122)에 응답하여 제 1 경로(114)에 대한 액세스를 가능하게 할 수 있다. 제 2 전류 방향 선택 트랜지스터(120)는 제 2 선택 신호(124)에 응답하여 제 2 경로(116)에 대한 액세스를 가능하게 할 수 있다. 스위치(106)는 판독 동작을 위해 MTJ 저장 엘리먼트(108)를 통해 흐르는 전류의 방향을 스위칭하도록 구성될 수 있다. 예를 들어, 하이 선택 신호(예를 들어, 제 1 선택 신호(122))에 응답하여, 스위치(106)는 BL(140)을 통해 PMOS 로드 디바이스(110)로부터 MTJ 저장 엘리먼트(108)로 판독 전류를 지향시킬 수 있다. 로우 선택 신호는 제 2 선택 신호(124)를 발생시키기 위해 반전될 수 있다. 제 2 선택 신호(124)에 응답하여, 스위치(106)는 SL(142)을 통해 PMOS 로드 디바이스(110)로부터 MTJ 저장 엘리먼트(108)로 판독 전류를 지향시킬 수 있다.
특정 실시예에서, 제 1 경로(114)는 제 1 프리차지 트랜지스터(134)를 포함한다. 제 1 프리차지 트랜지스터(134)는 제 1 프리차지 신호(138)에 응답할 수 있다. 제 1 프리차지 신호(138)는 제 1 전류 방향 선택 트랜지스터(118) 및 제 2 전류 방향 선택 트랜지스터(120)에 제공되는 선택 신호에 기초할 수 있다. 예를 들어, 하이 선택 신호는 제 1 프리차지 트랜지스터(134)가 제 1 프리차지 신호(138)를 수신하게 야기할 수 있다. 제 1 프리차지 신호(138)를 수신하는데 응답하여, 제 1 프리차지 트랜지스터(134)가 인에이블될 수 있다. 특정 실시예에서, 제 1 프리차지 트랜지스터(134)가 인에이블될 때, 제 1 프리차지 트랜지스터(134)는 MTJ 저장 엘리먼트(108)를 접지에 접속하며 제 1 경로(114)에서의 전류 흐름을 접지로 유도한다.
MTJ 저장 엘리먼트(108)는 BL(140) 및 SL(142) 둘 다에 커플링된다. MTJ 저장 엘리먼트(108)는 자유층(141), 터널층(143) 및 고정층(146)과 같은 다수의 MTJ 엘리먼트들을 포함할 수 있다. 특정 실시예에서, MTJ 저장 엘리먼트(108)의 자유층(141)은 BL(140)과 SL(142) 중 하나에 커플링될 수 있다. MTJ 저장 엘리먼트(108)는 논리 "1" 값에 대응하는 제 1 저항 및 논리 "0" 값에 대응하는 제 2 저항을 갖는 디바이스일 수 있다. 예를 들어, MTJ 저장 엘리먼트(108)는 MRAM 또는 STT-MRAM과 같은 저항 메모리 디바이스일 수 있다. 액세스 트랜지스터(144)는 MTJ 저장 엘리먼트(108)에 커플링된다. 액세스 트랜지스터(144)는 선택적으로 전류가 게이트 전압을 나타내는 신호 VWL(145)에 기초하여 MTJ 저장 엘리먼트(108)를 통해 흐르게 허용한다.
하이 선택 신호를 수신하는데 응답하여, 제 1 전류 방향 선택 트랜지스터(118)는 전류가 PMOS 로드 디바이스(110)로부터 제 1 경로(114)를 경유하여 MTJ 저장 엘리먼트(108)를 통과하여 흐르게 할 수 있다. 제 1 프리차지 트랜지스터(134)는 제 1 경로(114)가 접지에 접속하게 할 수 있도록 제 1 선택 신호(122)에 기초하여 제 1 프리차지 신호(138)를 수신할 수 있다.
특정 실시예에서, 제 2 경로(116)는 제 2 프리차지 트랜지스터(132)를 포함한다. 제 2 프리차지 트랜지스터(132)는 제 2 프리차지 신호(136)에 응답할 수 있다. 제 2 프리차지 신호(136)는 제 1 전류 방향 선택 트랜지스터(118) 및 제 2 전류 방향 선택 트랜지스터(120)에 제공되는 선택 신호에 기초할 수 있다. 예를 들어, 로우 선택 신호는 제 2 프리차지 트랜지스터(132)가 제 2 프리차지 신호(136)를 수신하게 야기할 수 있다. 제 2 프리차지 신호(136)를 수신하는데 응답하여, 제 2 프리차지 트랜지스터(132)가 인에이블될 수 있다. 특정 실시예에서, 제 2 프리차지 트랜지스터(132)가 인에이블될 때, 제 2 프리차지 트랜지스터(132)는 MTJ 저장 엘리먼트(108)를 접지에 접속하고 제 2 경로(116)에서의 전류 흐름을 접지로 지향시킨다.
로우 선택 신호를 수신하는데 응답하여, 제 2 전류 방향 선택 트랜지스터(120)는 전류가 PMOS 로드 디바이스(110)로부터 제 2 경로(116)를 경유하여 MTJ 저장 엘리먼트(108)를 통과하여 흐르게 할 수 있다. 제 2 프리차지 트랜지스터(132)는 제 2 선택 신호(124)에 기초하여 제 2 프리차지 신호(136)를 수신할 수 있으며 제 2 경로(116)가 접지에 접속하게 할 수 있다. 특정 실시예에서, 제 2 경로(116)를 이용하여 MTJ 저장 엘리먼트(108)를 판독하는 것은 출력(160)으로서 반전 결과를 생성할 수 있다. 출력(160)은 센스 증폭기(102)의 입력들을 스위칭함으로써 조정되어, 기록 데이터를 MTJ 저장 엘리먼트(108)에 대해 반전시키거나 또는 출력(160)을 반전시킬 수 있다.
PMOS 로드 디바이스(110)와 MTJ 저장 엘리먼트(108) 사이의 경로를 변경함으로써, 센스 증폭기(102)는 평행 방향 또는 반-평행 방향으로 MTJ 저장 엘리먼트(108)를 판독할 수 있다. 센스 증폭기(102)가 어느 방향에서든 MTJ 저장 엘리먼트(108)를 판독하게 하는 것은 MTJ 저장 엘리먼트(108)의 판독 동작 동안 판독 방해의 확률을 감소시키는 판독 전류 방향이 선택되게 할 수 있다. 판독 방해의 확률을 감소시키는 것은 센스 증폭기(102)의 출력(160)의 신뢰성을 증가시킬 수 있다.
도 2를 참조하면, 경로 선택 회로가 도시되며 일반적으로 200으로 지시된다. 경로 선택 회로(200)는 제 2 경로 선택 회로(204) 및 제 1 경로 선택 회로(206)를 포함한다. 제 2 경로 선택 회로(204)는 선택 신호(202)에 기초하여 제 2 프리차지 신호(236)를 전송하도록 구성될 수 있으며 제 1 경로 선택 회로(206)는 선택 신호(202)에 기초하여 제 1 프리차지 신호(238)를 전송하도록 구성될 수 있다.
특정 실시예에서, 경로 선택 회로(200)는 도 1의 프리차지 트랜지스터들(134, 132)에 프리차지 신호들(138, 136)을 전송하도록 이용될 수 있다. 예를 들어, 제 2 경로 선택 회로(204)는 제 2 프리차지 신호(236)를 제 2 프리차지 트랜지스터(132)에 전송할 수 있고 제 1 경로 선택 회로(206)는 제 1 프리차지 신호(238)를 도 1의 제 1 프리차지 트랜지스터(134)에 전송할 수 있다.
특정 실시예에서, 제 2 경로 선택 회로(204)는 선택 신호(202) 및 판독 신호(208)를 수신하는 제 1 NAND 게이트(212)를 포함한다. 제 2 경로 선택 회로(204)는 기록 신호(210)를 수신하는 제 1 인버터(214)를 포함한다. 제 1 NAND 게이트(212)의 출력 및 제 1 인버터(214)의 출력은 제 2 NAND 게이트(216)의 입력들로서 커플링될 수 있다. 제 2 NAND 게이트(216)의 출력은 제 2 인버터(218)에 커플링된다. 제 2 인버터(218)의 출력은 제 2 프리차지 신호(236)를 제공한다.
특정 실시예에서, 제 1 NAND 게이트(212) 및 제 2 NAND 게이트(216)는 입력들 모두가 하이 신호는 아닌 경우에 하이 출력을 발생시키도록 구성된다. 제 1 인버터(214) 및 제 2 인버터(218)는 입력이 로우인 경우에 하이 출력을 발생시키고 입력이 하이인 경우에 로우 출력을 발생시키도록 구성될 수 있다. 예를 들어, 로우 선택 신호(예를 들어, 선택 신호(202)) 및 하이 판독 신호(예를 들어, 기록 신호(210))에 응답하여, 제 1 NAND 게이트(212)는 하이 출력을 발생시킬 수 있다. 제 1 NAND 게이트(212)로부터의 하이 출력 및 제 1 인버터(214)로부터의 하이 출력(예를 들어, 기록 신호(210)가 로우임)에 응답하여, 제 2 NAND 게이트(216)는 로우 출력을 발생시킬 수 있다. 제 2 인버터(218)는 제 2 NAND 게이트(216)로부터 로우 입력을 수신하는데 응답하여 하이 출력을 발생시킬 수 있다. 특정 실시예에서, 제 2 인버터(218)의 하이 출력은 제 2 프리차지 신호(236)이다.
특정 실시예에서, 제 1 경로 선택 회로(206)는 판독 신호(208) 및 선택 신호(202)의 반전을 수신하는 제 3 NAND 게이트(224)를 포함한다. 선택 신호(202)는 선택 신호 인버터(220)에 의해 반전될 수 있다. 제 1 경로 선택 회로(206)는 기록 신호(210)를 수신하는 제 3 인버터(226)를 포함한다. 제 3 NAND 게이트(224)의 출력 및 제 3 인버터(226)의 출력은 제 4 NAND 게이트(228)의 입력들로서 커플링될 수 있다. 제 4 NAND 게이트(228)의 출력은 제 4 인버터(230)에 커플링된다. 제 4 인버터(230)의 출력은 제 1 프리차지 신호(238)를 제공할 수 있다.
특정 실시예에서, 제 3 NAND 게이트(224) 및 제 4 NAND 게이트(228)는 입력들 모두가 하이 신호인 것은 아닌 경우에 하이 출력을 발생시키도록 구성된다. 선택 신호 인버터(220), 제 3 인버터(226) 및 제 4 인버터(230)는 입력이 로우인 경우에 하이 출력을 발생시키고 입력이 하이인 경우에 로우 출력을 발생시키도록 구성될 수 있다. 예를 들어, 하이 선택 신호에 응답하여, 제 3 NAND 게이트(224)는 선택 신호 인버터(220)로부터의 출력으로서 로우 신호를 수신할 수 있다. 제 3 NAND 게이트(224)는 선택 신호 인버터(220)로부터의 로우 신호 및 하이 판독 신호(208)를 수신하는데 응답하여 하이 출력을 발생시킬 수 있다. 제 3 NAND 게이트(224)로부터의 하이 출력 및 제 3 인버터(226)로부터의 하이 출력(예를 들어, 기록 신호(210)가 로우임)에 응답하여, 제 4 NAND 게이트(228)는 로우 출력을 발생시킬 수 있다. 제 4 인버터(230)는 제 4 NAND 게이트(228)로부터의 로우 입력을 수신하는데 응답하여 하이 출력을 발생시킬 수 있다. 특정 실시예에서, 제 4 인버터(230)의 하이 출력은 제 1 프리차지 신호(238)이다.
경로 선택 회로(200)는 프리차지 신호들(136, 138)을 발생시키기 위해 도 1의 회로(100)에 구현될 수 있다. 프리차지 신호들(136, 138)은 MTJ 저장 엘리먼트(108)로의 전류 흐름의 경로를 변경하기 위해 도 1의 회로(100)를 인에이블할 수 있다. PMOS 로드 디바이스(110)와 MTJ 저장 엘리먼트(108) 사이의 경로를 변경함으로써, 센스 증폭기(102)는 평행 방향 또는 반-평행 방향에서 MTJ 저장 엘리먼트(108)를 판독할 수 있다. 센스 증폭기(102)가 어느 방향에서든 MTJ 저장 엘리먼트(108)를 판독할 수 있게 함으로써, MTJ 저장 엘리먼트(108)의 판독 동작 동안 판독 방해의 확률을 감소시키는 판독 전류 방향이 선택되게 할 수 있다. 판독 방해 확률을 감소시키는 것은 센스 증폭기(102)의 출력(160)의 신뢰성을 증가시킬 수 있다.
도 3을 참조하면, MTJ 엘리먼트를 통하는 전류의 방향을 제어하는 회로의 다른 실시예가 개시되며 일반적으로 300으로 표시된다. 회로(300)는 도 1에 참조된 회로(100)의 엘리먼트들을 포함하며, 여기서 유사한 엘리먼트들은 동일한 참조 부호를 갖는다.
제 1 선택 신호(122)를 수신하는데 응답하여, 제 1 전류 방향 선택 트랜지스터(118)는 전류가 PMOS 로드 디바이스(110)로부터 제 1 경로(114)를 경유하여 MTJ 저장 엘리먼트(108)를 통과하여 흐르게 할 수 있다. 제 1 프리차지 트랜지스터(134)는 제 1 선택 신호(122)에 기초하여 제 1 프리차지 신호(138)를 수신할 수 있으며 제 1 경로(114)가 접지에 접속되게 할 수 있다.
판독 전류는 PMOS 로드 디바이스(110)로부터 클램프 트랜지스터(112), 제 1 전류 방향 선택 트랜지스터(118), 제 1 판독 선택 트랜지스터(126), MTJ 저장 엘리먼트(108), 액세스 트랜지스터(144) 및 제 1 프리차지 트랜지스터(134)를 경유하여 접지까지 제 1 경로(114)를 통해 흐를 수 있다. 특정 실시예에서, MTJ 저장 엘리먼트(108)를 통해 흐르는 전류는 반-평행 전류 방향 및 평행 전류 방향 중 하나일 수 있다. 예를 들어, MTJ 저장 엘리먼트(108)의 자유층이 BL(140)에 커플링되는 경우에, 제 1 경로(114)를 경유하여 MTJ 저장 엘리먼트(108)를 통해 흐르는 전류가 평행 방향에 있을 수 있다. 대안적으로, MTJ 저장 엘리먼트(108)의 자유층이 SL(142)에 커플링되는 경우에, 제 1 경로(114)를 경유하여 MTJ 저장 엘리먼트(108)를 통해 흐르는 전류는 반-평행 방향에 있을 수 있다.
도 4를 참조하면, MTJ 엘리먼트를 통하는 전류의 방향을 제어하는 회로의 다른 실시예가 개시되며 일반적으로 400으로 표시된다. 회로(400)는 도 1에 참조되는 회로(100)의 엘리먼트들을 포함하며, 여기서 유사한 엘리먼트들은 동일한 참조 부호를 갖는다. BL(140) 및 SL(142)은 메모리 어레이(402)의 복수의 메모리 셀들에 커플링된다. MTJ 저장 엘리먼트(108) 및 복수의 메모리 셀들(402) 중 선택된 셀을 통해 흐르는 판독 전류의 방향은 반-평행 전류 방향 및 평행 전류 방향 중 하나일 수 있다.
제 2 선택 신호(124)를 수신하는데 응답하여, 제 2 전류 방향 선택 트랜지스터(120)는 전류가 PMOS 로드 디바이스(110)로부터 제 2 경로(116)를 경유하여 MTJ 저장 엘리먼트(108)를 통해 흐르게 할 수 있다. 제 2 프리차지 트랜지스터(132)는 제 2 선택 신호(124)에 기초하여 제 2 프리차지 신호(136)를 수신할 수 있고 제 2 경로(116)가 접지에 접속되게 할 수 있다.
판독 전류는 PMOS 로드 디바이스(110)로부터 클램프 트랜지스터(112), 제 2 전류 방향 선택 트랜지스터(120), 제 2 판독 선택 트랜지스터(128), 액세스 트랜지스터(144), MTJ 저장 엘리먼트(108) 및 제 2 프리차지 트랜지스터(132)를 경유하여 접지까지 제 2 경로(116)를 통해 흐를 수 있다. 특정 실시예에서, MTJ 저장 엘리먼트(108)를 통하는 전류 흐름의 방향은 반-평행 전류 방향 및 평행 전류 방향 중 하나일 수 있다. 예를 들어, MTJ 저장 엘리먼트(108)의 자유층이 BL(140)에 커플링되는 경우에, 제 2 경로(116)를 통해 MTJ 저장 엘리먼트(108)를 통과하여 흐르는 전류가 반-평행 방향에 있을 수 있다. 대안적으로, MTJ 저장 엘리먼트(108)의 자유층이 SL(142)에 커플링되는 경우에, 제 2 경로(116)를 경유하여 MTJ 저장 엘리먼트(108)를 통과하여 흐르는 전류는 평행 방향에 있을 수 있다.
도 5는 메모리 디바이스의 자기 터널 접합 셀에 인가될 전류의 방향을 제어하는 방법(500)의 일 실시예의 흐름도이다. 특정 실시예에서, 방법(500)은 도 1,3,4의 시스템들 중 임의의 시스템 또는 그들의 임의의 조합에 의해 수행된다. 방법(500)은 502에서, 판독 동작 동안 MTJ 셀에 커플링되는 제 1 전류 경로에서 스위치를 활성화하는 단계를 포함하며, 여기서 스위치를 활성화할 때, 전류는 선택된 방향에서 MTJ 셀을 통해 흐른다. 예를 들어, 도 1, 3 및 4의 스위치(106)는 판독 동작 동안 MTJ 저장 엘리먼트(108)에 커플링되는 제 1 경로(114)에서 활성화될 수 있다. 스위치(106)를 활성화할 때, 전류는 선택된 방향으로 MTJ 저장 엘리먼트(108)를 통해 흐른다.
특정 실시예에서, 전류는 판독 전류이다. 전류는 MTJ 셀의 비트 라인으로부터 MTJ 셀의 소스 라인까지의 제 1 방향으로 MTJ 셀을 통해 흐를 수 있다. 예를 들어, 도 3의 제 1 경로(114)의 전류는 비트 라인(140)으로부터 소스 라인(142)으로 흐른다. 전류는 MTJ 셀의 소스 라인으로부터 MTJ 셀의 비트 라인으로의 제 2 방향으로 MTJ 셀을 통해 흐를 수 있다. 예를 들어, 도 4의 제 2 경로(116)의 전류는 소스 라인(142)으로부터 비트 라인(140)으로 흐른다.
특정 실시예에서, 전류의 방향은 스위치를 활성화하는데 응답하여 제 1 방향으로부터 선택된 방향으로 변경된다. 예를 들어, 도 1의 스위치(106)를 활성화하는 것은 MTJ 셀(139)을 통하는 전류의 방향을 변경할 수 있다. 스위치 활성화는 전자 디바이스에 집적되는 프로세서에 의해 수행될 수 있다. 예를 들어, 도 1의 스위치(106)는 도 6의 디지털 신호 프로세서(610)에 의해 활성화될 수 있다. 스위치는 제 1 전류 선택 신호에 응답하는 제 1 전류 방향 선택 트랜지스터 및 제 2 전류 방향 선택 신호에 응답하는 제 2 전류 방향 선택 트랜지스터를 포함할 수 있다. 예를 들어, 도 1의 스위치(106)는 제 1 전류 선택 신호(122)에 응답하는 제 1 전류 방향 선택 트랜지스터(118) 및 제 2 전류 선택 신호(124)에 응답하는 제 2 전류 방향 선택 트랜지스터(120)를 포함할 수 있다. 제 1 전류 방향 선택 트랜지스터가 제 1 전류 선택 신호를 수신할 때 전류는 제 1 전류 방향으로 흐를 수 있으며, 제 2 전류 방향 선택 트랜지스터가 제 2 전류 선택 신호를 수신할 때 전류는 제 2 방향으로 흐른다. 예를 들어, 도 1에서, 제 1 전류 방향 선택 트랜지스터(118)가 제 1 전류 선택 신호(122)를 수신할 때 전류는 제 1 경로(114)를 통해 제 1 방향으로 흐를 수 있으며 제 2 전류 방향 선택 트랜지스터(120)가 제 2 전류 선택 신호(124)를 수신할 때 제 2 경로(116)를 통해 제 2 방향으로 흐를 수 있다.
특정 실시예에서, 방법(500)은 504에서, MTJ 셀과 관련된 판독 데이터 값을 검출하기 위해 제 1 전류 경로의 전압을 센싱하는 단계를 포함한다. 예를 들어, 도 1,3 및 4의 센스 증폭기(102)는 MTJ 저장 엘리먼트(108)와 관련된 판독 데이터 값을 검출하기 위해 제 1 경로(114)의 전압을 센싱한다. 센스 증폭기는 MTJ 셀에 응답할 수 있다. 예를 들어, 도 1의 센스 증폭기(102)는 MTJ 셀(139)에 응답한다.
도 5의 방법은 전자 디바이스에 집적되는 프로세서에서 수행될 수 있다. 예를 들어, 도 6에 관하여 설명되는 바와 같이, 도 1의 스위치(106)는 컴퓨터 또는 다른 전자 디바이스에 의해 활성화될 수 있다. 대안적으로 또는 추가로, 당업자는 도 5의 방법(500)이 필드 프로그램가능한 게이트 어레이(FPGA), 응용 주문형 집적 회로(ASIC), 중앙 프로세싱 유닛(CPU), 디지털 신호 프로세서(DSP), 제어기, 다른 하드웨어 디바이스 또는 그들의 임의의 조합에 의해 구현되거나 개시될 수 있음을 인식할 것이다.
도 6은 MTJ에 인가될 판독 전류의 방향을 제어하는 회로(예를 들어, MTJ 판독 전류 방향 제어 회로(664))를 갖는 무선 통신 디바이스(600)의 일 실시예의 블록도이다. 무선 통신 디바이스(600)는 메모리(632)에 커플링되는, 디지털 신호 프로세서(DSP)와 같은 프로세서(610)를 포함하는 휴대용 무선 전자 디바이스로서 구현될 수 있다.
예시적인 예에서, MTJ 판독 전류 방향 제어 회로(664)는 도 5에 따라 동작하는 도 1-4의 회로들 또는 컴포넌트들 중 하나 또는 둘 이상, 또는 그들의 임의의 조합을 포함한다. MTJ 판독 전류 방향 제어 회로(664)는 프로세서(610)에 있을 수 있거나 별개의 디바이스일 수 있다. MTJ 판독 전류 방향 제어 회로(664)가 디지털 신호 프로세서(610)에 집적되는 것으로 도시되지만, 다른 실시예들에서 MTJ 판독 전류 방향 제어 회로(664)는 디지털 신호 프로세서(610) 외부에 있을 수 있다.
특정 실시예에서, 디스플레이 제어기(626)는 프로세서(610) 및 디스플레이 디바이스(628)에 커플링된다. 코더/디코더(CODEC)(654)는 또한 프로세서(610)에 커플링될 수 있다. 스피커(636) 및 마이크로폰(638)은 CODEC(654)에 커플링될 수 있다. 무선 제어기(640)는 프로세서(610) 및 무선 안테나(642)에 커플링될 수 있다. 판독 전류 방향 제어 회로(664)는 무선 제어기(640), CODEC(654) 및 디스플레이 제어기(626)에 커플링된다. 특정 실시예에서, 판독 전류 방향 제어 회로(664)는 디스플레이 제어기(626), CODEC(654) 및 무선 제어기(640)에 관련된 데이터를 저장하도록 구성된다.
메모리(632)는 프로세서(610)에 의해 실행가능한 명령들과 같은 소프트웨어(634)를 포함한다. 메모리(632)는 프로세서(610)와 같은 프로세서에 의해 실행가능한 명령들(예를 들어, 소프트웨어(634))을 저장하는 컴퓨터 판독가능한 매체를 포함할 수 있다. 예를 들어, 소프트웨어(634)는 판독 동작 동안 MTJ 셀에 커플링되는 MTJ 판독 전류 방향 제어 회로(664) 내의 제 1 전류 경로에서 스위치(예를 들어, 도 1의 스위치(106))를 활성화하기 위해 컴퓨터에 의해 실행가능한 명령들을 포함할 수 있다. 스위치를 활성화할 때, 전류는 선택된 방향으로 MTJ 셀을 통해 흐른다. 도 1의 센스 증폭기(102)와 같은 센스 증폭기는 MTJ 셀과 관련된 판독 데이터 값을 검출하기 위해 제 1 전류 경로의 전압을 센싱하도록 구성된다.
특정 실시예에서, 신호 프로세서(610), 디스플레이 제어기(626), 메모리(632), CODEC(654) 및 무선 제어기(640)는 시스템-인-패키지 또는 시스템-온-칩 디바이스(622)에 포함된다. 특정 실시예에서, 입력 디바이스(630) 및 파워 서플라이(644)는 시스템-온-칩 디바이스(622)에 커플링된다. 더욱이, 특정 실시예에서, 도 6에 도시된 바와 같이, 디스플레이 디바이스(628), 입력 디바이스(630), 스피커(636), 마이크로폰(638), 무선 안테나(642) 및 파워 서플라이(644)는 시스템-온-칩 디바이스(622) 외부에 있다. 그러나, 디스플레이 디바이스(628), 입력 디바이스(630), 스피커(636), 마이크로폰(638), 무선 안테나(642) 및 파워 서플라이(644) 각각은 인터페이스 또는 제어기와 같은 시스템-온-칩 디바이스(622)의 컴포넌트에 커플링될 수 있다.
전술한 개시된 디바이스들 및 기능들은 컴퓨터 판독가능한 매체 상에 저장되는 컴퓨터 파일들(예를 들어, RTL, GDSII, GERBER, 등)로 설계될 수 있고 구성될 수 있다. 일부 또는 모든 그와 같은 파일들은 그와 같은 파일들에 기초하여 디바이스들을 제조하는 제조업자들에 제공될 수 있다. 최종 제품들은 반도체 웨이퍼들을 포함하며, 이 반도체 웨이퍼들은 그 후에 반도체 다이로 컷팅되며 반도체 칩에 패키징된다. 칩들은 그 후에 상술한 디바이스들에 사용된다.
도 7은 전자 디바이스 제조 프로세스(700)의 특정 예시적인 실시예를 도시한다. 물리적 디바이스 정보(702)는 검색 컴퓨터(706)에서와 같은 제조 프로세스(700)에서 수신된다. 물리적 디바이스 정보(702)는 도 1의 회로(100), 도 2의 경로 선택 회로(200), 도 3의 회로(300), 도 4의 회로(400) 또는 그들의 임의의 조합과 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예를 들어, 물리적 디바이스 정보(702)는 검색 컴퓨터(706)에 커플링되는 사용자 인터페이스(704)를 통해 입력되는 물리적 파라미터들, 재료 특성들 및 구조 정보를 포함할 수 있다. 검색 컴퓨터(706)는 메모리(710)와 같은 컴퓨터 판독가능한 매체에 커플링되는, 하나 또는 둘 이상의 프로세싱 코어들과 같은 프로세서(708)를 포함한다. 메모리(710)는 프로세서(708)로 하여금 파일 포맷을 따르도록 물리적 디바이스 정보(702)를 변환하고 라이브러리 파일(712)을 발생시키게 하도록 실행가능한 컴퓨터 판독가능한 명령들을 저장할 수 있다.
특정 실시예에서, 라이브러리 파일(712)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일(712)은 전자 설계 자동화(EDA) 툴(720)에 이용하기 위해 제공되는, 도 1의 회로(100)를 포함하는 디바이스, 도 3의 회로(300)를 포함하는 디바이스, 도 4의 회로(400)를 포함하는 디바이스 또는 그들의 임의의 조합을 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.
라이브러리 파일(712)은 메모리(718)에 커플링되는, 하나 또는 둘 이상의 프로세싱 코어들과 같은 프로세서(716)를 포함하는 설계 컴퓨터(714)에서 EDA 툴(720)과 함께 이용될 수 있다. EDA 툴(720)은 설계 컴퓨터(714)의 사용자가 라이브러리 파일(712)의, 도 1의 회로(100)를 포함하는 디바이스, 도 3의 회로(300)를 포함하는 디바이스, 도 4의 회로(400)를 포함하는 디바이스 또는 그들의 임의의 조합을 포함하는 회로를 설계하게 할 수 있도록 메모리(718)에 프로세서 실행가능한 명령들로서 저장될 수 있다. 예를 들어, 설계 컴퓨터(714)의 사용자는 설계 컴퓨터(714)에 커플링되는 사용자 인터페이스(724)를 통해 회로 설계 정보(722)를 입력할 수 있다. 회로 설계 정보(722)는 도 1의 회로(100)를 포함하는 디바이스, 도 3의 회로(300)를 포함하는 디바이스, 도 4의 회로(400)를 포함하는 디바이스 또는 그들의 임의의 조합과 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수 있다. 예시를 위해, 회로 설계 특성은 특정 회로들의 식별 및 회로 설계에서의 다른 엘리먼트들에 대한 관계들, 위치설정 정보, 피처(feature) 크기 정보, 상호접속 정보 또는 반도체 디바이스의 물리적 특성을 나타내는 다른 정보를 포함할 수 있다.
설계 컴퓨터(714)는 파일 포맷을 따르기 위해, 회로 설계 정보(722)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 예시를 위해, 파일 형성은 그래픽 데이터 시스템(GDSII) 파일 포맷과 같은 계층적 포맷에서의 회로 레이아웃에 관한 평면 기하학 형상들, 텍스트 라벨들 및 다른 정보를 나타내는 데이터베이스 이진 파일 포맷을 포함할 수 있다. 설계 컴퓨터(714)는 다른 회로들 또는 정보에 더하여, 도 1의 회로, 도 3의 회로(300)를 포함하는 디바이스, 도 4의 회로(400)를 포함하는 디바이스 또는 그들의 임의의 조합을 설명하는 정보를 포함하는, GDSII 파일(726)과 같은 변환된 설계 정보를 포함하는 데이터 파일을 발생시키도록 구성될 수 있다. 예시를 위해, 데이터 파일은 도 1의 회로(100)를 포함하며, 또한 SOC 내의 추가적인 전자 회로들 및 컴포넌트들을 포함하는 시스템-온-칩(SOC)에 대응하는 정보를 포함할 수 있다.
GDSII 파일(726)은 GDSII 파일(726)에서 변환된 정보에 따라, 도 1의 회로(100), 도 3의 회로(300)를 포함하는 디바이스, 도 4의 회로(400)를 포함하는 디바이스 또는 그들의 임의의 조합을 제조하기 위해 제조 프로세스(728)에서 수신될 수 있다. 예를 들어, 디바이스 제조 프로세스는 전형적인 마스크(732)로서 도시되는, 포토리소그래피 프로세싱에 이용될 마스크들과 같은 하나 또는 둘 이상의 마스크들을 생성하기 위해 GDSII 파일(726)을 마스크 제조업자(730)에 제공하는 단계를 포함할 수 있다. 마스크(732)는 하나 또는 둘 이상의 웨이퍼들(734)을 생성하기 위해 제조 프로세스 동안 이용될 수 있고, 웨이퍼들은 테스트될 수 있으며 전형적인 다이(736)와 같은 다이들로 분리될 수 있다. 다이(736)는 도 1의 회로(100)를 포함하는 디바이스, 도 3의 회로(300)를 포함하는 디바이스, 도 4의 회로(400)를 포함하는 디바이스 또는 그들의 임의의 조합을 포함하는 회로를 포함한다.
다이(736)는 패키징 프로세스(738)에 제공될 수 있으며, 여기서 다이(736)는 전형적인 패키지(740)에 통합된다. 예를 들어, 패키지(740)는 시스템-인-패키지(SiP) 배열과 같은 다수의 다이들 또는 단일 다이(736)를 포함할 수 있다. 패키지(740)는 JEDEC(Joint Electron Device Enginnering Council) 표준들과 같은 하나 또는 둘 이상의 표준들 또는 사양들에 따르도록 구성될 수 있다.
패키지(740)에 관한 정보는 컴퓨터(746)에 저장되는 컴포넌트 라이브러리를 통해서와 같이, 여러 제품 설계자들에게 분배될 수 있다. 컴퓨터(746)는 메모리(750)에 커플링되는, 하나 또는 둘 이상의 프로세싱 코어들과 같은 프로세서(748)를 포함할 수 있다. 인쇄 회로 기판(PCB) 툴은 사용자 인터페이스(744)를 통해 컴퓨터(746)의 사용자로부터 수신되는 PCB 설계 정보(742)를 프로세싱하기 위해 프로세서 실행가능한 명령들로서 메모리(750)에 저장될 수 있다. PCB 설계 정보(742)는 회로 기판 상의 패키징된 반도체 디바이스, 도 1의 회로를 포함하는 패키지(740)에 대응하는 패키징된 반도체 디바이스, 도 3의 회로(300)를 포함하는 디바이스, 도 4의 회로(400)를 포함하는 디바이스 또는 그들의 임의의 조합의 물리적 위치설정 정보를 포함할 수 있다.
컴퓨터(746)는 트레이스들 및 비아들과 같은 전기적 접속들의 레이아웃뿐 아니라 회로 기판 상의 패키징된 반도체 디바이스의 물리적 위치설정 정보를 포함하는 데이터를 갖는, GERBER 파일(752)과 같은 데이터 파일을 발생시키기 위해 PCB 설계 정보(742)를 변환하도록 구성될 수 있으며, 여기서 패키징된 반도체 디바이스는 도 1의 회로(100)를 포함하는 패키지(740), 도 3의 회로(300)를 포함하는 디바이스, 도 4의 회로(400)를 포함하는 디바이스 또는 그들의 임의의 조합에 대응한다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의해 발생되는 데이터 파일은 GERBER 포맷과는 다른 포맷을 가질 수 있다.
GERBER 파일(752)은 보드 어셈블리 프로세스(754)에서 수신될 수 있으며 GERBER 파일(752) 내에 저장되는 설계 정보에 따라 제조되는, 전형적인 PCB(756)와 같은 PCB들을 생성하기 위해 사용될 수 있다. 예를 들어, GERBER 파일(752)은 PCB 생산 프로세스의 여러 단계들을 수행하기 위해 하나 또는 둘 이상의 머신들에 업로딩될 수 있다. PCB(756)는 전형적인 인쇄 회로 어셈블리(PCA)(758)를 형성하기 위해 패키지(740)를 포함하는 전자 컴포넌트들로 실장될 수 있다.
PCA(758)는 제품 제조 프로세스(760)에서 수신될 수 있고 전형적인 제 1 전자 디바이스(762) 및 전형적인 제 2 전자 디바이스(764)와 같은 하나 또는 둘 이상의 전자 디바이스들에 집적될 수 있다. 제한이 아닌 예시로서, 전형적인 제 1 전자 디바이스(762), 전형적인 제 2 전자 디바이스(764) 또는 둘 다는 적어도 하나의 제어가능한 에너지 소모 모듈이 집적되는, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛 및 컴퓨터의 그룹으로부터 선택될 수 있다. 제한이 아닌 다른 예시로서, 전자 디바이스들(762 및 764) 중 하나 또는 둘 이상은 이동 전화들, 휴대용 개인 통신 시스템들(PCS) 유닛들, 개인 휴대 정보 단말들과 같은 휴대용 데이터 유닛들, 위성 위치 확인 시스템(GPS) 가능 디바이스들, 네비게이션 디바이스들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 검색하는 임의의 다른 디바이스 또는 그들의 임의의 조합과 같은 원격 유닛들일 수 있다. 도 7은 개시물의 교시들에 따른 원격 유닛들을 도시하지만, 개시물은 이들 예시적인 도시된 유닛들에 제한되지 않는다. 개시물의 실시예들은 메모리를 포함하는 활성 집적 회로 또는 온-칩 회로를 포함하는 임의의 디바이스에 적절하게 사용될 수 있다.
도 1의 회로(100)를 포함하는 디바이스, 도 3의 회로(300)를 포함하는 디바이스, 도 4의 회로(400)를 포함하는 디바이스 또는 그들의 임의의 조합은 예시적인 프로세스(700)에 설명된 바와 같이 제조될 수 있고, 프로세싱될 수 있으며 전자 디바이스로 통합될 수 있다. 도 1-4에 관하여 개시되는 실시예들 중 하나 또는 둘 이상의 양상들은 라이브러리 파일(712), GDSII 파일(726) 및 GERBER 파일(752) 내에서와 같은 다양한 프로세싱 스테이지들에 포함될 수 있을 뿐 아니라, 검색 컴퓨터(706)의 메모리(710), 설계 컴퓨터(714)의 메모리(718), 컴퓨터(746)의 메모리(750), 보드 어셈블리 프로세스(754)에서와 같은 다양한 스테이지들에서 이용되는 하나 또는 둘 이상의 다른 컴퓨터들 또는 프로세서들(도시되지 않음)의 메모리에 저장될 수 있으며, 또한 마스크(732), 다이(736), 패키지(740), PCA(758), 프로토타입 회로들 또는 디바이스들(도시되지 않음)과 같은 다른 제품들 또는 그들의 임의의 조합과 같은 하나 또는 둘 이상의 다른 물리적 실시예들에 통합될 수 있다. 물리적 디바이스 설계로부터 최종 제품까지의 다양한 전형적인 생성 스테이지들이 도시되지만, 다른 실시예들에서 더 적은 스테이지들이 이용될 수 있거나 추가적인 스테이지들이 포함될 수 있다. 유사하게, 프로세스(700)는 프로세스(700)의 다양한 스테이지들을 수행하는 하나 또는 둘 이상의 엔티티들 또는 단일 엔티티에 의해 수행될 수 있다.
당업자는 본원에 개시된 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들, 및 방법 단계들이 전자 하드웨어, 프로세싱 유닛에 의해 실행되는 컴퓨터 소프트웨어, 또는 둘 다의 조합들로서 구현될 수 있음을 더 이해할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들이 일반적으로 그들의 기능적 관점에서 앞서 설명되었다. 그와 같은 기능이 하드웨어로 구현되는지, 또는 실행가능한 프로세싱 명령들로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부과된 설계 제약들에 의존한다. 당업자는 설명된 기능을 각각의 특정 애플리케이션으로 다양한 방식들로 구현할 수 있지만, 그와 같은 구현 결정들이 본 개시물의 범위를 벗어나게 하는 것으로 해석되어서는 안 된다.
소프트웨어 모듈은 랜덤 액세스 메모리(RAM), 자기저항 랜덤 액세스 메모리(MRAM), 스핀-토크-전달 MRAM(STT-MRAM), 플래시 메모리, 판독 전용 메모리(ROM), 프로그램가능한 판독-전용 메모리(PROM), 삭제가능한 프로그램가능한 판독-전용 메모리(EPROM), 전기적으로 삭제가능한 프로그램가능한 판독-전용 메모리(EEPROM), 레지스터들, 하드디스크, 착탈식 디스크, 콤팩트 디스크 판독-전용 메모리(CD-ROM) 또는 기술분야에 알려진 저장 매체의 임의의 다른 형태로 존재할 수 있다. 예시적인 저장매체는 프로세서에 커플링되어, 프로세서는 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서에 집적될 수 있다. 프로세서 및 저장매체는 응용 주문형 집적 회로(ASIC)에 위치할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 이산 컴포넌트들로서 존재할 수 있다.
개시된 실시예들의 이전의 설명은 당업자가 개시되는 실시예들을 이용하거나 또는 실시할 수 있도록 제공된다. 이들 실시예들에 대한 다양한 수정들은 당업자에게 분명히 명백할 것이며, 본원에 한정된 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 본원에 도시된 실시예들로 한정되도록 의도되는 것이 아니라, 다음의 청구범위에 의해 한정되는 원리들 및 신규한 특징들과 일관되는 가능한 최광의의 범위에 따르는 것이다.

Claims (42)

  1. 자기 터널 접합(magnetic tunnel junction: MTJ) 저장 엘리먼트; 및
    제 1 노드 및 제 2 노드에 커플링되는 센스 증폭기를 포함하며,
    상기 제 1 노드는 제 1 경로 및 제 2 경로에 커플링되고,
    상기 제 2 노드는 기준 회로에 커플링되고,
    상기 제 1 경로는 제 1 전류 방향 선택 트랜지스터를 포함하고 상기 제 2 경로는 제 2 전류 방향 선택 트랜지스터를 포함하고,
    상기 제 1 경로는 상기 MTJ 저장 엘리먼트의 비트 라인과 상기 제 1 노드 사이에 연결되고 상기 제 2 경로는 상기 MTJ 저장 엘리먼트의 소스 라인과 상기 제 1 노드 사이에 연결되는, 장치.
  2. 제 1 항에 있어서,
    상기 MTJ 저장 엘리먼트는 다수의 MTJ 엘리먼트들을 포함하는, 장치.
  3. 제 1 항에 있어서,
    판독 동작 동안 전류의 방향은 상기 제 1 전류 방향 선택 트랜지스터 및 상기 제 2 전류 방향 선택 트랜지스터에 인가되는 선택 신호에 기초하여 선택되는, 장치.
  4. 제 3 항에 있어서,
    상기 비트 라인과 상기 소스 라인 사이의 상기 전류의 방향은 선택가능한, 장치.
  5. 제 3 항에 있어서,
    상기 제 1 전류 방향 선택 트랜지스터는 상기 전류가 제 1 선택 신호에 응답하여 상기 제 1 경로를 통해 흐르게 할 수 있고, 상기 제 2 전류 방향 선택 트랜지스터는 상기 전류가 제 2 선택 신호에 응답하여 상기 제 2 경로를 통해 흐르게 할 수 있는, 장치.
  6. 제 5 항에 있어서,
    상기 제 1 경로가 선택될 때 상기 전류는 제 1 프리차지(pre-charge) 트랜지스터를 통해 흐르며 상기 제 2 경로가 선택될 때 상기 전류는 제 2 프리차지 트랜지스터를 통해 흐르는, 장치.
  7. 제 6 항에 있어서,
    상기 제 1 프리차지 트랜지스터는 제 1 프리차지 신호에 응답하며 상기 제 2 프리차지 트랜지스터는 제 2 프리차지 신호에 응답하는, 장치.
  8. 제 7 항에 있어서,
    상기 제 1 노드에 커플링된 p-채널 금속 산화물 반도체(PMOS) 트랜지스터를 더 포함하는, 장치.
  9. 제 3 항에 있어서,
    상기 전류의 방향은 평행 전류 방향인, 장치.
  10. 제 3 항에 있어서,
    상기 전류의 방향은 반-평행(anti-parallelizing) 전류 방향인, 장치.
  11. 제 1 항에 있어서,
    상기 MTJ 저장 엘리먼트는 상기 비트 라인과 상기 소스 라인 중 하나에 커플링되는 자유층을 포함하는, 장치.
  12. 제 1 항에 있어서,
    상기 MTJ 저장 엘리먼트는 자기저항 랜덤 액세스 메모리(MRAM) 회로 또는 스핀 토크 전달 MRAM(STT-MRAM) 회로를 포함하는, 장치.
  13. 제 1 항에 있어서,
    상기 비트 라인 및 상기 소스 라인은 메모리 어레이의 복수의 MTJ 저장 엘리먼트들에 커플링되는, 장치.
  14. 제 1 항에 있어서,
    적어도 하나의 반도체 다이에 집적되는, 장치.
  15. 제 1 항에 있어서,
    상기 센스 증폭기가 집적되는, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛 및 컴퓨터로 이루어지는 그룹으로부터 선택되는 디바이스를 더 포함하는, 장치.
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  34. 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 수신하는 단계;
    파일 포맷을 따르게 하기 위해 상기 설계 정보를 변환하는 단계; 및
    상기 변환된 설계 정보를 포함하는 데이터 파일을 발생시키는 단계를 포함하고,
    상기 반도체 디바이스는 회로를 포함하며,
    상기 회로는:
    자기 터널 접합(MTJ) 저장 엘리먼트; 및
    제 1 노드 및 제 2 노드에 커플링되는 센스 증폭기를 포함하며,
    상기 제 1 노드는 제 1 경로 및 제 2 경로에 커플링되고,
    상기 제 2 노드는 기준 회로에 커플링되고,
    상기 제 1 경로는 제 1 전류 방향 선택 트랜지스터를 포함하고 상기 제 2 경로는 제 2 전류 방향 선택 트랜지스터를 포함하며, 그리고
    상기 제 1 경로는 상기 MTJ 저장 엘리먼트의 비트 라인과 상기 제 1 노드 사이에 연결되며 상기 제 2 경로는 상기 MTJ 저장 엘리먼트의 소스 라인과 상기 제 1 노드 사이에 연결되는, 방법.
  35. 제 34 항에 있어서,
    상기 데이터 파일은 GDSII 포맷을 포함하는, 방법.
  36. 반도체 디바이스에 대응하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 설계 정보에 따라 상기 반도체 디바이스를 제조하는 단계를 포함하며,
    상기 반도체 디바이스는:
    자기 터널 접합(MTJ) 저장 엘리먼트; 및
    제 1 노드 및 제 2 노드에 커플링되는 센스 증폭기를 포함하며,
    상기 제 1 노드는 제 1 경로 및 제 2 경로에 커플링되고,
    상기 제 2 노드는 기준 회로에 커플링되고,
    상기 제 1 경로는 제 1 전류 방향 선택 트랜지스터를 포함하고 상기 제 2 경로는 제 2 전류 방향 선택 트랜지스터를 포함하고
    상기 제 1 경로는 상기 MTJ 저장 엘리먼트의 비트 라인과 상기 제 1 노드 사이에 연결되며 상기 제 2 경로는 상기 MTJ 저장 엘리먼트의 소스 라인과 상기 제 1 노드 사이에 연결되는, 방법.
  37. 제 36 항에 있어서,
    상기 데이터 파일은 GDSII 포맷을 갖는, 방법.
  38. 회로 기판 상에 패키징된 반도체 디바이스의 물리적 위치설정 정보를 포함하는 설계 정보를 수신하는 단계; 및
    데이터 파일을 발생시키기 위해 상기 설계 정보를 변환하는 단계를 포함하며,
    상기 패키징된 반도체 디바이스는 반도체 구조를 포함하고,
    상기 반도체 구조는,
    자기 터널 접합(MTJ) 저장 엘리먼트, 및
    제 1 노드 및 제 2 노드에 커플링되는 센스 증폭기를 포함하며,
    상기 제 1 노드는 제 1 경로 및 제 2 경로에 커플링되고,
    상기 제 2 노드는 기준 회로에 커플링되고,
    상기 제 1 경로는 제 1 전류 방향 선택 트랜지스터를 포함하고 상기 제 2 경로는 제 2 전류 방향 선택 트랜지스터를 포함하고,
    상기 제 1 경로는 상기 MTJ 저장 엘리먼트의 비트 라인과 상기 제 1 노드 사이에 연결되며 상기 제 2 경로는 상기 MTJ 저장 엘리먼트의 소스 라인과 상기 제 1 노드 사이에 연결되는, 방법.
  39. 제 38 항에 있어서,
    상기 데이터 파일은 GERBER 포맷을 갖는, 방법.
  40. 회로 기판 상에 패키징된 반도체 디바이스의 물리적 위치설정 정보를 포함하는 설계 정보를 포함하는 데이터 파일을 수신하는 단계; 및
    상기 설계 정보에 따라 상기 패키징된 반도체 디바이스를 수용하도록 구성되는 상기 회로 기판을 제조하는 단계를 포함하며, 상기 패키징된 반도체 디바이스는:
    자기 터널 접합(MTJ) 저장 엘리먼트, 및
    제 1 노드 및 제 2 노드에 커플링된 센스 증폭기를 포함하며,
    상기 제 1 노드는 제 1 경로 및 제 2 경로에 커플링되고,
    상기 제 2 노드는 기준 회로에 커플링되고,
    상기 제 1 경로는 제 1 전류 방향 선택 트랜지스터를 포함하고 상기 제 2 경로는 제 2 전류 방향 선택 트랜지스터를 포함하고,
    상기 제 1 경로는 상기 MTJ 저장 엘리먼트의 비트 라인과 상기 제 1 노드 사이에 연결되며 상기 제 2 경로는 상기 MTJ 저장 엘리먼트의 소스 라인과 상기 제 1 노드 사이에 연결되는, 방법.
  41. 제 40 항에 있어서,
    상기 데이터 파일은 GERBER 포맷을 갖는, 방법.
  42. 제 40 항에 있어서,
    셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛 및 컴퓨터로 이루어지는 그룹으로부터 선택되는 디바이스에 상기 회로 기판을 집적하는 단계를 더 포함하는, 방법.
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