KR20130095554A - 안티 퓨즈 회로 및 이를 포함하는 반도체 장치 - Google Patents

안티 퓨즈 회로 및 이를 포함하는 반도체 장치 Download PDF

Info

Publication number
KR20130095554A
KR20130095554A KR1020120017091A KR20120017091A KR20130095554A KR 20130095554 A KR20130095554 A KR 20130095554A KR 1020120017091 A KR1020120017091 A KR 1020120017091A KR 20120017091 A KR20120017091 A KR 20120017091A KR 20130095554 A KR20130095554 A KR 20130095554A
Authority
KR
South Korea
Prior art keywords
driving voltage
cell
fuse
cell driving
boat
Prior art date
Application number
KR1020120017091A
Other languages
English (en)
Inventor
임영일
김철
신상호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120017091A priority Critical patent/KR20130095554A/ko
Priority to US13/748,773 priority patent/US8976564B2/en
Publication of KR20130095554A publication Critical patent/KR20130095554A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

간단한 회로 구조를 갖는 안티 퓨즈 회로 및 이를 포함하는 반도체 장치가 개시된다. 안티 퓨즈 회로는 안티 퓨즈 셀 구동회로 및 안티 퓨즈 셀 어레이를 포함한다. 안티 퓨즈 셀 구동회로는 노멀(normal) 셀 구동 전압과 보트(vote) 셀 구동 전압을 발생한다. 안티 퓨즈 셀 어레이는 복수 개의 단위 안티 퓨즈 셀로 구성되고, 상기 단위 안티 퓨즈 셀은 서로 병렬 연결된 노멀 셀 트랜지스터와 보트 셀 트랜지스터를 포함하고 상기 노멀 셀 구동 전압과 상기 보트 셀 구동 전압에 응답하여 퓨즈 동작을 수행한다. 따라서, 안티 퓨즈 회로는 안티 퓨징 상태를 용이하게 센싱할 수 있다.

Description

안티 퓨즈 회로 및 이를 포함하는 반도체 장치{ANTI-FUSE CIRCUIT AND SEMICONDUCTOR DEVICE HAVING THE SAME}
본 발명은 안티 퓨즈 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치, 특히 반도체 메모리 장치에 퓨즈 또는 안티퓨즈가 사용된다. 퓨즈는 조건이 만족되면 턴오프되는 소자이고, 안티퓨즈는 원하는 조건이 만족되면 턴온되는 소자이다. 퓨즈 또는 안티퓨즈는 반도체 장치의 동작 모드를 선택하거나, 메모리 셀 어레이에 불량 셀이 포함되어 있을 때 리던던시 어레이를 활성화시키는 동작 등에 사용될 수 있다.
안티 퓨즈 회로는 안티 퓨즈 회로에 포함된 안티 퓨즈 셀 트랜지스터의 게이트 산화막을 파괴시키고 파괴된 안티 퓨즈의 상태를 센싱한다. 그런데, 안티 퓨즈 셀 트랜지스터의 게이트 산화막이 파괴되어도 파괴의 상태에 따라 안티 퓨즈의 상태를 센싱하는 것이 불가능한 경우가 있다.
따라서, 종래에는 노말 셀 트랜지스터들로 구성된 노말 셀 어레이 뿐만 아니라, 노말 셀 어레이와 동일한 구성을 갖는 보트 셀 어레이를 포함하는 안티 퓨즈 회로가 사용되었다. 따라서, 종래에는 안티 퓨즈 회로가 칩에서 차지하는 면적이 증가했다.
본 발명의 목적은 안티 퓨징 상태를 용이하게 센싱할 수 있는 안티 퓨즈 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 안티 퓨즈 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 안티 퓨즈 회로를 포함하는 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 안티 퓨즈회로는 안티 퓨즈 셀 구동회로 및 안티 퓨즈 셀 어레이를 포함한다.
안티 퓨즈 셀 구동회로는 노멀(normal) 셀 구동 전압과 보트(vote) 셀 구동 전압을 발생한다. 안티 퓨즈 셀 어레이는 복수 개의 단위 안티 퓨즈 셀로 구성되고, 상기 단위 안티 퓨즈 셀은 서로 병렬 연결된 노멀 셀 트랜지스터와 보트 셀 트랜지스터를 포함하고 상기 노멀 셀 구동 전압과 상기 보트 셀 구동 전압에 응답하여 퓨즈 동작을 수행한다.
본 발명의 하나의 실시예에 의하면, 상기 안티 퓨즈 셀 구동회로는 어드레스에 기초하여 상기 노멀 셀 구동 전압과 상기 보트 셀 구동 전압을 발생할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 노멀 셀 구동 전압과 상기 보트 셀 구동 전압은 동일한 어드레스에 기초하여 발생될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 안티 퓨즈 회로는 상기 노멀 셀 트랜지스터에 대해 안티퓨징 동작을 수행한 후 상기 안티 퓨즈 회로의 출력 전류가 센싱하기에 충분히 크지 않은 경우, 상기 보트 셀 트랜지스터에 대해 안티퓨징 동작을 수행할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 노멀 셀 구동 전압과 상기 보트 셀 구동 전압을 발생하기 위해 사용되는 어드레스는 테스트 모드 레지스터 셋 신호(TMRS)에 의해 선택될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 노멀 셀 트랜지스터의 제어 단자에 상기 노멀 셀 구동 전압이 인가되고 상기 보트 셀 트랜지스터의 제어 단자에 상기 보트 셀 구동 전압이 인가될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 노멀 셀 트랜지스터에 대해 안티퓨징 동작을 수행할 때, 상기 노멀 셀 구동 전압은 제 1 전압 레벨을 가지며, 상기 보트 셀 구동 전압은 상기 제 1 전압 레벨보다 낮은 제 2 전압 레벨을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 보트 셀 트랜지스터에 대해 안티퓨징 동작을 수행할 때, 상기 노멀 셀 트랜지스터의 제어 단자는 플로팅 상태로 되며, 상기 보트 셀 구동 전압은 상기 제 1 전압 레벨을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 단위 안티 퓨즈 셀은 제 1 MOS 트랜지스터, 제 2 MOS 트랜지스터 및 제 3 MOS 트랜지스터를 포함할 수 있다.
제 1 MOS 트랜지스터는 상기 노멀 셀 구동 전압이 인가되는 제어단자, 플로팅(floating)된 제 1 출력단자, 및 제 1 노드에 전기적으로 연결된 제 2 출력단자를 갖고, 상기 노멀 셀 구동 전압에 응답하여 게이트 절연막이 파괴될 수 있다. 제 2 MOS 트랜지스터는 상기 보트 셀 구동 전압이 인가되는 제어단자, 플로팅(floating)된 제 1 출력단자, 및 상기 제 1 노드에 전기적으로 연결된 제 2 출력단자를 갖고, 상기 보트 셀 구동 전압에 응답하여 게이트 절연막이 파괴될 수 있다. 제 3 MOS 트랜지스터는 구동신호가 인가되는 제어단자, 상기 제 1 노드에 연결된 제 1 출력단자, 및 출력 노드에 연결된 제 2 출력단자를 갖고, 상기 구동신호에 응답하여 상기 제 1 노드와 상기 출력 노드 사이에 전류 경로를 형성하는 제 3 MOS 트랜지스터를 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 노멀 셀 구동 전압에 응답하여 상기 제 1 MOS 트랜지스터의 상기 제어 단자와 상기 제 1 노드 사이에 전류 경로가 형성되고, 상기 보트 셀 구동 전압에 응답하여 상기 제 2 MOS 트랜지스터의 상기 제어 단자와 상기 제 1 노드 사이에 전류 경로가 형성될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 노멀 셀 트랜지스터에 대해 안티퓨징 동작을 수행할 때, 상기 제 1 MOS 트랜지스터의 제어 단자에 인가되는 상기 노멀 셀 구동 전압은 제 1 전압 레벨을 가지며, 상기 제 2 MOS 트랜지스터의 제어 단자에 인가되는 상기 보트 셀 구동 전압은 상기 제 1 전압 레벨보다 낮은 제 2 전압 레벨을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 보트 셀 트랜지스터에 대해 안티퓨징 동작을 수행할 때, 상기 제 1 MOS 트랜지스터의 제어 단자는 플로팅 상태로 되며, 상기 제 2 MOS 트랜지스터의 제어 단자에 인가되는 상기 보트 셀 구동 전압은 상기 제 1 전압 레벨을 가질 수 있다.
본 발명의 하나의 실시형태에 따른 안티 퓨즈 셀은 제 1 MOS 트랜지스터, 제 2 MOS 트랜지스터 및 제 3 MOS 트랜지스터를 포함한다.
제 1 MOS 트랜지스터는 제 1 셀 구동 전압이 인가되는 제어단자, 플로팅(floating)된 제 1 출력단자, 및 제 1 노드에 전기적으로 연결된 제 2 출력단자를 갖고 상기 제 1 셀 구동 전압에 응답하여 게이트 절연막이 파괴된다. 제 2 MOS 트랜지스터는 제 2 셀 구동 전압이 인가되는 제어단자, 플로팅(floating)된 제 1 출력단자, 및 상기 제 1 노드에 전기적으로 연결된 제 2 출력단자를 갖고, 상기 제 2 셀 구동 전압에 응답하여 게이트 절연막이 파괴된다. 제 3 MOS 트랜지스터는 구동신호가 인가되는 제어단자, 상기 제 1 노드에 연결된 제 1 출력단자, 및 비트 라인에 연결된 제 2 출력단자를 갖고, 상기 구동신호에 응답하여 상기 제 1 노드와 상기 비트 라인 사이에 전류 경로를 형성한다.
본 발명의 하나의 실시예에 의하면, 상기 제 1 MOS 트랜지스터는 노멀(normal) 셀 트랜지스터이고, 상기 제 2 MOS 트랜지스터는 보트(vote) 셀 트랜지스터일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 노멀 셀 트랜지스터에 대해 안티퓨징 동작을 수행할 때, 상기 제 1 MOS 트랜지스터의 제어 단자에 인가되는 상기 제 1 셀 구동 전압은 제 1 전압 레벨을 가지며, 상기 제 2 MOS 트랜지스터의 제어 단자에 인가되는 상기 제 2 셀 구동 전압은 상기 제 1 전압 레벨보다 낮은 제 2 전압 레벨을 갖고, 상기 비트 라인에는 상기 제 2 전압 레벨보다 낮은 제 3 전압 레벨을 갖는 전압이 인가될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 보트 셀 트랜지스터에 대해 안티퓨징 동작을 수행할 때, 상기 제 1 MOS 트랜지스터의 제어 단자는 플로팅 상태로 되며, 상기 제 2 MOS 트랜지스터의 제어 단자에 인가되는 상기 제 2 셀 구동 전압은 상기 제 1 전압 레벨을 갖고, 상기 비트 라인에는 상기 제 2 전압 레벨보다 낮은 제 3 전압 레벨을 갖는 전압이 인가될 수 있다.
본 발명의 하나의 실시형태에 따른 반도체 메모리 장치는 메모리 셀 어레이, 칼럼 디코더 및, 리던던트 칼럼 디코더를 포함한다.
메모리 셀 어레이는 워드라인들과 칼럼 선택라인들에 연결된 정상 메모리 셀 어레이 및 리던던트 워드라인들과 리던던트 칼럼 선택라인들에 연결된 리던던트 메모리 셀 어레이를 갖는다. 칼럼 디코더는 칼럼 어드레스 신호들을 디코딩하여 칼럼 선택신호들을 발생하여 상기 칼럼 선택라인들에 제공한다. 리던던트 칼럼 디코더는 상기 칼럼 선택라인들 중 적어도 하나의 칼럼 선택라인에 결함이 발생한 경우, 상기 칼럼 어드레스 신호들을 디코딩하여 리던던트 칼럼 선택신호들을 발생하여 상기 리던던트 칼럼 선택라인들에 제공한다. 리던던트 칼럼 디코더는 노멀(normal) 셀 구동 전압과 보트(vote) 셀 구동 전압을 발생하는 안티 퓨즈 셀 구동회로, 및 서로 병렬 연결된 노멀 셀 트랜지스터와 보트 셀 트랜지스터를 포함하고 상기 노멀 셀 구동 전압과 상기 보트 셀 구동 전압에 응답하여 퓨즈 동작을 수행하는 단위 안티 퓨즈 셀을 포함한다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러 및 반도체 메모리 장치를 포함한다.
메모리 컨트롤러는 어드레스 신호 및 커맨드 신호를 발생한다. 반도체 메모리 장치는 상기 어드레스 신호 및 상기 커맨드 신호에 기초하여 수신된 데이터를 저장하거나 저장되어 있던 데이터를 출력한다. 반도체 메모리 장치는 노멀(normal) 셀 구동 전압과 보트(vote) 셀 구동 전압을 발생하는 안티 퓨즈 셀 구동회로, 및 서로 병렬 연결된 노멀 셀 트랜지스터와 보트 셀 트랜지스터를 포함하고 상기 노멀 셀 구동 전압과 상기 보트 셀 구동 전압에 응답하여 퓨즈 동작을 수행하는 단위 안티 퓨즈 셀을 포함한다.
본 발명의 하나의 실시형태에 따른 반도체 장치는 안티 퓨즈 회로 및 내부 회로를 포함한다.
안티 퓨즈 회로는 노멀(normal) 셀 구동 전압과 보트(vote) 셀 구동 전압을 발생하는 안티 퓨즈 셀 구동회로, 및 서로 병렬 연결된 노멀 셀 트랜지스터와 보트 셀 트랜지스터를 포함하고 상기 노멀 셀 구동 전압과 상기 보트 셀 구동 전압에 응답하여 퓨즈 동작을 수행하는 단위 안티 퓨즈 셀을 포함한다. 내부 회로는 상기 안티퓨즈 출력 전압에 응답하여 특정 동작을 수행한다.
본 발명의 실시예들에 따른 안티 퓨즈 회로는 노멀(normal) 셀 구동 전압과 보트(vote) 셀 구동 전압을 발생하는 안티 퓨즈 셀 구동회로, 및 서로 병렬 연결된 노멀 셀 트랜지스터와 보트 셀 트랜지스터를 포함하고 상기 노멀 셀 구동 전압과 상기 보트 셀 구동 전압에 응답하여 퓨즈 동작을 수행하는 단위 안티 퓨즈 셀을 복수 개 포함한다. 따라서, 단위 안티 퓨즈 셀들을 포함하는 안티 퓨즈 회로는 간단한 회로 구조를 사용하여 안티 퓨징 상태, 예를 들어 게이트 산화막이 파괴된 단위 안티 퓨즈 셀을 용이하게 센싱할 수 있다. 따라서, 본 발명의 실시예들에 따른 안티 퓨즈 회로를 포함하는 반도체 장치는 반도체 칩에서 적은 면적을 차지하고, 전력 소모가 적다.
도 1은 본 발명의 하나의 실시 예에 따른 안티 퓨즈 셀 어레이를 나타내는 회로도이다.
도 2는 도 1의 안티 퓨즈 셀 어레이를 구성하는 단위 안티 퓨즈 셀의 구성의 하나의 예를 나타내는 회로도이다.
도 3은 노말(normal) 셀의 게이트 산화막이 파괴(breakdown)될 때 도 2의 단위 안티 퓨즈 셀의 동작을 나타내는 회로도이다.
도 4는 보트(vote) 셀의 게이트 산화막이 파괴될 때 도 2의 단위 안티 퓨즈 셀의 동작을 나타내는 회로도이다.
도 5는 도 1의 안티 퓨즈 셀 어레이를 구성하는 단위 안티 퓨즈 셀의 구성의 다른 하나의 예를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이를 포함하는 안티 퓨즈 회로의 하나의 예를 나타내는 블록도이다.
도 7은 본 발명의 실시예에 따른 안티퓨즈 회로를 포함하는 반도체 메모리 장치의 하나의 예를 나타내는 블록도이다.
도 8은 본 발명의 실시 예에 따른 안티 퓨즈 회로를 포함하는 반도체 메모리 장치가 장착된 반도체 모듈을 나타내는 평면도이다.
도 9는 본 발명의 실시예에 따른 안티 퓨즈 회로를 포함하는 반도체 메모리 장치를 포함하는 적층 반도체 장치의 하나를 나타내는 간략화된 투시도이다.
도 10은 본 발명의 실시예에 따른 안티퓨즈 회로를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 11은 본 발명의 실시예에 따른 안티퓨즈 회로를 포함하는 반도체 장치의 하나의 예를 나타내는 블록도이다.
도 12는 본 발명의 실시예에 따른 안티 퓨즈 회로를 포함하는 반도체 메모리 장치를 포함하는 전자 시스템의 하나의 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 안티 퓨즈 셀 어레이(100)를 나타내는 회로도이다. 도 1에는 반도체 메모리 장치에서 사용되는 안티 퓨즈 셀 어레이가 예로서 도시되어 있다.
도 1을 참조하면, 안티 퓨즈 셀 어레이(100)는 제 1 노멀 셀 구동 전압(NWP0), 제 1 보트 셀 구동 전압(VWP0) 및 제 1 워드라인 구동신호(NWL0)에 응답하여 퓨즈 동작을 수행하는 단위 안티 퓨즈 셀들(110, 115, 120, 125, 130, 135), 및 제 2 노멀 셀 구동 전압(NWP1), 제 2 보트 셀 구동 전압(VWP1) 및 제 2 워드라인 구동신호(NWL1)에 에 응답하여 퓨즈 동작을 수행하는 단위 안티 퓨즈 셀들(140, 145, 150, 155, 160, 165)를 포함한다. 단위 안티 퓨즈 셀들은 각각 서로 병렬 연결된 노멀 셀 트랜지스터와 보트 셀 트랜지스터를 포함하고, 단위 안티 퓨즈 셀들 각각의 출력단자는 대응하는 비트라인(BL0, BL1, BL2, BL3, BL4, 또는 BL5)에 전기적으로 연결될 수 있다.
도 1에는 2 개의 행으로 배열된 안티 퓨즈 셀 어레이(100)가 도시되어 있지만, 안티 퓨즈 셀 어레이는 임의의 개수의 열로 구성될 수 있다.
도 2는 도 1의 안티 퓨즈 셀 어레이를 구성하는 단위 안티 퓨즈 셀(110)의 구성의 하나의 예를 나타내는 회로도이다.
도 2를 참조하면, 단위 안티 퓨즈 셀(110)은 제 1 NMOS 트랜지스터(MN1), 제 2 NMOS 트랜지스터(MN2) 및 제 3 NMOS 트랜지스터(MN3)를 포함할 수 있다.
제 1 NMOS 트랜지스터(MN1)는 노멀 셀 구동 전압(NWP0)이 인가되는 제어단자, 플로팅(floating)된 제 1 출력단자, 및 제 1 노드(N1)에 전기적으로 연결된 제 2 출력단자를 갖고, 노멀 셀 구동 전압(NWP0)에 응답하여 게이트 절연막이 파괴될 수 있다. 제 2 NMOS 트랜지스터(MN2)는 보트 셀 구동 전압(VWP0)이 인가되는 제어단자, 플로팅된 제 1 출력단자, 및 제 1 노드(N1)에 전기적으로 연결된 제 2 출력단자를 갖고, 보트 셀 구동 전압(VWP0)에 응답하여 게이트 절연막이 파괴될 수 있다. 제 3 NMOS 트랜지스터(MN3)는 구동신호가 인가되는 제어단자, 제 1 노드(N1)에 연결된 제 1 출력단자, 및 비트 라인(BL0)에 연결된 제 2 출력단자를 갖고, 제 1 워드라인 구동신호(NWL0)에 응답하여 제 1 노드(N1)와 상기 비트 라인(BL0)사이에 전류 경로를 형성한다.
도 2에서, 제 1 NMOS 트랜지스터(MN1)는 노멀 셀 트랜지스터이고, 제 2 NMOS 트랜지스터(MN2)는 보트 셀 트랜지스터일 수 있다.
도 3은 노말(normal) 셀의 게이트 산화막이 파괴(breakdown)될 때 도 2의 단위 안티 퓨즈 셀의 동작을 나타내는 회로도이다.
도 3을 참조하면, 노멀 셀 트랜지스터에 대해 안티퓨징 동작을 수행할 때, 제 1 NMOS 트랜지스터(MN1)의 제어 단자에 인가되는 노멀 셀 구동 전압(NWP0)은 제 1 전압 레벨을 가지며, 제 2 NMOS 트랜지스터(MN2)의 제어 단자에 인가되는 보트 셀 구동 전압(VWP0)은 상기 제 1 전압 레벨보다 낮은 제 2 전압 레벨을 갖고, 비트 라인(BL0)에는 상기 제 2 전압 레벨보다 낮은 제 3 전압 레벨을 갖는 전압이 인가될 수 있다.
도 3의 예에서, 제 1 NMOS 트랜지스터(MN1)의 제어 단자에 6.5V의 전압이 인가되고, 제 2 NMOS 트랜지스터(MN2)의 제어 단자에 3V의 전압이 인가되고, 비트 라인(BL0)에는 0V의 전압이 인가된다. 이 조건에서, 제 1 NMOS 트랜지스터(MN1)의 게이트 산화막이 파괴(breakdown or rupture)되고, 제 1 NMOS 트랜지스터(MN1)의 제어 단자, 즉 제 1 NMOS 트랜지스터(MN1)의 게이트에서 제 3 NMOS 트랜지스터(MN3)를 통과하여 비트 라인(BL0)으로 전류 경로(IPATH1)가 형성된다.
도 4는 보트(vote) 셀의 게이트 산화막이 파괴될 때 도 2의 단위 안티 퓨즈 셀의 동작을 나타내는 회로도이다.
도 4를 참조하면, 보트 셀 트랜지스터에 대해 안티퓨징 동작을 수행할 때, 제 1 NMOS 트랜지스터(MN1)의 제어 단자는 플로팅 상태로 되며, 제 2 NMOS 트랜지스터(MN2)의 제어 단자에 인가되는 보트 셀 구동 전압(VWP0)은 상기 제 1 전압 레벨을 갖고, 비트 라인(BL0)에는 상기 제 2 전압 레벨보다 낮은 제 3 전압 레벨을 갖는 전압이 인가될 수 있다.
도 4의 예에서, 제 1 NMOS 트랜지스터(MN1)의 제어 단자는 플로팅 상태가 되고, 제 2 NMOS 트랜지스터(MN2)의 제어 단자에 6.5V의 전압이 인가되고, 비트 라인(BL0)에는 0V의 전압이 인가된다. 이 조건에서, 제 2 NMOS 트랜지스터(MN2)의 게이트 산화막이 파괴(breakdown or rupture)되고, 제 2 NMOS 트랜지스터(MN1)의 제어 단자, 즉 제 2 NMOS 트랜지스터(MN2)의 게이트에서 제 3 NMOS 트랜지스터(MN3)를 통과하여 비트 라인(BL0)으로 전류 경로(IPATH2)가 형성된다.
도 2에 도시된 단위 안티 퓨즈 셀(110)은 노멀(normal) 셀 구동 전압과 보트(vote) 셀 구동 전압을 발생하는 안티 퓨즈 셀 구동회로, 및 서로 병렬 연결된 노멀 셀 트랜지스터와 보트 셀 트랜지스터를 포함하고 상기 노멀 셀 구동 전압과 상기 보트 셀 구동 전압에 응답하여 퓨즈 동작을 수행한다. 따라서, 단위 안티 퓨즈 셀들(110)을 포함하는 안티 퓨즈 회로는 간단한 회로 구조를 사용하여 안티 퓨징 상태를 용이하게 센싱할 수 있다.
도 5는 도 1의 안티 퓨즈 셀 어레이를 구성하는 단위 안티 퓨즈 셀(110)의 구성의 다른 하나의 예를 나타내는 회로도이다.
도 5를 참조하면, 단위 안티 퓨즈 셀(110a)은 제 1 NMOS 트랜지스터(MN1), 제 2 NMOS 트랜지스터들(MN2a, MN2b, MN2c) 및 제 3 NMOS 트랜지스터(MN3)를 포함할 수 있다.
제 1 NMOS 트랜지스터(MN1)는 노멀 셀 구동 전압(NWP0)이 인가되는 제어단자, 플로팅(floating)된 제 1 출력단자, 및 제 1 노드(N1)에 전기적으로 연결된 제 2 출력단자를 갖고, 노멀 셀 구동 전압(NWP0)에 응답하여 게이트 절연막이 파괴될 수 있다. 제 2 NMOS 트랜지스터들(MN2a, MN2b, MN2c)은 각각 보트 셀 구동 전압(VWP0)이 인가되는 제어단자, 플로팅된 제 1 출력단자, 및 제 1 노드(N1)에 전기적으로 연결된 제 2 출력단자를 갖고, 보트 셀 구동 전압(VWP0)에 응답하여 게이트 절연막이 파괴될 수 있다. 제 3 NMOS 트랜지스터(MN3)는 구동신호가 인가되는 제어단자, 제 1 노드(N1)에 연결된 제 1 출력단자, 및 비트 라인(BL0)에 연결된 제 2 출력단자를 갖고, 제 1 워드라인 구동신호(NWL0)에 응답하여 제 1 노드(N1)와 상기 비트 라인(BL0)사이에 전류 경로를 형성한다.
도 5에서, 제 1 NMOS 트랜지스터(MN1)는 노멀 셀 트랜지스터이고, 제 2 NMOS 트랜지스터들(MN2a, MN2b, MN2c)은 각각 보트 셀 트랜지스터일 수 있다. 도 5의 단위 안티 퓨즈 셀(110a)는 복수 개의 보트 셀 트랜지스터들을 포함하므로, 퓨징 동작을 수행할 보트 셀 트랜지스터의 수를 조절할 수 있다.
도 6은 본 발명의 실시예들에 따른 안티퓨즈 셀 어레이를 포함하는 안티 퓨즈 회로(200)의 하나의 예를 나타내는 블록도이다.
도 6을 참조하면, 안티 퓨즈 회로(200)는 안티 퓨즈 셀 구동회로(210) 및 안티 퓨즈 셀 어레이(220)를 포함한다.
안티 퓨즈 셀 구동회로(210)는 노멀(normal) 셀 구동 전압(NWP)과 보트(vote) 셀 구동 전압(VWP)을 발생한다. 안티 퓨즈 셀 어레이(220)는 복수 개의 단위 안티 퓨즈 셀로 구성되고, 단위 안티 퓨즈 셀은 서로 병렬 연결된 노멀 셀 트랜지스터와 보트 셀 트랜지스터를 포함하고 노멀 셀 구동 전압(NWP)과 보트 셀 구동 전압(VWP)에 응답하여 퓨즈 동작을 수행한다.
안티 퓨즈 셀 구동회로(210)는 어드레스(address)에 기초하여 상기 노멀 셀 구동 전압과 상기 보트 셀 구동 전압을 발생할 수 있다. 노멀 셀 구동 전압(NWP0)과 보트 셀 구동 전압(VWP0)은 동일한 어드레스에 기초하여 발생될 수 있다. 노멀 셀 구동 전압(NWP0)과 보트 셀 구동 전압(VWP0)을 발생하기 위해 사용되는 어드레스는 테스트 모드 레지스터 셋 신호(Test Mode Register Set signal; TMRS)에 의해 선택될 수 있다.
도 6에 도시된 안티 퓨즈 회로(200)는 노멀 셀 트랜지스터에 대해 안티퓨징 동작을 수행한 후 안티 퓨즈 회로(200)의 출력 전류가 센싱하기에 충분히 크지 않은 경우, 보트 셀 트랜지스터에 대해 안티퓨징 동작을 수행할 수 있다.
도 7은 본 발명의 실시예에 따른 안티퓨즈 회로를 포함하는 반도체 메모리 장치(1000)의 하나의 예를 나타내는 블록도이다.
도 7를 참조하면, 반도체 메모리 장치(1000)는 메모리 셀 어레이(1100), 로우 어드레스 버퍼(1200), 칼럼 어드레스 버퍼(1250), 로우 디코더(1350), 리던던트 로우 디코더(1300), 칼럼 디코더(1500), 리던던트 칼럼 디코더(1550), 칼럼 선택 회로(1400) 및 리던던트 칼럼 선택 회로(1450)를 포함한다. 또한, 반도체 메모리 장치(1000)는 클럭신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택신호(CSB), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 라이트(write) 인에이블 신호(WEB) 등 커맨드 신호들에 기초하여 제어신호들을 발생하고 반도체 메모리 장치(1000)을 구성하는 블록들을 제어하는 제어 회로(1600)를 포함할 수 있다.
메모리 셀 어레이(1100)는 워드라인들과 칼럼 선택라인들에 연결된 정상 메모리 셀 어레이(1110) 및 리던던트 워드라인들과 리던던트 칼럼 선택라인들에 연결된 리던던트 메모리 셀 어레이(1120)를 갖는다. 로우 어드레스 버퍼(1200)는 어드레스 신호들(A0, A1, …, Ap)을 버퍼링하여 로우 어드레스 신호들(RA0, RA1, …, RAp)을 발생한다. 칼럼 어드레스 버퍼(1250)는 어드레스 신호들(A0, A1, …, Ap)을 버퍼링하여 칼럼 어드레스 신호들(CA0, CA1, …, CAq)을 발생한다.
로우 디코더(1350)는 로우 어드레스 신호들(RA0, RA1, …, RAp)을 디코딩하여 워드라인 구동신호들(WL0, …, WLn)을 발생하여 상기 워드라인들에 제공한다. 리던던트 로우 디코더(1300)는 상기 워드라인들 중 적어도 하나의 워드라인에 결함이 발생한 경우, 로우 어드레스 신호들(RA0, RA1, …, RAp)을 디코딩하여 리던던트 워드라인 구동신호들(SWL0, …, SWLm)을 발생하여 상기 리던던트 워드라인들에 제공한다.
칼럼 디코더(1500)는 칼럼 어드레스 신호들(CA0, CA1, …, CAq)을 디코딩하여 칼럼 선택신호들(CSL0, …, CSLi)을 발생하여 상기 칼럼 선택라인들에 제공한다. 리던던트 칼럼 디코더(1550)는 상기 칼럼 선택라인들 중 적어도 하나의 칼럼 선택라인에 결함이 발생한 경우, 칼럼 어드레스 신호들(CA0, CA1, …, CAq)을 디코딩하여 리던던트 칼럼 선택신호들(SCSL0, …, SCSLj)을 발생하여 상기 리던던트 칼럼 선택라인들에 제공한다.
칼럼 선택 회로(1400)는 칼럼 선택신호들(CSL0, …, CSLi)을 증폭하고 정상 메모리 셀 어레이(1110)로/로부터의 데이터의 입출력을 제어한다. 리던던트 칼럼 선택 회로(1450)는 리던던트 칼럼 선택신호들(SCSL0, …, SCSLj)을 증폭하고 리던던트 메모리 셀 어레이(1120)로/로부터의 데이터의 입출력을 제어한다.
도 7에 도시된 반도체 메모리 장치(1000)를 구성하는 리던던트 로우 디코더(1300) 및/또는 리던던트 칼럼 디코더(1550)는 본 발명의 실시예들에 따른 안티퓨즈 회로를 포함할 수 있다. 반도체 메모리 장치(1000)의 리던던트 로우 디코더(1300) 및/또는 리던던트 칼럼 디코더(1550)에 포함된 안티 퓨즈 회로의 단위 안티 퓨즈 셀들은 각각 서로 병렬 연결된 노멀 셀 트랜지스터와 보트 셀 트랜지스터를 포함하고, 노멀 셀 트랜지스터에 대해 안티퓨징 동작을 수행한 후 상기 안티 퓨즈 회로의 출력 전류가 센싱하기에 충분히 크지 않은 경우, 보트 셀 트랜지스터에 대해 안티퓨징 동작을 수행하한다. 따라서, 반도체 메모리 장치(1000)의 리던던트 로우 디코더(1300) 및/또는 리던던트 칼럼 디코더(1550)에 포함된 안티 퓨즈 회로의 단위 안티 퓨즈 셀들은 간단한 회로 구조를 사용하여 안티 퓨징 상태를 용이하게 센싱할 수 있다.
따라서, 반도체 메모리 장치(1000)는 정상 메모리 셀 어레이에 불량 셀이 포함된 경우 리던전트 메모리 셀로 안전하게 치환할 수 있다.
도 7에는 리던던트 로우 디코더(1300)와 리던던트 칼럼 디코더(1550)를 모두 포함하는 반도체 메모리 장치를 도시하였지만, 반도체 메모리 장치는 리던던트 로우 디코더(1300)와 리던던트 칼럼 디코더(1550) 중 어느 하나만을 포함할 수도 있다.
도 8은 본 발명의 실시 예에 따른 안티 퓨즈 회로를 포함하는 반도체 메모리 장치가 장착된 반도체 모듈(2000)을 나타내는 평면도이다.
도 8을 참조하면, 본 발명의 실시 예들에 따른 반도체 모듈(2000)은 모듈 기판(2010), 복수의 반도체 메모리 장치들(2020), 및 제어 칩 패키지(2030)를 구비할 수 있다. 모듈 기판(2010)에 입출력 단자들(2040)을 형성할 수 있다. 반도체 메모리 장치들(2020)은 상기한 본 발명의 실시 예들에 따른 안티 퓨즈 회로를 포함할 수 있다.
반도체 메모리 장치들(2020) 및 제어 칩 패키지(2030)는 모듈 기판(2010)에 장착할 수 있다. 반도체 메모리 장치들(2020), 및 제어 칩 패키지(2030)는 입출력 단자들(2040)에 전기적으로 직/병렬 접속될 수 있다.
반도체 모듈(2000)은 어떤 응용에서는 제어 칩 패키지(2030)를 포함하지 않을 수 있다. 반도체 메모리 장치들(2020)은 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다.
도 9는 본 발명의 실시예에 따른 안티 퓨즈 회로를 포함하는 반도체 메모리 장치를 포함하는 적층 반도체 장치(2500)의 하나를 나타내는 간략화된 투시도이다.
도 9를 참조하면, 적층 반도체 장치(2500)는 관통 전극(Through-Silicon Via)(2560)에 의해 전기적으로 연결된 인터페이스 칩(2510) 및 메모리 칩들(2520, 2530, 2540, 2550)을 포함한다. 도 16에는 두 개의 행으로 배치된 관통 전극(2560)이 도시되어 있지만, 적층 반도체 장치(2500)는 임의의 개수의 관통 전극들을 가질 수 있다.
적층 반도체 장치(2500)에 포함된 메모리 칩들(2520, 2530, 2540, 2550)은 상기 실시예들에 따른 안티 퓨즈 회로를 포함할 수 있다. 인터페이스 칩(2510)은 메모리 칩들(2520, 2530, 2540, 2550)과 외부 장치 사이에서 인터페이스를 수행한다.
도 10은 본 발명의 실시예에 따른 안티퓨즈 회로를 포함하는 메모리 시스템(2600)의 하나의 예를 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(2600)은 메모리 컨트롤러(2610) 및 반도체 메모리 장치(2620)를 포함한다.
메모리 컨트롤러(2610)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 반도체 메모리 장치(2620)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(2610)에서 반도체 메모리 장치(2620)로 전송되거나, 버스를 통해서 반도체 메모리 장치(2620)에서 메모리 컨트롤러(2610)로 전송된다.
반도체 메모리 장치(2620)는 안티 퓨즈 회로를 포함하며, 안티 퓨즈 회로는 노멀(normal) 셀 구동 전압과 보트(vote) 셀 구동 전압을 발생하는 안티 퓨즈 셀 구동회로, 및 서로 병렬 연결된 노멀 셀 트랜지스터와 보트 셀 트랜지스터를 포함하고 상기 노멀 셀 구동 전압과 상기 보트 셀 구동 전압에 응답하여 퓨즈 동작을 수행하는 단위 안티 퓨즈 셀을 포함한다. 따라서, 반도체 메모리 장치(2620)에 포함된 안티 퓨즈 회로의 단위 안티 퓨즈 셀들은 간단한 회로 구조를 사용하여 안티 퓨징 상태를 용이하게 센싱할 수 있다.
도 11은 본 발명의 실시예에 따른 안티퓨즈 회로를 포함하는 반도체 장치(2700)의 하나의 예를 나타내는 블록도이다.
도 11을 참조하면, 반도체 장치(2700)는 안티퓨즈 회로(2710) 및 내부 회로(2720)를 포함한다.
안티퓨즈 회로(2710)는 노멀(normal) 셀 구동 전압과 보트(vote) 셀 구동 전압을 발생하는 안티 퓨즈 셀 구동회로, 및 서로 병렬 연결된 노멀 셀 트랜지스터와 보트 셀 트랜지스터를 포함하고 상기 노멀 셀 구동 전압과 상기 보트 셀 구동 전압에 응답하여 퓨즈 동작을 수행하는 단위 안티 퓨즈 셀을 포함한다. 따라서, 안티 퓨즈 회로(2710)의 단위 안티 퓨즈 셀들은 간단한 회로 구조를 사용하여 안티 퓨징 상태를 용이하게 센싱할 수 있다.
안티퓨즈 회로는 안티퓨징 동작을 수행하여 안티퓨즈 출력전압(FOUT)을 발생한다. 내부 회로(2720)는 안티퓨즈 출력 전압(FOUT)에 응답하여 특정 동작을 수행한다. 상기 특정 동작은 반도체 장치의 동작 모드를 선택하거나, 메모리 셀 어레이에 불량 셀이 포함되어 있을 때 리던던시 어레이를 활성화시키는 동작을 포함할 수 있다.
도 12는 본 발명의 실시예에 따른 안티 퓨즈 회로를 포함하는 반도체 메모리 장치를 포함하는 전자 시스템(3000)의 하나의 예를 나타내는 블록도이다.
도 12을 참조하면, 본 발명의 실시 예에 따른 전자시스템(3000)은 제어기(3010), 입출력 장치(3020), 기억 장치(3030), 인터페이스(3040), 및 버스(3050)를 구비할 수 있다. 기억 장치(3030)는 본 발명의 실시 예들에 따른 어드레스 변환 회로를 포함하는 반도체 메모리 장치일 수 있다. 버스(3050)는 제어기(3010), 입출력 장치(3020), 기억 장치(3030), 및 상기 인터페이스(3040) 상호 간에 데이터들이 이동하는 통로를 제공하는 역할을 할 수 있다.
상기 제어기(3010)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(3020)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(3030)는 데이터 및/또는 제어기(3010)에 의해 실행되는 명령어 등을 저장하는 역할을 할 수 있다.
기억 장치(3030)는 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시 메모리(flash memory), 상변화 메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다. 기억 장치(3030)는 본 발명의 실시 예들에 따른 안티 퓨즈 회로를 포함하는 반도체 메모리 장치일 수 있으며, 인터페이스(3040)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 역할을 할 수 있다. 인터페이스(3040)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있고 유선 또는 무선으로 데이터를 송수신할 수 있다. 또한, 인터페이스(3040)는 광섬유(optical fiber)를 포함할 수 있으며, 광섬유를 통해 데이터를 송수신할 수 있다. 전자 시스템(3000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 그리고 입출력 장치 등이 더 제공될 수 있다.
전자 시스템(3000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 전자 시스템(3000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(3000)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.
본 발명은 반도체 장치, 특히 반도체 메모리 장치 및 이를 포함하는 메모리 모듈 및 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 220: 안티 퓨즈 셀 어레이
110: 단위 안티 퓨즈 셀
200: 안티 퓨즈 회로
210: 안티 퓨즈 셀 구동 회로
220: 안티 퓨즈 셀 어레이

Claims (10)

  1. 노멀(normal) 셀 구동 전압과 보트(vote) 셀 구동 전압을 발생하는 안티 퓨즈 셀 구동회로; 및
    서로 병렬 연결된 노멀 셀 트랜지스터와 보트 셀 트랜지스터를 포함하고, 상기 노멀 셀 트랜지스터에 대해 안티퓨징 동작을 수행한 후 출력 전류가 센싱하기에 충분히 크지 않은 경우, 상기 보트 셀 트랜지스터에 대해 안티퓨징 동작을 수행하는 복수의 단위 안티 퓨즈 셀로 구성된 안티 퓨즈 셀 어레이를 포함하는 안티 퓨즈 회로.
  2. 제 1 항에 있어서, 상기 안티 퓨즈 셀 구동회로는
    어드레스에 기초하여 상기 노멀 셀 구동 전압과 상기 보트 셀 구동 전압을 발생하는 것을 특징으로 하는 안티 퓨즈 회로.
  3. 제 2 항에 있어서,
    상기 노멀 셀 구동 전압과 상기 보트 셀 구동 전압은 동일한 어드레스에 기초하여 발생되는 것을 특징으로 하는 안티 퓨즈 회로.
  4. 제 1 항에 있어서,
    상기 노멀 셀 트랜지스터의 제어 단자에 상기 노멀 셀 구동 전압이 인가되고상기 보트 셀 트랜지스터의 제어 단자에 상기 보트 셀 구동 전압이 인가되는 것을 특징으로 하는 안티 퓨즈 회로.
  5. 제 4 항에 있어서,
    상기 노멀 셀 트랜지스터에 대해 안티퓨징 동작을 수행할 때, 상기 노멀 셀 구동 전압은 제 1 전압 레벨을 가지며, 상기 보트 셀 구동 전압은 상기 제 1 전압 레벨보다 낮은 제 2 전압 레벨을 갖는 것을 특징으로 하는 안티 퓨즈 회로.
  6. 제 1 항에 있어서, 상기 단위 안티 퓨즈 셀은
    상기 노멀 셀 구동 전압이 인가되는 제어단자, 플로팅(floating)된 제 1 출력단자, 및 제 1 노드에 전기적으로 연결된 제 2 출력단자를 갖고, 상기 노멀 셀 구동 전압에 응답하여 게이트 절연막이 파괴되는 제 1 MOS 트랜지스터;
    상기 보트 셀 구동 전압이 인가되는 제어단자, 플로팅(floating)된 제 1 출력단자, 및 상기 제 1 노드에 전기적으로 연결된 제 2 출력단자를 갖고, 상기 보트 셀 구동 전압에 응답하여 게이트 절연막이 파괴되는 제 2 MOS 트랜지스터; 및
    구동신호가 인가되는 제어단자, 상기 제 1 노드에 연결된 제 1 출력단자, 및 출력 노드에 연결된 제 2 출력단자를 갖고, 상기 구동신호에 응답하여 상기 제 1 노드와 상기 출력 노드 사이에 전류 경로를 형성하는 제 3 MOS 트랜지스터를 포함하는 것을 특징으로 하는 안티 퓨즈 회로.
  7. 제 6 항에 있어서,
    상기 노멀 셀 구동 전압에 응답하여 상기 제 1 MOS 트랜지스터의 상기 제어 단자와 상기 제 1 노드 사이에 전류 경로가 형성되고, 상기 보트 셀 구동 전압에 응답하여 상기 제 2 MOS 트랜지스터의 상기 제어 단자와 상기 제 1 노드 사이에 전류 경로가 형성되는 것을 특징으로 하는 안티 퓨즈 회로.
  8. 제 6 항에 있어서,
    상기 노멀 셀 트랜지스터에 대해 안티퓨징 동작을 수행할 때, 상기 제 1 MOS 트랜지스터의 제어 단자에 인가되는 상기 노멀 셀 구동 전압은 제 1 전압 레벨을 가지며, 상기 제 2 MOS 트랜지스터의 제어 단자에 인가되는 상기 보트 셀 구동 전압은 상기 제 1 전압 레벨보다 낮은 제 2 전압 레벨을 갖는 것을 특징으로 하는 안티 퓨즈 회로.
  9. 제 8 항에 있어서,
    상기 보트 셀 트랜지스터에 대해 안티퓨징 동작을 수행할 때, 상기 제 1 MOS 트랜지스터의 제어 단자는 플로팅 상태로 되며, 상기 제 2 MOS 트랜지스터의 제어 단자에 인가되는 상기 보트 셀 구동 전압은 상기 제 1 전압 레벨을 갖는 것을 특징으로 하는 안티 퓨즈 회로.
  10. 제 1 셀 구동 전압이 인가되는 제어단자, 플로팅(floating)된 제 1 출력단자, 및 제 1 노드에 전기적으로 연결된 제 2 출력단자를 갖고 상기 제 1 셀 구동 전압에 응답하여 게이트 절연막이 파괴되는 제 1 MOS 트랜지스터;
    제 2 셀 구동 전압이 인가되는 제어단자, 플로팅(floating)된 제 1 출력단자, 및 상기 제 1 노드에 전기적으로 연결된 제 2 출력단자를 갖고, 상기 제 2 셀 구동 전압에 응답하여 게이트 절연막이 파괴되는 제 2 MOS 트랜지스터; 및
    구동신호가 인가되는 제어단자, 상기 제 1 노드에 연결된 제 1 출력단자, 및 비트 라인에 연결된 제 2 출력단자를 갖고, 상기 구동신호에 응답하여 상기 제 1 노드와 상기 비트 라인 사이에 전류 경로를 형성하는 제 3 MOS 트랜지스터를 포함하는 안티 퓨즈 셀.
KR1020120017091A 2012-02-20 2012-02-20 안티 퓨즈 회로 및 이를 포함하는 반도체 장치 KR20130095554A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120017091A KR20130095554A (ko) 2012-02-20 2012-02-20 안티 퓨즈 회로 및 이를 포함하는 반도체 장치
US13/748,773 US8976564B2 (en) 2012-02-20 2013-01-24 Anti-fuse circuit and semiconductor device having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120017091A KR20130095554A (ko) 2012-02-20 2012-02-20 안티 퓨즈 회로 및 이를 포함하는 반도체 장치

Publications (1)

Publication Number Publication Date
KR20130095554A true KR20130095554A (ko) 2013-08-28

Family

ID=48982156

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120017091A KR20130095554A (ko) 2012-02-20 2012-02-20 안티 퓨즈 회로 및 이를 포함하는 반도체 장치

Country Status (2)

Country Link
US (1) US8976564B2 (ko)
KR (1) KR20130095554A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150116513A (ko) * 2014-04-07 2015-10-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102227124B1 (ko) * 2014-12-26 2021-03-12 삼성전자주식회사 반도체 장치
KR102496506B1 (ko) 2016-10-14 2023-02-06 삼성전자주식회사 복수의 퓨즈 비트들을 독출하는 오티피 메모리 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5811869A (en) 1996-01-04 1998-09-22 Micron Technology, Inc. Laser antifuse using gate capacitor
US6243294B1 (en) 1999-03-05 2001-06-05 Xilinx, Inc. Memory architecture for non-volatile storage using gate breakdown structure in standard sub 0.35 micron process
US6388305B1 (en) 1999-12-17 2002-05-14 International Business Machines Corporation Electrically programmable antifuses and methods for forming the same
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP4599059B2 (ja) 2001-09-18 2010-12-15 キロパス テクノロジー インコーポレイテッド 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ
US6777757B2 (en) 2002-04-26 2004-08-17 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor
US6972986B2 (en) 2004-02-03 2005-12-06 Kilopass Technologies, Inc. Combination field programmable gate array allowing dynamic reprogrammability and non-votatile programmability based upon transistor gate oxide breakdown
US7755162B2 (en) 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
KR101144218B1 (ko) 2004-05-06 2012-05-10 싸이던스 코포레이션 분리 채널 안티퓨즈 어레이 구조
US7511982B2 (en) 2004-05-06 2009-03-31 Sidense Corp. High speed OTP sensing scheme
US7173851B1 (en) 2005-10-18 2007-02-06 Kilopass Technology, Inc. 3.5 transistor non-volatile memory cell using gate breakdown phenomena
JP4427534B2 (ja) 2006-09-29 2010-03-10 株式会社東芝 Ｍｏｓキャパシタ、チャージポンプ回路、及び半導体記憶回路
KR101752151B1 (ko) * 2010-08-27 2017-06-30 삼성전자주식회사 퓨즈 회로, 이를 포함하는 퓨즈 어레이, 반도체 메모리 장치 및 반도체 소자의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150116513A (ko) * 2014-04-07 2015-10-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템

Also Published As

Publication number Publication date
US8976564B2 (en) 2015-03-10
US20130215662A1 (en) 2013-08-22

Similar Documents

Publication Publication Date Title
KR102274259B1 (ko) 멀티 비트 프로그램을 위한 오티피 메모리 셀 및 오티피 메모리 장치
KR101718458B1 (ko) 퓨즈 어레이를 갖는 반도체 장치 및 그 동작방법
KR101953241B1 (ko) 안티퓨즈 셀 데이터를 모니터링할 수 있는 안티퓨즈 회로 및 이를 포함하는 반도체 장치
KR102496506B1 (ko) 복수의 퓨즈 비트들을 독출하는 오티피 메모리 장치
US9401219B2 (en) Electronic fuse semiconductor device for selecting failed redundancy word lines
US20150043288A1 (en) Semiconductor memory device having fuse cell array
US9287009B2 (en) Repair circuit and fuse circuit
KR20130098039A (ko) 패키징 후에 발생되는 특성 결함을 구제하는 반도체 장치
KR101608739B1 (ko) 리던던시 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 리페어 방법
KR102520496B1 (ko) 오티피 메모리 장치 및 오피 메모리 장치의 테스트 방법
KR20130021760A (ko) 자기터널접합 브레이크 다운을 이용한 안티퓨즈 회로, 및 이를 포함하는 반도체 장치
US20140241085A1 (en) Semiconductor memory device for performing disable operation using anti-fuse and method thereof
US11776588B2 (en) Sense amplifier and semiconductor memory device including the sense amplifier
KR20000006546A (ko) 로우디코더를갖는메모리장치
US20130294141A1 (en) Memory device including antifuse memory cell array and memory system including the memory device
US20100238741A1 (en) Semiconductor device and write control method for semiconductor device
US6901016B2 (en) Semiconductor memory device and electronic instrument using the same
KR20130095554A (ko) 안티 퓨즈 회로 및 이를 포함하는 반도체 장치
US9412464B2 (en) Semiconductor memory device and memory module having reconfiguration rejecting function
KR20130093394A (ko) 멀티 모드 스위칭 전류를 사용하여 기입 동작을 수행하는 저항성 메모리 장치, 이를 포함하는 메모리 시스템 및 저항성 메모리 장치의 데이터 기입 방법
JP2009110582A (ja) アンチヒューズ回路及びこれを備える半導体装置、並びに、アンチヒューズ回路へのアドレス書き込み方法
US9711204B1 (en) Semiconductor device(s) and method of refreshing the semiconductor device
WO2014030604A1 (ja) 半導体装置
KR20150024685A (ko) 특성이 서로 다른 칩으로 구성된 메모리 모듈
US20110235447A1 (en) Low power memory array column redundancy mechanism

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid