JPH0757475A - 半導体メモリ集積回路装置 - Google Patents
半導体メモリ集積回路装置Info
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- JPH0757475A JPH0757475A JP5197174A JP19717493A JPH0757475A JP H0757475 A JPH0757475 A JP H0757475A JP 5197174 A JP5197174 A JP 5197174A JP 19717493 A JP19717493 A JP 19717493A JP H0757475 A JPH0757475 A JP H0757475A
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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Abstract
(57)【要約】
【目的】製造ばらつきや温度変化があってもビット線の
電圧振幅を一定に保ち、動作速度の一定化，高速化をは
かる。 【構成】負荷回路１，メモリセルＭＣ１〜ＭＣｎ，セン
ス増幅器３を含む通常のメモリ処理を行う回路と対応回
路素子，対応回路部分が同一構造，同一構成，同一特性
のダミー負荷回路５１，ダミーメモリセルＤＭＣ，セン
ス増幅器３ａとこのセンス増幅器３ａの出力電圧を基準
電圧Ｖｒ２と比較し帰還電圧Ｖｆｂを発生し基準電圧Ｖ
ｒ２と比較し帰還電圧Ｖｆｂを発生しダミー負荷回路５
１のトランジスタＱ５７，Ｑ５８のオン抵抗を制御する
電圧比較器５３とを含む負帰還ループを設ける。帰還電
圧Ｖｆｂにより負荷回路１のトランジスタＱ７，Ｑ８の
オン抵抗を制御する。
電圧振幅を一定に保ち、動作速度の一定化，高速化をは
かる。 【構成】負荷回路１，メモリセルＭＣ１〜ＭＣｎ，セン
ス増幅器３を含む通常のメモリ処理を行う回路と対応回
路素子，対応回路部分が同一構造，同一構成，同一特性
のダミー負荷回路５１，ダミーメモリセルＤＭＣ，セン
ス増幅器３ａとこのセンス増幅器３ａの出力電圧を基準
電圧Ｖｒ２と比較し帰還電圧Ｖｆｂを発生し基準電圧Ｖ
ｒ２と比較し帰還電圧Ｖｆｂを発生しダミー負荷回路５
１のトランジスタＱ５７，Ｑ５８のオン抵抗を制御する
電圧比較器５３とを含む負帰還ループを設ける。帰還電
圧Ｖｆｂにより負荷回路１のトランジスタＱ７，Ｑ８の
オン抵抗を制御する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ集積回路装
置に関し、特にビット線の一端にメモリセルの駆動用の
トランジスタの負荷となるトランジスタを備えた構成の
半導体メモリ集積回路装置に関する。
置に関し、特にビット線の一端にメモリセルの駆動用の
トランジスタの負荷となるトランジスタを備えた構成の
半導体メモリ集積回路装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体メモリ集積回路装
置の代表的な一例を図２に示す。
置の代表的な一例を図２に示す。
【０００３】この半導体メモリ集積回路装置は、互いに
対をなす第１及び第２のビット線ＢＬ１，ＢＬ２と、複
数のワード線ＷＬ１〜ＷＬｎと、これらワード線ＷＬ１
〜ＷＬｎそれぞれと対応して設けられソースを共に接地
電位点と接続しゲートを互いに相手方のドレインと接続
するＮチャネル型の駆動用の第１及び第２のトランジス
タＱ１，Ｑ２、ソースを電源端子と接続しドレインをト
ランジスタＱ１のドレインと接続しゲートをトランジス
タＱ１のゲートと接続するＰチャネル型の第３のトラン
ジスタＱ３、ソースを電源端子と接続しドレインをトラ
ンジスタＱ２のドレインと接続しゲートをトランジスタ
Ｑ２のゲートと接続するＰチャネル型の第４のトランジ
スタＱ４、ソース，ドレインのうちの一方をトランジス
タＱ１のドレインに他方をビット線ＢＬ１にそれぞれ接
続しゲートを対応するワード線（例えばＷＬ１）と接続
してその対応ワード線が選択レベルのときオンとなるＮ
チャネル型のアクセス用の第５のトランジスタＱ５、及
びソース，ドレインのうちの一方をトランジスタＱ２の
ドレイン他方をビット線ＢＬ２にそれぞれ接続しゲート
を対応するワード線（例えばＷＬ１）と接続してその対
応ワード線が選択レベルのときオンとなるＮチャネル型
のアクセス用の第６のトランジスタＱ６をそれぞれ備え
た複数のメモリセルＭＣ１〜ＭＣｎと、ソースを共に電
源端子と接続しドレインをビット線ＢＬ１，ＢＬ２の一
端にそれぞれ対応接続しゲートを共に接地電位点と接続
するＰチャネル型の負荷用のトランジスタＱ７，Ｑ８を
備えオン状態のトランジスタＱ５，Ｑ６を含むメモリセ
ルの駆動用のトランジスタＱ１，Ｑ２のオン状態，オフ
状態と対応したレベルの電圧をビット線ＢＬ１，ＢＬ２
に発生する負荷回路１ａと、ベースをそれぞれ対応する
ビット線ＢＬ１，ＢＬ２の他端と接続しコレクタを共に
電源端子に接続するＮＰＮ型のトランジスタＱ９，Ｑ１
０、及び一端を共に接地電位点と接続し他端をトランジ
スタＱ９，Ｑ１０のエミッタとそれぞれ対応接続する電
流源回路Ｉ１，Ｉ２を備えビット線ＢＬ１，ＢＬ２の電
圧を緩衝増幅するエミッタホロア回路２と、互いにエミ
ッタを接続しベースにエミッタホロア回路２の２つの出
力のうちの一方及び他方をそれぞれ対応して受けるトラ
ンジスタＱ１１，Ｑ１２、これらトランジスタＱ１１，
Ｑ１２のコレクタと電源端子との間に対応接続する負荷
用の抵抗Ｒ１，Ｒ２、コレクタをトランジスタＱ１１，
Ｑ１２のエミッタと接続しベースに基準電圧Ｖｒ１を受
ける電流源用のトランジスタＱ１３、及びこのトランジ
スタＱ１３のエミッタと接地電位点との間に接続された
抵抗Ｒ３を備えビット線ＢＬ１，ＢＬ２間に発生した差
電圧を増幅して出力するセンス増幅器３とを有する構成
となっている。
対をなす第１及び第２のビット線ＢＬ１，ＢＬ２と、複
数のワード線ＷＬ１〜ＷＬｎと、これらワード線ＷＬ１
〜ＷＬｎそれぞれと対応して設けられソースを共に接地
電位点と接続しゲートを互いに相手方のドレインと接続
するＮチャネル型の駆動用の第１及び第２のトランジス
タＱ１，Ｑ２、ソースを電源端子と接続しドレインをト
ランジスタＱ１のドレインと接続しゲートをトランジス
タＱ１のゲートと接続するＰチャネル型の第３のトラン
ジスタＱ３、ソースを電源端子と接続しドレインをトラ
ンジスタＱ２のドレインと接続しゲートをトランジスタ
Ｑ２のゲートと接続するＰチャネル型の第４のトランジ
スタＱ４、ソース，ドレインのうちの一方をトランジス
タＱ１のドレインに他方をビット線ＢＬ１にそれぞれ接
続しゲートを対応するワード線（例えばＷＬ１）と接続
してその対応ワード線が選択レベルのときオンとなるＮ
チャネル型のアクセス用の第５のトランジスタＱ５、及
びソース，ドレインのうちの一方をトランジスタＱ２の
ドレイン他方をビット線ＢＬ２にそれぞれ接続しゲート
を対応するワード線（例えばＷＬ１）と接続してその対
応ワード線が選択レベルのときオンとなるＮチャネル型
のアクセス用の第６のトランジスタＱ６をそれぞれ備え
た複数のメモリセルＭＣ１〜ＭＣｎと、ソースを共に電
源端子と接続しドレインをビット線ＢＬ１，ＢＬ２の一
端にそれぞれ対応接続しゲートを共に接地電位点と接続
するＰチャネル型の負荷用のトランジスタＱ７，Ｑ８を
備えオン状態のトランジスタＱ５，Ｑ６を含むメモリセ
ルの駆動用のトランジスタＱ１，Ｑ２のオン状態，オフ
状態と対応したレベルの電圧をビット線ＢＬ１，ＢＬ２
に発生する負荷回路１ａと、ベースをそれぞれ対応する
ビット線ＢＬ１，ＢＬ２の他端と接続しコレクタを共に
電源端子に接続するＮＰＮ型のトランジスタＱ９，Ｑ１
０、及び一端を共に接地電位点と接続し他端をトランジ
スタＱ９，Ｑ１０のエミッタとそれぞれ対応接続する電
流源回路Ｉ１，Ｉ２を備えビット線ＢＬ１，ＢＬ２の電
圧を緩衝増幅するエミッタホロア回路２と、互いにエミ
ッタを接続しベースにエミッタホロア回路２の２つの出
力のうちの一方及び他方をそれぞれ対応して受けるトラ
ンジスタＱ１１，Ｑ１２、これらトランジスタＱ１１，
Ｑ１２のコレクタと電源端子との間に対応接続する負荷
用の抵抗Ｒ１，Ｒ２、コレクタをトランジスタＱ１１，
Ｑ１２のエミッタと接続しベースに基準電圧Ｖｒ１を受
ける電流源用のトランジスタＱ１３、及びこのトランジ
スタＱ１３のエミッタと接地電位点との間に接続された
抵抗Ｒ３を備えビット線ＢＬ１，ＢＬ２間に発生した差
電圧を増幅して出力するセンス増幅器３とを有する構成
となっている。
【０００４】次に、この半導体メモリ集積回路装置の動
作について説明する。
作について説明する。
【０００５】初期状態において、ビット線ＢＬ１が高電
位、ビット線ＢＬ２が低電位、メモリセルＭＣ１内の記
憶ノードＮ１が低電位であるとする。このメモリセルＭ
Ｃ１を、ワード線ＷＬ１を高電位の選択レベルにする事
によってアクセスすると、アクセス用のトランジスタＱ
５，Ｑ６が導通し、負荷回路１ａのトランジスタＱ７，
Ｑ８を通じて高電位側の電源端子からメモリセルＭＣ１
のトランジスタＱ５，Ｑ１を通じて接地電位点に流れ込
む。この時、トランジスタＱ７，Ｑ５，Ｑ１の導通（オ
ン）抵抗比により、ビット線ＢＬ１の電位が下降する。
一方ビット線ＢＬ２は、トランジスタＱ２はオフ（非導
通）でこのビット線ＢＬ２に低電位を発生させていた他
のメモリセルのアクセス用のトランジスタが非導通状態
となるため、負荷回路１ａのトランジスタＱ８によって
高電位側の電源電位まで引き上げられる。よって、ビッ
ト線ＢＬ１，ＢＬ２間の電位差が逆転する。この電位差
は通常５０ｍＶから数百ｍＶに設定される。この電位差
をエミッタホロア回路２を介してセンス増幅器３によっ
て増幅し、周辺ロジック回路や他の半導体集積回路等に
出力する。
位、ビット線ＢＬ２が低電位、メモリセルＭＣ１内の記
憶ノードＮ１が低電位であるとする。このメモリセルＭ
Ｃ１を、ワード線ＷＬ１を高電位の選択レベルにする事
によってアクセスすると、アクセス用のトランジスタＱ
５，Ｑ６が導通し、負荷回路１ａのトランジスタＱ７，
Ｑ８を通じて高電位側の電源端子からメモリセルＭＣ１
のトランジスタＱ５，Ｑ１を通じて接地電位点に流れ込
む。この時、トランジスタＱ７，Ｑ５，Ｑ１の導通（オ
ン）抵抗比により、ビット線ＢＬ１の電位が下降する。
一方ビット線ＢＬ２は、トランジスタＱ２はオフ（非導
通）でこのビット線ＢＬ２に低電位を発生させていた他
のメモリセルのアクセス用のトランジスタが非導通状態
となるため、負荷回路１ａのトランジスタＱ８によって
高電位側の電源電位まで引き上げられる。よって、ビッ
ト線ＢＬ１，ＢＬ２間の電位差が逆転する。この電位差
は通常５０ｍＶから数百ｍＶに設定される。この電位差
をエミッタホロア回路２を介してセンス増幅器３によっ
て増幅し、周辺ロジック回路や他の半導体集積回路等に
出力する。
【０００６】所定のメモリアドレスを指定してそのデー
タがそ出力されるまでのアクセス時間のうち、このビッ
ト線の電位差反転動作に所要する時間は数１０％に達
し、アクセス時間を短縮するためにビット線の電圧振幅
は小さい程良い。
タがそ出力されるまでのアクセス時間のうち、このビッ
ト線の電位差反転動作に所要する時間は数１０％に達
し、アクセス時間を短縮するためにビット線の電圧振幅
は小さい程良い。
【０００７】
【発明が解決しようとする課題】この従来の半導体メモ
リ集積回路装置では、ビット線ＢＬ１，ＢＬ２の発生電
圧の振幅が負荷回路１ａのトランジスタＱ７，Ｑ８、メ
モリセルＭＣ１等のアクセス用のトランジスタＱ５，Ｑ
６及び駆動用のトランジスタＱ１，Ｑ２のオン抵抗比で
決まるため、製造ばらつきや使用温度によって変動し動
作速度が変化するという欠点があり、また設計時にはこ
れらの変動を考慮した上で最悪条件設計を行わなければ
ならないため、デバイスの性能を極限まで発揮できない
という欠点があった。
リ集積回路装置では、ビット線ＢＬ１，ＢＬ２の発生電
圧の振幅が負荷回路１ａのトランジスタＱ７，Ｑ８、メ
モリセルＭＣ１等のアクセス用のトランジスタＱ５，Ｑ
６及び駆動用のトランジスタＱ１，Ｑ２のオン抵抗比で
決まるため、製造ばらつきや使用温度によって変動し動
作速度が変化するという欠点があり、また設計時にはこ
れらの変動を考慮した上で最悪条件設計を行わなければ
ならないため、デバイスの性能を極限まで発揮できない
という欠点があった。
【０００８】本発明の目的は、製造ばらつきや使用温度
の変動があってもビット線の電圧振幅を一定にして動作
速度を一定に保ち、デバイスの性能を極限まで発揮でき
る半導体メモリ集積回路装置を提供することにある。
の変動があってもビット線の電圧振幅を一定にして動作
速度を一定に保ち、デバイスの性能を極限まで発揮でき
る半導体メモリ集積回路装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体メモリ集
積回路装置は、ビット線及び複数のワード線と、これら
複数のワード線それぞれと対応して設けられ駆動用のト
ランジスタのオン状態，オフ状態により情報を記憶し対
応するワード線が選択レベルのとき前記ビット線と接続
する複数のメモリセルと、ソース，ドレインのうちの一
方を電源端子に他方を前記ビット線にそれぞれ接続しゲ
ートに帰還電圧を受ける負荷用のトランジスタを備え前
記ビット線と接続するメモリセルの駆動用のトランジス
タのオン状態，オフ状態と対応したレベルの電圧を前記
ビット線に発生する負荷回路と、前記ビット線に発生し
た電圧を増幅し出力する第１のセンス増幅器と、ダミー
ビット線と、前記メモリセルと同一特性，同一構成の回
路に加えて記憶情報を一つに固定する情報固定手段を含
み前記ダミービット線と常時接続するダミーメモリセル
と、ソース，ドレインのうちの一方を前記電源端子に他
方を前記ダミービット線にそれぞれ接続しゲートに前記
帰還電圧を受け前記負荷用のトランジスタと同一特性の
トランジスタを備え前記ダミーメモリセルの駆動用のト
ランジスタのオン状態，オフ状態と対応したレベルの電
圧を前記ダミービット線に発生するダミー負荷回路と、
前記第１のセンス増幅器と同一特性，同一構成で前記ダ
ミービット線に発生した電圧を増幅し出力する第２のセ
ンス増幅器と、この第２のセンス増幅器の出力電圧を基
準電圧と比較しその比較結果と対応しかつ前記ダミービ
ット線に発生した電圧に対し負帰還となるように前記帰
還電圧を出力する電圧比較回路とを有している。
積回路装置は、ビット線及び複数のワード線と、これら
複数のワード線それぞれと対応して設けられ駆動用のト
ランジスタのオン状態，オフ状態により情報を記憶し対
応するワード線が選択レベルのとき前記ビット線と接続
する複数のメモリセルと、ソース，ドレインのうちの一
方を電源端子に他方を前記ビット線にそれぞれ接続しゲ
ートに帰還電圧を受ける負荷用のトランジスタを備え前
記ビット線と接続するメモリセルの駆動用のトランジス
タのオン状態，オフ状態と対応したレベルの電圧を前記
ビット線に発生する負荷回路と、前記ビット線に発生し
た電圧を増幅し出力する第１のセンス増幅器と、ダミー
ビット線と、前記メモリセルと同一特性，同一構成の回
路に加えて記憶情報を一つに固定する情報固定手段を含
み前記ダミービット線と常時接続するダミーメモリセル
と、ソース，ドレインのうちの一方を前記電源端子に他
方を前記ダミービット線にそれぞれ接続しゲートに前記
帰還電圧を受け前記負荷用のトランジスタと同一特性の
トランジスタを備え前記ダミーメモリセルの駆動用のト
ランジスタのオン状態，オフ状態と対応したレベルの電
圧を前記ダミービット線に発生するダミー負荷回路と、
前記第１のセンス増幅器と同一特性，同一構成で前記ダ
ミービット線に発生した電圧を増幅し出力する第２のセ
ンス増幅器と、この第２のセンス増幅器の出力電圧を基
準電圧と比較しその比較結果と対応しかつ前記ダミービ
ット線に発生した電圧に対し負帰還となるように前記帰
還電圧を出力する電圧比較回路とを有している。
【００１０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１１】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１２】この実施例が図２に示された従来の半導体
メモリ集積回路装置と相違する点は、ダミービット線Ｄ
ＢＬ１，ＤＢＬ２と、メモリセルＭＣ１〜ＭＣｎのトラ
ンジスタＱ１〜Ｑ６とそれぞれ対応して同一構造，同一
特性をもつトランジスタＱ５１〜Ｑ５６により同一構
成，同一特性に形成された回路に抵抗Ｒ５０を付加して
記憶情報を一つに固定しかつトランジスタＱ５５，Ｑ５
６のゲートを電源端子と接続して常時ダミービット線Ｄ
ＢＬ１，ＤＢＬ２と接続するダミーメモリセルＤＭＣ
と、負荷回路１のトランジスタＱ７，Ｑ８とそれぞれ対
応して同一構造，同一特性をもちソースを共に電源端子
に接続しドレインをそれぞれ対応するダミービット線Ｄ
ＢＬ１，ＤＢＬ２の一端と接続しゲートに共に帰還電圧
Ｖｆｂを受けるトランジスタＱ５７，Ｑ５８を備えダミ
ーメモリセルＤＭＣのトランジスタＱ５１，Ｑ５２のオ
ン状態，オフ状態と対応したレベルの電圧をダミービッ
ト線ＤＢＬ１，ＤＢＬ２に発生するダミー負荷回路５１
と、エミッタホロア回路２のトランジスタＱ９，Ｑ１０
及び電流源回路Ｉ１，Ｉ２とそれぞれ対応して同一構
造，同一特性をもつトランジスタＱ５９，Ｑ６０及び電
流源回路Ｉ５１，Ｉ５２を備えエミッタホロア回路２と
同一構成，同一特性でダミービット線ＤＢＬ１，ＤＢＬ
２に発生した電圧を緩衝増幅するエミッタホロア回路２
ａと、センス増幅器３のトランジスタＱ１１〜Ｑ１３及
び抵抗Ｒ１〜Ｒ３とそれぞれ対応して同一構造，同一特
性をもつトランジスタＱ６１〜Ｑ６３及びＲ５１〜Ｒ５
３を備えセンス増幅器３と同一構成，同一特性でエミッ
タホロア回路２ａを介してダミービット線ＤＢＬ１，Ｄ
ＢＬ２間に発生した差電圧を増幅して出力するセンス増
幅器３ａと、トランジスタＱ６４及び抵抗Ｒ５４を備え
センス増幅器３ａの出力電圧を緩衝増幅するエミッタホ
ロア回路５２と、センス増幅器３ａの出力電圧をエミッ
タホロア回路５２を介して基準電圧Ｖｒ２と比較しその
比較結果と対応しかつダミービット線ＤＢＬ１，ＤＢＬ
２に発生した電圧に対し負帰還となるように帰還電圧Ｖ
ｆｂを発生する電圧比較器５３とを設け、負荷回路１の
トランジスタＱ７，Ｑ８のゲートに帰還電圧Ｖｆｂを供
給するようにした点にある。
メモリ集積回路装置と相違する点は、ダミービット線Ｄ
ＢＬ１，ＤＢＬ２と、メモリセルＭＣ１〜ＭＣｎのトラ
ンジスタＱ１〜Ｑ６とそれぞれ対応して同一構造，同一
特性をもつトランジスタＱ５１〜Ｑ５６により同一構
成，同一特性に形成された回路に抵抗Ｒ５０を付加して
記憶情報を一つに固定しかつトランジスタＱ５５，Ｑ５
６のゲートを電源端子と接続して常時ダミービット線Ｄ
ＢＬ１，ＤＢＬ２と接続するダミーメモリセルＤＭＣ
と、負荷回路１のトランジスタＱ７，Ｑ８とそれぞれ対
応して同一構造，同一特性をもちソースを共に電源端子
に接続しドレインをそれぞれ対応するダミービット線Ｄ
ＢＬ１，ＤＢＬ２の一端と接続しゲートに共に帰還電圧
Ｖｆｂを受けるトランジスタＱ５７，Ｑ５８を備えダミ
ーメモリセルＤＭＣのトランジスタＱ５１，Ｑ５２のオ
ン状態，オフ状態と対応したレベルの電圧をダミービッ
ト線ＤＢＬ１，ＤＢＬ２に発生するダミー負荷回路５１
と、エミッタホロア回路２のトランジスタＱ９，Ｑ１０
及び電流源回路Ｉ１，Ｉ２とそれぞれ対応して同一構
造，同一特性をもつトランジスタＱ５９，Ｑ６０及び電
流源回路Ｉ５１，Ｉ５２を備えエミッタホロア回路２と
同一構成，同一特性でダミービット線ＤＢＬ１，ＤＢＬ
２に発生した電圧を緩衝増幅するエミッタホロア回路２
ａと、センス増幅器３のトランジスタＱ１１〜Ｑ１３及
び抵抗Ｒ１〜Ｒ３とそれぞれ対応して同一構造，同一特
性をもつトランジスタＱ６１〜Ｑ６３及びＲ５１〜Ｒ５
３を備えセンス増幅器３と同一構成，同一特性でエミッ
タホロア回路２ａを介してダミービット線ＤＢＬ１，Ｄ
ＢＬ２間に発生した差電圧を増幅して出力するセンス増
幅器３ａと、トランジスタＱ６４及び抵抗Ｒ５４を備え
センス増幅器３ａの出力電圧を緩衝増幅するエミッタホ
ロア回路５２と、センス増幅器３ａの出力電圧をエミッ
タホロア回路５２を介して基準電圧Ｖｒ２と比較しその
比較結果と対応しかつダミービット線ＤＢＬ１，ＤＢＬ
２に発生した電圧に対し負帰還となるように帰還電圧Ｖ
ｆｂを発生する電圧比較器５３とを設け、負荷回路１の
トランジスタＱ７，Ｑ８のゲートに帰還電圧Ｖｆｂを供
給するようにした点にある。
【００１３】次に、この実施例の動作について説明す
る。
る。
【００１４】ダミーメモリセルＤＭＣの記憶情報がダミ
ービット線ＤＢＬ１，ＤＢＬ２間に電位差として現れ、
その電位差がエミッタホロア回路２ａを介してセンス増
幅器３ａで増幅されて出力されるまでの基本的な動作
は、メモリセルＭＣ１〜ＭＣｎの記憶情報に対する動作
と同様である。メモリセルＭＣ１〜ＭＣｎに対しダミー
メモリセルＤＭＣは、抵抗Ｒ５０によって記憶ノードＮ
５２が高電位側の電源端子に接続されているので、トラ
ンジスタＱ５１はオン，Ｑ５２はオフとなり、記憶ノー
ドＮ５１は低電位、Ｎ５２は高電位に固定され安定状態
となっている。また、トランジスタＱ５５，Ｑ５６のゲ
ートも高電位側の電源端子に接続されているのでこれら
トランジスタは常に導通状態にあり、ダミーメモリセル
ＤＭＣの記憶ノードＮ５１，Ｎ５２は常にダミービット
線と接続されている。従って、ダミービット線ＤＢＬ１
はトランジスタＱ５７，Ｑ５５，Ｑ５１のオン抵抗比で
定まる電圧に、ダミービット線ＤＢＬ２は高電位側の電
源電圧に固定される。このダミービット線ＤＢＬ１，Ｄ
ＢＬ２間の差電圧がセンス増幅器３ａで増幅され、さら
にエミッタホロア回路５２で緩衝増幅された後、電圧比
較器５３で基準電圧Ｖｒ２と比較され、その比較結果が
帰還電圧Ｖｆｂとしてダミー負荷回路５１のトランジス
タＱ５７，Ｑ５８のゲートに供給されて負帰還ループが
形成される。
ービット線ＤＢＬ１，ＤＢＬ２間に電位差として現れ、
その電位差がエミッタホロア回路２ａを介してセンス増
幅器３ａで増幅されて出力されるまでの基本的な動作
は、メモリセルＭＣ１〜ＭＣｎの記憶情報に対する動作
と同様である。メモリセルＭＣ１〜ＭＣｎに対しダミー
メモリセルＤＭＣは、抵抗Ｒ５０によって記憶ノードＮ
５２が高電位側の電源端子に接続されているので、トラ
ンジスタＱ５１はオン，Ｑ５２はオフとなり、記憶ノー
ドＮ５１は低電位、Ｎ５２は高電位に固定され安定状態
となっている。また、トランジスタＱ５５，Ｑ５６のゲ
ートも高電位側の電源端子に接続されているのでこれら
トランジスタは常に導通状態にあり、ダミーメモリセル
ＤＭＣの記憶ノードＮ５１，Ｎ５２は常にダミービット
線と接続されている。従って、ダミービット線ＤＢＬ１
はトランジスタＱ５７，Ｑ５５，Ｑ５１のオン抵抗比で
定まる電圧に、ダミービット線ＤＢＬ２は高電位側の電
源電圧に固定される。このダミービット線ＤＢＬ１，Ｄ
ＢＬ２間の差電圧がセンス増幅器３ａで増幅され、さら
にエミッタホロア回路５２で緩衝増幅された後、電圧比
較器５３で基準電圧Ｖｒ２と比較され、その比較結果が
帰還電圧Ｖｆｂとしてダミー負荷回路５１のトランジス
タＱ５７，Ｑ５８のゲートに供給されて負帰還ループが
形成される。
【００１５】この負帰還ループにおいては、ダミービッ
ト線ＤＢＬ１，ＤＢＬ２間の電位差（電圧差）がセンス
増幅器３ａで検出され、この検出された電位差が電圧比
較器５３により基準電圧Ｖｒ２を比較されてその比較結
果によりトランジスタＱ５７，Ｑ５８のオン抵抗を制御
する。従って、製造ばらつきや温度変化があっても、ダ
ミービット線ＤＢＬ１，ＤＢＬ２間の電位差は基準電圧
Ｖｒ２によって規定され、その規定された電位差となる
ように制御され、製造ばらつきや温度変化の影響をなく
すことができる。
ト線ＤＢＬ１，ＤＢＬ２間の電位差（電圧差）がセンス
増幅器３ａで検出され、この検出された電位差が電圧比
較器５３により基準電圧Ｖｒ２を比較されてその比較結
果によりトランジスタＱ５７，Ｑ５８のオン抵抗を制御
する。従って、製造ばらつきや温度変化があっても、ダ
ミービット線ＤＢＬ１，ＤＢＬ２間の電位差は基準電圧
Ｖｒ２によって規定され、その規定された電位差となる
ように制御され、製造ばらつきや温度変化の影響をなく
すことができる。
【００１６】従って、対応する回路素子，回路部分が上
記負帰還ループと同一構造，同一構成，同一特性で形成
され、帰還電圧を負荷回路１のトランジスタＱ７，Ｑ８
のゲートに受けるメモリセルＭＣ１〜ＭＣｎ，エミッタ
ホロア回路２及びセンス増幅器３を含む通常のメモリ処
理を行う回路のビット線ＢＬ１，ＢＬ２間の電位差も、
基準電圧Ｖｒ２によって規定されその規定された電位差
となるように制御されて、製造ばらつきや温度変化の影
響をなくすことができる。また、基準電圧Ｖｒ２によっ
てビット線ＢＬ１，ＢＬ２間の電位差が制御できるの
で、この電位差を小さくすることにより動作速度を速く
することができる。また、電位差，電圧振幅を一定に保
つことができるので、デバイス性能を極限まで発揮でき
る。例えば、この電位差を３０ｍＶ程度とし、センス増
幅器３，３ａのダイナミックレンジの１００ｍＶ程度よ
り小さくする。また、センス増幅器３，３ａの利得を１
０、電圧比較器５３のトランジスタ特性のオフセット等
に起因する電圧比較誤差を１０ｍＶとすれば、ビット線
ＢＬ１，ＢＬ２の電圧振幅の精度を１ｍＶ程度にするこ
とができる。
記負帰還ループと同一構造，同一構成，同一特性で形成
され、帰還電圧を負荷回路１のトランジスタＱ７，Ｑ８
のゲートに受けるメモリセルＭＣ１〜ＭＣｎ，エミッタ
ホロア回路２及びセンス増幅器３を含む通常のメモリ処
理を行う回路のビット線ＢＬ１，ＢＬ２間の電位差も、
基準電圧Ｖｒ２によって規定されその規定された電位差
となるように制御されて、製造ばらつきや温度変化の影
響をなくすことができる。また、基準電圧Ｖｒ２によっ
てビット線ＢＬ１，ＢＬ２間の電位差が制御できるの
で、この電位差を小さくすることにより動作速度を速く
することができる。また、電位差，電圧振幅を一定に保
つことができるので、デバイス性能を極限まで発揮でき
る。例えば、この電位差を３０ｍＶ程度とし、センス増
幅器３，３ａのダイナミックレンジの１００ｍＶ程度よ
り小さくする。また、センス増幅器３，３ａの利得を１
０、電圧比較器５３のトランジスタ特性のオフセット等
に起因する電圧比較誤差を１０ｍＶとすれば、ビット線
ＢＬ１，ＢＬ２の電圧振幅の精度を１ｍＶ程度にするこ
とができる。
【００１７】
【発明の効果】以上説明したように本発明は、負荷回
路，メモリセル，センス増幅器等を含む通常のメモリ処
理を行う回路と対応回路素子，対応回路部分が同一構
造，同一構成，同一特性のダミー負荷回路，ダミーメモ
リセル，センス増幅器と、このセンス増幅器の出力電圧
を基準電圧と比較しその比較結果の帰還電圧によりダミ
ー負荷回路のトランジスタの特性（オン抵抗）を制御す
る負帰還ループを設け、上記帰還電圧により上記通常の
メモリ処理を行う負荷回路のトランジスタの特性を制御
する構成とすることにより、上記通常のメモリ処理を行
う回路のビット線間の電位差を上記基準電圧で規定しそ
の規定された電位差に制御できるので、製造ばらつきや
温度変化があっても、ビット線の電圧振幅，差電圧を一
定に保つことができ、従って動作速度を一定かつ高速に
保つことができてデバイス性能を極限まで発揮すること
ができるという効果がある。
路，メモリセル，センス増幅器等を含む通常のメモリ処
理を行う回路と対応回路素子，対応回路部分が同一構
造，同一構成，同一特性のダミー負荷回路，ダミーメモ
リセル，センス増幅器と、このセンス増幅器の出力電圧
を基準電圧と比較しその比較結果の帰還電圧によりダミ
ー負荷回路のトランジスタの特性（オン抵抗）を制御す
る負帰還ループを設け、上記帰還電圧により上記通常の
メモリ処理を行う負荷回路のトランジスタの特性を制御
する構成とすることにより、上記通常のメモリ処理を行
う回路のビット線間の電位差を上記基準電圧で規定しそ
の規定された電位差に制御できるので、製造ばらつきや
温度変化があっても、ビット線の電圧振幅，差電圧を一
定に保つことができ、従って動作速度を一定かつ高速に
保つことができてデバイス性能を極限まで発揮すること
ができるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来の半導体メモリ集積回路装置の一例を示す
回路図である。
回路図である。
１ 負荷回路 ２，２ａ エミッタホロア回路 ３，３ａ センス増幅器 ５１ ダミー負荷回路 ５２ エミッタホロア回路 ５３ 電圧比較器 ＢＬ１，ＢＬ２ ビット線 ＤＢＬ１，ＤＢＬ２ ダミービット線 ＤＭＣ ダミーメモリセル ＭＣ１〜ＭＣｎ メモリセル Ｑ１〜Ｑ１３，Ｑ５１〜Ｑ６３ トランジスタ Ｒ１〜Ｒ３，Ｒ５０〜Ｒ５４ 抵抗 ＷＬ１〜ＷＬｎ ワード線
Claims (2)
- 【請求項１】 ビット線及び複数のワード線と、これら
複数のワード線それぞれと対応して設けられ駆動用のト
ランジスタのオン状態，オフ状態により情報を記憶し対
応するワード線が選択レベルのとき前記ビット線と接続
する複数のメモリセルと、ソース，ドレインのうちの一
方を電源端子に他方を前記ビット線にそれぞれ接続しゲ
ートに帰還電圧を受ける負荷用のトランジスタを備え前
記ビット線と接続するメモリセルの駆動用のトランジス
タのオン状態，オフ状態と対応したレベルの電圧を前記
ビット線に発生する負荷回路と、前記ビット線に発生し
た電圧を増幅し出力する第１のセンス増幅器と、ダミー
ビット線と、前記メモリセルと同一特性，同一構成の回
路に加えて記憶情報を一つに固定する情報固定手段を含
み前記ダミービット線と常時接続するダミーメモリセル
と、ソース，ドレインのうちの一方を前記電源端子に他
方を前記ダミービット線にそれぞれ接続しゲートに前記
帰還電圧を受け前記負荷用のトランジスタと同一特性の
トランジスタを備え前記ダミーメモリセルの駆動用のト
ランジスタのオン状態，オフ状態と対応したレベルの電
圧を前記ダミービット線に発生するダミー負荷回路と、
前記第１のセンス増幅器と同一特性，同一構成で前記ダ
ミービット線に発生した電圧を増幅し出力する第２のセ
ンス増幅器と、この第２のセンス増幅器の出力電圧を基
準電圧と比較しその比較結果と対応しかつ前記ダミービ
ット線に発生した電圧に対し負帰還となるように前記帰
還電圧を出力する電圧比較回路とを有することを特徴と
する半導体メモリ集積回路装置。 - 【請求項２】 タミービット線が第１及び第２のダミー
ビット線から成り、ダミーメモリセルが、ソースを共に
接地電位点と接続しゲートを互いに相手方のドレインと
接続する一導電型の駆動用の第１及び第２のトランジス
タと、ソースを電源端子と接続しドレインを前記第１の
トランジスタのドレインと接続しゲートを前記第１のト
ランジスタのゲートと接続する逆導電型の第３のトラン
ジスタと、ソースを前記電源端子と接続しドレインを前
記第２のトランジスタのドレインと接続しゲートを前記
第２のトランジスタのゲートと接続する逆導電型の第４
のトランジスタと、ソース，ドレインのうちの一方を前
記第１のトランジスタのドレインに他方を前記第１のダ
ミービット線にそれぞれ接続しゲートを前記電源端子と
接続する一導電型の第５のトランジスタと、ソース，ド
レインのうちの一方を前記第２のトランジスタのドレイ
ンに他方を前記第２のダミービット線にそれぞれ接続し
ゲートを前記電源端子と接続する一導電型の第６のトラ
ンジスタと、前記第３のトランジスタのソース，ゲート
間に接続された抵抗とを備えて構成された請求項１記載
の半導体メモリ集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5197174A JPH0757475A (ja) | 1993-08-09 | 1993-08-09 | 半導体メモリ集積回路装置 |
| EP94112354A EP0638903B1 (en) | 1993-08-09 | 1994-08-08 | Read write memory with negative feedback-controlled dummy memory circuit |
| DE69421856T DE69421856T2 (de) | 1993-08-09 | 1994-08-08 | Lese/Schreibe-Speicher mit negativer rückgekoppelter Blindspeicherschaltung |
| US08/287,243 US5473568A (en) | 1993-08-09 | 1994-08-08 | Read write memory with negative feedback-controlled dummy memory circuit |
| KR1019940019556A KR0168465B1 (ko) | 1993-08-09 | 1994-08-09 | 네가티브 피드백 제어의 더미 메모리 회로를 가진 기록 판독 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5197174A JPH0757475A (ja) | 1993-08-09 | 1993-08-09 | 半導体メモリ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0757475A true JPH0757475A (ja) | 1995-03-03 |
Family
ID=16370035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5197174A Pending JPH0757475A (ja) | 1993-08-09 | 1993-08-09 | 半導体メモリ集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5473568A (ja) |
| EP (1) | EP0638903B1 (ja) |
| JP (1) | JPH0757475A (ja) |
| KR (1) | KR0168465B1 (ja) |
| DE (1) | DE69421856T2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW353535U (en) * | 1990-11-19 | 1999-02-21 | Hitachi Ltd | Memory circuit improved in electrical characteristics |
| TW326535B (en) * | 1995-08-08 | 1998-02-11 | Hitachi Ltd | Semiconductor memory device and read-out circuit |
| JP3560266B2 (ja) * | 1995-08-31 | 2004-09-02 | 株式会社ルネサステクノロジ | 半導体装置及び半導体データ装置 |
| US5596539A (en) * | 1995-12-28 | 1997-01-21 | Lsi Logic Corporation | Method and apparatus for a low power self-timed memory control system |
| US5793671A (en) * | 1997-01-21 | 1998-08-11 | Advanced Micro Devices, Inc. | Static random access memory cell utilizing enhancement mode N-channel transistors as load elements |
| JPH10302482A (ja) * | 1997-02-27 | 1998-11-13 | Sanyo Electric Co Ltd | 半導体メモリ |
| EP0869506B1 (en) * | 1997-04-03 | 2003-07-02 | STMicroelectronics S.r.l. | Memory device with reduced power dissipation |
| US6087858A (en) * | 1998-06-24 | 2000-07-11 | Cypress Semiconductor Corp. | Self-timed sense amplifier evaluation scheme |
| US5978280A (en) * | 1998-06-25 | 1999-11-02 | Cypress Semiconductor Corp. | Method, architecture and circuit for reducing and/or eliminating small signal voltage swing sensitivity |
| US5986970A (en) * | 1998-06-29 | 1999-11-16 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to a memory |
| US6122203A (en) * | 1998-06-29 | 2000-09-19 | Cypress Semiconductor Corp. | Method, architecture and circuit for writing to and reading from a memory during a single cycle |
| US5946255A (en) * | 1998-07-31 | 1999-08-31 | Cypress Semiconductor Corp. | Wordline synchronized reference voltage generator |
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| JP4894095B2 (ja) * | 2001-06-15 | 2012-03-07 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
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| US7751229B2 (en) | 2006-12-28 | 2010-07-06 | Stmicroelectronics S.A. | SRAM memory device with improved write operation and method thereof |
| US7746717B1 (en) * | 2007-09-07 | 2010-06-29 | Xilinx, Inc. | Desensitizing static random access memory (SRAM) to process variation |
| KR20200034286A (ko) | 2018-09-21 | 2020-03-31 | 주식회사 엘지화학 | 실리카 겔 전해질 및 이를 포함하는 전고체 전지 |
| KR20200105092A (ko) | 2019-02-28 | 2020-09-07 | 주식회사 엘지화학 | 실리카 겔 전해질막, 이의 제조방법 및 이를 포함하는 전고체 전지 |
| US11342031B2 (en) | 2020-08-28 | 2022-05-24 | Stmicroelectronics S.R.L. | Circuit and method for process and temperature compensated read voltage for non-volatile memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03152799A (ja) * | 1989-11-09 | 1991-06-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS62197996A (ja) * | 1986-02-24 | 1987-09-01 | Toshiba Corp | 半導体メモリのセンスアンプ |
| JPS62197990A (ja) * | 1986-02-25 | 1987-09-01 | Mitsubishi Electric Corp | 半導体記憶回路 |
| US4939693A (en) * | 1989-02-14 | 1990-07-03 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
-
1993
- 1993-08-09 JP JP5197174A patent/JPH0757475A/ja active Pending
-
1994
- 1994-08-08 DE DE69421856T patent/DE69421856T2/de not_active Expired - Fee Related
- 1994-08-08 US US08/287,243 patent/US5473568A/en not_active Expired - Lifetime
- 1994-08-08 EP EP94112354A patent/EP0638903B1/en not_active Expired - Lifetime
- 1994-08-09 KR KR1019940019556A patent/KR0168465B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03152799A (ja) * | 1989-11-09 | 1991-06-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0168465B1 (ko) | 1999-02-01 |
| EP0638903A2 (en) | 1995-02-15 |
| DE69421856T2 (de) | 2000-06-29 |
| KR950006861A (ko) | 1995-03-21 |
| DE69421856D1 (de) | 2000-01-05 |
| EP0638903A3 (en) | 1995-11-29 |
| EP0638903B1 (en) | 1999-12-01 |
| US5473568A (en) | 1995-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970617 |