KR0168465B1 - 네가티브 피드백 제어의 더미 메모리 회로를 가진 기록 판독 메모리 - Google Patents

네가티브 피드백 제어의 더미 메모리 회로를 가진 기록 판독 메모리 Download PDF

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Abstract

정적 랜덤 액세스 메모리는 셀 선택 신호를 수신하는 워드 라인과, 상기 워드 라인에 접속된 제 1 메모리 셀 어레이를 구비한다. 제1로드 회로는 전압원으로부터 상기 어레이로 전압을 공급하기 위해 제1메모리 셀의 어레이에 각각 접속된다. 제1증폭기 회로는 제1메모리 셀에 각각 접속된다. 각각의 제1메모리 셀과 동일한 제2 또는 더미 메모리 셀은 소정의 2진 숫자를 기억하도록 제공된다. 각각의 제1로드 회로와 동일한 제2로드 회로는 전압원으로부터 더미 메모리 셀로 전압을 공급한다. 각각의 제1증폭기 회로와 동일한 제2증폭기 회로는 더미 메모리 셀에 접속된다. 비교기 회로는 기준 전압으로부터 제2증폭기 회로에 의해 발생된 전압의 편차를 나타내는 출력을 발생하고, 그 출력을 각각의 제1로드 회로와 제2로드 회로에 네가티브 피드백하여, 각각의 제1메모리 셀에 의해 발생된 전압이 기준 전압에 의해 결정된 레벨로 조절되게 된다.

Description

네가티브 피드백 제어의 더미 메모리 회로를 가진 기록 판독 메모리
제1도는 종래 기술의 정적 랜덤 액세스 메모리의 회로도.
제2도는 본 발명의 정적 랜덤 액세스 메모리의 회로도
* 도면의 주요부분에 대한 부호의 설명
C11∼Cmn : 메모리 셀 L1∼Lm : 로드 회로
DL : 더미 로드 회로
본 발명은 일반 적으로 집적 회로 반도체 메모리에 관한 것으로, 특히, 로드 회로(load circuit)가 각 메모리 셀의 트랜지스터의 로드(load)로서 메모리 셀의 각각의 어레이에 제공되는 판독 기록 메모리(read write memory)에 관한 것이다.
[관련 기술의 설명]
게이트 제어되는 결합 트랜지스터를 통하여 셀의 구동 트랜지스터의 로드로서 작용하는 회로로부터 비트 라인을 통과하는 전압이 각 메모리 셀에 공급되는 종래 기술의 정적 랜덤 액세스 메모리(static random access memory)에 있어서, 비트라인에 나타나는 전압은 셀의 구동 트랜지스터중 한 트랜지스터와 결합 트랜지스터의 결합된 온-저항값(ON-resistance value)에 대한 로딩 트랜지스터(loading transistor)의 온-저항값의 비에 의해 결정된다. 이러한 트랜지스터의 동작 특성은 제조시 장치의 가변성과 온도 변화에 따라서 변화하므로, 메모리는 그러한 요인을 수용할 수 있도록 충분한 마진을 두고 설계되어야 하기 때문에 메모리의 동작 성능을 최상으로 이용할 수 없게 된다.
[발명의 요약]
따라서, 본 발명의 목적은 고속의 동작을 달성하기 위하여 장치의 가변성과 온도 변화에 대하여 자동적으로 보상할 수 있는 정적 랜덤 액세스 메모리를 제공하는 것이다.
넓은 관점에서 보면, 본 발명은, 셀 선택 신호를 수신하는 다수의 워드 라인과, 전압원에 접속된 제1로드 회로와, 각각 결합 트랜지스터쌍과 상기 결합 트랜지스터사이에 상호 역병렬 관계(anti-parallel relationship)로 연결된 인버터쌍을 포함하여 인버터로 하여금 두개의 2진 상태 중 한 상태를 취하도록하는 제1 메모리 셀 어레이를 구비하는 메모리를 제공한다. 결합 트랜지스터는 제1로드 회로로부터 전압을 수신하기 위해 셀 선택 신호에 응답하여 제1로드 회로와 인버터 간의 경로를 설립하는 워드 라인중 한 라인에 연결된다. 제1증폭기 회로는 제1메모리 셀 어레이에 접속된다. 각각의 제1 메모리 셀과 동일한 제1메모리 셀은 소정의 2진 상태를 취하도록 제공된다. 제1로드 회로와 동일한 제2로드 회로는 제2메모리 셀에 전압을 공급하도록 전압원을 접속된다. 제1증폭기 회로와 동일한 제2증폭기 회로는 제2메모리 셀에 접속된다. 기준 전압으로부터 제2증폭기 회로에 의해 발생되는 전압의 편차를 나타내는 출력 전압을 발생하여 그 출력 전압을 다시 제1 및 제2 로드 회로에 네가티브로 공급하도록 비교기 회로가 제공되어, 각각의 제1메모리 셀에 의해 발생된 전압이 기준 전압에 의해 결정되는 레벨로 조절될 수 있게 한다.
다른 관점에 따라서, 본 발명은 셀 선택 신호를 수신하는 다수의 워드 라인과 이러한 워드 라인에 접속된 다수의 제1 메모리 셀 어레이를 구비하는 정적 랜덤 액세스 메모리를 제공한다. 다수의 제1로드 회로는 전압을 공급하도록 각각 제1메모리 셀의 어레이에 접속된다. 다수의 제1증폭기 회로는 각각 제1메모리 셀 어레이에 접속된다. 각각의 제1메모리 셀과 동일한 제2더미 메모리 셀은 소정의 2진 숫자를 기억하도록 제공된다. 각각의 제1로드 회로와 동일한 제2로드 회로는 전압원으로부터 제2메모리 셀로 전압을 공급한다. 각각의 제1증폭기 회로와 동일한 제2증폭기 회로는 제2메모리 셀에 접속된다. 비교기 회로는 기준 전압으로부터 제 2증폭기 회로에 의해 발생되는 전압의 편차를 나타내는 출력 전압을 발생하고 그 출력 전압을 다시 제1로드 회로 및 제2로드 회로에 네가티브로 공급하여, 각각의 제1메모리 셀에 의해 발생되는 전압이 기준 전압에 의해 결정되는 레벨로 제어될 수 있게 한다.
[본 발명에 대한 상세한 설명]
본 발명을 상세히 설명하기전에 종래 기술의 정적 랜덤 액세스 메모리가 제1도에 참고적으로 설명된다. 메모리는 워드 라인 WL1∼WLn사이에 행으로(row by row), 비트 라인 BLLi 및 BLRi(i =1, 2, ..., m)사이에 열로(column by column)배치된 다수의 메모리 셀 C11내지 Cmn을 포함한다. 로드 회로 L1내지 Lm은 비트 라인 쌍인 BLL1, BLR1 내지 BLLm, BLRm각각에 접속된다.
각각의 메모리 셀 Cij(j=1,2, ...,n)은 결합 트랜지스터 Q5 및 Q6사이에 상호 역 병렬 관계로 접속된 인버터 쌍 IV1및 IV2를 포함한다. 인버터 IV1은 그 드레인 단자들이 함께 노드 N1에 접속되며 그 소스 단자들이 각각 그라운드와 전압원에 접속되는 N-채널 필드 효과 구동 트랜지스터 Q1과 P-채널 필드 효과 구동 트랜지스터 Q3으로 형성된다. 유사하게, 인버터 IV2는 그 드레인 단자들이 함께 노드 N2에 접속되며 그 소스 단자들이 각각 그라운드와 전압원에 접속되는 N-채널 필드 효과 구동 트랜지스터 Q2와 P-채널 필드 효과 구동 트랜지스터 Q4로 형성된다. 트랜지스터 Q1, Q3 의 게이트 단자들은 인버터 IV2의 출력이 나타나는 노드 N2에 함께 접속되며, 트랜지스터 Q2, Q4의 게이트 단자들은 인버터 IN1의 출력이 나타나는 노드 N1에 함께 접속된다. 결합 트랜지스터 Q5의 드레인-소스경로는 비트 라인 BLLi와 노드 N1사이에 접속되며, 결합 트랜지스터 Q6의 드레인-소스 경로는 비트 라인 BLRi와 노드 N2사이에 접속된다. 각각의 메모리 셀 Cij의 트랜지스터 Q5 및 Q6의 게이트 단자는 워드 라인 WLi에 접속된다. 트랜지스터 Q1 및 Q4각각의 논-오프 동작(ON-OFF operation)은 트랜지스터 Q2 및 Q3의 온-오프 동작을 보상한다.
로드 회로 Li는 P-채널 필드 효과 트랜지스터 쌍 Q7 및 Q8을 포함하며, 그 게이트 단자들은 함께 그라운드에 접속된다. 비트 라인 BLLi 및 BLRi는 트랜지스터 Q7및 Q8 각각을 통해 전압원에 접속된다. 각 로드 회로 Li 의 트랜지스터는 각 메모리 셀 Cij의 구동 트랜지스터 Q1및 Q2의 부하로 작용한다.
비트 라인 BLLi의 저전압 레벨은 트랜지스터 Q5와 Q1결합의 온-저항값에 대한 트랜지스터 Q7의 온-저항값의 비율에 의해 결정되며, 유사하게, 비트 라인 BLRi의 저 전압 레벨은 트랜지스터 Q6과 Q2결합의 온-저항값에 대한 트랜지스터 Q8의 온-저항값의 비율에 의해 결정된다. 메모리 셀 Cij의 노드 N1 및 N2가 각각 고 및 저 전압 레벨에 있다면(즉, Q1은 오프(OFF)이고 Q2는 온(ON)), 워드 라인 WLi에 대한 고전압의 적용은 트랜지스터 Q5및 Q6을 턴-온 되게 한다. 트랜지스터 Q5의 턴-온은 전원으로부터 트랜지스터 Q7, Q5및 Q1을 통해 그라운드까지 저 임피던스 경로가 설립되게 하여, 비트 라인 BLLi가 Q5및 Q1결합의 온-저항값에 대한 Q7의 온-저항값의 비율에 의해 결정되는 저 전압 레벨로 구동된다. 결과적으로, 트랜지스터 Q2는 턴 오프되고, 비트 라인 NLRi를 저 전압 레벨에서 고 전압 레벨로 전환한다. 전압(50㎷ 내지 수백 ㎷)의 반전이 이전 상태에 의존하는 2진 상태 0 또는 1을 나타내도록 비트 라인사이에 발생한다.
셀렉터 Si는 공급된 선택 신호에 응답하여 관련 비트 라인을 이미터 폴로워버퍼 증폭기 Ei에 결합하기 위해 비트 라인 BLLi 및 BLRi각각에 접속된다. 감지증폭기 Ai는 외부 회로의 전달을 위해 버퍼 증폭기 Ei로부터의 전압을 증폭하도록 셀렉터 Si의 출력에 접속된다. 이미터 폴로워 Ei는 NPN트랜지스터 Q9 및 정전류원 I1의 제1직류 회로와, NPN트랜지스터 Q10 및 정전류원 I2의 제2직류회로로 구성되며, 상기 두 직류 회로는 전압원과 그라운드 사이에 연결된다. 비트 라인 BLLi및 BLRi는 각각 트랜지스터 Q9 및 Q10의 베이스 단자에 접속되어 트랜지스터 Q9 및 Q10의 이미터 단자에서 출력 전압을 발생시킨다. 트랜지스터 Q9 및 Q10의 이미터 단자는 감지 증폭기의 부분을 형성하는 NPN트랜지스터 Q11및 Q12의 베이스 단자에 각각 접속된다. Q11및 Q12의 컬렉터 단자는 저항기 R1 및 R2를 통해 전압원에 접속되며, 이들의 이미터 단자들은 NPN트랜지스터 Q13의 컬렉터 단자에 함께 접속되며, 상기 NPN트랜지스터 Q13의 이미터는 저항기 R3에 의해 그라운드에 접속된다. 트랜지스터 Q13의 베이스 단자는 기준 전압 V1에 의해 바이어스 된다.
비트 라인의 전압 반전을 발생하는데 취해지는 시간은 전체 액세스 시간의 수십 퍼센트 만큼을 차지하게 된다. 이러한 액세스 시간을 줄이기 위해, 비트 라인의 전압이 가능한 작아지는 것이 바람직하다. 트랜지스터 Q5, Q1(Q6, Q2)의 결합된 온-저항값에 대한 트랜지스터 Q7(Q8)의 온-저항 값의 비율이 비트 라인의 전압을 결정하므로, 전압은 주변 온도 변화와 제조에 다른 이들 트랜지스터의 고유 가변성으로 변동할 수 있게 된다. 집적 회로 메모리는 발생할 수 있는 최악의 조건에 대해 안전하게 하도록 이들 요인을 고려하여 설계된다.
본 발명에 다른 정적 랜덤 액세스 메모리가 제2도에 도시된다. 상기 메모리는 다수의 더미 회로를 포함하는데, 이들은 더미 로드 회로 DL, 더미 비트 라인 DBLL과 DBLR에 접속된 더미 메모리 셀 DMC, 더미 이미터 폴로워 DEF 및 더미 감지 증폭기 DSA가 있다. 더미 로드 회로 DL은 각 로드 회로 Li 의 트랜지스터 Q7 및 Q8과 동일한 동작 특성를 가진 트랜지스터 Q7' 및 Q8'로 형성된다. 더미 메모리 셀 DMC은 각각의 메모리 셀 Cij의 트랜지스터 Q1내지 Q4와 동일한 구성으로 접속되며 동일한 동작 특성인 트랜지스터 Q1' 내지 Q4'로 형성된 역 병렬 접속된 인버터 쌍인 IV1' 및 IV2'와, 트랜지스터 Q5 및 Q6 의 동작 특성과 동일한 결합 트랜지스터 싸인 Q5' 및 Q6'구비한다. 인버터 IV1'는, 저항기(1)가 트랜지스터 Q3'의 게이트 단자와 전압원사이에 접속되어 있고, 트랜지스터 Q5', Q6'의 게이트 단자가 전압원에 접속된다는 점에서 인버터 IV1과 다르다. 저항기(1)의 제공은 소정의 2진 레벨에서 더미 메모리 셀 DMC를 유지하려는 것이다.
결과적으로, 트랜지스터 Q1'은 턴 온 되고, Q2'는 턴 오프되어, 노드 N1및 N2가 각각 저 및 고 전압 레벨에서 영구적으로 유지되며, 트랜지스터 Q5' 및 Q6'가 영구적으로 온(ON)상태에 있게되어, 더미 비트 라인 DBLL은 트랜지스터 Q5' 및 Q1'의 결합된 온-저항값에 대한 트랜지스터 Q7'의 온-저항값의 비율에 의해 결정되는 저 전압에서 영구적으로 유지되고, 더미 비트 라인 DBLR은 전압원의 고 전압 레벨에서 영구적으로 유지된다.
마찬가지로, 더미 이미터 폴로워 DEF는, 트랜지스터 Q9'의 베이스 단자가 각각 더미 비트 라인 DBLL 및 DBLR에 직접 접속된다는 점을 제외하고는, 동작 특성과 회로 구성에 있어서 각각의 이미터 폴로워 Ei에서의 것과 동일한 트랜지스터 Q9'및 Q10' 정 전류원 I1'및 I2'로 형성된다. 유사하게, 더미 감지 증폭기 DSA는 트랜지스터 Q11', Q12', Q13'및 저항기 R1', R2'를 구비하는데, 이들은 감지 증폭기 A1내지 Am각각의 것과 동작 특성과 회로 구성에 있어 동일하다. 더미 감기 증폭기 DSA는 더미 비트 라인간의 전압 차의 증폭을 제공한다. 트랜지스터 Q13'의 베이스 단자는 트랜지스터 Q13의 게이트 단자에 공급되는 것과 동일한 기준 전압 V1에 의해 바이어스 된다.
더미 감지 증폭기 DSA의 출력을 버퍼링하기 위해 이미터 폴로워 버퍼 증폭기(2)가 제공되며, 버퍼 증폭기(2)는 직렬의 NPN트랜지스터(3) 및 저항기(4)를 구비하고, 상기 저항기(4)는 전압원과 그라운드 사이에 접속되며, 트랜지스터(3)의 베이스 단자는 더미 감지 증폭기 DSA의 트랜지스터 Q12'의 컬렉터에 접속되어, 저항기(4)의 증폭된 비트 라인 차 전압을 발생한다. 이러한 전압은 차동 증폭기(5)에 공급되고 기준 전압 V2와 비교되어, 기준 전압 V2로부터 더미 비트 라인 전위의 편차를 나타내는 전압 출력을 발생한다.
차동 증폭기(5)의 출력은 더미 로드 회로 DL의 트랜지스터 Q7' 및 Q8'의 게이트 단자와 , 모든 로드 회로 L1 내지 Lm의 트랜지스터 Q7 및 Q8의 게이트 단자에 가인(6)을 통하여 공급된다. 따라서, 네가티브 피드백 루프가 상기 설명된 더미 회로를 통하여 형성되고, 기준 전압 V2로부터 더미 비트 라인간의 전압차의 편차가 트랜지스터 Q7' 및 Q8'의 게이트 단자에 네가티브 피드백되어, 더미 비트라인간의 전압차는 제조 가변성과 온도 변화와 관련없이 기준 전압 V2에 의해 결정된 값으로 제어된다. 정적 랜덤 액세스 메모리의 메모리 셀과 다른 회로들은 더미 회로의 대응하는 회로 요소와 동일한 동작 특성의 회로 요소를 구성되므로, 더미 회로의 네가티브 피드백 동작은 비트 라인 BLLi 및 BLRi간의 전압차를 기준 전압 V2에 의해 결정된 값으로 조절될 수 있게 한다.
기준 전압 V2는 비트라인 BLLi 및 BLRi간의 전압차를 결정하므로, 메모리의 액세스 시간은 기준 전압 V2를 설정함으로써 줄어들 수 있게되고, 전압차는 작은 값으로 유지될 수 있다. 전압차가 감지 증폭기 Si, DSA의 동적 범위(100 밀리볼트)보다 작은 30밀리볼트에서 유지된다면, 그리고 상기 감지 증폭기의 이득이 10dB이고 차동 증폭기(5)의 오프셋 오차가 10밀리볼트라면, 전압차의 변동은 1밀리볼트 이하에서 유지될 수 있게 된다.
상기 설명은 두 비트 라인이 활용된 실시예로 이루어 졌으나, 본 발명은 안일 워드 라인 대신에 각각의 메모리 셀에 대해 X및 Y워드 라인을 이용함으로써 단일 비트 라인 구조의 정적 랜덤 액세스 메모리에 대해 역시 동일하게 이용될 수 있다.

Claims (4)

  1. 메모리에 있어서: 셀 선택 신호를 수신하는 다수의 워드라인(WL1-WLn); 전압원에 접속된 제1로드 회로(L1); 결합 트랜지스터 쌍(Q5, Q6)과 상기 결합 트랜지스터간에 상호 역 병렬 관계로 연결된 인버터 쌍(IV1, IV2)을 포함하여 상기 인버터로 하여금 두개의 2진 상태 중 한 상태를 취하도록 하는 제1 메모리 셀의 어레이(C11∼C1n)로서, 상기 결합 트랜지스터가 상기 셀 선택 신호에 응답하여 상기 제1로드 회로와 상기 인버터간에 경로를 설립하고 제1로드 회로로부터 전압을 수신하도록 상기 워드 라인에 접속되는, 상기 제1메모리 셀 어레이(C11∼C1n); 상기 제1메모리 셀 어레이에 접속된 제1증폭기 수단(E1, A1); 소정의 2진 상태를 취하는 각각의 상기 제1메모리 셀(C11∼C1n)과 동일한 제 2 메모리 셀(DMC); 제1로드 회로(L1)와 동일하며, 상기 제2메모리 셀(DMC)에 상기 전압을 공급하도록 상기 전압원에 접속된 제2로드 회로(DL); 상기 제1증폭기 수단(E1, A1)과 동일하며, 상기 제2메모리 셀(DMC)에 접속된 제2증폭기 수단(DEF, DSA); 및 기준 전압으로부터 상기 제2증폭기 수단에 의해 발생된 전압의 편차를 나타내는 출력 전압을 발생하고, 상기 출력 전압을 상기 제1 및 제2 로드 회로에 네가티브 피드백하여, 제1메모리 셀 각각에 의해 발생된 전압이 상기 기준 전압에 의해 결정된 레벨로 조절되게 하는 비교기 수단(2, 5)을 구비하는 메모리.
  2. 제1항에 있어서, 상기 제1로드 회로(L1)는 상기 전압원과 상기 제1메모리 셀(C11∼C1n)간에 접속된 소스-드레인 경로를 갖는 제1필드 효과 트랜지스터(Q7, Q8)를 포함하고, 상기 제2로드 회로(DL)는 동작 특성에 있어 제1필드 효과 트랜지스터(Q7, Q8)와 동일한 제2필드 효과 트랜지스터(Q7', Q8')를 포함하며, 상기 제2트랜지스터(Q7', Q8')는 상기 전압원과 상기 제2메모리 셀(DMC)간에 접속된 소스-드레인 경로를 갖고, 상기 제1 및 제2트랜지스터(Q7, Q8, Q7', Q8')는 상기 비교기 수단(2, 5)의 출력에 접속된 게이트 단자를 갖는 메모리.
  3. 정적 랜덤 액세스 메모리에 있어서: 셀 선택 신호를 수신하는 다수의 워드 라인(WL1∼WLn); 전압원에 접속된 다수의 제1로드 회로 (Li∼Lm); 상기 제1로드 회로 각각에 대응하는 다수의 제1메모리 셀 어레이(C11∼Cmn)로서, 상기 제1메모리 셀 각각은 결합 트랜지스터 쌍(Q5, Q6)과 상기 결합 트랜지스터사이에 상호 역 병렬 관계로 접속된 인버터 쌍(IV1, IV2)을 포함하여 상기 인버터로 하여금 두 개의 2진 상태중 한 상태를 취하도록 하며, 상기 어레이의 각각의 결합 트랜지스터가 상기 셀 선택 신호에 응답하여 대응하는 제1로드 회로와 상기 인버터간에 경로를 설립하고 대응하는 로드 회로로부터 상기 전압을 수신하도록 상기 워드 라인에 접속되는, 상기 다수의 제1메모리 셀 어레이(C11∼Cmn); 상기 제1메모리 셀의 상기 어레이 각각에 접속된 다수의 제1증폭기 수단(E1∼Em, A1∼Am); 소정의 2진 상태를 취하는 각각의 상기 제1 메모리 셀(C11∼Cmn)과 동일한 제2 메모리 셀(DNC); 각각의 제1로드 회로(Li∼Lm)와 동일하며, 상기 전압을 상기 제2메모리 셀(DMC)에 공급하도록 상기 전압원에 접속된 제2로드 회로(DL); 각각의 상기 제1증폭기 수단(E1∼Em, A1-Am)과 동일하며, 상기 제1메모리 셀 어레이에 각각 접속된 제 2증폭기 수단(DEF, DSA); 및 기준 전압으로부터 상기 제2증폭기 수단에 의해 발생된 전압의 편차를 나타내는 출력 전압을 발생하고, 상기 출력 전압을 상기 제1로드 회로 및 상기 제2로드 회로 각각에 네가티브 피드백하여, 제1메모리 셀 각각에 의해 발생된 전압이 상기 기준 전압에 의해 결정된 레벨로 조절되게 하는 비교기 수단(2, 5)을 구비하는 정적 랜덤 액세스 메모리.
  4. 제3항에 있어서, 상기 제1로드 회로(L1∼Lm)각각은 상기 전압원과 상기 제1메모리 셀 어레이(C11∼C1n)간에 접속된 소스-드레인 경로를 갖는 제1필드 효과 트랜지스터(Q7, Q8)를 포함하고, 상기 제2로드 회로(DL)는 동작 특성에 있어 제1필드 효과 트랜지스터(Q7, Q8)와 동일한 제2필드 효과 트랜지스터(Q7', Q8')를 포함하며, 상기 제2트랜지스터(Q7', Q8')는 상기 전압원과 상기 제2메모리 셀(DMC)간에 접속된 소스-드레인 경로를 갖고, 상기 제1 및 제2트랜지스터(Q7, Q8, Q7', Q8')는 상기 비교기 수단(2, 5)의 출력에 접속된 게이트 단자를 갖는 정적 랜덤 액세스 메모리.
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