JPS62197996A - 半導体メモリのセンスアンプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、電気的に書込み可能な不揮発性の半導体メモ
リ等に用いられるセンスアンプに係り、特にメモリセル
側のビット線電位とダミーセル側の基準電位との基準電
位とを電圧比較するセンスアンプの基準電位発生回路に
関する。

（従来の技術） 電気的に書込み可能な不揮発性メモリ、たとえば紫外線
消去型のＥＦＲＯＭ　（エレクトリカル・プログラマブ
ル・リード・オンリ・メモリ）においては、第２図に示
すようにメモリセルアレイ周辺およびセンスアンプが構
成されている。即ち、メモリセルアレイＪは、それぞれ
例えばフローティングｒ−ト型のメモリセルＭＣ・・・
が行列状に配列されており、そのワード線をＷＬｌ、Ｗ
Ｌ２・・・、ビット線をＢＬＪ〜ＢＬＮにより示してい
る。上記各ビット線ＢＬＪ〜ＢＬＮは、それぞれビット
線選択スイッチ用のＮチャネルＭＯＳトランジスタＱＢ
Ｊ〜ＱＢＮを介して一括接続されており、このトランジ
スタＱＢＪ−ＱＢＮは、カラムデコーダ（図示せず）の
出力によりスイッチ制御されるように接続されている。

上記各ビット線の一括接続点（ノードＮＢ）はビット線
電位増幅回路２が接続され・その出力ノードは差動増幅
屋の比較回路（７’（とえばＰチャネルカレントミラー
型比較回路）３の一方の入力ノードＮ１に接続されてい
る。上記ビット線電位増幅回路２は、ビット線ノードＢ
ＮとＶＣＣ電源ノードとの間に接続されたビット線電位
クランプ用のＮチャネルエンハンスメント型ＭＯＳトラ
ンジスタＱ１と、メモリセルからビット線ノードＮＢに
読み出された情報を検出するためにビット線に直列に接
続されたビット線電位増幅用のＮチャネルエンへンスメ
ントｆｉＭＯＳ）ランジスタＱ２と、このトランジスタ
Ｑ２の負荷としてビット線とＶＣＣ電源ノードとの間に
接続されたゲート・ドレイン相互が接続されたＰチャネ
ルエン・・ンスメント型ＭＯＳトランジスタＱ３とから
なり、前記り２ンプ用、増幅用のトランジスタＱｌ、Ｑ
２の各ゲートにはバイアス電圧発生回路４から所定のノ
々イアス電圧Ｖｌムが与えられている。このバイアス電
圧発生回路４は、ＶＣＣ電源ノードとＶＳＳ電源ノード
（接地電位）との間に、ｒ−トが接地されたＰチャネル
ＭＯＳトランジスタＱ４およびｙ−ト・ドレイン相互が
接続された２個のＮチャネルＭＯＳトランジスタＱ５゜
Ｑ６が直列に接続されて々る。また、前記メモリセルＭ
Ｃ・・・は、書込みが行なわれていて閾値電圧ＶＴＲが
高い状態（′０’状態）、または書込みが行表われてい
ないで閾値電圧Ｖ？Ｈが低い状態（消去状態、″′１＃
状態）のいずれかになっている。したがって、比較回路
３の一方の入力ノードＮ１には、選択され九メモリセル
からの読み出し情報がビット線電位増幅回路２により増
幅されたビット線電位ＶＢ（ここで、′０″状態のメモ
リセルの読み出し時の電位をＶＩＯ％　″′ビ状態のメ
モリセルの読み出し時の電位をｖ、１で表わす）が入力
する。なお、前記ビット線ノードＮＢと書込み用高電圧
ＶＰＰノードとの間には書込みデータ入力Ｄｉｎの反転
データＤｉｎに応じてスイッチ制御される書込み制御用
のＭＯＳ　）ランジスタＱ７が接続されている。したが
って、たとえばメモリセルＭＣにデータを書込むときに
は、その制御ｒ−）およびドレインに同時に高電圧ＶＰ
Ｐが加わるように制御することが可能になっている。な
お、比較回路３は、増幅用の２個のＮチャネルＭＯＳ）
ランジスタＱＢ、Ｑ９とカレントミラー型負荷となる２
個のＰチャネルＭＯＳ）ランジスタＱ１０．Ｑ１１とか
らなる。

一方、基準電位発生回路５は、上記比較回路３の他方の
入力ノードＮ２に電圧比較用の基準電位Ｖｒａｆを与え
るために設けられており、その構成は比較回路３の一方
の入力ノードＮ　Ｊ　４１の回路（メモリセル側回路）
の読み出し系とほぼ同様である。

即ち、メモリセル部としてダミーセルＤＣを有し、この
ダミーセルＤＣに接続されているビット線ＢＬＤに直列
にビット線選択スイッチ用のＮチャネルＭＯＳトランジ
スタＱＢＩ〜ＱＢＨに対するダミー〇ＮチャネルＭｏＳ
トランジスタＱＢＤが挿入され、さらに上記ビット線Ｂ
ＬＤにビット線電位増給回路６が接続されている。この
場合、上記ビット線電位増幅回路６は、クランプ用のＮ
チャネルトランジスタＱ　１１と、増幅用のＮチャネル
トランジスタＱ２′と、負荷用としてそれぞれダート・
ドレイン相互が接続された２個のＰチャネ゛ルエンハン
スメント型ＭＯＳトランジスタＱ３’、Ｑ１２が並列接
続されており、上記クランプ用、増幅用のトランジスタ
Ｑ　７’　ｌ　Ｑ　２’の各ダートには前記バイアス電
圧ＶＢＡが与えられている。また、ダミーセルＤＣは゛
】″状態（消去状態）に設定されていて、制御ｒ−トに
読み出し制御電圧（Ｖｃｃ電位）が与えられており、さ
らにビット線選択スイッチ用のＮチャネルＭＯＳトラン
ジスタＱＢＤもオン状態となるようにそのＰ−トにＶＣ
Ｃ電位が与えられている。ここで、上記基準電位発生回
路５が発生する基準電位Ｖｒｅｆは、選択されたメモリ
セルが”０″状態（書込み状態、閾値電圧ｖＴＨが高い
状態）のときのビット線電位と選択されたメモリセルが
゛】″状態のときのビット線電位との中間電位となるよ
うに、つまりＶＢ　ｏ）Ｖｒ　ｅ　ｆ　）　Ｖａ　１の
関係を満足して比較回路３の出力Ｖｏｕｔが正常に得ら
れるように設定される必要がある。そこで、従来は、基
準電位発生回路５におけるビット線の抵抗性負荷として
前記メモリセル９１回路におけるトランジスタＱ３と同
サイズのトランジスタＱ　ｓｌに加えてトランジスタＱ
１２が並列接続されている。これによって、′１”状態
のメモリセルを選択したときのビット線電位ｖＢ。

と同じく“１″状態のダミーセルＤＣからの読み出し情
報により定まる基準電位Ｖｒｅｆとの間に不平衡状態（
Ｖｒｅｆ　）　ＶＢｌ　）を生じさせており、標準的な
ＶＣＣＷ、位（Ｖｃｃｓｔｄ　）において基準電位Ｖｒ
ｅｆが前記２種のビット線電位Ｖ、Ｑ　、　Ｖ、１の中
間電位になるように設計されている。

ところで、上記構成のセンスアンプにあっては、基準電
位Ｖｒｅｆおよびビット線電位ｖａｎ　、　ＶＢｌは第
３図中に示すように電源電圧ＶＣＣ依存性を有している
。ここで、ビット線電位Ｖ、ＱのＶＣＣ電圧依存性に比
べて基準電位ＶｒｅｆのＶｃｃｔ圧依存性が大きくなっ
ておりｓ　ｖｃｃ電圧を大きくしていりたときにＶｒｅ
ｆ電位がＶｓｏＮ位にほぼ等しくなるまで上昇するとき
のＶＣＣ電圧は、前記した必要条件ＶＢＯ＞Ｖｒａｆ　
）ＶＢｌを満足する最大動作電源電圧ｖｃｃｍａｘであ
り、これ以上の電源電圧においては比較回路３の誤動作
を招いてしまう。上記したようなビット線電位ＶＢＱ、
基準電位ＶｒｅｆのＶＣＣ電圧依存特性の違いは、メモ
リセル倒回路における抵抗性負荷用のトランジスタＱ３
のサイズと基準電位発生回路５における抵抗性負荷用の
トランジスタ（Ｑ３′およびＱ１０）のサイズの不平衡
に起因している。

しかし、上記したセンスアンプにあっては、標準的な電
源電圧Ｖ（（ａｔｄと最大動作電源電圧ＶＣＣｍＸとの
間の余裕幅、つまり動作電源マージンが必らずしも十分
ではない。したがって、ｖｃｃ電源変動によって比較回
路３の誤動作を招き易いだけでなく、他の要因（たとえ
ば回路素子パラメータの変化とかメモリセルの書込み不
足など）によっても同様の誤動作が起こり得る。たとえ
ば基準電位発生回路５を標準釣力電源電圧Ｖｃｃ　＝　
５　Ｖで適正な基準電圧Ｖｒｓｆが得られるように設計
したにも拘らず、実際に製造されたメモリ集積回路は製
造プロセスの揺らぎに起因する素子パラメータの変動に
よってＶｃｃ　＝　５　Ｖではセンスアンプが正常に動
作しないという事態が生じるおそれが多い。

（発明が解決しようとする問題点） 本発明は上記したような動作電源マー・シンが小さいと
いう欠点を除去すべくなされたものであり、電源電圧の
変動、製造プロセスの揺らぎによる素子特性の変化等に
対して高い動作マージンを有する半導体メモリの実現に
寄与し得る半導体メモリのセンスアンプを提供すること
を目的とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明の半導体メモリのセンスアンプは、比較回路の比
較入力となる基準電位を発生するための基準電位発生回
路におけるビット線負荷トランジスタとして、それぞれ
ゲート・ドレイン相互が接続されたＰチャネルトランジ
スタとＮチャネルトランジスタとを並列接続して用いる
ことを特徴とするものである。

′（作用） 基準電位発生回路の基準電位出力が標準的な電源電圧下
で適正な値になるように設計しておくことによりさらに
、電源電圧が大きくなったときにはＮチャネルトランジ
スタのノぐツクゲート／シイアメ効果により基準電位の
増大を抑制する作用、つまり基準電位の電源電圧依存性
が少なくなる作用が生じるので、標準的な動作条件にお
ける回路動作を損なうことなく最大動作電源電圧が改善
されることになる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図に示す半導体メモリのセンスアンプは、第２
図を参照して前述した従来のセンスアンプに比べて基準
電位回路５′のビット線電位増幅回路６′における抵抗
性負荷として、ｒ−トドレイン相互が接続されたＰチャ
ネルエン・・ンスメント型ＭＯＳトランジスタＱ３′に
ゲート・ドレイン相互が接続されたＮチャネルエンノ−
ンスメント型ＭＯＳトランジスタＱ１３を並列接続した
点が異なり、その他は同じであるので第２図中と同一符
号を付してその説明を省略する。

この場合、上記センスアンプにおいては、標準的々動作
条件において、即ち標準的なＶＣＣ電源電圧（’Ｖｃｃ
ｓｔｄ　）のときに基準電位Ｖｒｅｆが２種のビツト線
電位ＶＢＯ＋　Ｖｍｌの中間電位になるように上記Ｎチ
ャネルトランジスタＱＪＪのサイズ等が設計されており
、このＮチャネルトランジスタＱＪＪの基板領域は接地
電位（またはＶｌｉｌｉ電位）に接続されている。

上記構成のセンスアンプによれば、Ｖｃｃ％源がＶ（ｃ
ｓｔｄより大きくなると、基準電位発生回路５′におけ
る負荷用のＮチャネルトランジスタＱＪＪのオン抵抗が
バックゲートバイアス効果により増加することによって
、基準電位Ｖｒｅｆの増大を抑制する作用を持つように
なる。このように、基準電位ＶｒｅｆのＶＣＣ電圧依存
性が小さくなるので、第３図中に示すように従来例に比
べて基準電位Ｖｒｅｆとビット線電位ＶＩＱとが等しく
なるときの最大動作電源電圧Ｖ（（ｔｎａｘが大きくな
る。したがりて、動作電源マージンが大きくなり、電源
電圧の変動、製造プロセスの揺らぎＫよる素子特性のば
らつき、不揮発性メモリセルに対する書込み条件の変動
に対して高い動作マージンを有することになり、メモリ
製品の性能の向上、歩留りの向上に寄与するととが可能
になる。

々お、本発明のセンスアンプは上記ＥＰＲＯＭに限らず
、電気的消去・再書込み可能な不揮発性メモ’）　ＥＥ
ＦＲＯＭ等にも適用可能である。

〔発明の効果〕

上述したように本発明の半導体メモリのセンスアンプに
よれば、基準電位発生回路におけるビット線の抵抗性負
荷として使用するＭＣ８トランジスタのバックゲートバ
イアス効果を利用することによりて、標準的立動作条件
における回路動作を損危うことなく最大動作電源電圧を
大きくとることができ、動作電源マージンを改善するこ
とができる。したがって、電源電圧の変動、製造プロセ
スの揺らぎによる素子特性の変化等に対して高い動作マ
ージンを有する半導体メモリが得られるようになゆ、メ
モリ製品の性能の向上、歩留りの向上に寄与することが
できる。

【図面の簡単な説明】

第１図は本発明の半導体メモリのセンスアンプの一実施
例を適用し九ＥＦＲＯＭの一部を示す回路図、第２図は
従来のＥＦＲＯＭの一部を示す回路図、第３図は第１図
の実施例のメモリおよび第２図の従来のメモリにおける
それぞれのセンスアンプ入力電位の電源電圧依存特性の
一例を示す特性図である０ ２．６′・・・ビット線電位増幅回路、３・・・比較回
路、５′・・・基準電位発生回路、ＭＣ・・・メモリセ
ル、ＢＬＪ〜ＢＬＮ・・・ビット線、ＤＣ・・・ダミー
セル、ＢＬＤ・・・ダミーセル用ビット線、Ｑ２１Ｑ２
’・・・増幅用Ｎチャネルトランジスタ、Ｑ　３　、　
Ｑ　３’・・・負荷用Ｐチャネルトランジスタ、Ｑ１３
・・・負荷用Ｎチャネルトランジスタ。 出願人代理人　弁理士　鈴　江　武　彦（鍵部）（条例
） −Ｖｃｃ量遺′＠を 第３図

Claims (1)

【特許請求の範囲】
1. 　メモリセルからビット線に読み出される情報を検出す
   るためのＭＯＳトランジスタおよびその負荷となるＰチ
   ャネルＭＯＳトランジスタを有するビット線電位増幅回
   路と、ダミーセルからビット線に読み出される情報を検
   出するためのＭＯＳトランジスタおよびその負荷となる
   ＰチャネルＭＯＳトランジスタとこのＰチャネルＭＯＳ
   トランジスタに並列接続されたゲート・ドレイン相互が
   接続されたＮチャネルＭＯＳトランジスタとを有する基
   準電位発生回路と、上記ビット線電位増幅回路の出力電
   位と基準電位発生回路で発生する基準電位とを比較して
   センス増幅する比較回路とを具備してなることを特徴と
   する半導体メモリのセンスアンプ。