JP3166732B2

JP3166732B2 - 半導体記憶装置

Info

Publication number: JP3166732B2
Application number: JP29255598A
Authority: JP
Inventors: 健次日比野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-10-14
Filing date: 1998-10-14
Publication date: 2001-05-14
Anticipated expiration: 2018-10-14
Also published as: KR20000035002A; TW441080B; JP2000123582A; US6181625B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に１つのメモリセルに複数ビットの情報を格納
する半導体記憶装置のワード線電圧を発生する基準電圧
発生回路に関する。

【０００２】

【従来の技術】近年、半導体記憶装置に対する大容量化
の要請に応えるべく、多値技術を用いて１つのメモリセ
ルに複数ビットの情報を格納する半導体記憶装置が注目
されている。マスクＲＯＭを例として多値技術について
説明する。

【０００３】多値技術を用いたマスクＲＯＭでは、１つ
のメモリセルトランジスタに複数ビット（例えば２ビッ
トや４ビット）の情報を保持させる必要がある。これを
実現するために、各メモリセルトランジスタのしきい値
電圧を４種類以上のしきい値電圧の中から保持すべき情
報に応じたいずれかのしきい値に設定しなければならな
い。例えば、１つのメモリセルトランジスタに２ビット
の情報を保持させるには、２²=４種類のしきい値電圧の
中から保持すべき情報に応じたいずれかのしきい値に設
定すればよく、４ビットの情報を保持させるには、２⁴=
１６種類のしきい値電圧の中から保持すべき情報に応じ
たいずれかのしきい値に設定すればよい。このようなし
きい値の設定は、製造時におけるイオン注入技術によっ
て実現できる。

【０００４】次に、複数ビットの情報が保持されたメモ
リセルトランジスタに対する読出しについて説明する。

【０００５】多値技術を用いていないマスクＲＯＭ、す
なわち１つのメモリセルトランジスタに１ビットの情報
しか保持されていないマスクＲＯＭにおいては、ワード
線に印加する電圧は単一でよい。なぜなら、１つのメモ
リセルトランジスタに１ビットの情報のみを保持するに
は、２種類のしきい値電圧の中から保持すべき情報に応
じて一方のしきい値電圧を設定すれば良いのであるか
ら、これら２種類のしきい値電圧の中間の電圧をワード
線に印加すれば、メモリセルトランジスタがいずれのし
きい値電圧を有しているかを判別できるからである。こ
の場合、一方のしきい値を持つメモリセルトランジスタ
はＯＮし、他方のしきい値を持つメモリセルトランジス
タはＯＦＦすることとなり、これを検出することで選択
されたメモリセルの情報が読み出される。

【０００６】しかしながら、多値技術を用いたマスクで
は、各メモリセルトランジスタは４種類以上のしきい値
電圧の中のいずれかのしきい値を有しているため、いず
れのしきい値を有しているかを判断するためには、複数
種類のワード線電圧を次々に印加する必要がある。例え
ば、１つのメモリセルトランジスタに２ビットの情報が
保持されている場合、すなわち４種類のしきい値電圧を
有する場合、これら４種類のしきい値電圧を低い方から
それぞれＶｔ０、Ｖｔ１、Ｖｔ２及びＶｔ３とすると、
ワード線には、Ｖｔ０とＶｔ１の中間の電圧（Ｔ１
Ｖ）、Ｖｔ１とＶｔ２の中間の電圧（Ｔ２Ｖ）及びＶｔ
２とＶｔ３の中間の電圧（Ｔ３Ｖ）を次々に印加しなけ
ればメモリセルトランジスタがいずれのしきい値電圧を
有しているかを判別できない。このため、１つのメモリ
セルトランジスタに２ビットの情報が保持されているマ
スクＲＯＭにおいては、３種類のワード線電圧を生成す
る回路が必要となる。

【０００７】同様に、１つのメモリセルトランジスタに
４ビットの情報が保持されているマスクＲＯＭにおいて
は、１６−１＝１５種類のワード線電圧を生成する基準
電圧発生回路が必要となる。

【０００８】このような基準電圧発生回路について具体
的に説明する。

【０００９】図５は、従来の基準電圧発生回路５０の回
路図である。基準電圧発生回路５０は、１つのメモリセ
ルトランジスタに２ビットの情報を保持するマスクＲＯ
ＭにおけるＴ２Ｖ電圧を発生する回路、すなわち、メモ
リセルトランジスタのしきい値電圧Ｖｔ１とＶｔ２の中
間の電圧を生成する回路である。

【００１０】具体的には、電源電位Ｖｃｃと接地電位Ｇ
ＮＤとの間に直列なＰチャンネルＭＯＳトランジスタ群
と並列なＮチャンネルＭＯＳトランジスタ群５２を接続
し、その節点の電位を取り出す回路である。このうち、
直列なＰチャンネルＭＯＳトランジスタ群は、周辺回路
を構成するトランジスタと同一工程で作製されるトラン
ジスタで、そのゲートはいずれも接地電位ＧＮＤに接続
されている。このためこの直列なＰチャンネルＭＯＳト
ランジスタ群は抵抗として働く。一方、並列なＮチャン
ネルＭＯＳトランジスタ群５２は、メモリセルトランジ
スタと同一工程で作製される複数のダミーセルトランジ
スタＣ２１、Ｃ２２、・・・Ｃ２ｎからなり、そのしき
い値はＶｔ２のしきい値を持つメモリセルトランジスタ
と同一である。

【００１１】このため、基準電圧Ｔ２Ｖは、Ｖｔ２より
もやや低い電圧、すなわちしきい値電圧Ｖｔ１とＶｔ２
の中間の電圧となる。しかも、節点の電圧を決めるＮチ
ャンネルＭＯＳトランジスタ群５２は、メモリセルトラ
ンジスタと同一工程で作製されるため、プロセス上の問
題により仮にメモリセルトランジスタのしきい値電圧Ｖ
ｔ２が予定するしきい値電圧よりも高くなってしまった
としても、基準電圧Ｔ２Ｖも同様に高くなり、逆にしき
い値電圧Ｖｔ２が予定するしきい値電圧よりも低くなっ
てしまった場合は基準電圧Ｔ２Ｖも同様に低くなるた
め、常にメモリセルトランジスタのしきい値電圧Ｖｔ２
よりもやや低い電圧を発生することが可能となる。

【００１２】しかし、この基準電圧発生回路５０では、
ＮチャンネルＭＯＳトランジスタ群５２を構成する各ダ
ミーセルトランジスタＣ２１、Ｃ２２、・・・Ｃ２ｎの
ソース・ドレイン間に常に基準電圧Ｔ２Ｖがかかり続け
るため、これらダミーセルトランジスタが短期間で劣化
してしまうという問題がある。例えば、基準電圧Ｔ２Ｖ
が約３．３Ｖである場合、各ダミーセルトランジスタの
ソース・ドレイン間には常に約３．３Ｖの電圧が印加さ
れ続け、この結果、各ダミーセルトランジスタのゲート
へホットキャリアが注入されてそのしきい値電圧が上昇
してしまう。本発明者による実験では、平均して約数日
で各ダミーセルトランジスタのしきい値電圧はメモリセ
ルトランジスタのしきい値電圧Ｖｔ２を越えてしまい、
その結果基準電圧Ｔ２Ｖもメモリセルトランジスタのし
きい値電圧Ｖｔ２を越え、正常な読み出しが不可能とな
ってしまうことが分かった。

【００１３】これを防止するため、図６に示すような基
準電圧発生回路６０を用いることが考えられる。基準電
圧発生回路６０は、直列なＰチャンネルＭＯＳトランジ
スタ群と並列なＮチャンネルＭＯＳトランジスタ群５２
との間に、周辺回路を構成するトランジスタと同一工程
で作製されるＮチャンネルＭＯＳトランジスタ６２を介
在させたものである。これにより、ＮチャンネルＭＯＳ
トランジスタ６２とＮチャンネルＭＯＳトランジスタ群
５２との節点Ｄｘの電位は、基準電圧Ｔ２Ｖよりも低く
なり、その結果、ＮチャンネルＭＯＳトランジスタ群５
２を構成する各ダミーセルトランジスタＣ２１、Ｃ２
２、・・・Ｃ２ｎのソース・ドレイン間電圧が緩和さ
れ、ゲートへホットキャリア注入が抑制される。

【００１４】

【発明が解決しようとする課題】このように、従来の基
準電圧発生回路６０は、周辺回路を構成するトランジス
タと同一工程で作製されるＮチャンネルＭＯＳトランジ
スタ６２によってダミーセルトランジスタのソース・ド
レイン間電圧を緩和しているが、一般に周辺回路とメモ
リセルアレイとは別工程で作製されるので、周辺回路を
構成するトランジスタのばらつきの方向とメモリセルト
ランジスタのばらつきの方向は必ずしも一致せず、この
ため、プロセス上の問題によりメモリセルトランジスタ
のしきい値電圧Ｖｔ２が予定するしきい値電圧よりも高
くなり、周辺回路を構成するトランジスタのしきい値電
圧が予定するしきい値電圧よりも低くなった場合、Ｎチ
ャンネルＭＯＳトランジスタ群５２を構成する各ダミー
セルトランジスタのソース・ドレイン間電圧の緩和効果
は大きく減殺されてしまう。

【００１５】この様子を、図７を用いて説明する。

【００１６】図７は、基準電圧発生回路６０における節
点Ｄｘに流れる電流Ｉ（Ｄｘ）と節点Ｄｘの電圧Ｖ（Ｄ
ｘ）の関係を示すグラフであり、実線はメモリセルトラ
ンジスタ及び周辺トランジスタともにしきい値のばらつ
きがない場合、破線はメモリセルトランジスタのしきい
値がプラス方向へばらつき、周辺トランジスタのしきい
値がマイナス方向へばらついた場合を示している。ここ
では、メモリセルトランジスタのしきい値Ｖｔ２＝３．
３Ｖ、メモリセルトランジスタのしきい値Ｖｔ０＝周辺
トランジスタのしきい値Ｖｔｎであるとする。

【００１７】図７から明らかなように、節点Ｄｘの電圧
Ｖ（Ｄｘ）は周辺トランジスタのしきい値のばらつきに
大きく依存し、これがマイナス方向へばらつくと、節点
Ｄｘの電圧Ｖ（Ｄｘ）が、予定する電圧Ｖ（Ｄｘ）＝約
２．０Ｖよりも大幅に高くなってしまうことが分かる。
このことは、製造プロセス上のばらつきがダミーセルト
ランジスタの寿命を大きく左右することを意味し、製品
の信頼性を大幅に損なう結果となる。

【００１８】したがって、本発明は、ダミーセルトラン
ジスタの寿命が製造プロセス上のばらつきに左右されな
い半導体記憶装置を提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明によれば、第１の
電源端と出力端との間に接続された抵抗手段と、第２の
電源端と前記出力端との間に直列に接続された第１及び
第２のダミーセルトランジスタとを有し、前記出力端に
現れる電圧をワード線に供給する半導体記憶装置であ
り、前記第１のダミーセルトランジスタと前記第２のダ
ミーセルトランジスタとは同一の製造工程により作製さ
れることを特徴とする半導体記憶装置が提供される。ま
た、前記第１及び第２のダミーセルトランジスタのゲー
トは、いずれも前記出力端に接続されていることが好ま
しい。さらに、前記第１のダミーセルトランジスタのし
きい値電圧と前記第２のダミーセルトランジスタのしき
い値電圧とは異なることが好ましい。

【００２０】また、本発明によれば、複数のメモリセル
トランジスタを有するメモリセルアレイと、前記複数の
メモリセルトランジスタをそれぞれ選択する複数のワー
ド線と、アドレス信号に応じて前記複数のワード線の中
の所定のワード線を活性化させるＸデコーダと、前記活
性化された前記所定のワード線に基準電圧を供給する手
段とを備える半導体記憶装置において、前記基準電圧を
供給する手段は、第１の電源端と出力端との間に接続さ
れた抵抗手段と、第２の電源端と前記出力端との間に直
列に接続された第１及び第２のダミーセルトランジスタ
と、前記出力端に現れる電圧を前記活性化された前記所
定のワード線に供給する手段とを有し、前記第１及び第
２のダミーセルトランジスタは、前記メモリセルトラン
ジスタと同一の製造工程により作製されたことを特徴と
する半導体記憶装置が提供される。また、前記各メモリ
セルトランジスタは少なくとも２ビット以上の情報をそ
のしきい値電圧によって保持するものであり、前記第１
のダミーセルトランジスタのしきい値電圧は前記メモリ
セルトランジスタが保持する所定の情報に対応するしき
い値電圧と実質的に等しく、前記第２のダミーセルトラ
ンジスタのしきい値電圧は前記所定の情報とは異なる情
報に対応するしきい値電圧と実質的に等しいことが好ま
しい。

【００２１】

【発明の実施の形態】本発明の実施の形態による半導体
記憶装置について図面を用いて説明する。

【００２２】図１は、本発明の核心をなす基準電圧発生
回路１０を示す図であるが、その詳細については後述す
ることとし、まず本実施の形態による半導体記憶装置１
００の全体像について説明する。

【００２３】図２は本実施の形態による半導体記憶装置
１００の全体を概略的に示すブロック図であり、本発明
と直接関係のない部分については省略してある。

【００２４】半導体記憶装置１００は、メモリセルアレ
イ２８を有するマスクＲＯＭであり、メモリセルアレイ
２８に含まれる各メモリセルトランジスタは、複数ビッ
ト（例えば２ビットや４ビット）の情報を保持してい
る。以下の説明に於いては、各メモリセルトランジスタ
が２ビットの情報を保持しているものとして説明を進め
るが、本発明はこれに限定されるものではなく、例えば
４ビットの情報を保持するものであっても良い。

【００２５】このように半導体記憶装置１００では、各
メモリセルトランジスタが２ビットの情報を保持してい
るので、各メモリセルトランジスタのしきい値電圧は４
種類のしきい値電圧の中から保持すべき情報に応じたい
ずれかのしきい値に設定されている。例えば、メモリセ
ルトランジスタに［０，０］の情報を保持させる場合に
は、当該メモリセルトランジスタのしきい値電圧をＶｔ
０に設定し、メモリセルトランジスタに［０，１］の情
報を保持させる場合には、当該メモリセルトランジスタ
のしきい値電圧をＶｔ１に設定し、メモリセルトランジ
スタに［１，０］の情報を保持させる場合には、当該メ
モリセルトランジスタのしきい値電圧をＶｔ２に設定
し、メモリセルトランジスタに［１，１］の情報を保持
させる場合には、当該メモリセルトランジスタのしきい
値電圧をＶｔ３に設定すればよい。特に限定されない
が、各しきい値電圧の関係は、Ｖｔ０＜Ｖｔ１＜Ｖｔ２
＜Ｖｔ３であるとする。

【００２６】このようなメモリセルトランジスタからな
るメモリセルアレイ２８へのアクセスは、Ｘデコーダ２
６と図示しないＹデコーダを用いて行われる。Ｘデコー
ダ２６は、装置の外部より供給されるアドレス信号を受
けて選択されたワード線Ｗ０１、Ｗ０２、・・・Ｗｘｘ
を活性化する回路であるが、選択されたワード線Ｗ０
１、Ｗ０２、・・・Ｗｘｘに印加する電圧が１種類で
は、上述のとおり、選択されたメモリセルトランジスタ
のしきい値電圧がＶｔ０〜Ｖｔ３のいずれであるのか判
別することはできない。すなわち、選択されたワード線
には、Ｖｔ０とＶｔ１の中間の電圧（Ｔ１Ｖ）、Ｖｔ１
とＶｔ２の中間の電圧（Ｔ２Ｖ）及びＶｔ２とＶｔ３の
中間の電圧（Ｔ３Ｖ）を次々印加しなければ、選択され
たメモリセルトランジスタがいずれのしきい値電圧を有
しているかを判別できない。このため、Ｘデコーダ２６
により選択されたワード線に種々の電圧を供給するため
の回路が必要となる。

【００２７】その回路が、基準電圧発生回路１０及び２
０、昇圧回路２２、増幅回路１６及び１８、ゲート電圧
選択回路２４である。

【００２８】基準電圧発生回路２０は、Ｖｔ０とＶｔ１
の中間の電圧（Ｔ１Ｖ）を生成する回路であり、基準電
圧発生回路１０は、Ｖｔ１とＶｔ２の中間の電圧（Ｔ２
Ｖ）を生成する回路であり、昇圧回路２２は、Ｖｔ２と
Ｖｔ３の中間の電圧（Ｔ３Ｖ）を生成する回路である。

【００２９】尚、近年のマスクＲＯＭにおいては、電源
電圧Ｖｃｃとして３．３Ｖを要求されることが多いが、
そのような電源電圧の範囲においてメモリセルトランジ
スタのしきい値を４種類作り分け、かつこれら４種類の
しきい値が判別できるようにワード線の電位を制御する
にはマージンが小さく、困難である。そこで、本発明で
は、電源電圧を超える電圧の範囲においてメモリセルト
ランジスタのしきい値を４種類作り分けている。具体的
には、Ｖｔ０＝０．７Ｖ、Ｖｔ１＝１．８Ｖ、Ｖｔ２＝
３．３Ｖ、Ｖｔ３＝６Ｖに設定される。このようなしき
い値の作り分けは、半導体記憶装置１００の製造プロセ
スにおけるイオン注入により実現される。半導体記憶装
置１００において、メモリセルトランジスタの各しきい
値を上述のように設定したのは、各しきい値間が大きく
離れていれば離れているほど読み出しマージンが大きく
とれる一方、しきい値を高くするためにイオン注入量を
増大させればさせるほどイオン注入によるしきい値の制
御性が悪化すること、及び、あまりに高いしきい値を設
定すると、昇圧回路の回路規模や消費電力が増大するこ
とから、イオン注入おけるしきい値の制御性悪化の影響
が小さく、且つ昇圧回路の回路規模や消費電力が小さく
抑えられる範囲において、各しきい値電圧間をできるだ
け大きく離した結果である。ただし、本発明が上述のよ
うに設定されたしきい値電圧に限定されないことは言う
までもない。

【００３０】このように設定されたしきい値電圧をもつ
メモリセルトランジスタへの読み出しを行うべく、各基
準電圧は、Ｔ１Ｖ＝１．７〜１．８Ｖ、Ｔ２Ｖ＝３．２
〜３．３Ｖ、Ｔ３Ｖ＝４．３Ｖに設定される。そして、
上述のとおり、基準電圧Ｔ１Ｖは基準電圧発生回路２０
により生成され、基準電圧Ｔ２Ｖは基準電圧発生回路１
０により生成され、基準電圧Ｔ３Ｖは昇圧回路２２によ
り生成される。

【００３１】これら回路により生成された各基準電圧Ｔ
１Ｖ〜Ｔ３Ｖはゲート電圧選択回路２４に供給され、タ
イミング信号φ１〜φ３に応答してその一つが選択さ
れ、ワード線駆動電圧ＶＷとしてＸデコーダ２６に供給
される。Ｘデコーダ２６は、アドレス信号に応じて選択
したワード線に、ワード線駆動電圧ＶＷを供給する。

【００３２】尚、半導体記憶装置１００では、基準電圧
発生回路２０とゲート電圧選択回路２４との間に増幅回
路１８を介在させ、基準電圧発生回路１０とゲート電圧
選択回路２４との間に増幅回路１６を介在させている
が、これら増幅回路１６、１８は、基準電圧発生回路１
０、２０の電流供給能力が不足である場合にこれを増強
させるものであり、基準電圧発生回路１０、２０の電流
供給能力が十分であれば必要はない。したがって、基準
電圧Ｔ１ＶとＴ１Ｖ’、基準電圧Ｔ２ＶとＴ２Ｖ’はそ
れぞれ同電圧である。

【００３３】次に、図３を用いて、選択されたワード線
へのワード線駆動電圧ＶＷの印加の様子を説明する。

【００３４】上述のとおり、Ｘデコーダ２６はワード線
Ｗ０１、Ｗ０２、・・・Ｗｘｘのうちアドレス信号に応
答したものを選択するが、ゲート電圧選択回路２４に
は、まずタイミング信号φ１が供給されており、これに
応答してゲート電圧選択回路２４は基準電圧Ｔ１Ｖ（Ｔ
１Ｖ’）を選択し、これをＸデコーダ２６に供給する。
これにより、Ｘデコーダ２６により選択されたワード線
には基準電圧Ｔ１Ｖ（Ｔ１Ｖ’）が印加される。次に、
ゲート電圧選択回路２４にはタイミング信号φ２が供給
され、これに応答してゲート電圧選択回路２４は基準電
圧Ｔ２Ｖ（Ｔ２Ｖ’）を選択し、これをＸデコーダ２６
に供給する。次に、ゲート電圧選択回路２４にはタイミ
ング信号φ３が供給され、これに応答してゲート電圧選
択回路２４は基準電圧Ｔ３Ｖを選択し、これをＸデコー
ダ２６に供給する。これにより、Ｘデコーダ２６により
選択されたワード線には、基準電圧Ｔ１Ｖ（Ｔ１
Ｖ’）、基準電圧Ｔ２Ｖ（Ｔ２Ｖ’）、基準電圧Ｔ３Ｖ
が次々と印加されることになる。

【００３５】かかるワード線の駆動により、選択された
メモリセルトランジスタがＶｔ０〜Ｖｔ３のいずれのし
きい値を有しているか、図９に示すごとく判別される。
すなわち、選択されたメモリセルトランジスタのしきい
値がＶｔ０であれば、タイミング信号φ１がアクティブ
な期間からタイミング信号φ３がアクティブな期間に亘
って常にＯＮするはずであり、選択されたメモリセルト
ランジスタのしきい値がＶｔ１であれば、タイミング信
号φ１がアクティブな期間はＯＦＦしタイミング信号φ
２、３がアクティブな期間はＯＮするはずであり、選択
されたメモリセルトランジスタのしきい値がＶｔ２であ
れば、タイミング信号φ１、２がアクティブな期間はＯ
ＦＦしタイミング信号φ３がアクティブな期間はＯＮす
るはずであり、選択されたメモリセルトランジスタのし
きい値がＶｔ３であれば、タイミング信号φ１がアクテ
ィブな期間からタイミング信号φ３がアクティブな期間
に亘って常にＯＦＦするはずであるから、このＯＮ／Ｏ
ＦＦ状態を図示しないセンスアンプにより検出すること
により、選択されたメモリセルトランジスタのしきい
値、すなわち保持された情報を読み出すことができる。

【００３６】次に、図１に戻って、本発明の核心たる基
準電圧発生回路１０について説明する。

【００３７】ワード線電圧発生回路１０は、上述のとお
り、基準電圧Ｔ２Ｖを発生する回路、すなわち、メモリ
セルトランジスタのしきい値電圧Ｖｔ１とＶｔ２の中間
の電圧を生成する回路である。

【００３８】具体的には、図１に示すように、電源電位
Ｖｃｃと接地電位ＧＮＤとの間において直列接続された
複数のＰチャンネルＭＯＳトランジスタＰ１、Ｐ２、・
・・Ｐｍと、並列接続されたＮチャンネルＭＯＳトラン
ジスタ群１２と、同じく並列接続されたＮチャンネルＭ
ＯＳトランジスタ群１４とを有しており、直列接続され
た複数のＰチャンネルＭＯＳトランジスタＰ１、Ｐ２、
・・・ＰｍとＮチャンネルＭＯＳトランジスタ群１２と
の節点において基準電圧Ｔ２Ｖを発生する。

【００３９】このうち、直列接続されたＰチャンネルＭ
ＯＳトランジスタＰ１、Ｐ２、・・・Ｐｍは、周辺回路
を構成するトランジスタと同一工程で作製されるトラン
ジスタであり、そのゲートはいずれも接地電位ＧＮＤに
接続されている。このためこれらＰチャンネルＭＯＳト
ランジスタＰ１、Ｐ２、・・・Ｐｍは抵抗として働く。
直列接続されるＰチャンネルＭＯＳトランジスタの個数
は、トランジスタの駆動能力や消費電力を勘案して決定
すればよく、例えば５個〜７個である。

【００４０】並列接続されたＮチャンネルＭＯＳトラン
ジスタ群１２は、メモリセルトランジスタと同一工程で
作製される複数のダミーセルトランジスタＣ０１、Ｃ０
２、・・・Ｃ０ｎからなり、そのしきい値はＶｔ０のし
きい値を持つメモリセルトランジスタと同一である。つ
まり、これらダミーセルトランジスタは、メモリセルア
レイ２８内のメモリセルトランジスタと同時に作製さ
れ、Ｖｔ０のしきい値を持つメモリセルトランジスタへ
のイオン注入の際に同時にイオン注入されて、Ｖｔ０の
しきい値を持つようになる。これら並列に接続されるダ
ミーセルトランジスタの数はその駆動能力や消費電力に
応じて決定すればよく、例えば１０個である。

【００４１】また、ＮチャンネルＭＯＳトランジスタ群
１４も、メモリセルトランジスタと同一工程で作製され
る複数のダミーセルトランジスタＣ２１、Ｃ２２、・・
・Ｃ２ｎからなり、そのしきい値はＶｔ２のしきい値を
持つメモリセルトランジスタと同一である。つまり、こ
れらダミーセルトランジスタは、メモリセルアレイ２８
内のメモリセルトランジスタと同時に作製され、Ｖｔ２
のしきい値を持つメモリセルトランジスタへのイオン注
入の際に同時にイオン注入されて、Ｖｔ２のしきい値を
持つようになる。これら並列に接続されるダミーセルト
ランジスタの数も、その駆動能力や消費電力に応じて決
定すればよく、例えば１０個である。特に限定されない
が、ＮチャンネルＭＯＳトランジスタ群１２に含まれる
ダミーセルトランジスタ数とＮチャンネルＭＯＳトラン
ジスタ群１４に含まれるダミーセルトランジスタ数とは
同数であることが好ましい。本実施の形態においては、
上述のとおり、いずれも１０個である。

【００４２】そしてこれらトランジスタ群のゲートは全
て基準電圧Ｔ２Ｖを発生する出力節点に接続されてい
る。

【００４３】このため、基準電圧Ｔ２Ｖの電圧はＮチャ
ンネルＭＯＳトランジスタ群１４を構成するダミーセル
トランジスタのしきい値電圧によって決まり、Ｖｔ２よ
りもやや低い電圧、すなわちしきい値電圧Ｖｔ１とＶｔ
２の中間の電圧となる。しかも、かかるＮチャンネルＭ
ＯＳトランジスタ群１４は、メモリセルトランジスタと
同一工程で作製されるため、プロセス上の問題により仮
にメモリセルトランジスタのしきい値電圧Ｖｔ２が予定
するしきい値電圧よりも高くなってしまったとしても、
基準電圧Ｔ２Ｖも同様に高くなり、逆にしきい値電圧Ｖ
ｔ２が予定するしきい値電圧よりも低くなってしまった
としても基準電圧Ｔ２Ｖも同様に低くなるため、常にメ
モリセルトランジスタのしきい値電圧Ｖｔ２よりもやや
低い電圧となる。

【００４４】また、ＮチャンネルＭＯＳトランジスタ群
１４を構成するダミーセルトランジスタＣ２１、Ｃ２
２、・・・Ｃ２ｎのソース・ドレイン間にかかる電圧は
ＮチャンネルＭＯＳトランジスタ群１２により緩和され
ている。すなわち、上述のとおり、ＮチャンネルＭＯＳ
トランジスタ群１２を構成するダミーセルトランジスタ
Ｃ０１、Ｃ０２、・・・Ｃ０ｎは、しきい値がＶｔ０で
あるメモリセルトランジスタと同一工程で作製されてい
るため、ＮチャンネルＭＯＳトランジスタ群１２とＮチ
ャンネルＭＯＳトランジスタ群１４との節点Ｄｘの電位
は、基準電圧Ｔ２Ｖよりもしきい値Ｖｔ０以上低くな
る。これにより、ＮチャンネルＭＯＳトランジスタ群１
４を構成するダミーセルトランジスタＣ２１、Ｃ２２、
・・・Ｃ２ｎのソース・ドレイン間にかかる電圧は、約
２．０Ｖとなる。

【００４５】このようなソース・ドレイン間電圧の緩和
による効果を図８に示す。

【００４６】図８は、ソース・ドレイン間電圧の緩和を
行わない場合（従来例による基準電圧発生回路５０）と
ソース・ドレイン間電圧の緩和を行った場合（本発明に
よる基準電圧発生回路１０）におけるダミーセルトラン
ジスタの寿命を示すグラフである。このグラフから分か
るように、電源電位Ｖｃｃ＝３．３Ｖ（１／Ｖｃｃ＝
０．３）であるとすると、ソース・ドレイン間電圧の緩
和を行わない従来の基準電圧発生回路５０ではその寿命
が数日〜数週間のオーダーであるのに対し、ソース・ド
レイン間電圧の緩和を行う本発明の基準電圧発生回路１
０ではその寿命が数千年以上となり、顕著な効果が得ら
れていることが分かる。

【００４７】しかも、基準電圧発生回路１０では、Ｎチ
ャンネルＭＯＳトランジスタ群１４を構成するダミーセ
ルトランジスタのソース・ドレイン間電圧の緩和のため
に、これと同一工程にて作製されるＮチャンネルＭＯＳ
トランジスタ群１２を用いているので、ＮチャンネルＭ
ＯＳトランジスタ群１４のばらつき方向とＮチャンネル
ＭＯＳトランジスタ群１２のばらつき方向は常に一致
し、このため当該ばらつきによってダミーセルトランジ
スタのソース・ドレイン間電圧の緩和効果はほとんど変
化しない。例えば、ＮチャンネルＭＯＳトランジスタ群
１４を構成するダミーセルトランジスタＣ２１、Ｃ２
２、・・・Ｃ２ｎのしきい値電圧が予定するしきい値電
圧Ｖｔ２よりも高くなり、Ｖｔ２＋△Ｖとなった場合、
ＮチャンネルＭＯＳトランジスタ群１２を構成するダミ
ーセルトランジスタＣ０１、Ｃ０２、・・・Ｃ０ｎのし
きい値電圧も予定するしきい値電圧Ｖｔ０よりも高いＶ
ｔ０＋△Ｖとなるはずであり、逆にＮチャンネルＭＯＳ
トランジスタ群１４を構成するダミーセルトランジスタ
Ｃ２１、Ｃ２２、・・・Ｃ２ｎのしきい値電圧が予定す
るしきい値電圧Ｖｔ２よりも低くなり、Ｖｔ２−△Ｖと
なった場合、ＮチャンネルＭＯＳトランジスタ群１２を
構成するダミーセルトランジスタＣ０１、Ｃ０２、・・
・Ｃ０ｎのしきい値電圧も予定するしきい値電圧Ｖｔ０
よりも低いＶｔ０−△Ｖとなるはずであるから、両者の
しきい値電圧の差、すなわち緩和量は常に一定となる。
この様子を示したのが図４であり、従来の基準電圧発生
回路６０のようにダミーセルトランジスタのソース・ド
レイン間電圧を緩和するために周辺回路に用いられるＮ
チャンネルＭＯＳトランジスタ６２を使用した場合と異
なり、節点Ｄｘの電位が極めて安定していることが分か
る。

【００４８】また、ＮチャンネルＭＯＳトランジスタ群
１４を構成するダミーセルトランジスタＣ２１、Ｃ２
２、・・・Ｃ２ｎのしきい値電圧が予定するしきい値電
圧Ｖｔ２よりも高くなり、Ｖｔ２＋△Ｖとなった場合、
基準電圧Ｔ２Ｖもこれに応じて高くなるが、この場合、
メモリセルアレイ２８内のメモリセルトランジスタも同
様のばらつきにより、しきい値電圧が予定するしきい値
電圧よりも高くなっているはずである。逆に、Ｎチャン
ネルＭＯＳトランジスタ群１４を構成するダミーセルト
ランジスタＣ２１、Ｃ２２、・・・Ｃ２ｎのしきい値電
圧が予定するしきい値電圧Ｖｔ２よりも低くなり、Ｖｔ
２−△Ｖとなった場合、基準電圧Ｔ２Ｖもこれに応じて
低くなるが、この場合、メモリセルアレイ２８内のメモ
リセルトランジスタも同様のばらつきにより、しきい値
電圧が予定するしきい値電圧よりも低くなっているはず
である。これにより、基準電圧発生回路１０は、常にメ
モリセルアレイ２８内のメモリセルトランジスタのばら
つきに応じた基準電圧Ｔ２Ｖを発生することになる。

【００４９】尚、ここで言う「ばらつき」とは、主に、
作製されたトランジスタのゲート長と予定していたゲー
ト長との差に起因するしきい値の狂いをいい、作製され
たトランジスタのゲート長が予定していたゲート長より
も長くなれば長くなるほどそのトランジスタのしきい値
電圧は予定よりも高くなり、逆に作製されたトランジス
タのゲート長が予定していたゲート長よりも短くなれば
短くなるほどそのトランジスタのしきい値電圧は予定よ
りも低くなる。また、「ばらつき」は、１チップ内にお
ける各トランジスタ間の性能の差をいうのではなく、チ
ップ間（ロット間）における各トランジスタの性能の差
をいう。つまり、１チップ内に、予定していたゲート長
よりも長いゲート長を有するメモリセルトランジスタと
予定していたゲート長よりも短いゲート長を有するメモ
リセルトランジスタとがランダムに混在しているのでは
なく、１つのチップにおける予定ゲート長とのずれは全
てのメモリセルトランジスタに共通であり、全てのメモ
リセルトランジスタのゲート長が予定よりも長いとか、
全てのメモリセルトランジスタのゲート長が予定よりも
短いという現象が起きるのであって、その現象の発生
が、製造条件によりチップ毎（ロット毎）に「ばらつ
く」のである。

【００５０】尚、基準電圧発生回路２０の具体的な回路
例は説明しなかったが、基準電圧発生回路５０と同様の
回路において、ＮチャンネルＭＯＳトランジスタ群５２
を構成する各ダミーセルトランジスタのしきい値電圧を
Ｖｔ１に設定すればよい。この場合、これらダミーセル
トランジスタのソース・ドレイン間にかかる電圧はＴ１
Ｖ（＝１．７Ｖ〜１．８Ｖ）となり、ホットキャリア注
入による劣化の影響はほとんどないため、当該ソース・
ドレイン間電圧を緩和するためのトランジスタは必要な
い。

【００５１】以上のとおり、本発明によれば、メモリセ
ルトランジスタのしきい値電圧のばらつきの影響を受け
ることなく、ダミーセルトランジスタのソース・ドレイ
ン間電圧が緩和されるので、安定的に長寿命な基準電圧
発生回路１０を有する半導体記憶装置が得られる。

【００５２】尚、本発明は上記実施の形態に限定される
ものではなく、種々の応用が可能であることは言うまで
もない。例えば、上記実施の形態においては、基準電圧
Ｔ１Ｖ及びＴ２Ｖは基準電圧発生回路２０及び１０によ
り生成し、基準電圧Ｔ３Ｖは昇圧回路２２により生成し
ているが、電源電位Ｖｃｃが比較的高い場合には、基準
電圧Ｔ３Ｖも基準電圧発生回路により生成することがで
きる。この場合、基準電圧Ｔ３Ｖを発生するためのダミ
ーセルトランジスタは、そのしきい値電圧をＶｔ３に設
定すればよい。しかしこの場合、これらダミーセルトラ
ンジスタのソース・ドレイン間にかかる電圧はＴ３Ｖ
（＝４．３Ｖ）となり、ホットキャリア注入による劣化
の影響が大きいため、基準電圧発生回路１０と同様、ソ
ース・ドレイン間電圧緩和のためのダミーセルトランジ
スタが設ける必要がある。

【００５３】また、１つのメモリセルトランジスタに４
ビットの情報を保持するマスクＲＯＭに本発明を適用す
る場合は、各基準電圧を生成する回路においてそれぞれ
ダミーセルトランジスタのソース・ドレイン間電圧を緩
和すべく、当該ダミーセルトランジスタのしきい値電圧
よりも低いしきい値を持つダミーセルトランジスタを本
発明に従い接続すればよい。

【００５４】

【発明の効果】以上のとおり、本発明によれば、メモリ
セルトランジスタのしきい値電圧のばらつきの影響を受
けることなく、ダミーセルトランジスタのソース・ドレ
イン間電圧が緩和されるので、安定的に長寿命な基準電
圧発生回路を有する半導体記憶装置が提供される。

【００５５】

【図面の簡単な説明】

【図１】本発明による半導体記憶装置１００に用いら
れる基準電圧発生回路１０を示す回路図である。

【図２】本発明による半導体記憶装置１００の概略を
示すブロック図である。

【図３】本発明による半導体記憶装置１００のワード
線に印加される電圧を示す図である。

【図４】本発明の効果を説明するための、節点Ｄｘに
かかる電圧と節点Ｄｘに流れる電流との関係を示すグラ
フである。

【図５】従来の基準電圧発生回路５０を示す回路図で
ある。

【図６】従来の基準電圧発生回路６０を示す回路図で
ある。

【図７】従来の基準電圧発生回路６０の問題点を説明
するための、節点Ｄｘにかかる電圧と節点Ｄｘに流れる
電流との関係を示すグラフである。

【図８】電源電位Ｖｃｃと基準電圧発生回路の寿命と
の関係を示すグラフである。

【図９】２ビットの情報を保持するメモリセルトラン
ジスタにおけるワード線電圧と導通状態との関係を示す
図である。

【符号の説明】

１０、２０基準電圧発生回路１２、１４ＮチャンネルＭＯＳトランジスタ群１６、１８増幅回路２２昇圧回路２４ゲート電圧選択回路２６Ｘデコーダ２８メモリセルアレイ１００半導体記憶装置Ｗ０１、Ｗ０２、・・・Ｗｘｘワード線 φ１〜φ３タイミング信号Ｔ１Ｖ〜Ｔ３Ｖ、Ｔ１Ｖ’、Ｔ２Ｖ’ 基準電圧ＶＷワード線駆動電圧

Claims

(57)【特許請求の範囲】

【請求項１】第１の電源端と出力端との間に接続され
た抵抗手段と、第２の電源端と前記出力端との間に直列
に接続された第１及び第２のダミーセルトランジスタと
を有し、前記第１及び第２のダミーセルトランジスタの
ゲートは、いずれも前記出力端に接続され、前記出力端
に現れる電圧をワード線に供給する半導体記憶装置であ
り、前記第１のダミーセルトランジスタと前記第２のダ
ミーセルトランジスタとは同一の製造工程により作製さ
れることを特徴とする半導体記憶装置。
【請求項２】複数のメモリセルトランジスタを有する
メモリセルアレイと、前記複数のメモリセルトランジス
タをそれぞれ選択する複数のワード線と、アドレス信号
に応じて前記複数のワード線の中の所定のワード線を活
性化させるＸデコーダと、前記活性化された前記所定の
ワード線に基準電圧を供給する手段とを備える半導体記
憶装置において、前記基準電圧を供給する手段は、第１
の電源端と出力端との間に接続された抵抗手段と、第２
の電源端と前記出力端との間に直列に接続された第１及
び第２のダミーセルトランジスタと、前記出力端に現れ
る電圧を前記活性化された前記所定のワード線に供給す
る手段とを有し、前記第１及び第２のダミーセルトラン
ジスタは、前記メモリセルトランジスタと同一の製造工
程により作製されたことを特徴とする半導体記憶装置。