KR101515645B1 - 플래시 멀티-레벨 임계값 분배 방식 - Google Patents

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Abstract

본 발명은, 소거 임계 전압 및 적어도 하나의 프로그램된 임계 전압이 소거 전압 영역에 있는 멀티-레벨 플래시 셀에 대한 임계 전압 분배 방식에 관한 것이다. 소거 전압 영역에서 적어도 하나의 프로그램된 임계 전압을 갖는 것은, 프로그램된 상태 사이의 임계 전압 거리가 최대가 되기 때문에, 멀티-레벨 플래시 셀의 수명을 연장하면서, 판독 장애 효과를 최소화하도록 Vread 전압 레벨을 감소시킨다. 소거 전압 영역은 0V 미만일 수 있는 반면, 프로그램 전압 영역은 0V보다 더 크다. 그에 따라, 소거 전압 영역 및 프로그램 전압 영역에서 프로그램된 임계 전압을 갖는 멀티-레벨 플래시 셀을 프로그램 검증하고 판독하는 회로는 음의 및 양의 고전압을 사용한다.

Description

플래시 멀티-레벨 임계값 분배 방식{FLASH MULTI-LEVEL THRESHOLD DISTRIBUTION SCHEME}
출원에 관한 교차참조
본 출원은, 2006년 9월 13일에 출원된 미국 가특허출원(제 60/844,154호)을 우선권으로 주장한다.
본 발명은 일반적으로 플래시 메모리에 관한 것이다. 더욱 상세하게, 본 발명은 플래시 메모리 디바이스, 플래시 메모리 셀의 프로그래밍 방법 및 임계 전압을 검증하는 방법에 관한 것이다.
수많은 타입의 가전제품은, 마이크로컨트롤러에 의한 코드 수행용 소프트웨어나 데이터를 보관하기 위한 어떠한 형태의 대용량 저장매체에 의존한다. 그러한 가전제품은 다양하며, PDA's(Personal Digital Assistants), 휴대용 음악 재생기, PMP's(Portable Multimedia Players) 및 디지털 카메라와 같은 디바이스를 포함한다. PDA's에서, 애플리케이션 및 데이터를 저장하기 위해 대용량 저장매체가 필요한 반면, 휴대용 음악 재생기 및 디지털 카메라는 음악 파일 데이터 및/또는 영상 데이터를 보관하기 위해 매우 큰 대용량 저장매체를 필요로 한다. 이러한 휴대용 전자기기를 위한 대용량 저장 솔루션은 바람직하게는 작은 크기이고, 최소 전력을 소비하며, 높은 저장 밀도를 갖는다. 이것은 비-휘발성 형태의 메모리로 선택을 제한하며, 이는 SRAM(Static Random Access Memory) 및 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리가 데이터를 보관하기 위해서 일정한 전력 인가를 필요로 하기 때문이다. 해당기술분야에서 알려진 바와 같이, 휴대용 전자기기는 유한한 전원을 갖는 배터리에 의존한다. 그러므로 전력이 제거된 이후에 데이터를 보관하는 비-휘발성 메모리가 선호된다.
많은 가전제품은 커모더티(commodity) 플래시 메모리를 사용하지만, 플래시 메모리는, 휴대폰 및 마이크로프로세싱 기능을 가진 디바이스와 같은 제품에서 소비자에 의해 간접적으로 사용된다. 더욱 상세하게, 가전제품에서 흔히 보게 되는 주문형집적회로(ASIC)는 펌웨어 업그레이드를 가능케 하기 위해 집적된 플래시 메모리를 가질 수 있다. 말할 필요 없이, 플래시 메모리는, 이것이 크기, 저장 밀도, 및 속도 면에서 최적의 밸런스를 갖추고 있기 때문에, 다용도로 사용되며, 이로 인해 플래시 메모리는 가전제품의 선호하는 비-휘발성 대용량 저장 솔루션이 되게 되었다.
도 1은 전형적인 플래시 메모리 디바이스의 블록도이다. 플래시 메모리(10)는 플래시 회로의 여러 기능을 제어하기 위한 논리 회로, 어드레스 및 데이터를 저장하기 위한 레지스터, 필요한 프로그램 및 소거 전압을 생성하기 위한 고전압 회로, 및 플래시 메모리 어레이에 액세스하기 위한 코어 메모리 회로를 포함한다. 플래시 메모리(10)의 도시한 회로 블록의 기능은 해당기술분야에서 잘 알려져 있다. 당업자는, 도 1에 도시한 플래시 메모리(10)가 많은 가능한 구성 중 하나의 가능한 플래시 메모리 구성을 나타내는 것임을 이해할 것이다.
판독 동작은, 어드레스라고 불리는 메모리 어레이의 특정한 메모리 위치에 저장된 데이터에 대한 상대적으로 간단한 액세스(straightforward access)이다. 메모리 어레이의 특정 블록에 대한 기록 동작에 앞서, 특정한 블록은 먼저 고전압의 인가를 통해 소거되어야 한다. 기록 동작, 더욱 정확히는 프로그램 동작이라고 불리는 동작은, 선택된 메모리 위치로의 고전압의 조심스런 인가와, 그 다음에, 데이터가 적절히 프로그램되었음을 보증하기 위한 프로그램 검증 동작을 필요로 한다. 게다가, 고전압이 사용되므로, 플래시 칩은, 선택되지 않은 메모리 셀의 부주의한 프로그래밍에 대해 상대적으로 내성을 갖도록 설계되어야 한다.
도 2는, 도 1에 도시한 메모리 셀 어레이에 사용되는 NAND 셀 스트링을 개략적으로 도시한 회로도이다. 도 2는 두 NAND 메모리 셀 스트링에 대한 개략적인 회로도이다. 각 NAND 메모리 셀 스트링은, 각 워드라인(WL0 내지 WL31)에 각각 연결되는 32개의 직렬 연결된 플로팅 게이트 메모리 셀(50), 비트라인(54)과 제 1 플로팅 게이트 메모리 셀(50) 사이에 연결된 스트링 선택 트랜지스터(52), 및 공통 소스 라인(CSL)(58)과 마지막 플로팅 게이트 메모리 셀(50) 사이에 연결되는 접지 선택 트랜지스터(56)를 포함한다. 스트링 선택 트랜지스터(52)의 게이트는 스트링 선택 신호(SSL)를 수신하는데 반해, 접지 선택 트랜지스터(56)의 게이트는 접지 선택 신호(GSL)를 수신한다. 한 블록의 NAND 메모리 셀 스트링은 공통 워드라인, 스트링 선택(SSL), 및 접지 선택(GSL) 신호 라인을 공유한다. 도시한 NAND 메모리 스트링의 구성 및 배치는 해당기술분야에서 잘 알려져 있다.
앞서 언급한 바와 같이, 메모리 어레이의 NAND 메모리 셀 스트링이, 해당기술분야에서 잘 알려져 있는 기술에 따라 먼저 소거된다. NAND 메모리 셀 스트링의 각 블록은 선택적으로 소거될 수 있다. 따라서 하나 이상의 블록이 동시에 소거될 수 있다. 성공적으로 소거될 경우, 모든 소거된 플로팅 게이트 메모리 셀(50)은 음의 임계 전압을 가질 것이다. 실제, 모든 소거된 메모리 셀(50)은 예컨대 논리 "1"과 같은 디폴트 논리 상태로 세팅된다. 프로그램된 메모리 셀(50)은 양의 임계 전압으로 변경된 임계 전압을 가질 것이며, 그에 따라 정반대인 "0"논리 상태를 나타낼 것이다.
도 3은 전형적인 플래시 메모리 셀의 개략적인 횡단면도이다. 그러한 셀의 구조는 해당기술분야에서 잘 알려져 있다. 일반적으로, 제어 게이트(60)가 워드 라인에 연결되는데 반면, 플로팅 게이트(62)는 산화물 절연체(61)에 의해 모든 다른 노드로부터 절연된다. 전자(전하 캐리어)가, 플로팅 게이트(62)와 기판(68) 사이의 얇은 터널링 산화물(63)을 거쳐서, 플로팅 게이트(62)와, 소스(62) 및 드레인(66)을 가진 기판(68) 내로 주입되거나, 이들로부터 배출된다.
도 4는 전하 트랩을 가진 질화 ROM 셀의 개략적인 횡단면도이다. 그러한 셀은 해당기술분야에서 또한 알려져 있다. 질화 ROM 셀에서, 플로팅 게이트는 제거되고, 데이터는, 제어 게이트(70)와, 소스(74) 및 드레인(76)을 갖는 기판(78) 사이에서, 예컨대 질화 실리콘의 비-도전성 층(72)의 "홀딩 챔버" 또는 "전하 트랩"에 놓인다. 최근에, 실리콘 나노결정이 또한 전하 트랩으로서 사용되고 있다.
일반적으로, 셀은, 그 소스 및 드레인 단자를 계속 접지시키면서, 고전압을 그 게이트에 인가함으로써 프로그램된다. 고전계는, 메모리 셀 채널의 전자가 게이트 산화물을 가로질러 플로팅 게이트에 삽입되게 하여(F-N(Fowler-Nordheim) 터널링으로 알려짐), 메모리 셀의 유효 임계 전압을 증가시킨다,
데이터 저장 밀도를 증가시키고자 하는 바램뿐만 아니라, 크기 감소에 대한 더 가중되는 요구로 인해, 멀티-레벨 FLASH 셀은 이제 널리 사용되고 있다. 그 이름에서 알 수 있는 바와 같이, 멀티-레벨 셀은 셀 당 2개보다 많은 논리 상태를 갖는다. 2 비트 정보를 저장하고 있는 단일 셀은, 플로팅 게이트(또는 전하 트랩)에 저장된 서로 다른 레벨의 전하 레벨에 대응하는 4개의 논리 상태를 갖는다. 일반적으로, N개의 이진 비트의 데이터를 저장할 수 있는 멀티-레벨 셀은 2N개의 상태, 즉 논리 레벨을 가질 것이다.
그러나 각 플로팅 게이트 트랜지스터는, 이것이 실제로 동작될 수 도 있는 특정한 전체 범위의 임계 전압을 갖는다. 전체 범위는, 한 상태와 다른 상태의 뚜렷한 구별을 위한 공차를 포함하는, 메모리 셀에 대해 한정된 상태의 수로 나눠진다. 디바이스의 제조 프로세스의 변동 및 노화가 임계 전압의 시프트를 초래할 수 도 있다. 이들 시프트는, 한 상태를 그 다음 상태에 더 가깝게 이동시킴으로써, 셀 상태의 세기를 약화시킬 수 있다. 또한, 더 많은 레벨을 정해진 전체 범위(예컨대 정해진 공급-전압 범위) 내에 집어넣음에 따라, 이들 시프트에 대한 허용오차는 감소한다.
도 5는, 멀티-레벨 플래시 메모리 셀에 대한 임계 전압(Vt) 분배 그래프이 다. 중간 기준 전압을 또한 도시한다. 이 특정한 그래프는, 2비트의 데이터를 저장할 수 있는 플래시 메모리 셀의 임계값을 예시한다. 그러므로 각 멀티-레벨 플래시 메모리 셀은 4개의 임계 전압 중 하나를 저장해야 한다. 이러한 종래기술의 방식에서, 음의 임계 전압에 의해 표현된 소거된 상태는 소거 전압 영역에 있다. 모든 소거된 메모리 셀은 디폴트에 의해 이 음의 임계 전압을 가질 것이다. 나머지 3개의 상태를 프로그램해야 하며, 이들 상태의 대응하는 임계 전압은 양의 값일 것이며, 프로그램 전압 영역에 있을 것이다. 이 예에서, 소거 전압 영역이 0V미만인 반면, 프로그램 전압 영역은 0V를 초과한다. 이 방식이 갖는 문제점은, 각 상태에 대한 분배와 상태 사이의 거리가 조밀해야 한다는 점이다.
프로그래밍은 전형적으로 페이지 단위로 이뤄지며, 이것이 의미하는 점은, 동일한 워드라인에 연결된 블록의 모든 메모리 셀(50)이 동시에 기록 데이터(논리 "0")로 프로그램되도록 선택된다는 점이다. 나머지 메모리 셀은 그에 따라 프로그래밍 동안에는 선택되지 않는다. 메모리 셀은 프로그래밍 이전에 소거된 상태(논리 "1")에서 시작하므로, 논리 "0"으로 프로그램될 메모리 셀만이, F-N 터널링을 촉진하는데 필요한 고전계를 받아야 한다. 그러나 메모리 어레이의 물리적인 연결로 인해, 동일한 워드라인을 따라서 있는 모든 메모리 셀은 동일한 고전압 프로그래밍 레벨을 수신한다. 그 결과, 소거된 메모리 셀이 그 임계 전압이 부주의하게 시프트되게 할 가능성이 있다. 이것을 프로그램 장애라 부르며, 이것은 플래시 메모리 분야에서 잘 알려져 있다. 이러한 문제점은, 더 많은 레벨을 정해진 전압 범위 내에 밀어 넣음에 따라 멀티-레벨 셀에서 더욱 두드러진다.
Vt 윈도우, Vt 거리 및 Vread 거리와 같은 여러 파라미터가, 도 5에 도시한 멀티-레벨 플래시 메모리의 판독/기록 속도, 신뢰성 및 수명을 결정하는 핵심 파라미터이다. 이들 3개의 파라미터는 서로 영향을 미친다: 멀티-레벨 플래시 메모리의 셀 Vt 윈도우와 셀 Vt 거리는 단일-레벨 플래시 메모리에서의 셀 Vt 윈도우와 셀 Vt 거리보다 훨씬 더 조밀하며, 이는 2비트 셀의 경우에, 세 개의 셀 상태가 양의 Vt를 가지는 프로그램 전압 영역에 있기 때문이다. 만약 셀 Vt 윈도우가 더 넓어진다면, 셀 Vt 거리는 더 좁아진다. 이것은 판독 감지 마진(read sensing margin)을 감소시키며, 결국 인접한 셀 상태 감지의 실패를 초래한다. 다시 말해, Vt 중첩 또는 인접한 셀 상태 사이의 최소 Vt 거리는 디바이스 고장(failure)을 초래한다.
Vt가 이웃한 기준 전압 사이의 중간에 있을 때, Vt-상태의 세기 또는 세이프티 마진(safety margin)이 가장 크다. 셀 Vt 윈도우를 한정하는 각 Vt-상태에 대한 상한 및 하한을 명시할 수 도 있다. 예컨대, 도 5에서, 셀 상태 0은 하한(VL0)(-3V)과 상한(VU0)(-2V) 사이에 있다. 셀 상태 1은 하한(VL1)(0.3V)과 상한(VU1)(0.8V)사이에 있다. 전형적으로, 멀티-레벨 플래시 메모리에서의 셀 Vt 윈도우는 0.5V와 1.0V사이에 있다. 이상적으로, 좁은 셀 Vt 윈도우가 상태를 더 잘 한정하고 구별하기 위해서 선호된다.
셀 Vt 거리는, 한 셀 상태의 임계 전압 범위의 Vt의 하한과 이전 셀 상태의 임계 전압 범위의 Vt의 상한 사이의 Vt 차이로서 한정된다. 예컨대, 셀 상태 2와 셀 상태 1 사이의 Vt 거리는 1.5-0.8=0.7V이다. 전형적으로, 멀티-레벨 플래시 메모리 셀에서의 셀 Vt 거리는 0.7V와 1.0V 사이에 있다. 명백히, 더 큰 셀 Vt 거리 가 선호된다.
Vread 거리, 즉 판독된 통과 전압과 완전히 프로그램된 상태의 상한 사이의 거리를 가능한 크게 갖는 것이 또한 바람직하다. 예컨대, 도 5에서, Vread 거리는 5.5-3.3=2.2V이다. 그러나 메모리 셀의 최적 성능을 위해, 더 낮은 Vread가 선호되며, 이는 높은 Vread가 장애를 초래할 수 있기 때문이다. 그러므로 Vread 거리와 Vread 값 사이에 절충이 있다. 게다가, 이용 가능한 정해진 공급-전압 범위는 최대 Vread 값을 결정할 수 도 있다.
더 나아가, 재기록(소거 및 프로그램) 사이클의 수가 증가함에 따라, 셀 Vt 윈도우는 갇힌 전하로 인한 터널 산화물 열화에 의해 더 넓게 된다. 또한, 판독된 통과 전압(Vread)은 선택된 스트링에서의 선택되지 않은 셀에 대한 판독 장애를 최소화하기 위해 더 낮아져야 한다. 그러나 프로그램 전압 영역에서 3개의 셀 상태(2비트 셀에서)를 수용하기 위해, Vread 거리는 적어도 VU3을 훨씬 초과하도록 유지되어야 한다. 이것은 Vread 레벨을 증가시킨다.
프로그램된 셀의 Vt를 조밀하게 제어하기 위해, ISPP(Incremental Step Pulse Programming)이 제안되었고, 플래시 메모리에서 널리 사용되어왔다. 도 6은, 임계 전압을 프로그램하기 위해 워드라인에 인가된 프로그램 펄스의 수와 각 펄스의 크기 사이의 관계를 예시한 그래프이다. 일반적으로, 각 프로그램 펄스의 스텝 크기가 작을 때, 조밀한 임계 전압 분배를 얻을 수 있다. 그러나 절충은 프로그래밍 시간이며, 이는 더 많은 프로그램 펄스가 필요할 것이기 때문이다.
셀 Vt 분배를 위해 상기 종래기술의 방식을 통해 멀티-레벨 플래시 메모리에 서 누적된 프로그램/소거 사이클은 전형적으로 후술할 바와 같이 잘 알려진 문제점을 초래한다.
반복되는 전하 전달은 전자가 플로팅 게이트 및 유전체에 갇히게 하며, 이것은 셀의 프로그램 및 소거 특징을 열화시킨다. 결국, 셀은, 소거-프로그램 사이클의 수가 증가함에 따라 점점 더 높은 프로그램 및 소거 전압을 필요로 하게 된다.결국, 셀 상에서 소거-프로그램 사이클의 수를 제한하게 된다.
멀티-레벨 셀의 데이터 보유 특징은 작은 셀 Vt 거리로 인해 매우 열화될 것이다. 게다가, 주어진 상태에 대한 Vt 분배가 더 커지므로, 프로그램된 셀의 최대 Vt는 더 높아진다. 더 높은 Vt는 더 높은 프로그래밍 전압(Vpgm)을 필요로 하고, 터널 산화물에 걸친 더 큰 전계로 인해 데이터 보유 특징에 악영향을 미친다. 게다가, 멀티-레벨 셀에 필요한 더 높은 Vt는 더 높은 Vread를 필요로 한다. 이것은 판독 동작 동안에 선택된 NAND 셀 스트링에서의 선택되지 않은 메모리 셀에 판독 장애(즉, 선택되지 않은 메모리 셀에 대한 더 높은 Vread에 의한 소프트-프로그램)를 초래한다.
게다가, 멀티-레벨 플래시 메모리에서 판독 및 기록 동작을 위한 더 높은 전압 요건은 디바이스 크기 스케일링(scaling)으로 스케일링되지 않으며, 이는 메모리 셀을 포함하는 모든 트랜지스터에 걸친 전계가 감소할 수 없기 때문이다.
그러므로 멀티-레벨 플래시 메모리 셀의 수명은 상대적으로 짧으며, 전형적으로는 단지 10,000 사이클이다. 이것은, 단일 비트/셀 플래시 메모리 디바이스 경우의 100,000 사이클 한계보다 상당히 더 짧다.
본 발명의 목적은, 이전의 멀티-레벨 플래시 메모리 셀 디바이스의 적어도 하나의 단점을 제거 또는 완화하는 것이다. 예컨대, 본 발명은, 프로그래밍 임계 전압을 소거 및 프로그램 전압 영역에서 분배함으로써, 플래시 메모리 셀의 내구성을 개선한다.
제 1 양상에서, 본 발명은 플래시 메모리 디바이스를 제공한다. 플래시 메모리 디바이스는, 행 및 열로 배치된 메모리 셀을 갖는 메모리 어레이와 행 제어 논리회로를 포함한다. 메모리 어레이는 행 및 열로 배치된 메모리 셀을 가지며, 각 메모리 셀은 소거 전압 영역에서 소거 임계 전압을 갖도록 소거 가능하며, 소거 전압 영역에서 프로그램 임계 전압을 갖도록 프로그램 가능하다. 행 제어 논리회로는, 프로그램 검증 및 판독 동작 동안에 양의 전압과 음의 전압 중 하나로, 메모리 셀의 게이트 단자에 연결된 워드라인을 선택적으로 구동한다. 본 양상의 실시예에서, 플래시 메모리 디바이스는 양의 전압 발생기와 음의 전압 발생기를 더 포함하며, 양의 전압 발생기는 양의 전압을 행 제어 논리회로에 제공하고, 음의 전압 발생기는 음의 전압을 행 제어 논리회로에 제공한다.
본 양상의 실시예에 따라, 각 메모리 셀은 프로그램 전압 영역에서 프로그램 임계 전압을 갖도록 프로그램 가능하며, 소거 전압 영역은 음인 임계 전압을 포함하는 반면, 프로그램 전압 영역은 양인 임계 전압을 포함한다. 본 실시예에서, 각 메모리 셀은, 제 1, 제 2, 제 3 및 제 4 임계 전압에 대응하는 2비트의 데이터를 저장하도록 프로그램 가능하며, 제 1 임계 전압과 제 2 임계 전압은 소거 전압 영역에 있고, 제 3 임계 전압과 제 4 임계 전압은 프로그램 전압 영역에 있다. 제 1 임계 전압은 소거 임계 전압에 대응할 수 있다.
제 2 양상에서, 본 발명은, NAND 스트링으로 구성된 소거된 메모리 셀의 임계 전압을 검증하는 방법을 제공한다. 이 방법은 NAND 스트링에 결합된 비트라인을 제 1 전압 레벨로 사전충전하는 단계; 비트라인을 제 2 전압 레벨에 결합시키기 위해 NAND 스트링의 소거된 메모리 셀에 연결된 모든 워드라인에 기준 전압을 인가하는 단계; 및 비트라인에서 전압 레벨 변경을 감지하는 단계를 포함한다.
본 발명의 실시예에 따라, 제 1 전압 레벨은 양의 전압이고, 소거된 메모리 셀은 소거 전압 영역에서 소거된 임계 전압을 갖는데 반해, 기준 전압은 소거 전압 영역에 있다. 기준 전압은 소거 전압 영역에서 소거된 임계 전압보다 더 클 수 있고, 프로그램된 임계 전압보다 작을 수 있다. 본 실시예의 추가 양상에서, 어떠한 전압 레벨 변경도 비트라인에서 감지되지 않는다면, 메모리 셀은 소거되며, 사전충전하는 단계, 기준 전압을 인가하는 단계 및 메모리 셀을 감지하는 단계는 소거된다.
제 3 양상에서, 본 발명은, 소거 전압 영역에서 제 1 임계 전압을 갖도록 초기에 소거된 플래시 메모리 셀을 프로그램하는 방법을 제공한다. 이 방법은 플래시 메모리 셀의 제 1 임계 전압을 제 2 임계 전압으로 변경시키는 단계를 포함하며, 제 2 임계 전압은 소거 전압 영역에 있다. 이러한 변경시키는 단계는, 플래시 메모리 셀에 연결된 비트라인을 프로그래밍 전압 레벨로 바이어싱하는 단계와, 그 다음에, 플래시 메모리 셀에 연결된 워드라인을 미리 결정된 스텝 크기를 각각 갖는 미리 결정된 수의 펄스로 구동하는 단계를 포함한다.
본 양상의 실시예에 따라, 제 2 임계 전압이 검증되며, 만약 플래시 메모리 셀이 제 2 임계 전압을 갖지 않는다면, 변경시키는 단계는 반복된다. 검증하는 방법은, 플래시 메모리 셀에 연결된 비트라인을 제 1 전압 레벨로 사전충전하는 단계, 플래시 메모리 셀에 연결된 워드라인을 소거 전압 영역에서 기준 전압으로 구동하는 단계, 비트라인에서 전압 레벨 변경을 감지하는 단계를 포함한다. 기준 전압은 제 1 임계 전압보다 더 클 수 있고, 제 2 임계 전압보다 더 작을 수 있다. 추가 실시예에서, 플래시 메모리 셀 및 복수의 플래시 메모리 셀은 NAND 스트링을 형성하고, 구동하는 단계는 복수의 플래시 메모리 셀에 연결된 워드라인을 통과 전압으로 구동하는 단계를 더 포함한다.
제 4 양상에서, 본 발명은, 소거 전압 영역 임계 전압이나 프로그래밍 영역 임계 전압을 갖도록 프로그램 가능한 플래시 메모리 셀을 판독하는 방법을 제공한다. 이 방법은, 소거 전압 영역 기준 전압을 플래시 메모리 셀의 게이트 단자에 인가하고 플래시 메모리 셀에 연결된 비트라인 전압을 감지함으로써, 소거 임계 전압과 소거 전압 영역 임계 전압 중 하나를 결정하는 단계; 플래시 메모리 셀의 논리 상태를 저장하는 단계; 다른 기준 전압을 게이트 단자에 인가하고 플래시 메모리 셀에 연결된 비트라인 전압을 감지함으로써, 소거 전압 영역 임계 전압과 프로그래밍 영역 임계 전압 중 하나를 결정하는 단계; 및 논리 상태를 업데이트하는 단계를 포함한다.
제 5 양상에서, 본 발명은 플래시 메모리 디바이스를 제공한다. 플래시 메모리 디바이스는, 메모리 셀을 갖는 메모리 어레이를 포함하며, 각 메모리 셀은 소거 전압 영역에서 임계 전압을 갖도록 소거 가능하고, 소거 전압 영역에서 적어도 하나의 임계 전압 레벨을 가지며 프로그램 전압 영역에서 적어도 다른 임계 전압을 갖도록 프로그램 가능하다.
본 양상의 실시예에 따라, 소거 전압 영역은 음인 임계 전압을 포함하고, 프로그램 전압 영역은 양인 임계 전압을 포함하며, 각 메모리 셀은, 제 1, 제 2, 제 3 및 제 4 임계 전압에 대응하는 복수의 비트의 데이터를 저장하도록 프로그램 가능하다. 제 1 임계 전압과 제 2 임계 전압은 소거 전압 영역에 있을 수 있고, 제 3 임계 전압과 제 4 임계 전압은 프로그램 전압 영역에 있을 수 있다. 대안적인 실시예에서, 소거 전압 영역은 양인 임계 전압을 포함하며, 프로그램 전압 영역은 음인 임계 전압을 포함한다.
본 양상의 다른 실시예에서, 플래시 메모리 디바이스는, 행 어드레스에 응답하여 음의 전압과 양의 전압으로 워드라인을 선택적으로 구동하기 위한 행 제어 논리회로를 더 포함한다. 플래시 메모리 디바이스는 양의 전압을 제공하기 위한 제 1 전압 발생기와, 음의 전압을 제공하기 위한 제 2 전압 발생기를 더 포함할 수 있다. 행 제어 논리회로는 양의 전압과 음의 전압을 수신하기 위한 것으로서 행 어드레스에 응답하여 행 신호를 제공하는 행 디코더와, 인에이블 신호에 응답하여 행 신호를 통과시키기 위한 워드라인 구동기를 포함한다. 다른 실시예에서, 행 제어 논리회로는, 블록 어드레스에 응답하여 인에이블 신호를 제공하기 위한 블록 디코더를 포함하며, 인에이블 신호는 양의 전압과 음의 전압 중 하나를 갖는다.
본 발명의 다른 양상 및 특성은, 첨부된 도면과 연계하여 본 발명의 특정한 실시예에 대한 다음의 상세한 설명을 읽음으로써 당업자에게 분명하게 될 것이다.
본 발명의 실시예는 이제, 첨부된 도면을 참조하여, 예를 통해서만 기재될 것이다.
도 1은 전형적인 플래시 메모리 디바이스의 블록도이다.
도 2는 NAND 셀 스트링의 개략적인 회로도이다.
도 3은 전형적인 플래시 메모리 셀의 개략적인 횡단면도이다.
도 4는 전하 트랩을 갖는 질화 ROM 셀의 개략적인 횡단면도이다.
도 5는 종래기술의 멀티-레벨 플래시 메모리 셀에 대한 임계 전압(Vt) 분배 그래프이다.
도 6은 임계 전압을 프로그래밍하기 위해 워드라인에 인가된 프로그램 펄스의 수와 각 펄스의 크기 사이의 관계를 예시한 그래프이다.
도 7은 2비트의 데이터를 저장할 수 있는 플래시 메모리 셀에 대한 임계 전압 분배를 도시한 본 발명의 예시적인 실시예에 대한 도면이다.
도 8은 3비트의 데이터를 저장할 수 있는 플래시 메모리 셀에 대한 임계 전압 분배 그래프를 도시한 본 발명의 대안적인 실시예에 대한 도면이다.
도 9는, 본 발명의 실시예에 따라 멀티-레벨 플래시 메모리 디바이스에 대한 행 회로의 블록도이다.
도 10은 도 9에 도시한 블록 디코더와 워드라인 구동기 회로의 개략적인 회 로도이다.
도 11은 도 9에 도시한 행 디코더 회로의 개략적인 회로도이다.
도 12는 소거-검증 동작을 실행하는 방법을 도시한 흐름도이다.
도 13은, 본 발명의 실시예에 따라 다수의 임계 전압을 프로그래밍하는 방법을 도시한 흐름도이다.
도 14는, 본 발명의 실시예에 따라 프로그램 검증 방법을 도시한 흐름도이다.
도 15는, 본 발명의 실시예에 따라 데이터를 판독하는 방법을 도시한 흐름도이다.
일반적으로, 본 발명의 양상은, Vread를 더 낮은 레벨에서 동시에 유지하면서, 최적 Vt 윈도우와 최대 Vt 거리를 갖는 멀티-레벨 플래시 셀을 위한 임계 전압 분배 방식을 제공한다. 한 실시예에서, 이것은, 소거 전압 영역에서 (예컨대, 음의 Vt 값으로) 적어도 하나의 셀 상태를 프로그래밍함으로써 달성된다.
도 7은 본 발명의 예시적인 실시예이다. 도 7은, 2비트의 데이터를 저장할 수 있는 멀티-레벨 플래시 메모리 셀에 대한 임계 전압 분배를 도시한다. 본 실시예에서, 하나의 프로그램 상태(데이터 "10"에 대응하는 셀 상태 1)가 소거된 상태(데이터 "11"에 대응하는 셀 상태 0)를 가진 소거된 전압 영역에 있다. 그러므로 소거된 전압 영역에는 두 개의 셀 상태가 있고, 프로그램 전압 영역에는 두 개의 셀 상태(데이터 "01"에 대응하는 셀 상태 2 및 데이터 "00"에 대응하는 셀 상태 3) 가 있다. 소거된 전압 영역에서 이 상태를 프로그래밍함으로써, 서로 다른 장점을 얻는다. 첫째, 동일한 Vt 윈도우를 가진 종래기술의 디바이스에 비해 내구성이 즉각적으로 증가하며, 이는 상태 사이의 Vt 거리가 증가하기 때문이다. 둘째, 내구성은, 프로그래밍 속도를 희생하여, Vt 윈도우를 최소화함으로써 더 증가한다. 셋째, Vt 거리와 Vt 윈도우 요건은 종래기술의 디바이스에 비해 개선된 프로그래밍 성능을 제공하도록 완화되지만, 동일한 내구성을 갖는다. 게다가, 선택되지 않은 셀에 대한 Vread 전압은 예컨대 5.5V의 대표 값에서 4.8V로 낮아질 수 있다. 도 7은 VL 및 VU 값의 예시 값을 도시하지만, 임의의 VL 및 VU가 각 상태에 대해 세팅될 수 있다.
도 5를 참조하여 기재한 임계 전압 방식과 같은 종래의 접근법에서, 셀 상태 0은 음의 Vt(소거 전압 영역)를 갖는 반면, 나머지 세 개의 셀 상태(상태 1, 2 및 3)는 양의 Vt(프로그램 전압 영역)를 갖는다. 도 7에 예시된 본 실시예의 임계 전압 방식에서, 셀 상태 0 및 1은 음의 Vt를 갖는 데 반해, 셀 상태 2 및 3은 양의 Vt를 갖는다. 소거 전압 영역 및 프로그램 전압 영역에서 셀 상태의 수는 동일하며, 그리하여 이 방식을 "밸런스가 맞은" Vt 분배 방식이라 칭한다.
이러한 밸런스가 맞은 셀 Vt 분배 방식은 적어도 다음의 장점을 제공한다: 셀 상태의 분리로 인해, 각 상태의 Vt 윈도우는 넓어질 수 있고, 그에 따라 프로그램 속도를 개선할 수 있다. 셀 Vt 거리는 최대가 되며, 이것은 데이터 보유 및 내구성을 크게 개선할 것이다. 이러한 방식은 프로그램 전압(Vpgm) 및 프로그램-통과 전압(Vpass)을 더 낮추어, 디바이스 외형의 스케일링을 통한 스케일링을 허용한다. 이것은 또한 Vread 전압을 낮출 수 있게 하며, 그 결과, 종래의 높은 Vread 값에 의해 전형적으로 겪었던 판독 장애에 대해 더 높은 내성을 제공한다. 도 7은 2비트/셀 디바이스에 대한 예시적인 Vt 분배이지만, 임의의 수의 비트를 저장하는 셀이 본 발명의 실시예로부터 유익을 얻을 것이다.
도 8은 본 발명의 대안적인 실시예이다. 도 8은, 3비트 정보(즉, 8개의 서로 다른 상태)를 저장할 수 있는 멀티-레벨 플래시 메모리 셀에 대한 임계 전압 분배 그래프를 도시한다. 도 8의 실시예에서, 8개의 가능한 상태 중 정확히 절반이 소거 전압 영역에 있는 반면, 다른 절반은 프로그램 전압 영역에 있음을 주목해야 한다. 추가로 대안적인 실시예에서, 소거 전압 영역에 5개의 상태가 있거나 소거 전압 영역에 3개의 상태가 있을 수 있거나, 소거 전압 영역에 적어도 2개의 상태를 갖는 다른 조합이 있을 수 있다.
도 6에 대해 앞서 논의한 바와 같이, ISPP는, 멀티-레벨 플래시 메모리 셀의 서로 다른 상태에 대응하는 원하는 임계 전압을 프로그래밍하는데 사용된다. 모든 메모리 셀이 소거된 상태로부터 원하는 임계 전압으로 프로그램되므로, ISPP는 소거된 플래시 메모리 셀의 음의 임계 전압을, 그 제어 게이트에 인가된 점점 더 커지는 전압 펄스를 사용하여 점진적으로 시프트한다. 증분 스텝 크기 및 펄스 수는 프로그램된 플래시 메모리 셀의 최종 임계 전압을 결정한다. 본 발명의 실시예에 따라, 소거 전압 영역에서의 프로그램된 상태는, 원하는 음의 임계 전압이 얻어지도록 펄스의 수 및 펄스의 스텝 크기를 세팅함으로써 달성된다. 도 6의 예에서, -2V 임계 전압은, 선택된 펄스 스텝 크기에 따라, 2개의 펄스와 3개의 펄스 사이를 사용하여 얻어진다. 소거 영역 프로그램 상태가 프로그램되면, 나머지 프로그램 영역 상태는 알려진 기술에 따라 프로그램된다. 소거 영역 상태를 프로그래밍하기 위한 스텝 크기는, 소거 상태로부터의 임계 전압 시프트가 상대적으로 작기 때문에, 프로그래밍 속도에 영향을 미치지 않고 작을 수 있음을 주목해야 한다.
임의의 프로그래밍 동작의 일부는 프로그램 검증 동작이며, 이것은 데이터가 적절히 프로그램되었음을 점검하는데 사용된다. 예컨대, 원하는 임계 전압은 프로그램 동작 동안에 세팅되지 않았을 수 도 있다. 그러므로 메모리 셀(들)은, 프로그램 검증이 메모리 셀을 클리어할 때까지 또는 셀이 결함이 있다고 결정될 때까지 재프로그래밍된다. 프로그램 검증 동작이 메모리 셀을 클리어하면, 데이터를 판독할 수 있다. 본 발명의 실시예에 따라, 프로그램 검증 및 판독 동작은 양의 전압과 음의 전압 모두로 수행된다.
표 1은, 도 5의 셀 Vt 분배 방식을 사용하여 종래의 멀티-레벨 플래시 메모리에서, 판독 동안에 각 셀 상태를 구별하고, 프로그램 동안에 프로그램된 셀 Vt를 검증 및 제어하기 위해, 선택된 워드라인과 선택되지 않은 워드라인의 바이어스 조건을 나타낸다. 표 2는, 본 발명의 양상에 따라, 소거 전압 영역에서 적어도 2개의 상태를 갖도록 프로그램 가능한 멀티-레벨 플래시 메모리에서 프로그램 검증 및 판독 동안에 선택된 워드라인과 선택되지 않은 워드라인의 바이어스 조건을 나타낸다.
Figure 112009022063972-pct00001
표 2는, 소거 전압 영역에서 적어도 두 개의 상태를 갖도록 프로그램 가능한 멀티-레벨 플래시 셀을 위해 사용되는 프로그램 검증 및 판독 동작에 대한 예시적인 바이어스 조건을 도시한다. 표 2에 예시된 바와 같이, 음의 전압은, 음의 셀 Vt(즉, 셀 상태 0 및 셀 상태 1)를 갖는 셀에 대한 판독 및 프로그램 검증 동작 동안에 선택된 워드라인에 인가된다. 표 2의 전압값은 단지 예시용임을 주목해야 한다. 다시 말해, 표 2의 전압값은 프로세스 기술 및 셀 특징에 따라 변경될 수 있다.
Figure 112009022063972-pct00002
적어도 하나의 프로그램된 셀 상태의 소거 전압 영역으로의 Vt 시프트로 인해, 선택된 워드라인에 인가된 프로그램 검증 전압과 판독 전압은, 표 2에 도시된 바와 같이, 종래의 프로그램 검증 및 판독 동작과 다르다. 전형적으로, 모든 프로그램 검증 전압 및 판독 전압은 양의 전압 값으로 구현된다. 그러나 여기 기재한 멀티-레벨 플래시 셀에 대한 임계 전압 분배 방식은 프로그램 검증 및 판독 동작에 대해 양의 전압과 음의 전압 모두를 사용한다. 이로 인해, 워드라인 회로에 대한 구현은 후술될 바와 같이 변경된다.
도 9는 본 발명의 실시예에 따라 멀티-레벨 플래시 메모리 디바이스에 대한 예시적인 행 제어 논리회로의 블록도이다. 행 제어 논리회로(100)는 블록 디코더(102), 행 디코더 회로(108) 및 워드라인 구동기 회로(110)를 포함한다. 행 제어 논리회로(100)를 갖는 디바이스는, 도 9에 도시되지 않은 다른 회로에 의해 사용될 수 도 있는 고전압 발생기(104)와 음의 전압 발생기(106)를 갖는다. 메모리 블록 당 하나의 블록 디코더(102)가 있으며, 이러한 디코더는 워드라인 구동기를 인에이블링하기 위해 블록 어드레스(BA)를 수신한다. 행 디코더(108)는 모든 메모리 블록 사이에서 공통적으로 공유되며, 소스 선택 신호(SS), 워드라인 신호(S[0:n]), 및 접지 선택 신호(GS)(일반적으로 행 신호로 지칭됨)를 생성하기 위해, 도시되지 않은 다른 신호뿐만 아니라 행 어드레스(RA_b)를 수신한다. 프로그램된 상태 중 적어도 하나가 (예컨대, 음의 임계 전압을 가지고) 소거 전압 영역에 있을 것이므로, 블록 디코더(102)와 행 디코더 회로(108)는 선택된 워드라인 신호에 대한 인가를 위해 하나 이상의 음의 전압을 수신할 것이다. 유효 블록 어드레스(BA)와 행 디코더 신호에 응답하여, 신호(SSL, GSL 및 WL0-WLn)는, 프로그램, 프로그램 검증 및 판독 동작 동안에 이들 신호의 필요한 전압 레벨로 세팅된다. 예시적인 전압은 프로그램 검증 및 판독 동작을 위해 표 2에 나타내어져 있다.
도 10은, 도 9의 블록 디코더(102)와 워드라인 구동기 회로(110)의 세부 회로를 개략적으로 도시하는 회로도이다. 블록 디코더(102)는 하나의 메모리 블록과 관련되며, 교차 결합된 인버터 래치 회로와 레벨 시프터 회로를 포함한다. 래치 회로는 교차-결합된 인버터(200 및 202), n-채널 리셋 트랜지스터(204), 및 n-채널 인에이블 트랜지스터(206 및 208)를 포함한다. 래치 인에이블 신호(LTCH_EN) 및 블록 어드레스(BA)가 하이 논리 레벨에 있을 때, 래치 회로는 인에이블 즉 세팅된다. 인버터(200 및 202)의 래치 회로는, 신호(RST_BD)가 하이 논리 레벨에 있을 때, 리셋된다. 레벨 시프터 회로는, 각 n-채널 스티어링(steering) 트랜지스터(214 및 216)에 각각 연결된 교차-결합된 p-채널 트랜지스터(210 및 212) 쌍을 포함한다. 트랜지스터(210 및 212)의 공유 단자는 고전압(Vh)을 수신하는데 반해, 트랜지스터(214 및 216)의 공유 단자는 음의 전압(Vn)을 수신한다. 노드(Vh)는 양의 전압 발생기(104)에 연결되는데 반해, 노드(Vn)는 음의 전압 발생기(106)에 연결된다. 스티어링 트랜지스터(214 및 216)는, 인버터(200) 및 인버터(218)의 출력에 연결된 게이트 단자를 가지며, 인버터(218)의 입력은 트랜지스터(214)의 게이트에 연결된다. 인버터(200)에 제공된 고전압 공급은 Vh보다 더 낮은 반면, 인버터(202)에 제공된 저전압 공급은 Vn보다 더 높음을 주목해야 한다. 레벨 시프터 회로의 출력(인에이블 신호)(BD_out)은 워드라인 구동기(110)의 모든 n-채널 통과 트랜지스터(220)의 게이트 단자를 구동한다. 모든 통과 트랜지스터(220)의 기판 단자는 Vn에 연결된다. 각 통과 트랜지스터는 소스 선택(SS), 워드라인(S0-Sn) 및 접지 선택(GS) 신호를 메모리 어레이로 선택적으로 통과시킬 수 있다. 플레이스홀더 "n"은, 플래시 셀 스트링에서 최대수의 셀에 전형적으로 대응하는 0이 아닌 임의의 정수일 수 있다. 블록 디코더 회로의 일반 동작에 대해 이제 기술한다.
예컨대 판독 동작에서, 한 메모리 블록이 선택되는데 반면, 다른 블록은 선택되지 않고 남아 있다. 다시 말해, 한 메모리 블록은 인에이블되는데 반해, 나머지 메모리 블록은 디스에이블된다. 메모리 블록을 인에이블하기 위해, LTCH_EN 및 BA는 하이 논리 레벨에 있어서, 레벨 시프터 회로를 출력 고전압(Vh)으로 세팅할 것이다. 그러므로 워드라인 구동기 회로(110)의 모든 통과 트랜지스터(220)가 턴 온된다. 선택되지 않은 워드라인(선택되지 않은 Si)은 Vread 전압으로 세팅되는데 반해, 선택된 워드라인(선택된 Si)은 원하는 전압으로 세팅될 것이다. 만약 현재의 판독 동작이 예컨대 셀 상태 0과 셀 상태 1 사이를 구별하고자 하는 것이라면, 원하는 전압은 -1.5V일 수 있다. 디스에이블된 메모리 블록은, 저전압(Vn)(예컨대 -1.5V)을 출력하도록 세팅된 이들 블록의 대응하는 블록 디코더 회로 출력을 가질 것이다. 그러므로 선택되지 않은 메모리 블록에서의 모든 통과 트랜지스터(220)는, 비록 Si 신호 중 하나가 예컨대 -1.5V의 Vn에 있을 수 도 있을 지라도, 턴 오프될 것이다. 표 3은, 판독, 프로그램, 프로그램 검증, 소거 및 소거 검증 동작에 대한 예시적인 Vh 및 Vn 전압을 예시한다.
Figure 112009022063972-pct00003
도 11은 도 9의 행 디코더(108)의 하나의 행 디코더 회로를 개략적으로 도시한 회로도이다. 도 11에서 현재 개략적으로 도시한 회로도는, 다른 특정한 회로 구현이 가능할 수 있으므로, 단지 기능적인 표현이다. 종래기술의 행 디코더 회로에서, 프로그램 전압 영역에서의 전압만이 제공된다. 본 발명의 실시예에 따라, 프로그램 전압 영역(즉, 양의 전압)과 소거 전압 영역(즉, 음의 전압) 모두는 현재 도시한 행 디코더 회로에 의해 제공된다. 도 11은 하나의 행 신호(Si)(여기서 i는 0과 n 사이의 정수값일 수 있다)를 생성하기 위한 하나의 회로를 도시하지만, 신호(SS 및 GS)를 생성하기 위한 회로가 유사하게 구성된다. 행 디코더 회로는, 프로그램, 프로그램 검증, 판독, 소거 및 소거 검증 동작 동안에 사용되는 모든 전압을 수신하기 위한 멀티플렉서(300)를 포함한다. 이것은 예컨대 프로그램 검증 전압(Vver), 판독 전압(Vread), 통과 전압(Vpass) 및 프로그래밍 전압(Vpgm)을 포함한다.
멀티플렉서(300)는, 2비트/셀 구성에 대한 Vref_rd1, Vref_rd2 및 Vref_rd3과 같이, 판독 및 프로그램 검증 동작에 사용되는 서로 다른 기준 전압을 더 수신한다. 본 실시예에서, Vref_rd1은 음의 소거 영역 전압인데 반해, Vref_rd2 및 Vref_rd3은 양의 프로그램 영역 전압이다. 임의의 수의 전압이 멀티플렉서(300)에 제공될 수 있고, 그리하여 노드(Sn)로 선택적으로 통과될 수 있다. 전압 선택 신호(Vselect)는 전압 중 임의의 하나를 통과시키는데 사용된다. 당업자는 Vselect가 멀티-비트 신호일 것임을 이해할 것이며, 비트수는 멀티플렉서(300)가 갖도록 구성되는 입력 포트의 수에 의존한다. 행 디코더 회로는, 예컨대 사용 중이지 않을 때나 전원차단 동작 모드 동안에 회로를 디스에이블링하기 위해 노드(Sn)와 접지 사이에 연결되는 n-채널 디스에이블링 트랜지스터(302)를 포함한다.
일반적인 동작에서, 어드레스(RA_b)가 로우 논리 레벨에 있을 때, 특정한 워드라인을 인에이블링하기 위해 선택된 어드레스에 응답하여 신호(Sn)가 인에이블된다. RA_b는 디코딩된 행 어드레스나 사전디코딩된 행 어드레스일 수 있다. 실행된 동작에 따라, Vselect는, 멀티플렉서(300)에 의해 수신된 전압 중 하나를 Sn 노드로 통과시키도록 세팅될 것이다. 도시되지 않았지만, 도 9의 전압 발생기(104 및 106)는, 실행되는 동작에 따라 적절한 전압 레벨을 제공하도록 제어된다. 표 4는, 선택된 및 선택되지 않은 워드라인(Si)에 대한 판독 동작 동안에 행 디코더 회로에 의해 워드라인에 인가되는 예시적인 전압을 예시하며, 여기서, i는 0과 n 사이의 정수값이다. 표 5는 선택된 및 선택되지 않은 워드라인(Si)에 대한 프로그램 검증 동작 동안에 행 디코더 회로에 의해 워드라인에 인가되는 예시적인 전압을 예시하며, 여기서, i는 0과 n사이의 정수값이다.
Figure 112009022063972-pct00004
Figure 112009022063972-pct00005
종래기술의 프로그래밍 방식에서, 프로그램된 셀 상태는 프로그램 전압 영역, 즉 양의 임계 전압을 갖는 것으로 제한된다. 현재 개시한 밸런스가 맞는 임계 프로그래밍 방식에서, 적어도 하나의 프로그램된 셀 상태는 소거 전압 영역에 있다. 그러므로 소거 검증 알고리즘은, 모든 소거된 메모리 셀이 적절한 소거 임계 전압 레벨을 가짐을 보증하는데 사용된다. 도 12는 본 발명의 실시예에 따라 소거 검증 동작을 실행하는 방법을 도시한 흐름도이다. 프로그램된 상태가 소거 전압 영역에 있을 것이므로, 도 12의 방법은, 모든 메모리 셀의 임계 전압이 프로그램된 상태에 대한 지정된 음의 임계 전압 범위 내에 있지 않도록, 이들 셀이 충분히 소거됨을 보증한다.
도 12의 방법은, 메모리 어레이의 선택된 블록을 소거함으로써 단계(400)에서 시작한다. 모든 메모리 셀이 소거된 후, 단계(402)에서, 선택된 메모리 블록의 모든 비트라인은 VDD와 같은 제 1 전압 레벨로 사전충전된다. 그러면 단계(404)에서 기준 전압이 메모리 셀의 모든 워드라인에 인가된다. 메모리 셀은, 앞서 도 2에 도시된 것과 같이 NAND 셀 스트링으로서 구성된다고 가정한다. 기준 전압은, 소거 상태에 대해 최고 가능 소거 임계 전압보다 더 크고, 인접한 프로그램 상태에 대해 최저 가능 프로그램 임계 전압보다 더 낮도록 선택된다. 일반적으로, 소거 영역 전압의 기준 전압, 및 소거 영역이 0V 미만인 예에서, 기준 전압은 음의 전압 레벨이다. 예컨대 도 7의 예시적인 임계 전압 분배를 참조할 때, 만약 모든 메모리 셀이 적절히 소거된다면, 이들 셀의 임계 전압은 -2.9V와 -2.1V 사이에 있어야 한다. 워드라인에 인가된 기준 전압은 대략 -1.5V일 것이다. 만약 모든 메모리 셀이 적절히 소거된다면, 워드라인 0 내지 31 상의 -1.5V 레벨은 트랜지스터를 턴 온시키고 비트라인을 CSL이나 접지로 방전시키기에 충분하다. 그러나 만약 NAND 셀 스트링에서의 셀 중 임의의 하나가 -1.5V 보다 더 높은 임계 전압을 갖는다면, 비트라인은 접지로 방전되지 않을 것이다. 그러므로 단계(406)에서 비트라인 전압이 감지된다. 단계(408)에서, 비트라인 전압이 원래의 사전-충전 전압과 같은지 같지 않은지를 알아보기 위한 결정이 이뤄진다. 만약 비트라인 전압이 동일하다면, 이 방법은 단계(400)로 돌아가, 셀을 재-소거하고 검증 프로세스를 반복한다. 그렇지 않다면, 모든 메모리 셀은 적절히 소거되고, 단계(410)에서 이 소거 검증 방법은 종료된다.
모든 메모리 셀이 성공적으로 소거된 것으로 검증된 이후, 메모리 셀로의 데이터 프로그래밍이 진행될 수 있다. 도 13은, 본 발명의 실시예에 따라 소거 전압 영역에서 하나의 프로그램된 상태를 프로그래밍하는 방법을 예시하는 흐름도이다. 이 방법은 단계(500)에서 소거 전압 영역에서 프로그램될 상태에 대해, 프로그램 펄스의 수 및 각 펄스에 대한 스텝 크기와 같은 ISPP 파라미터를 세팅함으로써 시작된다. 단계(502)에서, 소거 전압 영역 임계 전압은 선택된 플래시 메모리 셀로 프로그램된다. 앞서 언급한 바와 같이, 메모리 셀의 소거 임계 전압은, ISPP 방식에 따라 미리 결정된 수의 프로그램 펄스와 스텝 크기를 사용하여 원하는 소거 영역 임계 전압 레벨로 효과적으로 시프트된다. 단계(504)에서, 프로그램 검증 동작은, 프로그램된 상태가 적절히 프로그램되게 됨을 보증하기 위해 수행된다. 더욱 상세하게, 프로그램 검증은, 프로그램된 상태를 검증하기 위해 적절한 소거 전압 영역 기준 전압을 사용할 것이다. 본 예에서, 프로그램 검증 기준 전압은 음의 전압 레벨일 것이다. 프로그램 검증 동작의 더 상세한 내용은 이후에 도 14에서 도시될 것이다.
적어도 하나의 메모리 셀이 프로그램 검증에 실패했는지를 알아보기 위해 단계(506)에서 결정이 이뤄진다. 만약 적어도 하나의 실패가 결정된다면, 이 방법은, 적어도 하나의 메모리 셀의 재프로그래밍을 위해 단계(502)로 복귀한다. 그렇지 않다면, 모든 메모리 셀은 성공적으로 프로그램된 것으로 간주되고, 이 방법은 단계(508)로 진행하며, 여기서, 후속한 프로그래밍 시퀀스가 나머지 상태에 대해 수행된다. 남은 상태는 소거 전압 영역 상태 및/또는 프로그램 전압 영역 상태를 더 포함할 수 있다. 추가 소거 전압 영역 상태는, 단계(500 내지 506)에 도시된 동일한 시퀀스에 따라, 그러나 다른 ISPP 파라미터 및 프로그램 검증 기준 전압을 가지고 프로그램된다.
도 14는, 상태가 소거 전압 영역에서 프로그램된 이후, 프로그램 검증 동작을 실행하는 방법의 흐름도이다. 이 방법은 단계(600)에서 비트라인을 예컨대 양의 전압 레벨과 같은 제 1 전압 레벨로 사전충전함으로써 시작한다. 단계(602)에서, 프로그램되었던 페이지에 대응하는 선택된 워드라인은 소거 전압 영역 기준 전압으로 구동되고, 선택되지 않은 워드라인은 단계(604)에서 판독 전압으로 구동된다. 소거 전압 영역 기준 전압은 현재 프로그램된 상태의 원하는 임계 전압 범위 보다 더 낮지만, 더 낮은 임계 전압 범위를 갖는 인접한 상태보다 더 높도록 선택된다. 도 7의 예에서, 만약 검증 중인 프로그램된 상태가 셀 상태 1이라면, 소거 전압 영역 기준 전압은 Vref1_rd보다 더 높도록 선택된다. 판독 전압은 전형적으로, 도 7의 예의 Vread와 같이 프로그램된 최고 임계 전압을 갖는 메모리 셀을 턴 온시키기에 충분한 프로그램 전압 영역 전압이다. 비트라인은 단계(606)에서 감지되고, 단계(608)에서, 비트라인 전압이 변경되었는지, 즉 NAND 셀 스트링에 걸쳐서 방전되었는지를 알아보기 위한 결정이 이뤄진다. 만약 비트라인 전압 변경이 있다면, 현재 프로그램된 상태의 임계 전압은 너무 낮아 전류를 흘려보낸다. 메모리 셀(들)은 실패한 것으로 간주되며, 이 방법은 단계(610)로 진행하여, 실패한 셀(들)에 대한 프로그래밍을 반복한다. 그렇지 않다면, 이 프로그램 검증 방법은, 모든 셀이 현재 프로그램된 상태에 대한 검증을 통과했으므로 단계(612)에서 종료된다.
일단 데이터가 프로그램되고 검증되면, 이것은 메모리 어레이로부터 판독될 수 있다. 하나의 멀티-레벨 감지 방식에서, 4개의 가능한 논리 상태 중 하나를 나타내는 2 비트용 래치가 예컨대 1,1과 같은 디폴트 상태로 세팅된다. 판독은, 각 반복에서 Vref1_rd, Vref2_rd 및 Vref3_rd를 인가하여 셀을 반복적으로 판독함으로써 달성된다. 만약 선택된 메모리 셀의 임계 전압이 그러한 반복에 대해 인가된 기준 전압보다 작은 것으로 결정된다면, 어떠한 비트 상태도 변경되지 않는다, 즉 토글되지 않는다. 만약 선택된 메모리 셀의 임계 전압이 그러한 반복에 대해 인가된 기준 전압보다 더 큰 것으로 결정된다면, 한 비트 상태는 변경된다, 즉 토글된다. 토글하기 위한 특정한 비트는 수행중인 특정한 판독 반복에 의존한다. 이것은, 최저 임계 전압에 대한 비트 상태(즉, 소거된 상태)가 각 후속한 반복에 해대 변경되지 않고 남아 있을 것임을 보증한다. 그러므로 2 비트 멀티-레벨 메모리 셀에 대해, 3개의 판독 반복이 메모리 셀의 2 비트 상태를 결정하는데 필요하다.
도 15는, 소거 전압 영역에서 하나의 셀 상태를 판독하는 방법의 흐름도이다. 이 방법은, 비트라인을 예컨대 양의 전압 레벨과 같은 제 1 전압 레벨로 사전충전함으로써 단계(700)에서 시작한다. 선택된 워드라인은 단계(702)에서 소거 전압 영역 기준 전압으로 구동되는데 반해, 나머지 선택되지 않은 워드라인은 단계(704)에서 판독 전압으로 구동된다. 현재 기재한 예에서, 소거 전압 영역 기준 전압은, 현재 프로그램된 상태의 원하는 임계 전압 범위보다 더 낮지만, 더 낮은 임계 전압 범위를 갖는 인접한 상태보다 더 높도록 선택된다. 도 8의 예에서, 만약 판독 중인 프로그램된 상태가 셀 상태 1이라면, 소거 전압 영역 기준 전압은 Vref1_rd인 것으로 선택된다. 판독 전압은 전형적으로, 도 8의 예에서 Vread와 같은 프로그램된 최고 임계 전압을 갖는 메모리 셀을 턴 온시키기에 충분한 프로그램 전압 영역 전압이다. 비트라인은 단계(706)에서 감지되어, 셀 임계 전압이 Vref1_rd보다 크거나 작은지를 결정하며, 비트의 상태는 업데이트된다. 단계(708)에서, 나머지 상태는 메모리 셀에 대한 판독 동작을 완료하기 위해 감지된다. 나머지 상태는 추가로 소거 전압 영역 상태 및 프로그램 전압 영역 상태일 수 있다. 다시 말해, 판독 프로세스는 감지된 상태에 대응하는 업데이트된 파라미터를 가지고, 즉 단계(700)에서 기준 전압을 Vref2_rd로 세팅하여 반복될 것이다. 플래시 메모리 셀에 저장된 가능한 모든 상태가 감지되면, 메모리 셀에 저장된 임계 레벨에 대응하는 멀티-비트 논리 상태는 단계(710)에서 판독 경로 회로를 거쳐 출력된다.
그러므로 앞서 본 발명의 실시예에 의해 기재한 바와 같이, 소거 전압 영역에서 적어도 하나의 상태를 프로그래밍함으로써, 멀티-레벨 플래시 메모리 디바이스의 신뢰도나 내구성은 종래기술의 멀티-레벨 플래시 메모리 디바이스에 비해 최대가 되며, 이는 각 셀 상태에 대한 Vt 윈도우가 최소가 되는 반면, 셀 상태 사이의 Vt 거리가 최대가 되기 때문이다. 대안적으로, 각 셀 상태에 대한 Vt 윈도우는 완화될 수 있어서, 종래기술의 멀티-레벨 플래시 메모리 디바이스에 비해 ISPP 프로그래밍 속도를 증가시킬 수 있고, 이는 스텝 크기가 증가하고 스텝의 수가 감소하기 때문이다. 당업자는, Vt 윈도우와 Vt 거리의 최적화가 멀티-레벨 플래시 메모리 디바이스의 특정한 적용에 맞춰질 것임을 이해할 것이다.
본 발명의 상술한 실시예는 단지 예일 뿐이다. 여기 첨부된 청구범위에 의해서만 한정되는 본 발명의 범주에서 벗어나지 않고도, 특정한 실시예에 대한 대안, 변경 및 변동은 당업자에 의해 실현될 수 도 있다.
예컨대, 소거 전압 영역은 예시적인 실시예에서 0V보다 작은 전압인 것으로 기재되는 반면, 프로그램 전압 영역은 0V보다 더 큰 전압을 포함한다. 대안적인 실시예에서, 임계 전압 분배 방식은, 소거 전압 영역이 0V보다 더 큰 전압을 포함하는데 반해, 프로그램 전압 영역이 0V보다 더 작은 전압을 포함하도록 반전될 수 있다.
앞선 상세한 설명에서, 설명을 목적으로, 본 발명의 실시예의 철저한 이해를 제공하기 위해 수많은 상세한 내용이 제기되었다. 그러나 이들 특정한 상세한 내용은 본 발명을 실행하는데 필요치 않음이 당업자에게 분명할 것이다. 다른 예에서, 잘 알려진 전기 구조 및 회로가 본 발명을 불명확하게 하지 않기 위해 블록도 형태로 도시된다. 예컨대, 여기서 기재한 본 발명의 실시예가 소프트웨어 루틴, 하드웨어 회로, 펌웨어, 또는 이들의 조합으로 구현되는지에 대한 특정한 상세한 내용은 제공되지 않는다.
본 발명의 실시예는 기계로 판독 가능한 매체(컴퓨터로 판독 가능한 매체, 프로세서로 판독 가능한 매체, 또는 컴퓨터로 판독 가능한 프로그램 코드를 그 내부에 삽입하고 있는 컴퓨터로 사용 가능한 매체로도 지칭됨)에 저장된 소프트웨어 제품으로 표현될 수 있다. 기계로 판독 가능한 매체는, 디스켓, CD-ROM(Compact Disk-Read Only Memory), 메모리 디바이스(휘발성 또는 비휘발성), 또는 유사한 저장 메커니즘을 포함하는 자기, 광학, 또는 전기 저장 매체를 포함하는 임의의 적절한 실체적인 매체일 수 있다. 기계로 판독 가능한 매체는, 여러 세트의 명령, 코드 시퀀스, 구성 정보, 또는 다른 데이터를 포함할 수 있고, 이들은, 수행될 때 프로세스가 본 발명의 실시예에 따라 방법의 단계를 실행하게 한다. 당업자는, 기재된 발명을 구현하는데 필요한 다른 명령 및 동작도 기계로 판독 가능한 매체 상에 저장될 수 있음을 인식할 것이다. 기계로 판독 가능한 매체로부터 작동하는 소프트웨어는 기재한 임무를 실행하기 위해 회로와 인터페이스할 수 있다.
본 발명의 상술한 실시예는 단지 예일 뿐이다. 여기 첨부된 청구범위에 의해서만 한정되는 본 발명의 범주에서 벗어나지 않고도, 특정한 실시예에 대한 대안, 변경 및 변동은 당업자에 의해 실현될 수 도 있다.

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  8. NAND 스트링에 결합된 비트라인을 제 1 전압 레벨로 사전충전하는 단계;
    상기 비트라인을 제 2 전압 레벨에 결합시키기 위해 상기 NAND 스트링의 소거된 메모리 셀에 연결된 모든 워드라인에 기준 전압을 인가하는 단계; 및
    상기 비트라인에서 전압 레벨 변경을 감지하는 단계를 포함하는,
    NAND 스트링으로 구성된 메모리 셀의 임계 전압을 검증하는 방법.
  9. 청구항 8에 있어서, 상기 제 1 전압 레벨은 양의 전압인, NAND 스트링으로 구성된 메모리 셀의 임계 전압을 검증하는 방법.
  10. 청구항 8에 있어서, 상기 소거된 메모리 셀은 소거 전압 영역에서 소거된 임계 전압을 가지며, 상기 기준 전압은 상기 소거 전압 영역에 있는, NAND 스트링으로 구성된 메모리 셀의 임계 전압을 검증하는 방법.
  11. 청구항 10에 있어서, 상기 기준 전압은 상기 소거된 임계 전압보다 더 크고, 상기 소거 전압 영역에서 프로그램된 임계 전압보다 더 작은, NAND 스트링으로 구성된 메모리 셀의 임계 전압을 검증하는 방법.
  12. 청구항 10에 있어서, 상기 비트라인에서 전압 레벨 변경이 감지되지 않는다면 상기 메모리 셀을 소거하는 단계를 더 포함하는, NAND 스트링으로 구성된 메모리 셀의 임계 전압을 검증하는 방법.
  13. 청구항 12에 있어서, 상기 메모리 셀을 소거하는 단계 이후에, 상기 사전충전하는 단계, 상기 인가하는 단계 및 상기 감지하는 단계를 반복하는 단계를 더 포함하는, NAND 스트링으로 구성된 메모리 셀의 임계 전압을 검증하는 방법.
  14. 플래시 메모리 셀의 제 1 임계 전압을, 소거 전압 영역에 있는 제 2 임계 전압으로 변경하는 단계,
    상기 플래시 메모리 셀에 연결된 비트라인을 제 1 전압 레벨로 사전충전하는 단계,
    상기 플래시 메모리 셀에 연결된 워드라인을 상기 소거 전압 영역에서 기준 전압으로 구동하는 단계,
    상기 비트라인에서 전압 레벨 변경을 감지하는 단계,
    상기 제 2 임계 전압을 검증하는 단계, 및
    상기 플래시 메모리 셀이 상기 제 2 임계 전압을 갖지 않는다면 상기 변경하는 단계를 반복하는 단계
    를 포함하는, 소거 전압 영역에서 제 1 임계 전압을 갖도록 초기에 소거되는 플래시 메모리 셀을 프로그래밍하는 방법.
  15. 청구항 14에 있어서, 상기 변경하는 단계는,
    상기 플래시 메모리 셀에 연결된 비트라인을 프로그래밍 전압 레벨로 바이어 싱하는 단계; 및
    상기 플래시 메모리 셀에 연결된 워드라인을, 미리 결정된 스텝 크기를 각각 갖는 미리 결정된 수의 펄스로 구동하는 단계를 포함하는, 플래시 메모리 셀을 프로그래밍하는 방법.
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  18. 청구항 14에 있어서, 상기 기준 전압은 상기 제 1 임계 전압보다 더 크고, 상기 제 2 임계 전압보다 더 작은, 플래시 메모리 셀을 프로그래밍하는 방법.
  19. 청구항 15에 있어서, 상기 플래시 메모리 셀과 복수의 플래시 메모리 셀이 NAND 스트링을 형성하고, 상기 구동하는 단계는 상기 복수의 플래시 메모리 셀에 연결된 워드라인을 통과 전압으로 구동하는 단계를 더 포함하는, 플래시 메모리 셀을 프로그래밍하는 방법.
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Families Citing this family (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101202537B1 (ko) 2006-05-12 2012-11-19 애플 인크. 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩
CN103280239B (zh) 2006-05-12 2016-04-06 苹果公司 存储设备中的失真估计和消除
US8239735B2 (en) 2006-05-12 2012-08-07 Apple Inc. Memory Device with adaptive capacity
WO2007132452A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Reducing programming error in memory devices
WO2008026203A2 (en) 2006-08-27 2008-03-06 Anobit Technologies Estimation of non-linear distortion in memory devices
US7593259B2 (en) * 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
WO2008053472A2 (en) 2006-10-30 2008-05-08 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
US7821826B2 (en) * 2006-10-30 2010-10-26 Anobit Technologies, Ltd. Memory cell readout using successive approximation
US7924648B2 (en) * 2006-11-28 2011-04-12 Anobit Technologies Ltd. Memory power and performance management
WO2008068747A2 (en) 2006-12-03 2008-06-12 Anobit Technologies Ltd. Automatic defect management in memory devices
US7706182B2 (en) * 2006-12-03 2010-04-27 Anobit Technologies Ltd. Adaptive programming of analog memory cells using statistical characteristics
US7900102B2 (en) 2006-12-17 2011-03-01 Anobit Technologies Ltd. High-speed programming of memory devices
US8151166B2 (en) 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
US7751240B2 (en) 2007-01-24 2010-07-06 Anobit Technologies Ltd. Memory device with negative thresholds
US7646636B2 (en) 2007-02-16 2010-01-12 Mosaid Technologies Incorporated Non-volatile memory with dynamic multi-mode operation
CN101715595A (zh) 2007-03-12 2010-05-26 爱诺彼得技术有限责任公司 存储器单元读取阈的自适应估计
US8001320B2 (en) 2007-04-22 2011-08-16 Anobit Technologies Ltd. Command interface for memory devices
US8429493B2 (en) 2007-05-12 2013-04-23 Apple Inc. Memory device with internal signap processing unit
US8234545B2 (en) 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
KR100888842B1 (ko) * 2007-06-28 2009-03-17 삼성전자주식회사 읽기 전압을 최적화할 수 있는 플래시 메모리 장치 및그것의 독출 전압 설정 방법
US7925936B1 (en) 2007-07-13 2011-04-12 Anobit Technologies Ltd. Memory device with non-uniform programming levels
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US8174905B2 (en) 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US7773413B2 (en) * 2007-10-08 2010-08-10 Anobit Technologies Ltd. Reliable data storage in analog memory cells in the presence of temperature variations
US7639532B2 (en) * 2007-10-10 2009-12-29 Micron Technology, Inc. Non-equal threshold voltage ranges in MLC NAND
US8000141B1 (en) 2007-10-19 2011-08-16 Anobit Technologies Ltd. Compensation for voltage drifts in analog memory cells
US8068360B2 (en) 2007-10-19 2011-11-29 Anobit Technologies Ltd. Reading analog memory cells using built-in multi-threshold commands
US8527819B2 (en) 2007-10-19 2013-09-03 Apple Inc. Data storage in analog memory cell arrays having erase failures
KR101509836B1 (ko) 2007-11-13 2015-04-06 애플 인크. 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택
US7633798B2 (en) * 2007-11-21 2009-12-15 Micron Technology, Inc. M+N bit programming and M+L bit read for M bit memory cells
US8225181B2 (en) 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US8209588B2 (en) 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US8085586B2 (en) 2007-12-27 2011-12-27 Anobit Technologies Ltd. Wear level estimation in analog memory cells
KR101458955B1 (ko) * 2008-01-04 2014-11-10 삼성전자주식회사 넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의프로그램 검증 방법
US8156398B2 (en) 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US7924587B2 (en) 2008-02-21 2011-04-12 Anobit Technologies Ltd. Programming of analog memory cells using a single programming pulse per state transition
US7864573B2 (en) * 2008-02-24 2011-01-04 Anobit Technologies Ltd. Programming analog memory cells for reduced variance after retention
US8230300B2 (en) 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8059457B2 (en) 2008-03-18 2011-11-15 Anobit Technologies Ltd. Memory device with multiple-accuracy read commands
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
JP2009301599A (ja) * 2008-06-10 2009-12-24 Toshiba Corp 不揮発性半導体記憶装置
IT1391466B1 (it) * 2008-07-09 2011-12-23 Micron Technology Inc Rilevamento di una cella di memoria tramite tensione negativa
US7924613B1 (en) 2008-08-05 2011-04-12 Anobit Technologies Ltd. Data storage in analog memory cells with protection against programming interruption
US7995388B1 (en) 2008-08-05 2011-08-09 Anobit Technologies Ltd. Data storage using modified voltages
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8000135B1 (en) 2008-09-14 2011-08-16 Anobit Technologies Ltd. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
JP2010092559A (ja) * 2008-10-10 2010-04-22 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US7852671B2 (en) 2008-10-30 2010-12-14 Micron Technology, Inc. Data path for multi-level cell memory, methods for storing and methods for utilizing a memory array
US8713330B1 (en) 2008-10-30 2014-04-29 Apple Inc. Data scrambling in memory devices
US8208304B2 (en) 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8397131B1 (en) 2008-12-31 2013-03-12 Apple Inc. Efficient readout schemes for analog memory cell devices
US8248831B2 (en) 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8228701B2 (en) 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8832354B2 (en) 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
KR101596826B1 (ko) * 2009-10-26 2016-02-23 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 바이어스 전압 인가 방법
US8248862B2 (en) * 2009-12-14 2012-08-21 Ercole Rosario Di Iorio Source bias shift for multilevel memories
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
JP5268882B2 (ja) * 2009-12-28 2013-08-21 株式会社東芝 不揮発性半導体記憶装置
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8677203B1 (en) 2010-01-11 2014-03-18 Apple Inc. Redundant data storage schemes for multi-die memory systems
US8320185B2 (en) 2010-03-31 2012-11-27 Micron Technology, Inc. Lifetime markers for memory devices
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US8254167B2 (en) 2010-05-17 2012-08-28 Seagate Technologies Llc Joint encoding of logical pages in multi-page memory architecture
US8406051B2 (en) 2010-05-17 2013-03-26 Seagate Technology Llc Iterative demodulation and decoding for multi-page memory architecture
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
KR101605911B1 (ko) * 2010-07-09 2016-03-23 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 소거방법
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8767459B1 (en) 2010-07-31 2014-07-01 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
KR101666942B1 (ko) * 2010-08-18 2016-10-18 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법과, 상기 방법을 수행할 수 있는 장치들
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
US8559229B2 (en) 2010-09-30 2013-10-15 Samsung Electronics Co., Ltd. Flash memory device and wordline voltage generating method thereof
KR101682189B1 (ko) * 2011-01-04 2016-12-05 삼성전자주식회사 플래시 메모리 장치 및 그것의 워드라인 전압 발생 방법
DE102011056141A1 (de) * 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Negativspannungsgenerator, Dekoder, nicht-flüchtige Speichervorrichtung und Speichersystem, das eine negative Spannung verwendet
US8638618B2 (en) 2010-12-23 2014-01-28 Macronix International Co., Ltd. Decoder for NAND memory
US8310877B2 (en) * 2011-01-06 2012-11-13 Freescale Semiconductor, Inc. Read conditions for a non-volatile memory (NVM)
US8526266B2 (en) 2011-01-21 2013-09-03 Qualcomm Incorporated Row-decoder circuit and method with dual power systems
US9588883B2 (en) * 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
US8760932B2 (en) 2011-10-18 2014-06-24 Seagate Technology Llc Determination of memory read reference and programming voltages
US8737133B2 (en) 2011-10-18 2014-05-27 Seagate Technology Llc Shifting cell voltage based on grouping of solid-state, non-volatile memory cells
US8711619B2 (en) 2011-10-18 2014-04-29 Seagate Technology Llc Categorizing bit errors of solid-state, non-volatile memory
US8693257B2 (en) 2011-10-18 2014-04-08 Seagate Technology Llc Determining optimal read reference and programming voltages for non-volatile memory using mutual information
US8837226B2 (en) * 2011-11-01 2014-09-16 Apple Inc. Memory including a reduced leakage wordline driver
KR101809202B1 (ko) 2012-01-31 2017-12-14 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR101942274B1 (ko) 2012-02-13 2019-01-28 삼성전자주식회사 저항성 메모리 장치
US8838883B2 (en) 2012-04-13 2014-09-16 Sandisk Technologies Inc. System and method of adjusting a programming step size for a block of a memory
KR20140008098A (ko) * 2012-07-10 2014-01-21 삼성전자주식회사 메모리 장치 및 상기 메모리 장치의 독출 방법
US9246493B2 (en) * 2012-08-01 2016-01-26 Renesas Electronics Corporation Level shift circuit and semiconductor device
KR102009435B1 (ko) 2012-08-24 2019-08-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102016041B1 (ko) * 2012-10-11 2019-08-30 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
US10468096B2 (en) 2012-10-15 2019-11-05 Seagate Technology Llc Accelerated soft read for multi-level cell nonvolatile memories
US9048777B2 (en) * 2012-12-31 2015-06-02 Silicon Laboratories Inc. Apparatus for integrated circuit interface and associated methods
KR102068163B1 (ko) 2013-02-27 2020-01-20 삼성전자주식회사 불휘발성 메모리 및 불휘발성 메모리의 동작 방법
US9135109B2 (en) 2013-03-11 2015-09-15 Seagate Technology Llc Determination of optimum threshold voltage to read data values in memory cells
US9183940B2 (en) 2013-05-21 2015-11-10 Aplus Flash Technology, Inc. Low disturbance, power-consumption, and latency in NAND read and program-verify operations
US9263137B2 (en) 2013-06-27 2016-02-16 Aplus Flash Technology, Inc. NAND array architecture for multiple simutaneous program and read
WO2015013689A2 (en) 2013-07-25 2015-01-29 Aplus Flash Technology, Inc. Nand array hiarchical bl structures for multiple-wl and all -bl simultaneous erase, erase-verify, program, program-verify, and read operations
US9146850B2 (en) * 2013-08-01 2015-09-29 SMART Storage Systems, Inc. Data storage system with dynamic read threshold mechanism and method of operation thereof
US9293205B2 (en) 2013-09-14 2016-03-22 Aplus Flash Technology, Inc Multi-task concurrent/pipeline NAND operations on all planes
US9213599B2 (en) * 2013-09-18 2015-12-15 Seagate Technology Llc Method of erase state handling in flash channel tracking
US9378840B2 (en) * 2013-10-28 2016-06-28 Seagate Technology Llc Systems and methods for sub-zero threshold characterization in a memory cell
US9613704B2 (en) 2013-12-25 2017-04-04 Aplus Flash Technology, Inc 2D/3D NAND memory array with bit-line hierarchical structure for multi-page concurrent SLC/MLC program and program-verify
US9269432B2 (en) * 2014-01-09 2016-02-23 Micron Technology, Inc. Memory systems and memory programming methods
KR102218722B1 (ko) 2014-06-09 2021-02-24 삼성전자주식회사 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법
WO2016014731A1 (en) 2014-07-22 2016-01-28 Aplus Flash Technology, Inc. Yukai vsl-based vt-compensation for nand memory
KR102235516B1 (ko) 2014-09-30 2021-04-05 삼성전자주식회사 이레이즈 컨트롤 유닛을 포함하는 메모리 시스템 및 동작 방법
KR102293136B1 (ko) 2014-10-22 2021-08-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
US9899102B2 (en) * 2015-03-31 2018-02-20 SK Hynix Inc. Semiconductor device and operating method thereof
US9679652B2 (en) * 2015-05-04 2017-06-13 Phison Electronics Corp. Threshold based multi-level cell programming for reliability improvement
KR102291456B1 (ko) 2015-08-13 2021-08-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법 및 프로그램 검증 방법
US11437094B2 (en) 2015-08-13 2022-09-06 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device, and operation method of storage device
KR102456104B1 (ko) 2015-08-24 2022-10-19 삼성전자주식회사 데이터 신뢰성에 따라 동작 조건을 변경하는 저장 장치의 동작 방법
KR102393323B1 (ko) 2015-08-24 2022-05-03 삼성전자주식회사 재사용 주기를 이용하여 사용자 데이터를 쓰기 위한 워드라인을 결정하는 저장 장치의 동작 방법
KR102295528B1 (ko) * 2015-08-25 2021-08-30 삼성전자 주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102333746B1 (ko) 2015-09-02 2021-12-01 삼성전자주식회사 재사용 주기에 따라 마모도를 관리하는 저장 장치의 동작 방법
KR20170073980A (ko) * 2015-12-21 2017-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10055159B2 (en) * 2016-06-20 2018-08-21 Samsung Electronics Co., Ltd. Morphic storage device
US10043573B2 (en) 2016-08-04 2018-08-07 Intel Corporation Apparatus and method for endurance friendly programming using lower voltage thresholds
US10095424B2 (en) * 2016-08-04 2018-10-09 Intel Corporation Apparatus and method for programming non-volatile memory using a multi-cell storage cell group
US10083742B2 (en) 2016-09-26 2018-09-25 Intel Corporation Method and apparatus for programming non-volatile memory using a multi-cell storage cell group to provide error location information for retention errors
KR102015298B1 (ko) * 2016-12-07 2019-08-28 한국과학기술연구원 양극성 전하저장 특성을 이용한 비휘발성 메모리 장치 및 프로그래밍 방법
US9984759B1 (en) 2017-03-28 2018-05-29 Macronix International Co., Ltd. Detecting data integrity in memory systems
US10146460B1 (en) 2017-06-01 2018-12-04 Apple Inc. Programming schemes for avoidance or recovery from cross-temperature read failures
JP6997595B2 (ja) * 2017-11-09 2022-01-17 ルネサスエレクトロニクス株式会社 半導体記憶装置、及び半導体記憶装置の制御方法
CN108986865B (zh) * 2018-06-29 2020-06-19 长江存储科技有限责任公司 非易失性存储系统及其读取方法
TWI797408B (zh) 2018-12-28 2023-04-01 美商美光科技公司 具有改善之跨溫度可靠度與讀取性能之記憶體
CN110993007B (zh) * 2019-12-09 2022-04-12 中国科学院微电子研究所 一种存储器的编程方法和编程系统
CN111276176A (zh) * 2020-02-11 2020-06-12 上海威固信息技术股份有限公司 一种三维堆叠闪存单元阈值电压分布模型构建方法
US11776629B2 (en) 2020-08-17 2023-10-03 Micron Technology, Inc. Threshold voltage based on program/erase cycles
US11189355B1 (en) 2020-08-25 2021-11-30 Micron Technology, Inc. Read window based on program/erase cycles
US11430528B2 (en) 2020-08-25 2022-08-30 Micron Technology, Inc. Determining a read voltage based on a change in a read window
US11392312B2 (en) 2020-08-25 2022-07-19 Micron Technology, Inc. Read calibration based on ranges of program/erase cycles
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory
US11705206B2 (en) * 2021-08-17 2023-07-18 Sandisk Technologies Llc Modifying program and erase parameters for single-bit memory cells to improve single-bit/multi-bit hybrid ratio
US11875854B2 (en) 2022-03-31 2024-01-16 Macronix International Co., Ltd. Memory device and word line driver thereof
TWI792967B (zh) * 2022-03-31 2023-02-11 旺宏電子股份有限公司 記憶體裝置及其字元線驅動器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100276201B1 (ko) 1995-09-13 2001-01-15 니시무로 타이죠 불휘발성 반도체 기억 장치 및 그의 사용 방법
US20080062762A1 (en) 2006-09-11 2008-03-13 Micron Technology, Inc. NAND architecture memory with voltage sensing

Family Cites Families (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930000869B1 (ko) 1989-11-30 1993-02-08 삼성전자 주식회사 페이지 소거 가능한 플래쉬형 이이피롬 장치
US6230233B1 (en) 1991-09-13 2001-05-08 Sandisk Corporation Wear leveling techniques for flash EEPROM systems
KR950000273B1 (ko) 1992-02-21 1995-01-12 삼성전자 주식회사 불휘발성 반도체 메모리장치 및 그 최적화 기입방법
US5396459A (en) * 1992-02-24 1995-03-07 Sony Corporation Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line
JP2968906B2 (ja) * 1992-04-07 1999-11-02 三菱電機株式会社 不揮発性半導体記憶装置
KR960000616B1 (ko) 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
JP3626221B2 (ja) * 1993-12-13 2005-03-02 株式会社東芝 不揮発性半導体記憶装置
JP3181454B2 (ja) * 1993-12-13 2001-07-03 株式会社東芝 不揮発性半導体記憶装置
JP3737525B2 (ja) 1994-03-11 2006-01-18 株式会社東芝 半導体記憶装置
KR0142367B1 (ko) 1995-02-04 1998-07-15 김광호 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로
JPH08256473A (ja) 1995-03-16 1996-10-01 Toshiba Corp 昇圧回路
JP3205484B2 (ja) * 1995-05-23 2001-09-04 シャープ株式会社 不揮発性半導体記憶装置
JP3980094B2 (ja) * 1995-09-13 2007-09-19 株式会社東芝 不揮発性半導体記憶装置
US5835935A (en) 1995-09-13 1998-11-10 Lexar Media, Inc. Method of and architecture for controlling system data with automatic wear leveling in a semiconductor non-volatile mass storage memory
KR0169418B1 (ko) 1995-10-30 1999-02-01 김광호 페이지 소거시 데이터의 자기 보존회로를 가지는 불휘발성 반도체 메모리
KR0172408B1 (ko) * 1995-12-11 1999-03-30 김광호 다수상태 불휘발성 반도체 메모리 및 그의 구동방법
JP3740212B2 (ja) * 1996-05-01 2006-02-01 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
KR100225852B1 (ko) 1996-12-16 1999-10-15 윤종용 불휘발성 반도체 메모리 장치의 번-인 독출방법
JPH10241388A (ja) * 1996-12-29 1998-09-11 Sony Corp 電圧供給回路および半導体不揮発性記憶装置
KR100252476B1 (ko) * 1997-05-19 2000-04-15 윤종용 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법
JPH1139887A (ja) * 1997-07-14 1999-02-12 Sony Corp 不揮発性半導体記憶装置
JPH1145986A (ja) 1997-07-28 1999-02-16 Sony Corp 不揮発性半導体記憶装置
KR100284916B1 (ko) 1997-07-29 2001-03-15 니시무로 타이죠 반도체 기억 장치 및 그 기입 제어 방법
JP3805867B2 (ja) * 1997-09-18 2006-08-09 株式会社東芝 不揮発性半導体記憶装置
US5937425A (en) 1997-10-16 1999-08-10 M-Systems Flash Disk Pioneers Ltd. Flash file system optimized for page-mode flash technologies
JPH11134888A (ja) * 1997-10-27 1999-05-21 Matsushita Electric Ind Co Ltd デコーダ回路
US5953255A (en) * 1997-12-24 1999-09-14 Aplus Flash Technology, Inc. Low voltage, low current hot-hole injection erase and hot-electron programmable flash memory with enhanced endurance
US5912844A (en) * 1998-01-28 1999-06-15 Macronix International Co., Ltd. Method for flash EEPROM data writing
US6118705A (en) 1998-03-13 2000-09-12 Atmel Corporation Page mode erase in a flash memory array
US6359810B1 (en) 1998-03-13 2002-03-19 Atmel Corporation Page mode erase in a flash memory array
JP3389856B2 (ja) * 1998-03-24 2003-03-24 日本電気株式会社 半導体装置
US6128224A (en) * 1998-07-29 2000-10-03 Motorola, Inc. Method and apparatus for writing an erasable non-volatile memory
US5995417A (en) 1998-10-20 1999-11-30 Advanced Micro Devices, Inc. Scheme for page erase and erase verify in a non-volatile memory array
CN1691331A (zh) 1999-02-01 2005-11-02 株式会社日立制作所 半导体集成电路器件
KR100347866B1 (ko) 1999-03-08 2002-08-09 삼성전자 주식회사 낸드 플래시 메모리 장치
KR100295598B1 (ko) 1999-05-03 2001-07-12 윤종용 반도체 메모리 장치 및 그 장치의 디코더
US6552580B2 (en) * 1999-05-24 2003-04-22 Level One Communications Inc. Bias technique for operating point control in multistage circuits
JP4242006B2 (ja) * 1999-06-23 2009-03-18 株式会社ルネサステクノロジ チャージポンプ回路およびそれを用いた不揮発性半導体記憶装置
US6108241A (en) * 1999-07-01 2000-08-22 Micron Technology, Inc. Leakage detection in flash memory cell
US6111787A (en) 1999-10-19 2000-08-29 Advanced Micro Devices, Inc. Address transistion detect timing architecture for a simultaneous operation flash memory device
JP3967537B2 (ja) * 2000-10-30 2007-08-29 株式会社東芝 不揮発性半導体記憶装置
US7082056B2 (en) 2004-03-12 2006-07-25 Super Talent Electronics, Inc. Flash memory device and architecture with multi level cells
TW540053B (en) * 2000-07-13 2003-07-01 Samsung Electronics Co Ltd Row decoder of a NOR-type flash memory device
FR2816751A1 (fr) 2000-11-15 2002-05-17 St Microelectronics Sa Memoire flash effacable par page
JP2002184190A (ja) 2000-12-11 2002-06-28 Toshiba Corp 不揮発性半導体記憶装置
US6763424B2 (en) 2001-01-19 2004-07-13 Sandisk Corporation Partial block data programming and reading operations in a non-volatile memory
JP3875570B2 (ja) * 2001-02-20 2007-01-31 株式会社東芝 半導体記憶装置のデータ書き込み方法及び半導体記憶装置
US6732221B2 (en) 2001-06-01 2004-05-04 M-Systems Flash Disk Pioneers Ltd Wear leveling of static areas in flash memory
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US7042770B2 (en) 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
US6671204B2 (en) 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
US6522584B1 (en) * 2001-08-02 2003-02-18 Micron Technology, Inc. Programming methods for multi-level flash EEPROMs
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6714457B1 (en) * 2001-09-19 2004-03-30 Aplus Flash Technology, Inc. Parallel channel programming scheme for MLC flash memory
KR100454119B1 (ko) 2001-10-24 2004-10-26 삼성전자주식회사 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들
JP2003141885A (ja) * 2001-11-01 2003-05-16 Toshiba Corp 半導体装置
US6614711B2 (en) * 2001-11-08 2003-09-02 Micron Technology, Inc. Row decoder scheme for flash memory devices
AU2002366683A1 (en) 2001-12-13 2003-06-23 Koninklijke Philips Electronics N.V. A device and method to read a 2-transistor flash memory cell
JP3702229B2 (ja) * 2002-01-16 2005-10-05 株式会社東芝 半導体記憶装置
US6894931B2 (en) * 2002-06-20 2005-05-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2004103202A (ja) 2002-07-18 2004-04-02 Renesas Technology Corp 薄膜磁性体記憶装置
JP4086583B2 (ja) 2002-08-08 2008-05-14 シャープ株式会社 不揮発性半導体メモリ装置およびデータ書き込み制御方法
JP4270832B2 (ja) 2002-09-26 2009-06-03 株式会社東芝 不揮発性半導体メモリ
ITMI20022240A1 (it) 2002-10-22 2004-04-23 Atmel Corp Architettura di memoria flash con cancellazione di modo
US6847550B2 (en) 2002-10-25 2005-01-25 Nexflash Technologies, Inc. Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor
JP3866650B2 (ja) * 2002-11-29 2007-01-10 株式会社東芝 不揮発性半導体記憶装置及びその消去ベリファイ方法
KR100514415B1 (ko) 2003-01-22 2005-09-09 주식회사 하이닉스반도체 낸드 플래시 메모리의 페이지 버퍼
US6859397B2 (en) * 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
JP2004348789A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置及び携帯電子機器
US6947331B1 (en) * 2003-06-16 2005-09-20 National Semiconductor Corporation Method of erasing an EEPROM cell utilizing a frequency/time domain based erased signal
US6914823B2 (en) * 2003-07-29 2005-07-05 Sandisk Corporation Detecting over programmed memory after further programming
JP4315767B2 (ja) * 2003-09-04 2009-08-19 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP4287235B2 (ja) * 2003-10-09 2009-07-01 株式会社東芝 不揮発性半導体記憶装置
KR100562134B1 (ko) 2004-01-09 2006-03-21 주식회사 하이닉스반도체 플래시 메모리 소자의 페이지 버퍼
US7020017B2 (en) 2004-04-06 2006-03-28 Sandisk Corporation Variable programming of non-volatile memory
JP4405405B2 (ja) * 2004-04-15 2010-01-27 株式会社東芝 不揮発性半導体記憶装置
KR100575336B1 (ko) 2004-04-20 2006-05-02 에스티마이크로일렉트로닉스 엔.브이. 듀얼 레지스터를 갖는 페이지 버퍼, 이를 구비한 반도체메모리 장치 및 그의 프로그램 방법
JP4427382B2 (ja) * 2004-04-28 2010-03-03 株式会社東芝 不揮発性半導体記憶装置
US7038945B2 (en) * 2004-05-07 2006-05-02 Micron Technology, Inc. Flash memory device with improved programming performance
KR100567912B1 (ko) 2004-05-28 2006-04-05 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터프로그램 방법
JP4256305B2 (ja) 2004-06-09 2009-04-22 株式会社東芝 半導体記憶装置
US7251158B2 (en) * 2004-06-10 2007-07-31 Spansion Llc Erase algorithm for multi-level bit flash memory
US7148742B2 (en) 2004-07-07 2006-12-12 Micron Technology, Inc. Power supply voltage detection circuitry and methods for use of the same
KR100609568B1 (ko) 2004-07-15 2006-08-08 에스티마이크로일렉트로닉스 엔.브이. 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법
US7272050B2 (en) * 2004-08-10 2007-09-18 Samsung Electronics Co., Ltd. Non-volatile memory device and erase method of the same
JP2006164408A (ja) 2004-12-08 2006-06-22 Toshiba Corp 不揮発性半導体記憶装置及びそのデータ消去方法。
JP4768256B2 (ja) * 2004-12-16 2011-09-07 株式会社東芝 半導体記憶装置
KR100585628B1 (ko) * 2005-01-24 2006-06-07 삼성전자주식회사 불휘발성 반도체 메모리 장치의 프로그램 구동방법
KR100672122B1 (ko) 2005-03-10 2007-01-19 주식회사 하이닉스반도체 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로
JP4928752B2 (ja) * 2005-07-14 2012-05-09 株式会社東芝 半導体記憶装置
DE602005012625D1 (de) * 2005-07-22 2009-03-19 Hynix Semiconductor Inc Verfahren zum Zugreifen auf eine nichtflüchtige Mehrpegelspeichervorrichtung vom Typ FLASH NAND
JP4828938B2 (ja) * 2005-12-28 2011-11-30 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
US7593259B2 (en) * 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
KR20070057716A (ko) * 2007-04-02 2007-06-07 김경섭 멀티 레벨 셀을 갖는 플래시 메모리 장치의 프로그램 방법
ITRM20070273A1 (it) * 2007-05-16 2008-11-17 Micron Technology Inc Lettura di celle di memoria non volatile a livello mutiplo.

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100276201B1 (ko) 1995-09-13 2001-01-15 니시무로 타이죠 불휘발성 반도체 기억 장치 및 그의 사용 방법
US20080062762A1 (en) 2006-09-11 2008-03-13 Micron Technology, Inc. NAND architecture memory with voltage sensing

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