KR102015298B1 - 양극성 전하저장 특성을 이용한 비휘발성 메모리 장치 및 프로그래밍 방법 - Google Patents

양극성 전하저장 특성을 이용한 비휘발성 메모리 장치 및 프로그래밍 방법 Download PDF

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Abstract

실시예들은 양극성 반도체 특성을 갖는 채널 및 전하 트랩층을 포함하는 멀티비트 메모리 셀 및 상기 전하 트랩층에 전자가 트랩되는 특성을 이용하여, 멀티비트를 나타내는 복수의 저장 레벨 범위를 포함하는 제1 저장 윈도우를 규정하는 컨트롤러를 포함하는, 양극성 전하저장 특성을 이용한 비휘발성 메모리 장치 및 이를 이용한 프로그래밍 방법에 관한 것이다.

Description

양극성 전하저장 특성을 이용한 비휘발성 메모리 장치 및 프로그래밍 방법{NONVOLATILE MEMORY DEVICE USING AMBIPOLAR CHRGE TRAP CHARACTERISTIC AND PROGRAMING METHOD THEREOF}
본 발명은 메모리 장치의 프로그래밍 방법에 관한 것으로 더욱 구체적으로는, 양극성 전하저장 특성을 이용한 비휘발성 메모리 장치 및 프로그래밍 방법에 관련된다.
종래의 NAND 플래시 메모리 개발은 스케일링 한계를 극복하기 위한 연구가 활발히 진행되고 있다. 이를 위해서 물리적 소자의 크기를 줄이는 대신 하나의 메모리 셀에 여러 비트를 저장하는 멀티비트 기술이 제시되거나, 임계전압 분포를 세분화하여 집적도를 늘리는 방법이 제시되고 있다. 도 1은 종래기술에 따른 임계전압 분포들(11a, 11b) 및 그 윈도우(11)를 나타낸다. 그러나, 임계전압 분포를 세분화하는 경우 임계전압 분포끼리의 간격(vth margin)이 좁아져 간섭이 일어나 소자의 정확도가 저하되는 문제가 발생하고 있다.
한국등록특허 10-0990082 한국등록특허 10-0847587
따라서 위와 같은 문제점을 극복하기 위해서, 임계전압 분포의 간격을 충분히 유지하면서 더 많은 데이터를 저장할 수 있는 임계전압 윈도우를 확보하는 것이 요구된다.
본 발명의 일 실시예에 따른 양극성 전하저장 특성을 이용한 비휘발성 메모리 장치는 양극성 반도체 특성을 갖는 채널 및 전하 트랩층을 포함하는 멀티비트 메모리 셀 및 기 전하 트랩층에 전자가 트랩되는 특성을 이용하여, 멀티비트를 나타내는 복수의 저장 레벨 범위를 포함하는 제1 저장 윈도우를 규정하는 컨트롤러를 포함할 수 있다.
일 실시예에 있어서, 상기 컨트롤러는, 상기 전하 트랩층에 정공이 트랩되는 특성을 이용하여, 멀티비트를 나타내는 복수의 저장 레벨 범위를 포함하는 제2 저장 윈도우를 규정할 수 있다.
일 실시예에 있어서, 상기 컨트롤러는, 상기 전하 트랩층에 정공이 트랩되는 특성을 이용하여, 상기 메모리 셀 에 대하여 소거(erase-first)를 진행하고, 제2 저장 윈도우 내, 소거된 상태에 해당되는 저장 레벨 범위에서부터 상기 제1 저장 윈도우 방향으로 각 저장 레벨 범위에 대하여 프로그래밍을 수행할 수 있다.
일 실시예에 있어서, 상기 컨트롤러는, 상기 제1 저장 윈도우 내 저장 레벨 범위에 대하여 프로그래밍을 수행하고, 그 후, 상기 제2 저장 윈도우 영역에 대하여 소거를 진행하고, 제2 저장 윈도우 내, 소거된 상태에 해당되는 저장 레벨 범위에서부터 상기 제1 저장 윈도우 방향으로 각 저장 레벨 범위에 대하여 프로그래밍을 수행할 수 있다.
일 실시예에 있어서, 상기 컨트롤러는, 상기 제1 저장 윈도우 및 상기 제2 저장 윈도우에 포함되는 각 저장 레벨 범위에 대하여 서로 다른 데이터 값을 프로그래밍할 수 있다.
일 실시예에 있어서, 상기 멀티비트 메모리 셀은, NAND 플래시 메모리 셀일 수 있다.
본 발명의 일 실시예에 따른 양극성 전하저장 특성을 이용한 멀티비트 메모리 셀을 프로그래밍하는 방법은 양극성 전하저장 특성을 이용한 멀티비트 메모리 셀을 프로그래밍하는 방법으로서, 멀티비트 메모리 셀의 전하 트랩층에 전자가 트랩되는 특성을 이용하여, 멀티비트를 나타내는 복수의 저장 레벨 범위를 포함하는 제1 저장 윈도우를 규정하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 전하 트랩층에 정공이 트랩되는 특성을 이용하여, 멀티비트를 나타내는 복수의 저장 레벨 범위를 포함하는 제2 저장 윈도우를 규정하는 단계를 더 포함할 수도 있다.
일 실시예에 있어서, 상기 전하 트랩층에 정공이 트랩되는 특성을 이용하여, 상기 메모리 셀 에 대하여 소거(erase-first)를 진행하는 단계 및 제2 저장 윈도우 내, 소거된 상태에 해당되는 저장 레벨 범위에서부터 상기 제1 저장 윈도우 방향으로 각 저장 레벨 범위에 대하여 프로그래밍하는 단계를 더 포함할 수도 있다.
일 실시예에 있어서, 상기 제1 저장 윈도우 내 저장 레벨 범위에 대하여 프로그래밍을 수행하고, 그 후, 상기 제2 저장 윈도우 영역에 대하여 소거를 진행하는 단계 및 제2 저장 윈도우 내, 소거된 상태에 해당되는 저장 레벨 범위에서부터 상기 제1 저장 윈도우 방향으로 각 저장 레벨 범위에 대하여 프로그래밍하는 단계를 더 포함할수도 있다.
일 실시예에 있어서, 상기 제1 저장 윈도우 및 상기 제2 저장 윈도우에 포함되는 각 저장 레벨 범위에 대하여 서로 다른 데이터 값을 프로그래밍하는 단계를 더 포함할 수도 있다.
본 발명의 일 실시예에 따르면 로우 엔드 임계전압 한계를 확장함으로써, 더 넓은 임계전압 윈도우를 확보할수 있다. 그 결과 더 많은 비트를 단위셀에 기록할 수 있어 스케일링 한계를 극복할 수 있고, 특수공정 없이 소자의 집적도를 향상시킬 수 있다.
도 1은 종래기술에 따른 임계전압 분포(11a, 11b) 및 그 윈도우(11)를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 양극성 전하저장 특성을 이용한 비휘발성 메모리 장치(100)의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 멀티비트 메모리 셀(120)의 예시적인 단면도이다.
도 4는 본 발명의 일 실시예에 따른 멀티비트 메모리 셀의 예시적인 임계전압 분포들을 나타낸다.
도 5는 본 발명의 일 실시예에 있어서, 소거(erase-first)를 통해 확장된 임계전압 윈도우를 나타낸다.
도 6은 본 발명의 일 실시예에 있어서, 제1 윈도우를 사용한 후, 확장된 제2 윈도우를 사용하는 경우를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 양극성 전하저장 특성을 이용한 멀티비트 메모리 셀을 프로그래밍 하는 방법의 순서도이다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시 된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
또한 본 발명에서는 해당 기술분야의 종래 기술은 본 발명의 설명을 명료하게 하기 위해 생략하였다. 이러한 종래 기술 내용에 대하여는 위 기재된 선행기술문헌의 내용을 따를 수 있다.
이하에서, 도면을 참조하여 본 발명의 실시예들에 대하여 상세히 살펴본다.
도 2는 본 발명의 일 실시예에 따른 양극성 전하저장 특성을 이용한 비휘발성 메모리 장치(100)의 블록도이다. 도 2를 참조하면, 양극성 전하저장 특성을 이용한 비휘발성 메모리 장치(100)는 컨트롤러(110) 및 멀티비트 메모리 셀(120)을 포함할 수 있다.
컨트롤러(110)는 호스트(미도시) 및 멀티비트 메모리 셀(120)과 통신하며, 멀티비트 메모리 셀(120)에 데이터값을 기록하고 관리할 수 있다. 즉, 컨트롤러(110)는 멀티비트 메모리 셀(120)에 대하여 프로그래밍을 수행하는 처리장치일 수 있다. 컨트롤러(110)는 메모리 셀(120)에 인가되는 전압을 제어할 수 있다.
멀티비트 메모리 셀(120)은 2 이상의 비트를 기록하는 메모리 셀에 관련된 것으로서, 메모리 셀 어레이를 포함할 수 있다. 일 예에서 멀티비트 메모리 셀(120)은 양극성 반도체 특성을 갖는 채널을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 멀티비트 메모리 셀(120)의 예시적인 단면도이다. 도 3을 참조하면 멀티비트 메모리 셀(120)의 채널(121)은 양극성 반도체 특성을 갖는 물질로 구성될 수 있다. 또한 통상적인 메모리 소자와 마찬가지로 멀티비트 메모리 셀(120)은 전하가 트랩핑되는 트랩층(122)을 포함할 수 있다. 도 3의 트랜지스터 구조는 예시적인 것으로서, 본 발명이 이러한 구조에 제한되는 것은 아니다.
컨트롤러(110)는 멀티비트 메모리 셀(120)에 인가되는 전압을 조절하고, 각 메모리 셀(120)의 물리적인 상태에 대하여 2 이상의 비트 데이터를 저장하거나 소거할 수 있다.
도 4는 본 발명의 일 실시예에 따른 멀티비트 메모리 셀의 예시적인 임계전압 분포들을 나타낸다. 도 4에서 x축은 임계전압을 나타내고, y축은 해당 임계전압을 갖는 멀티레벨 메모리 셀의 수를 나타낸다.
도 4를 참조하면, 컨트롤러(110)는 전하 트랩층(122)에 전자가 트랩되는 특성을 이용하여, 멀티비트를 나타내는 복수의 저장 레벨 범위(11-14)를 포함하는 제1 저장 윈도우(10)를 규정할 수 있다.
또한 컨트롤러(110)는 전하 트랩층(122)에 정공이 트랩되는 특성을 이용하여, 멀티비트를 나타내는 복수의 저장 레벨 범위(21-23)를 포함하는 제2 저장 윈도우(20)를 규정할 수 있다. 즉, VPGM(h)를 메모리 셀(120)에 인가하여 제2 저장 윈도우(20)를 규정할 수 있다.
도 4에서는 각 윈도우에 포함되는 저장 레벨 범위가 4개 또는 3개인 것으로 도시되었으나 이는 예시적인 것에 불과하고 용도에 따라서 컨트롤러(110)는 그 수를 줄이거나 늘릴 수 있다.
종래에는 VPGM(e)를 메모리 셀에 인가하여 전자 트랩에 따른 임계전압(vth) 범위의 윈도우(10)만을 이용하였으나, 본원발명은 정공에 관련된 VPGM(h)를 메모리 셀에 더 인가하여 low-end 임계전압 한계를 확장시킴으로써, 확장된 윈도우(20)를 확보할 수 있다. 따라서 더 넓은 윈도우(10+20) 내에 저장 레벨 범위를 설정함으로써 노이즈가 감소되고 더 많은 데이터를 기록할 수 있다.
또한 각 저장 레벨 범위(11-14, 21-23)는 서로 다른 임계전압 레벨을 갖는 메모리 셀들의 분포를 나타낸다. 컨트롤러(110)는 이러한 메모리 셀들의 분포에 대하여 데이터 값을 프로그래밍할 수 있다. 예컨대, 컨트롤러(110)에 의해 저장 레벨 범위(21)는 소거 상태로 111을 저장하고, 저장 레벨 범위(22)는 110을 저장하고, 순차적으로 저장 레벨 범위(14)는 001을 저장할 수 있다.
도 5는 본 발명의 일 실시예에 있어서, 소거(erase-first)를 통해 확장된 임계전압 윈도우를 나타낸다. 도 5의(a)를 참조하면 컨트롤러(110)는 최초 사용시 VPGM(h)를 인가하여 메모리 셀에 대하여 소거를 진행할 수 있다. 즉 상기 전하 트랩층에 정공이 트랩되는 특성을 이용하여, 소거를 진행할 수 있다.
여기서 VPGM(h)는 VPGM(e)와 서로 다른 방향을 갖는 전압을 의미한다. 일반적으로 VPGM(h)가 0보다 작은 경우 VPGM(e)은 0 보다 큰 관계를 갖는다. 또한 VPGM(h)와 VPGM(e)의 크기(절대값)는 서로 같을 수도 있고 다를 수도 있다.
이에 따라서 기존 윈도우(10)보다 더 낮은 임계전압의 범위에서 저장레벨범위(21)를 확보할 수 있다. 즉, 임계전압 윈도우를 확장함으로써, 도 5의(b)에 도시된 바와 같이 제2 저장 윈도우(20)가 확보될 수 있다.
도 5의(a)의 상태에서 컨트롤러(110)는 VPGM(e)를 통해 저장 레벨 범위(21-23, 11-14)를 규정하고, 각 저장 레벨 범위에 대하여 데이터 값을 프로그래밍할 수 있다. 즉, 컨트롤러(110)는 트랩층(122)에 전자가 축적되는 특성을 이용하여 저장 레벨 범위들(21-23, 11-14)을 나누고, 데이터값을 프로그래밍할 수 있다.
컨트롤러(110)는 메모리 저장 레벨 확인, 저장, 삭제 등을 수행할 수 있다. 또한 컨트롤러(110)는 전체 메모리 어레이 내에서 각 셀이 사용된 횟수 또는 사용하지 않은 영역의 위치등도 관리할 수 있다.
일 실시예에서 컨트롤러(110)는, 메모리 셀 에 대하여 소거(erase-first)를 진행한 후 제2 저장 윈도우(20) 내, 소거된 상태에 해당되는 저장 레벨 범위(21)에서부터 상기 제1 저장 윈도우(10) 방향으로 각 저장 레벨 범위를 나누고 각 저잘 레벨 범위에 대하여 프로그래밍을 수행할 수 있다.
도 6은 본 발명의 일 실시예에 있어서, 제1 윈도우를 사용한 후, 확장된 제2 윈도우를 사용하는 경우를 나타낸다.
도 6의 (a)를 참조하면, 컨트롤러(110)는 제1 윈도우(10)에 대하여 저장 레벨 범위들을 규정하고, 각 저장 레벨 범위에 데이터값을 프로그래밍하여 사용한다. 호스트 명령에 따라서, 소거 진행시, 컨트롤러(110)는 VPGM(h)를 통해 소거(deeper erase)를 진행하여, 제1 윈도우(10)의 범위를 벗어나는 범위에 저장 레벨 범위(21)를 규정할 수 있다. 그 후, 컨트롤러(110)는 VPGM(e)를 통해 저장 레벨 범위(21-23, 11-14)를 규정하고, 각 저장 레벨 범위에 대하여 데이터 값을 프로그래밍할 수 있다.
일 예에서 컨트롤러(110)는 제1 저장 윈도우(10) 및 제2 저장 윈도우(20)에 포함되는 각 저장 레벨 범위에 대하여 서로 다른 데이터 값을 프로그래밍할 수 있다.
또한 본 발명의 일 실시예에서 멀티비트 메모리 셀(120)은, NAND 플래시 메모리 셀일 수 있으나 이에 제한되는 것은 아니다.
도 7은 본 발명의 일 실시예에 따른 양극성 전하저장 특성을 이용한 멀티비트 메모리 셀을 프로그래밍 하는 방법의 순서도이다. 일 실시예에서 양극성 전하저장 특성을 이용한 멀티비트 메모리 셀을 프로그래밍 하는 방법은 상술한 양극성 전하저장 특성을 이용한 비휘발성 메모리 장치(100)의해 구현될 수 있다.
양극성 전하저장 특성을 이용한 멀티비트 메모리 셀을 프로그래밍 하는 방법은 전하 트랩층에 전자가 트랩되는 특성을 이용하여, 멀티비트를 나타내는 복수의 저장 레벨 범위를 포함하는 제1 저장 윈도우를 규정하는 단계(S100)를 포함할 수 있다.
또한 일 실시예에서 양극성 전하저장 특성을 이용한 멀티비트 메모리 셀을 프로그래밍 하는 방법은 상기 전하 트랩층에 정공이 트랩되는 특성을 이용하여, 멀티비트를 나타내는 복수의 저장 레벨 범위를 포함하는 제2 저장 윈도우를 규정하는 단계(S200)를 더 포함할 수 있다.
또한 일 실시예에서 양극성 전하저장 특성을 이용한 멀티비트 메모리 셀을 프로그래밍 하는 방법은 제1 저장 윈도우 및 상기 제2 저장 윈도우에 포함되는 각 저장 레벨 범위에 대하여 서로 다른 데이터 값을 프로그래밍하는 단계(S300)를 더 포함할 수 있다.
일 실시예에 있어서 양극성 전하저장 특성을 이용한 멀티비트 메모리 셀을 프로그래밍 하는 방법은 전하 트랩층에 정공이 트랩되는 특성을 이용하여, 상기 메모리 셀 에 대하여 소거(erase-first)를 진행하는 단계 및 제2 저장 윈도우 내, 소거된 상태에 해당되는 저장 레벨 범위에서부터 상기 제1 저장 윈도우 방향으로 각 저장 레벨 범위에 대하여 프로그래밍하는 단계를 더 포함할 수도 있다.
또한 다른 일 실시예에 있어서, 양극성 전하저장 특성을 이용한 멀티비트 메모리 셀을 프로그래밍 하는 방법은 상기 제1 저장 윈도우 내 저장 레벨 범위에 대하여 프로그래밍을 수행하고, 그 후, 상기 제2 저장 윈도우 영역에 대하여 소거를 진행하는 단계 및 제2 저장 윈도우 내, 소거된 상태에 해당되는 저장 레벨 범위에서부터 상기 제1 저장 윈도우 방향으로 각 저장 레벨 범위에 대하여 프로그래밍하는 단계를 더 포함할 수 있다.
이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.

Claims (11)

  1. 양극성 반도체 특성을 갖는 채널 및 전하 트랩층을 포함하는 멀티비트 메모리 셀; 및
    상기 전하 트랩층에 전자가 트랩되는 특성을 이용한 VPGM(e)을 상기 멀티비트 메모리 셀에 인가하여, 멀티비트를 나타내는 복수의 저장 레벨 범위를 포함하는 제1 저장 윈도우를 규정하는 컨트롤러를 포함하고,
    상기 컨트롤러는,
    상기 전하 트랩층에 정공이 트랩되는 특성을 이용한 VPGM(h)을 상기 멀티비트 메모리 셀에 인가하여, 멀티비트를 나타내는 복수의 저장 레벨 범위를 포함하는, 상기 제1 저장 윈도우 보다 낮은 전압 범위의 제2 저장 윈도우를 규정하여 상기 멀티비트 메모리 셀의 저장레벨범위를 확보하고,
    상기 컨트롤러는,
    상기 제1 저장 윈도우 내 저장 레벨 범위에 대하여 프로그래밍을 수행하고, 그 후,
    상기 전하 트랩층에 정공이 트랩되는 특성을 이용하여 상기 제2 저장 윈도우에 속하는 저장레벨범위에 해당하는 멀티비트 메모리 셀들에 대해서만 소거를 진행하고,
    상기 소거된 제2 저장 윈도우 내, 소거된 상태에 해당되는 저장 레벨 범위에서부터 상기 제1 저장 윈도우 방향으로 각 저장 레벨 범위에 대하여 프로그래밍을 수행하는, 양극성 전하저장 특성을 이용한 비휘발성 메모리 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 컨트롤러는,
    상기 제1 저장 윈도우 및 상기 제2 저장 윈도우에 포함되는 각 저장 레벨 범위에 대하여 서로 다른 데이터 값을 프로그래밍하는 것을 특징으로 하는 양극성 전하저장 특성을 이용한 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 멀티비트 메모리 셀은,
    NAND 플래시 메모리 셀인 것을 특징으로 하는 양극성 전하저장 특성을 이용한 비휘발성 메모리 장치.
  7. 양극성 전하저장 특성을 이용한 멀티비트 메모리 셀을 프로그래밍하는 방법으로서,
    멀티비트 메모리 셀의 전하 트랩층에 전자가 트랩되는 특성을 이용한 VPGM(e)을 상기 멀티비트 메모리 셀에 인가하여, 멀티비트를 나타내는 복수의 저장 레벨 범위를 포함하는 제1 저장 윈도우를 규정하는 단계;
    상기 전하 트랩층에 정공이 트랩되는 특성을 이용한 VPGM(h)을 상기 멀티비트 메모리 셀에 인가하여, 멀티비트를 나타내는 복수의 저장 레벨 범위를 포함하는, 상기 제1 저장 윈도우 보다 낮은 전압 범위의 제2 저장 윈도우를 규정하여 상기 멀티비트 메모리 셀의 저장레벨범위를 확보하는 단계;
    상기 제1 저장 윈도우 내 저장 레벨 범위에 대하여 프로그래밍을 수행하고, 그 후, 상기 전하 트랩층에 정공이 트랩되는 특성을 이용하여 상기 제2 저장 윈도우에 속하는 저장레벨범위에 해당하는 멀티비트 메모리 셀들에 대해서만 소거를 진행하는 단계; 및
    상기 소거된 제2 저장 윈도우 내, 소거된 상태에 해당되는 저장 레벨 범위에서부터 상기 제1 저장 윈도우 방향으로 각 저장 레벨 범위에 대하여 프로그래밍하는 단계를 포함하는 양극성 전하저장 특성을 이용한 멀티비트 메모리 셀을 프로그래밍하는 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제7항에 있어서,
    상기 제1 저장 윈도우 및 상기 제2 저장 윈도우에 포함되는 각 저장 레벨 범위에 대하여 서로 다른 데이터 값을 프로그래밍하는 단계를 더 포함하는 것을 특징으로 하는 양극성 전하저장 특성을 이용한 멀티비트 메모리 셀을 프로그래밍하는 방법.
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