JP2004348789A - 半導体記憶装置及び携帯電子機器 - Google Patents
半導体記憶装置及び携帯電子機器 Download PDFInfo
- Publication number
- JP2004348789A JP2004348789A JP2003141751A JP2003141751A JP2004348789A JP 2004348789 A JP2004348789 A JP 2004348789A JP 2003141751 A JP2003141751 A JP 2003141751A JP 2003141751 A JP2003141751 A JP 2003141751A JP 2004348789 A JP2004348789 A JP 2004348789A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- command
- film
- gate electrode
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 192
- 230000015654 memory Effects 0.000 claims abstract description 376
- 230000006386 memory function Effects 0.000 claims abstract description 170
- 238000009792 diffusion process Methods 0.000 claims abstract description 98
- 230000006870 function Effects 0.000 claims abstract description 57
- 238000000034 method Methods 0.000 claims description 63
- 238000003860 storage Methods 0.000 claims description 27
- 239000011159 matrix material Substances 0.000 claims description 6
- 238000009413 insulation Methods 0.000 abstract description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 69
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 69
- 239000010410 layer Substances 0.000 description 41
- 239000000758 substrate Substances 0.000 description 34
- 230000008569 process Effects 0.000 description 28
- 230000000694 effects Effects 0.000 description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 24
- 238000004519 manufacturing process Methods 0.000 description 17
- 239000012535 impurity Substances 0.000 description 16
- 239000004973 liquid crystal related substance Substances 0.000 description 16
- 125000006850 spacer group Chemical group 0.000 description 16
- 230000005684 electric field Effects 0.000 description 15
- 230000003446 memory effect Effects 0.000 description 14
- 230000014759 maintenance of location Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000007667 floating Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 239000004020 conductor Substances 0.000 description 8
- 230000008859 change Effects 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 239000002356 single layer Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 210000000746 body region Anatomy 0.000 description 6
- 238000013461 design Methods 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000010287 polarization Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000010419 fine particle Substances 0.000 description 4
- 230000004907 flux Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- 238000012790 confirmation Methods 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000036772 blood pressure Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003915 cell function Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000002772 conduction electron Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000036541 health Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】微細化が容易で、外部のプロセッサ等に接続するデータバスからメモリ動作に係る命令を受け付け可能な不揮発性の半導体記憶装置を提供する。
【解決手段】メモリ素子を複数配列したメモリセルアレイ１１と、メモリセルアレイ１１と接続し、メモリセルアレイ１１に関するメモリ動作を実行するメモリ動作回路手段と、メモリ動作回路手段と接続し外部からコマンドを受け取り、メモリ動作回路手段のメモリ動作実行を制御するために、受け取ったコマンドに基づいてメモリ動作回路手段に対し所定の制御信号を発生するコマンド制御手段３０を備え、メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなる。
【選択図】 図２２
【解決手段】メモリ素子を複数配列したメモリセルアレイ１１と、メモリセルアレイ１１と接続し、メモリセルアレイ１１に関するメモリ動作を実行するメモリ動作回路手段と、メモリ動作回路手段と接続し外部からコマンドを受け取り、メモリ動作回路手段のメモリ動作実行を制御するために、受け取ったコマンドに基づいてメモリ動作回路手段に対し所定の制御信号を発生するコマンド制御手段３０を備え、メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなる。
【選択図】 図２２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、表示装置及び携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタを配列してなる半導体記憶装置並びにそのような半導体記憶装置を備えた表示装置及び携帯電子機器に関する。
【０００２】
【従来の技術】
従来から不揮発性メモリとして、代表的にはフラッシュメモリが用いられている。
このフラッシュメモリは、図３１に示したように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリセルを構成する。メモリセルの周囲には、素子分離領域９０６が形成されている（例えば、特許文献１）。
【０００３】
メモリセルは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図３２に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する。
【０００４】
【特許文献１】特開平５−３０４２７７
【０００５】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であるとともに、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜の薄膜化は困難であり、メモリセルの微細化を阻害していた。
【０００６】
本発明は、上記問題点に鑑みなされたものであり、微細化が容易な半導体記憶装置及び携帯電子機器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するための本発明に係る半導体記憶装置は、メモリ素子をマトリクス状に配列してなるメモリセルアレイと、前記メモリセルアレイと接続し、前記メモリセルアレイに関するメモリ動作を実行するためのメモリ動作回路手段と、前記メモリ動作回路手段と接続し、外部ユーザから複数のデータ端子を介してコマンドを受け取り、前記メモリ動作回路手段が前記メモリ動作を実行するのを制御するために受け取った前記コマンドに基づいて前記メモリ動作回路手段に対し所定の制御信号を発生するコマンド制御手段を備えた半導体記憶装置であって、前記メモリ動作回路手段は、前記外部ユーザから複数のアドレス入力端子を介してアドレスを、前記データ端子を介して前記メモリセルアレイに格納するデータを受け取り、前記データ端子を介して前記外部ユーザに前記メモリセルアレイに格納されたデータを提供可能に構成され、前記コマンド制御手段は、コマンド・状態レジスタ手段、クロック発生手段、及び、状態デコーダ手段を備え、前記コマンド・状態レジスタ手段は、前記コマンドを格納し、前記メモリ動作に係る手順を追跡探知し、前記クロック発生手段は、前記メモリ動作回路手段への前記アドレスと前記データのラッチ、及び、前記コマンド・状態レジスタ手段への前記コマンドのラッチを制御するために、前記メモリ動作回路手段及び前記コマンド・状態レジスタ手段に対しタイミング信号を発生し、前記状態デコーダ手段は、前記コマンド・状態レジスタ手段と接続し、前記メモリ動作回路手段に所定の制御信号を発生するために前記コマンド・状態レジスタ手段に受け付けられたコマンドをデコードし、前記メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする。
【０００８】
更に、本発明に係る半導体記憶装置は、前記メモリ動作は、読出し動作、書込み動作、消去動作、書込みベリファイ動作、及び、消去ベリファイ動作を含み、前記コマンドは、書込みコマンドと消去コマンドを少なくとも含むことを特徴とする。
【０００９】
また、本発明に係る半導体記憶装置は、前記コマンド・状態レジスタ手段は、コマンドレジスタと状態レジスタを備え、前記コマンドレジスタは、受け取ったコマンドを格納し、前記状態レジスタは、前記コマンドを格納し、前記メモリ動作に係る手順を追跡探知することを特徴とする。
【００１０】
更に、本発明に係る半導体記憶装置は、前記メモリ動作回路手段は、前記メモリセルアレイをアドレス指定するアドレスをデコードするアドレスレジスタと、前記データをラッチするデータレジスタとを備えることを特徴とする。
【００１１】
また、本発明に係る半導体記憶装置は、前記クロック発生手段は、前記アドレスレジスタと接続し、前記アドレスレジスタへの前記アドレスのラッチを制御するためにアドレスタイミング信号を発生するアドレスクロック発生器と、前記データレジスタと接続し、前記データレジスタへの前記データのラッチを制御するためにデータタイミング信号を発生するデータクロック発生器と、前記コマンドレジスタと接続し、前記コマンドレジスタへの前記コマンドのラッチを制御するためにコマンドタイミング信号を発生するコマンドクロック発生器と、前記状態レジスタと接続し、前記状態レジスタへの前記コマンドのラッチを制御するために状態タイミング信号を発生する状態クロック発生器と、を備え、前記データタイミング信号が、前記コマンドタイミング信号と前記状態タイミング信号と重なり合わないことを特徴とする。
【００１２】
更に、本発明に係る半導体記憶装置は、前記コマンド制御手段が活性化されたとき、前記コマンド制御手段が、前記コマンド制御手段への前記コマンドの書込みを可能にする書込みイネーブル信号を受け取ることを特徴とする。
【００１３】
上記特徴の本発明に係る半導体記憶装置によれば、メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなるので、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とが分離されている。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。さらに、ＥＥＰＲＯＭに比べて、書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、半導体記憶装置の書込み状態と消去状態との判別が容易となる。
【００１４】
また、本発明に係る半導体記憶装置のメモリ素子は、その構成に基づいて、通常のトランジスタ形成プロセスと非常に親和性が高いプロセスによって形成することができる。それゆえ、従来のフラッシュメモリを不揮発性メモリ素子として用いて、通常トランジスタからなる周辺回路を備えた半導体記憶装置を形成する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、このメモリ素子と上記周辺回路を備えた半導体記憶装置の歩留まりを向上させることができ、これに起因して、製造コストが削減され、ひいては信頼性が高く、安価な半導体記憶装置が得られる。
【００１５】
更に、本発明に係る半導体記憶装置によれば、データ端子を介してメモリセルアレイの書込み、消去等のメモリ動作を実行するコマンドポート構造が提供される。また、メモリ動作回路手段を備えているので、メモリセルアレイの書込み、消去動作及びそれらのベリファイ（動作完了の検証）動作を行う回路手段が提供される。コマンド制御手段を備えているので、外部のプロセッサ等の外部ユーザに接続するデータバスからメモリ動作に係る命令を受け付けることができる。また、コマンド制御手段に書き込まれた命令は、メモリセルアレイを書き込み、消去し、或いは、当該書込み、消去動作の後で、メモリセルアレイ内のデータの確認するための制御信号を発生するための必要なコマンドを提供する。
【００１６】
前記コマンドポートは、コマンド制御手段、書込みデータを受け取るためにデータバスに接続したデータレジスタ、書込み等の所定のメモリ動作期間中にアドレス情報を受け取るためにアドレスバスに接続したアドレスレジスタを備えて構成され、更に、コマンド制御手段は、データバスに接続し、外部ユーザからコマンドによる命令を受け取るコマンド・状態レジスタ手段と、必要なタイミング信号を発生するクロック発生手段と、コマンド・状態レジスタ手段に入力された命令をデコードする状態デコーダ手段とを備えて構成される。
【００１７】
コマンド制御手段は、メモリセルアレイを書き込み、及び、消去するための書込み及び消去アルゴリズムを提供する。消去アルゴリズムは、メモリセルアレイを消去し、メモリセルアレイが消去されたことを確認するのに必要な電圧を提供する。消去サイクルはモニターされ、例えば、消去が完了するまで、所定のパルス幅の消去パルスを繰り返し印加する。尚、パルス幅は固定でも、サイクル毎に変化させてもよい。ここで、最大パルス印加回数まで到達し、完全な消去が成らなかった場合にはエラーが検出される。
【００１８】
同様に、書込みアルゴリズムは、メモリセルアレイの書込み中に、メモリセルアレイの各ロケーションを書き込み、そして、書き込み後にその書き込み内容を確認する動作を提供する。書込みサイクルはモニターされ、例えば、書込みが完了するまで、所定のパルス幅の書込みパルスを繰り返し印加する。尚、パルス幅は固定でも、サイクル毎に変化させてもよい。ここで、最大パルス印加回数まで到達し、書込みが成らなかった場合にはエラーが検出される。尚、メモリ素子の特性に応じて、書込み及び消去アルゴリズムは最適なものを採用すればよい。
【００１９】
さらに、本発明によれば、上記に記載の半導体記憶装置を備えた表示装置又は携帯電子機器が提供される。
【００２０】
このような構成によれば、例えば、本発明の半導体記憶装置を表示パネルの製造後に、表示ばらつきを補正するための情報記憶に用いた場合には、表示装置の製品間において均一な画質を得ることができる。しかも、メモリ素子と論理回路の混載プロセスが簡易なので、製造コストを抑制することができるとともに、高速読出し動作により、動作速度を向上させることができ、安価で、かつ高性能の表示装置又は携帯電子機器を得ることができる。
【００２１】
【発明の実施の形態】
本発明に係る半導体記憶装置は、主として、メモリ素子をマトリクス状に配列してなるメモリセルアレイと、メモリセルアレイと接続し、メモリセルアレイに関するメモリ動作を実行するためのメモリ動作回路手段と、メモリ動作回路手段と接続し、外部ユーザから複数のデータ端子を介してコマンドを受け取り、メモリ動作回路手段がメモリ動作を実行するのを制御するために、受け取ったコマンドに基づいてメモリ動作回路手段に対し所定の制御信号を発生するコマンド制御手段とを備えて構成される。
【００２２】
メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００２３】
具体的には、本発明のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００２４】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００２５】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００２６】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００２７】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００２８】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００２９】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００３０】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００３１】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００３２】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００３３】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
【００３４】
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００３５】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込み・消去ができ、好ましい。
【００３６】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００３７】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００３８】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００３９】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００４０】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００４１】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００４２】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（ＯｘｉｄｅＮｉｔｒｉｄｅ Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００４３】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００４４】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００４５】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００４６】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００４７】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
【００４８】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００４９】
本発明の半導体記憶装置においては、メモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００５０】
本発明の半導体記憶装置は、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００５１】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００５２】
以下に、本発明の半導体記憶装置、表示装置又は携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００５３】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、メモリ素子１を備える。
メモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置されており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００５４】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００５５】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００５６】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００５７】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００５８】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００５９】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００６０】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００６１】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００６２】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００６３】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００６４】
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００６５】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００６６】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００６７】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【００６８】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００６９】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【００７０】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００７１】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
【００７２】
次に、図８に示すメモリ素子を例として、本発明のメモリ素子の形成方法を説明する。まず、公知の手順で、半導体基板２１１上にゲート絶縁膜２１４及びゲート電極２１７を形成する。続いて、半導体基板２１１上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜２４１を熱酸化法により形成又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜２４１上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜２４２をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜２４３をＣＶＤ法により堆積する。
【００７３】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁に記憶素子サイドウォールスペーサ状に形成する。
【００７４】
その後、ゲート電極２１７及び記憶素子サイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）２１２、２１３を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００７５】
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００７６】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００７７】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
【００７８】
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００７９】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【００８０】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００８１】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００８２】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００８３】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００８４】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００８５】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。言い換えると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００８６】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００８７】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【００８８】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００８９】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【００９０】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【００９１】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【００９２】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【００９３】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【００９４】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【００９５】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【００９６】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００９７】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【００９８】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【００９９】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１００】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【０１０１】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１０２】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１０３】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０１０４】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１０５】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。
【０１０６】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１０７】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０１０８】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１０９】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１１０】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１１１】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
つまり、このメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１１２】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１１３】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１１４】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１１５】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１１６】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１１７】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１１８】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１１９】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１２０】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１２１】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１２２】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１２３】
また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１２４】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１２５】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１２６】
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１２７】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図３２）と大きく異なる。
【０１２８】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１２９】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１３０】
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１３１】
（実施の形態１０）
この実施の形態は、実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイ構成に関する。
【０１３２】
図２０に、メモリセルアレイ５２１の一構成例を示す。図２０において、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４はメモリ素子、５０８ａ〜５０８ｎはワード線、Ａ１〜Ａ５、Ｂ１〜Ｂ５はビット線である。ここで、各メモリ素子はメモリ機能体を２つ有するが、それらを区別するために、図２０中では、メモリ素子５０１ａＡ１のみに矢印Ａ及び矢印Ｂを付し、その他のメモリ素子については省略している。
【０１３３】
図２０に例示するメモリセルアレイ構成では、ビット線が隣り合う列に属するメモリ素子間で共有されているので、メモリ素子の高集積度での配列が可能となり、記憶容量の大容量化に適している。具体的には、ビット線Ａ２〜Ａ４、Ｂ２〜Ｂ４が共有されている。なお、本実施の形態では４列のメモリ素子が１ブロックを構成しているが、その列数はこれに限定されない。
【０１３４】
また、上記各ビット線は、上述の実施の形態１で図３〜図７を用いて説明したメモリ素子の書込み、消去及び読出し動作で使用する第１及び第２のビット線に該当する。ここで、選択されたメモリ素子の２つのメモリ機能体の何れに対して、書込み、消去または読出し動作を行うかにより、選択されたメモリ素子に接続する２本のビット線の何れか一方が第１のビット線となり、他方のビット線が第２のビット線となる。書込み、消去及び読出しの各動作において、選択されたメモリ素子に接続するワード線及び２本のビット線に印加される電圧は、上述の実施の形態１で説明した通りであり、重複した説明は割愛する。尚、メモリ素子を非選択状態、つまり、書込み、消去及び読出し動作とならないようにするには、ワード線の電圧を０Ｖ（メモリ素子のゲート絶縁膜下にチャネルを形成しないゲート電圧）を印加するか、または、メモリ素子に接続する２本のビット線間の電圧差を書込み、消去及び読出し動作とならない電圧差とするかの、少なくとも何れかの状態とする必要がある。従って、選択されたメモリ素子と同一ワード線の非選択メモリ素子の場合は後者の方法により、また、選択されたメモリ素子と同一ビット線の非選択メモリ素子の場合は前者の方法により、また、選択されたメモリ素子とワード線もビット線も同一でない非選択メモリ素子の場合は、両方の方法により非選択状態となる。
【０１３５】
ここで、図示しないが、ワード線には、書込み、消去及び読出しの各動作において、選択メモリ素子及び非選択メモリ素子の夫々に適切な電圧を選択的に印加すべく、各ワード線を駆動する回路が接続する。また、ビット線には、書込み、消去及び読出しの各動作において、選択メモリ素子及び非選択メモリ素子の夫々に適切な電圧を選択的に印加すべく、各ビット線を駆動する回路、及び、読出し動作において、第２のビット線に流れるドレイン電流を検出してメモリ機能体の記憶状態を読み出すセンスアンプ回路が接続する。尚、センスアンプ回路としては公知の差動増幅回路等を応用して実現できる。
【０１３６】
また、本実施の形態の半導体記憶装置によれば、上述の如く、ビット線が隣り合う列に属するメモリ素子に共有されているので、集積度を大幅に向上することができ、その結果、製造コストが大幅に低減され、安価な半導体記憶装置を得ることができる。尚、本発明の半導体記憶装置のメモリアレイセル構成としては、図２０に例示した構成以外であっても構わない。
【０１３７】
本実施の形態の半導体記憶装置は、ロジックトランジスタが同じ半導体チップ上に混載されていることが好ましい。
本実施の形態のメモリ素子を形成するための手順は、通常の標準トランジスタ形成プロセスと非常に親和性の高いものとなっているため、半導体記憶装置、つまり、メモリ素子とロジックトランジスタとを混載するプロセスは非常に簡便なものとなる。ロジック回路部やアナログ回路部を構成する標準トランジスタは、図２１に示すように、通常、半導体基板７１１上にゲート絶縁膜７１２を介して、絶縁膜からなるサイドウォールスペーサ７１４をその側壁に有するゲート電極７１３が形成され、ゲート電極７１３の両側にソース領域７１７及びドレイン領域７１８が形成されている。ソース領域７１７及びドレイン領域７１８は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域７１９を有する。したがって、この標準トランジスタは、半導体記憶装置のメモリ素子の構成と近似しており、標準トランジスタをメモリ素子に変更するためには、例えば、サイドウォールスペーサ７１４にメモリ機能部としての機能を付加し、ＬＤＤ領域７１９を形成しないのみでよい。
【０１３８】
より具体的には、サイドウォールスペーサ７１４を、例えば、図８のメモリ機能体２６１、２６２と同様の構造に変更すればよい。この際、シリコン酸化膜２４１、２４３、シリコン窒化膜２４２の膜厚構成比はメモリ素子が適切な動作をするように適宜調整することができる。標準ロジック部を構成するトランジスタのサイドウォールスペーサが、例えば、図８のメモリ機能体２６１、２６２と同様な構造であったとしても、サイドウォールスペーサ幅（すなわちシリコン酸化膜２４１、２４３とシリコン窒化膜２４２のトータル膜厚）が適切であって、書換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことはない。
【０１３９】
また、標準ロジック部を構成するトランジスタにＬＤＤ領域を形成するためには、ゲート電極を形成した後であってメモリ機能体（サイドウォールスペーサ）を形成する前に、ＬＤＤ領域形成のための不純物注入を行なえばよい。したがって、ＬＤＤ領域形成のための不純物注入を行なう際に、メモリ素子をフォトレジストでマスクするのみで、メモリ素子と標準トランジスタとを同時に形成することができ、容易に混載することができる。
【０１４０】
なお、従来技術のフラッシュメモリは、その形成プロセスが標準ロジックプロセスと著しく異なる。それゆえ、フラッシュメモリを不揮発性メモリとして用いてロジック回路やアナログ回路と混載した従来の場合に比べて、本発明の半導体記憶装置は、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、ロジック回路やアナログ回路と不揮発性メモリ素子とを混載したチップの歩留まりが向上し、製造コストが削減され、ひいては、安価で、信頼性の高い半導体記憶装置を得ることができる。
【０１４１】
（実施の形態１１）
次に、例えば、上記実施の形態１０に例示したような実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備えた半導体記憶装置であって、前記メモリセルアレイと接続し、前記メモリセルアレイに関するメモリ動作を実行するためのメモリ動作回路手段と、前記メモリ動作回路手段と接続し、外部ユーザから複数のデータ端子を介してコマンドを受け取り、前記メモリ動作回路手段が前記メモリ動作を実行するのを制御するために、受け取った前記コマンドに基づいて前記メモリ動作回路手段に対し所定の制御信号を発生するコマンド制御手段と、を備えて構成される本発明に係る半導体記憶装置の実施の形態につき説明する。ここで、外部ユーザとは、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）と外部データバスや外部アドレスバス等を介して接続し本発明装置を利用する外部装置（プロセッサや他のメモリデバイス等）を意味する。
【０１４２】
特に、本発明装置が提供するコマンドポート構造について詳細に説明する。コマンドポート構造は、本発明装置を用いるための書込み、消去、書込みベリファイ、消去ベリファイ、読出しの各動作モードの外部ユーザであるプロセッサの制御を可能にする。
【０１４３】
本発明装置の好適な実施例では、上述の通り、上記実施の形態１０に例示したような実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備えて構成される。本発明装置の特徴的な回路構成と、当該メモリセルアレイを採用することにより、外部プロセッサによって制御される記憶内容の書き換えに適合した高密度大容量の不揮発性メモリが提供される。
【０１４４】
コマンドを用いた外部プロセッサによる書込み、消去等のメモリ動作の制御を、既存のＥＰＲＯＭやＥＥＰＲＯＭ等の既存のメモリデバイスとの直接的な端子互換性を確保しつつ実現するには、特別な回路の使用が必要である。かかる端子互換性を実現するために本発明装置では、本発明装置の回路内部で書込み、消去等のメモリ動作を可能にするコマンドポート構造を提供する。このコマンドポート構造は、既存のメモリデバイスとの直接的な端子互換性を確保しつつ、コマンドを用いた外部プロセッサによる書込み、消去、書込みベリファイ、消去ベリファイ、読出し等のメモリ動作の制御を可能にする。かかる専用のコマンドポート構造は、本発明装置と同一の半導体チップ内に一体形成される。
【０１４５】
図２２に、本発明装置１０のブロック構成を示す。アドレスバス１２はアドレス入力Ａ０〜Ａｎをアドレスラッチ１３へ接続する。アドレスバス１２上において、ｎ＋１ビットのアドレス入力となっているが、当該ビット数は実際の値はメモリセルアレイの記憶容量やデータのビット幅に依存して設定され、また、変化する。アドレスラッチ１３は、ローデコーダ１４及びコラムデコーダ１５に接続する。ローデコーダ１４はメモリセルアレイ１１と接続し、コラムデコーダ１５はコラムセレクタ１６と接続する。メモリセルアレイ１１へのアクセスは、ローデコーダ１４によってローアドレスのデコードが、コラムデコーダ１５によりコラムアドレスのデコードが提供され、ローデコーダ１４とコラムデコーダ１５によって選択されたロー（ワード線：実施の形態１０参照）とコラム（ビット線：実施の形態１０参照）によって特定のメモリセル（メモリ素子）を選択することにより実現される。ここで、メモリセルアレイ１１の構成は、一例として実施の形態１０に例示したアレイ構成が利用でき、ローデコーダ１４とコラムデコーダ１５も公知の回路例を応用して実現される。
【０１４６】
８ビットの双方向のデータバス２０によってデータが本発明装置１０と接続する。尚、データのビット数も８ビットに限定されるものではなく、適宜変更可能である。データバス２０は入出力バッファ２１に接続し、メモリセルアレイ１１に入力されるデータは、バス２３ａ上の２２介してメモリセルアレイ１１に接続する。逆に、データバス２０に出力されるメモリセルアレイ１１からのデータは、センス回路２８及びバス２３ｂを通して入出力バッファ２１に接続し、データバス２０に出力される。入来するデータは、更に、コマンドポート制御回路３０（コマンド制御手段の一例）にバス２３ａ上で接続する。コマンドポート制御回路３０は、更に、外部信号であるＷＥ＃とＣＥ＃を受け取り、アドレスラッチ１３、データラッチ２２、負電圧発生回路２４、高電圧発生回路２５、及び、書込み・消去ベリファイ制御回路２６に対して制御信号を供給する。外部信号ＣＥ＃及びＯＥ＃はチップイネーブル・出力イネーブル論理回路２７に接続する。これらの入来するデータ、アドレス、及び、制御信号は、外部マイクロプロセッサによって生成される。外部マイクロプロセッサは、通常、本発明装置とともに、他の半導体メモリを備えて、コンピュータシステムを構成する。尚、外部信号に用いた記号＃は、当該信号が低レベル時にアクティブとなる信号（負論理信号）であることを示す。
【０１４７】
電源電圧ＶＣＣ及びその出口ＶＳＳが、書込み電圧ＶＰＰと共に、本発明装置１０に接続している。書込み電圧ＶＰＰの電圧値は、コマンドポート制御回路３０が、読出し、書込み、または、消去動作を選択可能か決定する。ＶＰＰは、コマンドポート制御回路３０、負電圧発生回路２４、高電圧発生回路２５、及び、書込み・消去ベリファイ制御回路２６に接続する。書込み電圧ＶＰＰの発生源が何処にあるかは本発明の本旨とは関係しない。つまり、書込み電圧ＶＰＰの発生源が外部であっても、本発明装置１０に内蔵されていても構わない。
【０１４８】
チップイネーブル・出力イネーブル論理回路２７は、入出力バッファ２１に接続し、入出力バッファ２１に対し、制御信号を提供する。負電圧発生回路２４は、メモリセルアレイ１１上のメモリ素子を消去するときにメモリ素子のゲート（ワード線）に印加する負電圧を提供するために、ローデコーダ１４に接続している。高電圧発生回路２５の出力は、メモリセルアレイ１１上のメモリ素子を書き込みまたは消去するときにメモリ素子のゲート（ワード線）、或いは、ソースまたはドレイン（ビット線）に印加する高電圧（＋５Ｖまたは＋４Ｖ）を提供するためにローデコーダ１４及びコラムデコーダ１５に接続している。書込み・消去ベリファイ制御回路２６の出力は、書込み・消去ベリファイ時にメモリセルアレイ１１上のメモリ素子のゲート（ワード線）にベリファイ用電圧を印加するために、ローデコーダ１４に接続している。
【０１４９】
メモリセルアレイ１１に対する回路内での自動化された書込み及び消去動作を実行可能にするために、本発明装置１０は、外部プロセッサからの上記コマンドをデータバス２０上で受け取るように設計されている。本発明装置１０が選択されると、ＣＥ＃信号が低レベルに遷移し、本発明装置１０はデータバス２０上でモード命令を受け付ける準備が整う。命令は入出力バッファ２１を経由してコマンドポート制御回路３０に達する。コマンドポート制御回路３０は２のｍ乗通り（ｍはデータのビット数）の組み合わせ数の命令群の中の１つの命令をデータバス２０から受け取る。ここで、この命令群には、書込み、書込みベリファイ、消去、消去ベリファイ、アレイ読出し、及び、署名読出しの６つの命令が含まれる。署名読出しは、特殊機能で、本発明装置１０を特定するハードウェア製品とその製造者名を示す信号を本発明装置１０の外部に転送するのに用いられる。どの命令ワードを受け取ったのかに依存して、コマンドポート制御回路３０は受け取った命令に対応する適切な動作を提供するための制御信号を発生する。特定の命令がコマンドポート制御回路３０に入力された後、書込みイネーブル信号ＷＥ＃、チップイネーブル信号ＣＥ＃、出力イネーブル信号ＯＥ＃が、本発明装置１０の様々なユニットの適正な動作のために、コマンドポート制御回路３０とチップイネーブル・出力イネーブル論理回路２７からの種々の信号発生を制御する。
【０１５０】
本実施の形態では、コマンドポート制御回路３０は、書込み電圧ＶＰＰが適切な電圧値、例えば５Ｖの時に起動される。しかし、コマンドポート制御回路３０の非活性化が求められると、ＶＰＰを５Ｖから例えば０．４Ｖレベル以下（例えば、約０Ｖ）にシフトすることによりコマンドポート制御回路３０を非活性化できる。ＶＰＰが０Ｖに遷移すれば、コマンドポート制御回路３０は非活性化し、その結果、データバス２０上のコマンドポート制御回路３０を対象とするアレイ命令（メモリセルアレイ１１に対する動作命令）は無視される。ＶＰＰが０Ｖで、コマンドポート制御回路３０が非活性化していると、本発明装置１０は読出しモードでのみ機能する。コマンドポート制御回路３０の非活性化の仕組みは、従来のＥＰＲＯＭ（或いは、読み出し専用で用いられるＥＥＰＲＯＭ等）の直接の置き換えとして用いられる。また、コマンドポート制御回路３０の非活性化の仕組みは、ＶＰＰが０Ｖ時において、メモリセルアレイ１１の不慮の消去や書込みに対する完全な保護を提供する。
【０１５１】
図２３に本実施の形態におけるコマンドポート制御回路３０のブロック構成図を示す。チップイネーブル信号ＣＥ＃が制御ロジック回路３１とアドレスクロック発生器３２に接続している。書込みイネーブル信号ＷＥ＃が制御ロジック回路３１に入力として接続している。制御ロジック回路３１は、チップイネーブル信号ＣＥ＃が本発明装置１０を起動したときのみ、書込みイネーブル信号ＷＥ＃がアドレスクロック発生器３２と状態クロック発生器３３とコマンドクロック発生器／データクロック発生器３４と接続するのを許可する。状態クロック発生器３３の出力はデータバス２３ａのデータと同様に、状態レジスタ３５に接続し、状態レジスタ３５の出力は、状態デコーダ３６（状態デコーダ手段に同じ）とコマンドクロック発生器３４ａに接続する。コマンドクロック発生器３４ａの出力はコマンドレジスタ３７に接続する。コマンドレジスタ３７はまた、データバス２３ａからデータを受け取り、コマンドレジスタ３７の出力は状態デコーダ３６に接続する。アドレスクロック発生器３２の出力はアドレスラッチ１３（図１参照）にストローブを提供し、データクロック発生器３４ｂはデータラッチ２２（図１参照）にストローブを提供する。状態デコーダ３６の出力はアドレスクロック発生器３２と状態レジスタ３５に戻って接続する。状態デコーダ３６の他の出力は、負電圧発生回路２４と高電圧発生回路２５と書込み・消去ベリファイ制御回路２６（何れも図１参照）に提供される。状態レジスタ３５はコマンドクロック発生器３４ａにフィードバック信号を供給するが、コマンドレジスタ３７にはそのようなフィードバックはない。
【０１５２】
メモリ動作機能は、書込みイネーブル信号ＷＥ＃とチップイネーブル信号ＣＥ＃によって制御される書込みサイクル中にデータバス２３ａを介して選択される。アドレスラッチ１３の内容は書込みイネーブル信号ＷＥ＃の立下りエッジで更新される。書込みイネーブル信号ＷＥ＃の立上りエッジで、命令が状態レジスタ３５と、コマンドレジスタ３７またはデータラッチ２２の何れかにロードされる。状態デコーダ３６は、新たな内部モードをデコードし、対応する制御信号を提供して適切な動作を開始する。状態デコーダ３６から負電圧発生回路２４と高電圧発生回路２５と書込み・消去ベリファイ制御回路２６への各制御信号によって、各回路２４〜２６はローデコーダ１４及びコラムデコーダ１５またはメモリセルアレイ１１へのＶＰＰ電圧の供給を行う。ＶＰＰ電圧から生成されるベリファイ電圧は、書込みまたは消去ベリファイの間に書込み及び消去マージンを保証するためにローでコーダ１４を介してワード線に印加される。
【０１５３】
図２４〜図２６は、本発明装置１０に係る各種信号のタイミング波形を示す。図２４は読出し動作を示し、ここでは、メモリセルアレイ１１がアドレス指定され、出力イネーブル信号ＯＥ＃がチップイネーブル・出力イネーブル論理回路２７を活性化して入出力バッファ２１の出力機能を起動したときにメモリセルアレイ１１からデータが読み出される。
【０１５４】
図２５は消去動作のタイミングサイクルを示している。第１書込みサイクル（４０）で消去コマンドのコードがコマンドレジスタ３７と状態レジスタ３５に書き込まれ、第２書込みサイクル（４１）で消去確認コマンドのコードが状態レジスタ３５に書き込まれる２書込みシーケンスによって消去動作が得られる。消去確認コードがＷＥ＃信号の第２サイクル（４１）の立上りエッジで消去動作を開始させる。状態デコーダ３６が、負電圧発生回路２４と高電圧発生回路２５に対するコマンドを開始し、メモリセルアレイ１１に必要な消去電圧（負電圧と高電圧）が供給される。書込みサイクル（４２）で消去ベリファイコマンドを状態レジスタ３５とコマンドレジスタ３７に書き込むことで消去動作を終了させ、ベリファイするバイトのアドレスをラッチし、そして、内部の消去マージン電圧（ベリファイ用電圧）を用意する。そして、外部マイクロプロセッサは、時刻（４３）でＯＥ＃が低レベルに遷移したときに、標準的な読出しタイミングを用いてアクセスされたアドレスからメモリセルアレイ１１のデータにアクセスできる。当該ベリファイ手順を全てのアドレスについて繰り返す。
【０１５５】
書込みは、図２６に示す要領で実行される。書込みコマンドが、書込みイネーブル信号ＷＥ＃の第１書込みサイクル（４５）で、コマンドレジスタ３７と状態レジスタ３５に取り込まれる。第２書込みサイクル（４６）はアドレスラッチ１３とデータラッチ２２をロードする。ＷＥ＃信号の第２サイクル（４６）の立上りエッジで、状態デコーダ３６が高電圧発生回路２５に対し制御信号を発生することにより書込みが開始される。そして、高電圧発生回路２５が、メモリセルアレイ１１の選択されたメモリセル（メモリ素子）の所定の電極に例えば、上述の実施の形態１に例示した書込み電圧を供給する。書込みサイクル（４７）で書込みベリファイコマンドを状態レジスタ３５とコマンドレジスタ３７に書き込むことで書込み動作を終了させ、新たに書き込んだデータをベリファイするために内部の書込みマージン電圧（ベリファイ用電圧）を設定する。そして、外部マイクロプロセッサは、時刻（４８）でＯＥ＃が低レベルに遷移したときに、標準的な読出しタイミングを用いてアクセスされたアドレスからメモリセルアレイ１１のデータにアクセスできる。
【０１５６】
図２７に、コマンドポート制御回路３０が使用する消去アルゴリズムのフローチャートを示す。初期化工程でＶＰＰが供給され、カウンタが所定値に初期化される。そして、消去コマンドが書き込まれ、引き続き、消去確認コマンドが書き込まれる（タイミングは図２５参照）。消去が達成するタイムアウト期間の経過後、消去ベリファイコマンドが書き込まれる。
【０１５７】
そして、もしデータが消去されていなければ、データ消去のパルス幅を所定値（ＣＵＭＴＥＷ）だけインクリメント（増分の追加）され、ＴＥＷカウンタに格納され、上限値であるかがチェックされる。本実施の形態の好適な実施例では、消去パルス幅は、１０秒の上限値までインクリメントされる。各インクリメント処理後、消去コマンドと消去確認コマンドの書込みを再度行い、同じシーケンスが繰り返される。しかしながら、もしデータが所定のパルス回数上限値（例えば、６４回）後もデータが消去されていなければ、当該メモリセルについて消去が完了しなかったとして、消去エラーが認知される。データが読み出され、消去されたと確認されると、アドレスがインクリメントされ、消去ベリファイシーケンスが最後のアドレスがベリファイされるまで繰り返される。最後のアドレスがベリファイされると、読出しコマンドがコマンドレジスタ３７と状態レジスタ３５に書き込まれ、読出し動作のために当該レジスタがリセットされ、消去サイクルが終了する。もし、消去ベリファイしたデータが消去されていなかったら、上述の通り、消去パルス幅のインクリメントを行い、消去シーケンスを繰り返す。消去及びそのベリファイの成された最後アドレスのデータから消去ベリファイを再開することで、消去シーケンスの効率の向上が達成される。尚、図２７中の最後の工程で、ＶＰＰを非活性化する処理が含まれるが、ＶＰＰは次の処理のために供給状態を維持しても構わない。
【０１５８】
図２８に、書込みアルゴリズムのフローチャートを示す。書込みサイクルは、初期化工程でＶＰＰが供給され、カウンタが所定値に初期化されて開始される。書込みコマンドがコマンドレジスタ３７と状態レジスタ３５に書き込まれ、引き続き、第２書込みサイクルで、書込みアドレスと書込みデータがラッチされる（タイミングは図２６参照）。次に、書込みベリファイコマンドが書き込まれ、データがメモリセルアレイ１１から読み出され、データが書き込まれているかをチェックする。ここで、書込みデータ（期待値）とメモリセルアレイ１１から読み出されたデータが一致しない場合、書込み時間を増加させるべくパルス（印加）回数を１つインクリメントして、書込み及び読出し（ベリファイ）シーケンスが繰り返される。当該繰り返しにより、書込み時間は、１回の書込みパルス幅と最大繰り返し回数の積で定まる上限値まで増加可能である。ここで、最大繰り返し回数まで繰り返して、書込みデータと読出しデータが一致しない場合は、書込みエラーが検出されることになる。逆に、読出しデータが正しいと検証されると、別のアドレスへの書込みがある場合は、当該書込みアドレスと書込みデータにつき同じ手順を繰り返す。ここで、他に書き込むアドレスが無い場合は、読出しコマンドがコマンドレジスタ３７と状態レジスタ３５に書き込まれ、読出し動作のために当該レジスタがリセットされ、書込みサイクルが終了する。尚、図２８中の最後の工程で、ＶＰＰを非活性化する処理が含まれるが、消去サイクル時と同様に、ＶＰＰは次の処理のために供給状態を維持しても構わない。
【０１５９】
次に、コマンドポート制御回路３０の各クロック発生手段３２〜３４、及び、コマンドレジスタ３７と状態レジスタ３５につき、若干の説明を加える。
【０１６０】
好適な実施例において、アドレスクロック発生器３２からアドレスラッチ１３へのストローブを発生するための時間遅延を提供するのに縦列したインバータが用いられる。コマンドレジスタ３７は、４つの別個のレジスタからなり、その内の３つのレジスタはモード選択に利用され、残りの１つは無効な入力のデコードとラッチに使用される。状態レジスタ３５には２つの別個のレジスタがある。一方のレジスタは、書込み及び消去を活性化するためのフィードバック制御に用いられ、他方のレジスタは、データラッチ２２またはコマンドレジスタ３７へのデータ入力フローを制御するのに使用される。コマンドクロック発生器３４ａとデータクロック発生器３４ｂは、これらのレジスタとデータラッチ２２で必要とされる非重複（ノンオーバーラップ）クロックフェーズを生成する機能を有している。当該コマンド及びデータクロックは、書込みサイクル期間中の入力データのデータラッチ２２、コマンドレジスタ３７、及び、状態レジスタ３５へのラッチを制御する。
【０１６１】
アドレスクロック発生器３２は、アドレスラッチ１３へのアドレス情報の流れの制御を負担している。コマンドレジスタ３７と状態レジスタ３５は、コマンドポート構造の心臓部を成し、本発明装置１０の動作モードをデコードするために、入出力バッファ２１から入力データを受け取り、そのデータを格納する。コマンド命令は、上述のコマンドレジスタ３７の３つのレジスタのデータビットと所定の真理値表に基づいて解釈される。コマンドレジスタ３７は、自己の出力からのフィードバックはなく、単一の動作モードを追跡し、複数の動作モードへのエントリーを選択する。状態レジスタ３５は自己の出力から入力へのフィードバック経路を有し、本発明装置１０が複数の動作モードの種々の状態へ移動するときの連続的な動作を追跡する。
【０１６２】
以上、本実施の形態１１に係る本発明装置１０につき詳細に説明したが、当該説明では、書込み及び消去サイクルにおいて、外部プロセッサが、書込み及び消去ベリファイコマンドを上述の要領で本発明装置１０に入力し、データ端子から出力されるデータを読み出して、書込み或いは消去が正常に完了しているかの判断を行う形態を例示した。これに対し、外部プロセッサの負荷を更に軽減する方法として、書込み及び消去ベリファイコマンドの入力を省略して、図２７及び図２８に示す消去及び書込みシーケンスを本発明装置１０に内蔵した書込み・消去制御ロジックにおいて自動的に処理するようにするのも好ましい実施の形態である。これにより、外部プロセッサは、書込み及び消去ベリファイに要する処理から開放される。
【０１６３】
従って、図２６及び図２８に示す書込みシーケンスを例にとれば、第２書込みサイクルで、書込みアドレスと書込みデータがラッチされると、ＷＥ＃信号の第２サイクル（４６）の立上りエッジで、状態デコーダ３６が高電圧発生回路２５に対し制御信号を発生することにより書込みが開始されるので、その後所定のタイミングで、書込みデータのベリファイを自動的に行い、図２８に示すデータ書込みが正常か否かの判定を行い、図示する分岐や繰り返しを自動的に処理すればよい。ここで、かかる処理の制御にステートマシンやマイクロプログラムで動作する内蔵の専用マイクロコントローラを用いて書込み・消去制御ロジックを実現し、当該制御を実行すればよい。
【０１６４】
（実施の形態１２）
上述した半導体記憶装置の応用例として、例えば、図２９に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０１６５】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、本発明のメモリ素子、より好ましくは実施の形態１０〜１３に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０１６６】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０１６７】
液晶ドライバ１００２は、図２９に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとして本発明のメモリ素子を用いるのが好ましく、特に、本発明のメモリ素子を集積した実施の形態１１に記載の半導体記憶装置を用いるのが好ましい。
【０１６８】
本発明のメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれば、液晶ドライバなどの回路との混載プロセスが容易であることから製造コストを低減することができる。
【０１６９】
（実施の形態１３）
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図３０に示す。
【０１７０】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述した本発明の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０１７１】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０１７２】
【発明の効果】
本発明の半導体記憶装置によれば、データ端子を介してメモリセルアレイの書込み、消去等のメモリ動作を実行するコマンドポート構造が提供される。また、メモリセルアレイに関するメモリ動作を実行するためのメモリ動作回路手段を備えているので、メモリセルアレイの書込み、消去動作及びそれらのベリファイ（動作完了の検証）動作を行う回路手段が提供される。コマンド制御手段を備えているので、外部のプロセッサ等の外部ユーザに接続するデータバスからメモリ動作に係る命令を受け付けることができる。また、コマンド制御手段に書き込まれた命令は、メモリセルアレイを書き込み、消去し、或いは、当該書込み、消去動作の後で、メモリセルアレイ内のデータの確認するための制御信号を発生するための必要なコマンドを提供することができる。
【０１７３】
また、このメモリ素子は、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とを分離しているため、メモリ機能を損なうことなく、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制することができる。
【０１７４】
さらに、ＥＥＰＲＯＭに比べて書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、半導体記憶装置の書込み状態と消去状態との判別が容易となり、信頼性を向上させることができる。
【０１７５】
しかも、メモリ素子の形成プロセスは、通常のトランジスタ形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタからなる増幅器と混載して半導体記憶装置を構成する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、増幅器と不揮発性メモリ素子とを混載したチップの歩留まりが向上し、コストが削減され、安価でかつ信頼性の高い半導体記憶装置を得ることができる。
【０１７６】
メモリ素子対のゲート電極が、一体となってワード線として機能し、かつメモリ素子対のメモリ機能体が、ゲート電極の両側においてそれぞれ一体となって共有されてなる場合には、ゲート電極間を接続するための配線を簡略化し、半導体記憶装置の集積度を向上させることができるとともに、メモリ素子ごとにメモリ機能体を分離する必要がなく、製造工程を簡略化することができる。
【０１７７】
メモリ機能体が、少なくとも一部を拡散領域の一部にオーバーラップするように形成されてなる場合には、半導体記憶装置の読出し速度を十分に高速にすることができる。
【０１７８】
メモリ機能体が、ゲート絶縁膜の表面と略平行な表面を有する電荷を保持する機能を有する膜を含む場合には、メモリ素子のメモリ効果のばらつきを小さくすることができ、半導体記憶装置の読出し電流ばらつきを抑えることができる。また、記憶保持中のメモリ素子の特性変化を小さくすることができるため、半導体記憶装置の記憶保持特性を向上させることができる。
【０１７９】
電荷を保持する機能を有する膜が、ゲート電極側面と略平行に配置する場合には、メモリ素子の書換え速度が増大するため、半導体記憶装置の書換え動作を高速にすることができる。
【０１８０】
メモリ機能体が、さらに電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、この絶縁膜が、ゲート絶縁膜よりも薄く、かつ０．８ｎｍ以上の膜厚である場合には、半導体記憶装置の書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、メモリ素子のメモリ効果が増大するため、半導体記憶装置の読出し速度を高速にすることが可能となる。
【０１８１】
また、メモリ機能体が、さらに電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、この絶縁膜が、ゲート絶縁膜よりも厚く、かつ２０ｎｍ以下の膜厚である場合には、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるため、半導体記憶装置を高集積化しても十分な記憶保持性能を得ることができる。
【０１８２】
また、本発明の表示装置によれば、上述の半導体記憶装置を備えているため、例えば、不揮発性メモリ素子を表示パネルの製造後に表示ばらつきを補正するための情報記憶に用いることができ、表示装置の製品間の画質を均一にすることができる。しかも、メモリ素子と論理回路部の混載プロセスが簡易であり、製造コストを抑制することができ、安価で信頼性の高い表示装置を得ることができる。
【０１８３】
本発明の電子機器、特に携帯電子機器によれば、上述の半導体記憶装置を備えているため、メモリ部と論理回路部の混載プロセスが簡易となり、電子機器の動作速度を向上させ、製造コストを削減することが可能になるとともに、安価で信頼性の高い表示装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図４】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図５】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】本発明の半導体記憶装置におけるメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】本発明の半導体記憶装置におけるメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】本発明の半導体記憶装置におけるメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】本発明の半導体記憶装置におけるメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】本発明の半導体記憶装置におけるメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】本発明の半導体記憶装置におけるメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】本発明の半導体記憶装置におけるメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】本発明の半導体記憶装置（実施の形態１０）のメモリセルアレイの一構成例を示す回路図である。
【図２１】通常トランジスタの要部の概略断面図である。
【図２２】本発明の半導体記憶装置（実施の形態１１）の一構成例を示すブロック構成図である。
【図２３】本発明の半導体記憶装置（実施の形態１１）におけるコマンド制御手段の一構成例を示すブロック構成図である。
【図２４】本発明の半導体記憶装置（実施の形態１１）における読出しサイクルを示すタイミング波形図である。
【図２５】本発明の半導体記憶装置（実施の形態１１）における消去サイクルを示すタイミング波形図である。
【図２６】本発明の半導体記憶装置（実施の形態１１）における書込みサイクルを示すタイミング波形図である。
【図２７】本発明の半導体記憶装置（実施の形態１１）における消去アルゴリズムを示すフローチャートである。
【図２８】本発明の半導体記憶装置（実施の形態１１）における書込みアルゴリズムを示すフローチャートである。
【図２９】本発明の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１２）の概略構成図である。
【図３０】本発明の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１３）の概略構成図である。
【図３１】従来のフラッシュメモリの要部の概略断面図である。
【図３２】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１０ 本発明の半導体記憶装置
１１ メモリセルアレイ
１２ アドレスバス
１３ アドレスラッチ
１４ ローデコーダ
１５ コラムデコーダ
１６ コラムセレクタ
２０ データバス
２１ 入出力バッファ
２２ データラッチ
２３ａ、２３ｂ バス
２４ 負電圧発生回路
２５ 高電圧発生回路
２６ 書込み・消去ベリファイ制御回路
２７ チップイネーブル・出力イネーブル論理回路
２８ センス回路
３０ コマンドポート制御回路（コマンド制御手段）
３１ 制御ロジック回路
３２ アドレスクロック発生器
３３ 状態クロック発生器
３４ａ コマンドクロック発生器
３４ｂ データクロック発生器
３５ 状態レジスタ
３６ 状態デコーダ（状態デコーダ手段）
３７ コマンドレジスタ
１、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４ メモリ素子
１０１、２１１、２８６、７１１ 半導体基板
１０２ Ｐ型ウェル領域
１０３、２１４、７１２ ゲート絶縁膜
１０４、２１７、７１３ ゲート電極
１０５ａ、１０５ｂ メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３ 拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ シリコン窒化膜
１２０、２７１ オフセット領域
１２１ ゲート電極下の領域
１１１ 微粒子
１１２ 絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ メモリ機能体
２２６ 反転層
２４１、２４３、２４４ シリコン酸化膜
２８１、２８２、２９２、４２１ 領域
２８３、２８４ 電気力線
２８７ ボディ領域
２８８ 埋め込み酸化膜
２９１ 高濃度領域
５０８ａ〜５０８ｎ ワード線
５２１ メモリ素子配列領域（メモリセルアレイ）
７１４ サイドウォールスペーサ
７１７ ソース領域
７１８ ドレイン領域
７１９ ＬＤＤ領域
８１１ 制御回路
８１２ 電池
８１３ ＲＦ回路
８１４ 表示部
８１５ アンテナ
８１６ 信号線
８１７ 電源線
１００１ 液晶パネル
１００２ 液晶ドライバ
１００３ 不揮発性メモリ部
１００４ ＳＲＡＭ部
１００５ 液晶ドライバ回路
Ａ１〜Ａ５、Ｂ１〜Ｂ５ ビット線
【発明の属する技術分野】
本発明は、半導体記憶装置、表示装置及び携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタを配列してなる半導体記憶装置並びにそのような半導体記憶装置を備えた表示装置及び携帯電子機器に関する。
【０００２】
【従来の技術】
従来から不揮発性メモリとして、代表的にはフラッシュメモリが用いられている。
このフラッシュメモリは、図３１に示したように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリセルを構成する。メモリセルの周囲には、素子分離領域９０６が形成されている（例えば、特許文献１）。
【０００３】
メモリセルは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図３２に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する。
【０００４】
【特許文献１】特開平５−３０４２７７
【０００５】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であるとともに、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜の薄膜化は困難であり、メモリセルの微細化を阻害していた。
【０００６】
本発明は、上記問題点に鑑みなされたものであり、微細化が容易な半導体記憶装置及び携帯電子機器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するための本発明に係る半導体記憶装置は、メモリ素子をマトリクス状に配列してなるメモリセルアレイと、前記メモリセルアレイと接続し、前記メモリセルアレイに関するメモリ動作を実行するためのメモリ動作回路手段と、前記メモリ動作回路手段と接続し、外部ユーザから複数のデータ端子を介してコマンドを受け取り、前記メモリ動作回路手段が前記メモリ動作を実行するのを制御するために受け取った前記コマンドに基づいて前記メモリ動作回路手段に対し所定の制御信号を発生するコマンド制御手段を備えた半導体記憶装置であって、前記メモリ動作回路手段は、前記外部ユーザから複数のアドレス入力端子を介してアドレスを、前記データ端子を介して前記メモリセルアレイに格納するデータを受け取り、前記データ端子を介して前記外部ユーザに前記メモリセルアレイに格納されたデータを提供可能に構成され、前記コマンド制御手段は、コマンド・状態レジスタ手段、クロック発生手段、及び、状態デコーダ手段を備え、前記コマンド・状態レジスタ手段は、前記コマンドを格納し、前記メモリ動作に係る手順を追跡探知し、前記クロック発生手段は、前記メモリ動作回路手段への前記アドレスと前記データのラッチ、及び、前記コマンド・状態レジスタ手段への前記コマンドのラッチを制御するために、前記メモリ動作回路手段及び前記コマンド・状態レジスタ手段に対しタイミング信号を発生し、前記状態デコーダ手段は、前記コマンド・状態レジスタ手段と接続し、前記メモリ動作回路手段に所定の制御信号を発生するために前記コマンド・状態レジスタ手段に受け付けられたコマンドをデコードし、前記メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする。
【０００８】
更に、本発明に係る半導体記憶装置は、前記メモリ動作は、読出し動作、書込み動作、消去動作、書込みベリファイ動作、及び、消去ベリファイ動作を含み、前記コマンドは、書込みコマンドと消去コマンドを少なくとも含むことを特徴とする。
【０００９】
また、本発明に係る半導体記憶装置は、前記コマンド・状態レジスタ手段は、コマンドレジスタと状態レジスタを備え、前記コマンドレジスタは、受け取ったコマンドを格納し、前記状態レジスタは、前記コマンドを格納し、前記メモリ動作に係る手順を追跡探知することを特徴とする。
【００１０】
更に、本発明に係る半導体記憶装置は、前記メモリ動作回路手段は、前記メモリセルアレイをアドレス指定するアドレスをデコードするアドレスレジスタと、前記データをラッチするデータレジスタとを備えることを特徴とする。
【００１１】
また、本発明に係る半導体記憶装置は、前記クロック発生手段は、前記アドレスレジスタと接続し、前記アドレスレジスタへの前記アドレスのラッチを制御するためにアドレスタイミング信号を発生するアドレスクロック発生器と、前記データレジスタと接続し、前記データレジスタへの前記データのラッチを制御するためにデータタイミング信号を発生するデータクロック発生器と、前記コマンドレジスタと接続し、前記コマンドレジスタへの前記コマンドのラッチを制御するためにコマンドタイミング信号を発生するコマンドクロック発生器と、前記状態レジスタと接続し、前記状態レジスタへの前記コマンドのラッチを制御するために状態タイミング信号を発生する状態クロック発生器と、を備え、前記データタイミング信号が、前記コマンドタイミング信号と前記状態タイミング信号と重なり合わないことを特徴とする。
【００１２】
更に、本発明に係る半導体記憶装置は、前記コマンド制御手段が活性化されたとき、前記コマンド制御手段が、前記コマンド制御手段への前記コマンドの書込みを可能にする書込みイネーブル信号を受け取ることを特徴とする。
【００１３】
上記特徴の本発明に係る半導体記憶装置によれば、メモリ素子が、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなるので、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とが分離されている。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。さらに、ＥＥＰＲＯＭに比べて、書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、半導体記憶装置の書込み状態と消去状態との判別が容易となる。
【００１４】
また、本発明に係る半導体記憶装置のメモリ素子は、その構成に基づいて、通常のトランジスタ形成プロセスと非常に親和性が高いプロセスによって形成することができる。それゆえ、従来のフラッシュメモリを不揮発性メモリ素子として用いて、通常トランジスタからなる周辺回路を備えた半導体記憶装置を形成する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、このメモリ素子と上記周辺回路を備えた半導体記憶装置の歩留まりを向上させることができ、これに起因して、製造コストが削減され、ひいては信頼性が高く、安価な半導体記憶装置が得られる。
【００１５】
更に、本発明に係る半導体記憶装置によれば、データ端子を介してメモリセルアレイの書込み、消去等のメモリ動作を実行するコマンドポート構造が提供される。また、メモリ動作回路手段を備えているので、メモリセルアレイの書込み、消去動作及びそれらのベリファイ（動作完了の検証）動作を行う回路手段が提供される。コマンド制御手段を備えているので、外部のプロセッサ等の外部ユーザに接続するデータバスからメモリ動作に係る命令を受け付けることができる。また、コマンド制御手段に書き込まれた命令は、メモリセルアレイを書き込み、消去し、或いは、当該書込み、消去動作の後で、メモリセルアレイ内のデータの確認するための制御信号を発生するための必要なコマンドを提供する。
【００１６】
前記コマンドポートは、コマンド制御手段、書込みデータを受け取るためにデータバスに接続したデータレジスタ、書込み等の所定のメモリ動作期間中にアドレス情報を受け取るためにアドレスバスに接続したアドレスレジスタを備えて構成され、更に、コマンド制御手段は、データバスに接続し、外部ユーザからコマンドによる命令を受け取るコマンド・状態レジスタ手段と、必要なタイミング信号を発生するクロック発生手段と、コマンド・状態レジスタ手段に入力された命令をデコードする状態デコーダ手段とを備えて構成される。
【００１７】
コマンド制御手段は、メモリセルアレイを書き込み、及び、消去するための書込み及び消去アルゴリズムを提供する。消去アルゴリズムは、メモリセルアレイを消去し、メモリセルアレイが消去されたことを確認するのに必要な電圧を提供する。消去サイクルはモニターされ、例えば、消去が完了するまで、所定のパルス幅の消去パルスを繰り返し印加する。尚、パルス幅は固定でも、サイクル毎に変化させてもよい。ここで、最大パルス印加回数まで到達し、完全な消去が成らなかった場合にはエラーが検出される。
【００１８】
同様に、書込みアルゴリズムは、メモリセルアレイの書込み中に、メモリセルアレイの各ロケーションを書き込み、そして、書き込み後にその書き込み内容を確認する動作を提供する。書込みサイクルはモニターされ、例えば、書込みが完了するまで、所定のパルス幅の書込みパルスを繰り返し印加する。尚、パルス幅は固定でも、サイクル毎に変化させてもよい。ここで、最大パルス印加回数まで到達し、書込みが成らなかった場合にはエラーが検出される。尚、メモリ素子の特性に応じて、書込み及び消去アルゴリズムは最適なものを採用すればよい。
【００１９】
さらに、本発明によれば、上記に記載の半導体記憶装置を備えた表示装置又は携帯電子機器が提供される。
【００２０】
このような構成によれば、例えば、本発明の半導体記憶装置を表示パネルの製造後に、表示ばらつきを補正するための情報記憶に用いた場合には、表示装置の製品間において均一な画質を得ることができる。しかも、メモリ素子と論理回路の混載プロセスが簡易なので、製造コストを抑制することができるとともに、高速読出し動作により、動作速度を向上させることができ、安価で、かつ高性能の表示装置又は携帯電子機器を得ることができる。
【００２１】
【発明の実施の形態】
本発明に係る半導体記憶装置は、主として、メモリ素子をマトリクス状に配列してなるメモリセルアレイと、メモリセルアレイと接続し、メモリセルアレイに関するメモリ動作を実行するためのメモリ動作回路手段と、メモリ動作回路手段と接続し、外部ユーザから複数のデータ端子を介してコマンドを受け取り、メモリ動作回路手段がメモリ動作を実行するのを制御するために、受け取ったコマンドに基づいてメモリ動作回路手段に対し所定の制御信号を発生するコマンド制御手段とを備えて構成される。
【００２２】
メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００２３】
具体的には、本発明のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００２４】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００２５】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００２６】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００２７】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００２８】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００２９】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００３０】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００３１】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００３２】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００３３】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
【００３４】
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００３５】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込み・消去ができ、好ましい。
【００３６】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００３７】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００３８】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００３９】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００４０】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００４１】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００４２】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（ＯｘｉｄｅＮｉｔｒｉｄｅ Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００４３】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００４４】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００４５】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００４６】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００４７】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
【００４８】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００４９】
本発明の半導体記憶装置においては、メモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００５０】
本発明の半導体記憶装置は、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００５１】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００５２】
以下に、本発明の半導体記憶装置、表示装置又は携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００５３】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、メモリ素子１を備える。
メモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置されており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００５４】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００５５】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００５６】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００５７】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００５８】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００５９】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００６０】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００６１】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００６２】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００６３】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００６４】
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【００６５】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００６６】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００６７】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【００６８】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００６９】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【００７０】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００７１】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
【００７２】
次に、図８に示すメモリ素子を例として、本発明のメモリ素子の形成方法を説明する。まず、公知の手順で、半導体基板２１１上にゲート絶縁膜２１４及びゲート電極２１７を形成する。続いて、半導体基板２１１上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜２４１を熱酸化法により形成又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜２４１上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜２４２をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜２４３をＣＶＤ法により堆積する。
【００７３】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁に記憶素子サイドウォールスペーサ状に形成する。
【００７４】
その後、ゲート電極２１７及び記憶素子サイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）２１２、２１３を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００７５】
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００７６】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００７７】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
【００７８】
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００７９】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【００８０】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００８１】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００８２】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００８３】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００８４】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００８５】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。言い換えると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００８６】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００８７】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【００８８】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００８９】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【００９０】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【００９１】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【００９２】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【００９３】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【００９４】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【００９５】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【００９６】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００９７】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【００９８】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【００９９】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１００】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【０１０１】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１０２】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１０３】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０１０４】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１０５】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。
【０１０６】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１０７】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０１０８】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１０９】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１１０】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１１１】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
つまり、このメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１１２】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１１３】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１１４】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１１５】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１１６】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１１７】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１１８】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１１９】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１２０】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１２１】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１２２】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１２３】
また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１２４】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１２５】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１２６】
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１２７】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図３２）と大きく異なる。
【０１２８】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１２９】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１３０】
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１３１】
（実施の形態１０）
この実施の形態は、実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイ構成に関する。
【０１３２】
図２０に、メモリセルアレイ５２１の一構成例を示す。図２０において、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４はメモリ素子、５０８ａ〜５０８ｎはワード線、Ａ１〜Ａ５、Ｂ１〜Ｂ５はビット線である。ここで、各メモリ素子はメモリ機能体を２つ有するが、それらを区別するために、図２０中では、メモリ素子５０１ａＡ１のみに矢印Ａ及び矢印Ｂを付し、その他のメモリ素子については省略している。
【０１３３】
図２０に例示するメモリセルアレイ構成では、ビット線が隣り合う列に属するメモリ素子間で共有されているので、メモリ素子の高集積度での配列が可能となり、記憶容量の大容量化に適している。具体的には、ビット線Ａ２〜Ａ４、Ｂ２〜Ｂ４が共有されている。なお、本実施の形態では４列のメモリ素子が１ブロックを構成しているが、その列数はこれに限定されない。
【０１３４】
また、上記各ビット線は、上述の実施の形態１で図３〜図７を用いて説明したメモリ素子の書込み、消去及び読出し動作で使用する第１及び第２のビット線に該当する。ここで、選択されたメモリ素子の２つのメモリ機能体の何れに対して、書込み、消去または読出し動作を行うかにより、選択されたメモリ素子に接続する２本のビット線の何れか一方が第１のビット線となり、他方のビット線が第２のビット線となる。書込み、消去及び読出しの各動作において、選択されたメモリ素子に接続するワード線及び２本のビット線に印加される電圧は、上述の実施の形態１で説明した通りであり、重複した説明は割愛する。尚、メモリ素子を非選択状態、つまり、書込み、消去及び読出し動作とならないようにするには、ワード線の電圧を０Ｖ（メモリ素子のゲート絶縁膜下にチャネルを形成しないゲート電圧）を印加するか、または、メモリ素子に接続する２本のビット線間の電圧差を書込み、消去及び読出し動作とならない電圧差とするかの、少なくとも何れかの状態とする必要がある。従って、選択されたメモリ素子と同一ワード線の非選択メモリ素子の場合は後者の方法により、また、選択されたメモリ素子と同一ビット線の非選択メモリ素子の場合は前者の方法により、また、選択されたメモリ素子とワード線もビット線も同一でない非選択メモリ素子の場合は、両方の方法により非選択状態となる。
【０１３５】
ここで、図示しないが、ワード線には、書込み、消去及び読出しの各動作において、選択メモリ素子及び非選択メモリ素子の夫々に適切な電圧を選択的に印加すべく、各ワード線を駆動する回路が接続する。また、ビット線には、書込み、消去及び読出しの各動作において、選択メモリ素子及び非選択メモリ素子の夫々に適切な電圧を選択的に印加すべく、各ビット線を駆動する回路、及び、読出し動作において、第２のビット線に流れるドレイン電流を検出してメモリ機能体の記憶状態を読み出すセンスアンプ回路が接続する。尚、センスアンプ回路としては公知の差動増幅回路等を応用して実現できる。
【０１３６】
また、本実施の形態の半導体記憶装置によれば、上述の如く、ビット線が隣り合う列に属するメモリ素子に共有されているので、集積度を大幅に向上することができ、その結果、製造コストが大幅に低減され、安価な半導体記憶装置を得ることができる。尚、本発明の半導体記憶装置のメモリアレイセル構成としては、図２０に例示した構成以外であっても構わない。
【０１３７】
本実施の形態の半導体記憶装置は、ロジックトランジスタが同じ半導体チップ上に混載されていることが好ましい。
本実施の形態のメモリ素子を形成するための手順は、通常の標準トランジスタ形成プロセスと非常に親和性の高いものとなっているため、半導体記憶装置、つまり、メモリ素子とロジックトランジスタとを混載するプロセスは非常に簡便なものとなる。ロジック回路部やアナログ回路部を構成する標準トランジスタは、図２１に示すように、通常、半導体基板７１１上にゲート絶縁膜７１２を介して、絶縁膜からなるサイドウォールスペーサ７１４をその側壁に有するゲート電極７１３が形成され、ゲート電極７１３の両側にソース領域７１７及びドレイン領域７１８が形成されている。ソース領域７１７及びドレイン領域７１８は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域７１９を有する。したがって、この標準トランジスタは、半導体記憶装置のメモリ素子の構成と近似しており、標準トランジスタをメモリ素子に変更するためには、例えば、サイドウォールスペーサ７１４にメモリ機能部としての機能を付加し、ＬＤＤ領域７１９を形成しないのみでよい。
【０１３８】
より具体的には、サイドウォールスペーサ７１４を、例えば、図８のメモリ機能体２６１、２６２と同様の構造に変更すればよい。この際、シリコン酸化膜２４１、２４３、シリコン窒化膜２４２の膜厚構成比はメモリ素子が適切な動作をするように適宜調整することができる。標準ロジック部を構成するトランジスタのサイドウォールスペーサが、例えば、図８のメモリ機能体２６１、２６２と同様な構造であったとしても、サイドウォールスペーサ幅（すなわちシリコン酸化膜２４１、２４３とシリコン窒化膜２４２のトータル膜厚）が適切であって、書換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことはない。
【０１３９】
また、標準ロジック部を構成するトランジスタにＬＤＤ領域を形成するためには、ゲート電極を形成した後であってメモリ機能体（サイドウォールスペーサ）を形成する前に、ＬＤＤ領域形成のための不純物注入を行なえばよい。したがって、ＬＤＤ領域形成のための不純物注入を行なう際に、メモリ素子をフォトレジストでマスクするのみで、メモリ素子と標準トランジスタとを同時に形成することができ、容易に混載することができる。
【０１４０】
なお、従来技術のフラッシュメモリは、その形成プロセスが標準ロジックプロセスと著しく異なる。それゆえ、フラッシュメモリを不揮発性メモリとして用いてロジック回路やアナログ回路と混載した従来の場合に比べて、本発明の半導体記憶装置は、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、ロジック回路やアナログ回路と不揮発性メモリ素子とを混載したチップの歩留まりが向上し、製造コストが削減され、ひいては、安価で、信頼性の高い半導体記憶装置を得ることができる。
【０１４１】
（実施の形態１１）
次に、例えば、上記実施の形態１０に例示したような実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備えた半導体記憶装置であって、前記メモリセルアレイと接続し、前記メモリセルアレイに関するメモリ動作を実行するためのメモリ動作回路手段と、前記メモリ動作回路手段と接続し、外部ユーザから複数のデータ端子を介してコマンドを受け取り、前記メモリ動作回路手段が前記メモリ動作を実行するのを制御するために、受け取った前記コマンドに基づいて前記メモリ動作回路手段に対し所定の制御信号を発生するコマンド制御手段と、を備えて構成される本発明に係る半導体記憶装置の実施の形態につき説明する。ここで、外部ユーザとは、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）と外部データバスや外部アドレスバス等を介して接続し本発明装置を利用する外部装置（プロセッサや他のメモリデバイス等）を意味する。
【０１４２】
特に、本発明装置が提供するコマンドポート構造について詳細に説明する。コマンドポート構造は、本発明装置を用いるための書込み、消去、書込みベリファイ、消去ベリファイ、読出しの各動作モードの外部ユーザであるプロセッサの制御を可能にする。
【０１４３】
本発明装置の好適な実施例では、上述の通り、上記実施の形態１０に例示したような実施の形態１〜８に記載のメモリ素子の複数を、行方向及び列方向にマトリクス状に配列してなるメモリセルアレイを備えて構成される。本発明装置の特徴的な回路構成と、当該メモリセルアレイを採用することにより、外部プロセッサによって制御される記憶内容の書き換えに適合した高密度大容量の不揮発性メモリが提供される。
【０１４４】
コマンドを用いた外部プロセッサによる書込み、消去等のメモリ動作の制御を、既存のＥＰＲＯＭやＥＥＰＲＯＭ等の既存のメモリデバイスとの直接的な端子互換性を確保しつつ実現するには、特別な回路の使用が必要である。かかる端子互換性を実現するために本発明装置では、本発明装置の回路内部で書込み、消去等のメモリ動作を可能にするコマンドポート構造を提供する。このコマンドポート構造は、既存のメモリデバイスとの直接的な端子互換性を確保しつつ、コマンドを用いた外部プロセッサによる書込み、消去、書込みベリファイ、消去ベリファイ、読出し等のメモリ動作の制御を可能にする。かかる専用のコマンドポート構造は、本発明装置と同一の半導体チップ内に一体形成される。
【０１４５】
図２２に、本発明装置１０のブロック構成を示す。アドレスバス１２はアドレス入力Ａ０〜Ａｎをアドレスラッチ１３へ接続する。アドレスバス１２上において、ｎ＋１ビットのアドレス入力となっているが、当該ビット数は実際の値はメモリセルアレイの記憶容量やデータのビット幅に依存して設定され、また、変化する。アドレスラッチ１３は、ローデコーダ１４及びコラムデコーダ１５に接続する。ローデコーダ１４はメモリセルアレイ１１と接続し、コラムデコーダ１５はコラムセレクタ１６と接続する。メモリセルアレイ１１へのアクセスは、ローデコーダ１４によってローアドレスのデコードが、コラムデコーダ１５によりコラムアドレスのデコードが提供され、ローデコーダ１４とコラムデコーダ１５によって選択されたロー（ワード線：実施の形態１０参照）とコラム（ビット線：実施の形態１０参照）によって特定のメモリセル（メモリ素子）を選択することにより実現される。ここで、メモリセルアレイ１１の構成は、一例として実施の形態１０に例示したアレイ構成が利用でき、ローデコーダ１４とコラムデコーダ１５も公知の回路例を応用して実現される。
【０１４６】
８ビットの双方向のデータバス２０によってデータが本発明装置１０と接続する。尚、データのビット数も８ビットに限定されるものではなく、適宜変更可能である。データバス２０は入出力バッファ２１に接続し、メモリセルアレイ１１に入力されるデータは、バス２３ａ上の２２介してメモリセルアレイ１１に接続する。逆に、データバス２０に出力されるメモリセルアレイ１１からのデータは、センス回路２８及びバス２３ｂを通して入出力バッファ２１に接続し、データバス２０に出力される。入来するデータは、更に、コマンドポート制御回路３０（コマンド制御手段の一例）にバス２３ａ上で接続する。コマンドポート制御回路３０は、更に、外部信号であるＷＥ＃とＣＥ＃を受け取り、アドレスラッチ１３、データラッチ２２、負電圧発生回路２４、高電圧発生回路２５、及び、書込み・消去ベリファイ制御回路２６に対して制御信号を供給する。外部信号ＣＥ＃及びＯＥ＃はチップイネーブル・出力イネーブル論理回路２７に接続する。これらの入来するデータ、アドレス、及び、制御信号は、外部マイクロプロセッサによって生成される。外部マイクロプロセッサは、通常、本発明装置とともに、他の半導体メモリを備えて、コンピュータシステムを構成する。尚、外部信号に用いた記号＃は、当該信号が低レベル時にアクティブとなる信号（負論理信号）であることを示す。
【０１４７】
電源電圧ＶＣＣ及びその出口ＶＳＳが、書込み電圧ＶＰＰと共に、本発明装置１０に接続している。書込み電圧ＶＰＰの電圧値は、コマンドポート制御回路３０が、読出し、書込み、または、消去動作を選択可能か決定する。ＶＰＰは、コマンドポート制御回路３０、負電圧発生回路２４、高電圧発生回路２５、及び、書込み・消去ベリファイ制御回路２６に接続する。書込み電圧ＶＰＰの発生源が何処にあるかは本発明の本旨とは関係しない。つまり、書込み電圧ＶＰＰの発生源が外部であっても、本発明装置１０に内蔵されていても構わない。
【０１４８】
チップイネーブル・出力イネーブル論理回路２７は、入出力バッファ２１に接続し、入出力バッファ２１に対し、制御信号を提供する。負電圧発生回路２４は、メモリセルアレイ１１上のメモリ素子を消去するときにメモリ素子のゲート（ワード線）に印加する負電圧を提供するために、ローデコーダ１４に接続している。高電圧発生回路２５の出力は、メモリセルアレイ１１上のメモリ素子を書き込みまたは消去するときにメモリ素子のゲート（ワード線）、或いは、ソースまたはドレイン（ビット線）に印加する高電圧（＋５Ｖまたは＋４Ｖ）を提供するためにローデコーダ１４及びコラムデコーダ１５に接続している。書込み・消去ベリファイ制御回路２６の出力は、書込み・消去ベリファイ時にメモリセルアレイ１１上のメモリ素子のゲート（ワード線）にベリファイ用電圧を印加するために、ローデコーダ１４に接続している。
【０１４９】
メモリセルアレイ１１に対する回路内での自動化された書込み及び消去動作を実行可能にするために、本発明装置１０は、外部プロセッサからの上記コマンドをデータバス２０上で受け取るように設計されている。本発明装置１０が選択されると、ＣＥ＃信号が低レベルに遷移し、本発明装置１０はデータバス２０上でモード命令を受け付ける準備が整う。命令は入出力バッファ２１を経由してコマンドポート制御回路３０に達する。コマンドポート制御回路３０は２のｍ乗通り（ｍはデータのビット数）の組み合わせ数の命令群の中の１つの命令をデータバス２０から受け取る。ここで、この命令群には、書込み、書込みベリファイ、消去、消去ベリファイ、アレイ読出し、及び、署名読出しの６つの命令が含まれる。署名読出しは、特殊機能で、本発明装置１０を特定するハードウェア製品とその製造者名を示す信号を本発明装置１０の外部に転送するのに用いられる。どの命令ワードを受け取ったのかに依存して、コマンドポート制御回路３０は受け取った命令に対応する適切な動作を提供するための制御信号を発生する。特定の命令がコマンドポート制御回路３０に入力された後、書込みイネーブル信号ＷＥ＃、チップイネーブル信号ＣＥ＃、出力イネーブル信号ＯＥ＃が、本発明装置１０の様々なユニットの適正な動作のために、コマンドポート制御回路３０とチップイネーブル・出力イネーブル論理回路２７からの種々の信号発生を制御する。
【０１５０】
本実施の形態では、コマンドポート制御回路３０は、書込み電圧ＶＰＰが適切な電圧値、例えば５Ｖの時に起動される。しかし、コマンドポート制御回路３０の非活性化が求められると、ＶＰＰを５Ｖから例えば０．４Ｖレベル以下（例えば、約０Ｖ）にシフトすることによりコマンドポート制御回路３０を非活性化できる。ＶＰＰが０Ｖに遷移すれば、コマンドポート制御回路３０は非活性化し、その結果、データバス２０上のコマンドポート制御回路３０を対象とするアレイ命令（メモリセルアレイ１１に対する動作命令）は無視される。ＶＰＰが０Ｖで、コマンドポート制御回路３０が非活性化していると、本発明装置１０は読出しモードでのみ機能する。コマンドポート制御回路３０の非活性化の仕組みは、従来のＥＰＲＯＭ（或いは、読み出し専用で用いられるＥＥＰＲＯＭ等）の直接の置き換えとして用いられる。また、コマンドポート制御回路３０の非活性化の仕組みは、ＶＰＰが０Ｖ時において、メモリセルアレイ１１の不慮の消去や書込みに対する完全な保護を提供する。
【０１５１】
図２３に本実施の形態におけるコマンドポート制御回路３０のブロック構成図を示す。チップイネーブル信号ＣＥ＃が制御ロジック回路３１とアドレスクロック発生器３２に接続している。書込みイネーブル信号ＷＥ＃が制御ロジック回路３１に入力として接続している。制御ロジック回路３１は、チップイネーブル信号ＣＥ＃が本発明装置１０を起動したときのみ、書込みイネーブル信号ＷＥ＃がアドレスクロック発生器３２と状態クロック発生器３３とコマンドクロック発生器／データクロック発生器３４と接続するのを許可する。状態クロック発生器３３の出力はデータバス２３ａのデータと同様に、状態レジスタ３５に接続し、状態レジスタ３５の出力は、状態デコーダ３６（状態デコーダ手段に同じ）とコマンドクロック発生器３４ａに接続する。コマンドクロック発生器３４ａの出力はコマンドレジスタ３７に接続する。コマンドレジスタ３７はまた、データバス２３ａからデータを受け取り、コマンドレジスタ３７の出力は状態デコーダ３６に接続する。アドレスクロック発生器３２の出力はアドレスラッチ１３（図１参照）にストローブを提供し、データクロック発生器３４ｂはデータラッチ２２（図１参照）にストローブを提供する。状態デコーダ３６の出力はアドレスクロック発生器３２と状態レジスタ３５に戻って接続する。状態デコーダ３６の他の出力は、負電圧発生回路２４と高電圧発生回路２５と書込み・消去ベリファイ制御回路２６（何れも図１参照）に提供される。状態レジスタ３５はコマンドクロック発生器３４ａにフィードバック信号を供給するが、コマンドレジスタ３７にはそのようなフィードバックはない。
【０１５２】
メモリ動作機能は、書込みイネーブル信号ＷＥ＃とチップイネーブル信号ＣＥ＃によって制御される書込みサイクル中にデータバス２３ａを介して選択される。アドレスラッチ１３の内容は書込みイネーブル信号ＷＥ＃の立下りエッジで更新される。書込みイネーブル信号ＷＥ＃の立上りエッジで、命令が状態レジスタ３５と、コマンドレジスタ３７またはデータラッチ２２の何れかにロードされる。状態デコーダ３６は、新たな内部モードをデコードし、対応する制御信号を提供して適切な動作を開始する。状態デコーダ３６から負電圧発生回路２４と高電圧発生回路２５と書込み・消去ベリファイ制御回路２６への各制御信号によって、各回路２４〜２６はローデコーダ１４及びコラムデコーダ１５またはメモリセルアレイ１１へのＶＰＰ電圧の供給を行う。ＶＰＰ電圧から生成されるベリファイ電圧は、書込みまたは消去ベリファイの間に書込み及び消去マージンを保証するためにローでコーダ１４を介してワード線に印加される。
【０１５３】
図２４〜図２６は、本発明装置１０に係る各種信号のタイミング波形を示す。図２４は読出し動作を示し、ここでは、メモリセルアレイ１１がアドレス指定され、出力イネーブル信号ＯＥ＃がチップイネーブル・出力イネーブル論理回路２７を活性化して入出力バッファ２１の出力機能を起動したときにメモリセルアレイ１１からデータが読み出される。
【０１５４】
図２５は消去動作のタイミングサイクルを示している。第１書込みサイクル（４０）で消去コマンドのコードがコマンドレジスタ３７と状態レジスタ３５に書き込まれ、第２書込みサイクル（４１）で消去確認コマンドのコードが状態レジスタ３５に書き込まれる２書込みシーケンスによって消去動作が得られる。消去確認コードがＷＥ＃信号の第２サイクル（４１）の立上りエッジで消去動作を開始させる。状態デコーダ３６が、負電圧発生回路２４と高電圧発生回路２５に対するコマンドを開始し、メモリセルアレイ１１に必要な消去電圧（負電圧と高電圧）が供給される。書込みサイクル（４２）で消去ベリファイコマンドを状態レジスタ３５とコマンドレジスタ３７に書き込むことで消去動作を終了させ、ベリファイするバイトのアドレスをラッチし、そして、内部の消去マージン電圧（ベリファイ用電圧）を用意する。そして、外部マイクロプロセッサは、時刻（４３）でＯＥ＃が低レベルに遷移したときに、標準的な読出しタイミングを用いてアクセスされたアドレスからメモリセルアレイ１１のデータにアクセスできる。当該ベリファイ手順を全てのアドレスについて繰り返す。
【０１５５】
書込みは、図２６に示す要領で実行される。書込みコマンドが、書込みイネーブル信号ＷＥ＃の第１書込みサイクル（４５）で、コマンドレジスタ３７と状態レジスタ３５に取り込まれる。第２書込みサイクル（４６）はアドレスラッチ１３とデータラッチ２２をロードする。ＷＥ＃信号の第２サイクル（４６）の立上りエッジで、状態デコーダ３６が高電圧発生回路２５に対し制御信号を発生することにより書込みが開始される。そして、高電圧発生回路２５が、メモリセルアレイ１１の選択されたメモリセル（メモリ素子）の所定の電極に例えば、上述の実施の形態１に例示した書込み電圧を供給する。書込みサイクル（４７）で書込みベリファイコマンドを状態レジスタ３５とコマンドレジスタ３７に書き込むことで書込み動作を終了させ、新たに書き込んだデータをベリファイするために内部の書込みマージン電圧（ベリファイ用電圧）を設定する。そして、外部マイクロプロセッサは、時刻（４８）でＯＥ＃が低レベルに遷移したときに、標準的な読出しタイミングを用いてアクセスされたアドレスからメモリセルアレイ１１のデータにアクセスできる。
【０１５６】
図２７に、コマンドポート制御回路３０が使用する消去アルゴリズムのフローチャートを示す。初期化工程でＶＰＰが供給され、カウンタが所定値に初期化される。そして、消去コマンドが書き込まれ、引き続き、消去確認コマンドが書き込まれる（タイミングは図２５参照）。消去が達成するタイムアウト期間の経過後、消去ベリファイコマンドが書き込まれる。
【０１５７】
そして、もしデータが消去されていなければ、データ消去のパルス幅を所定値（ＣＵＭＴＥＷ）だけインクリメント（増分の追加）され、ＴＥＷカウンタに格納され、上限値であるかがチェックされる。本実施の形態の好適な実施例では、消去パルス幅は、１０秒の上限値までインクリメントされる。各インクリメント処理後、消去コマンドと消去確認コマンドの書込みを再度行い、同じシーケンスが繰り返される。しかしながら、もしデータが所定のパルス回数上限値（例えば、６４回）後もデータが消去されていなければ、当該メモリセルについて消去が完了しなかったとして、消去エラーが認知される。データが読み出され、消去されたと確認されると、アドレスがインクリメントされ、消去ベリファイシーケンスが最後のアドレスがベリファイされるまで繰り返される。最後のアドレスがベリファイされると、読出しコマンドがコマンドレジスタ３７と状態レジスタ３５に書き込まれ、読出し動作のために当該レジスタがリセットされ、消去サイクルが終了する。もし、消去ベリファイしたデータが消去されていなかったら、上述の通り、消去パルス幅のインクリメントを行い、消去シーケンスを繰り返す。消去及びそのベリファイの成された最後アドレスのデータから消去ベリファイを再開することで、消去シーケンスの効率の向上が達成される。尚、図２７中の最後の工程で、ＶＰＰを非活性化する処理が含まれるが、ＶＰＰは次の処理のために供給状態を維持しても構わない。
【０１５８】
図２８に、書込みアルゴリズムのフローチャートを示す。書込みサイクルは、初期化工程でＶＰＰが供給され、カウンタが所定値に初期化されて開始される。書込みコマンドがコマンドレジスタ３７と状態レジスタ３５に書き込まれ、引き続き、第２書込みサイクルで、書込みアドレスと書込みデータがラッチされる（タイミングは図２６参照）。次に、書込みベリファイコマンドが書き込まれ、データがメモリセルアレイ１１から読み出され、データが書き込まれているかをチェックする。ここで、書込みデータ（期待値）とメモリセルアレイ１１から読み出されたデータが一致しない場合、書込み時間を増加させるべくパルス（印加）回数を１つインクリメントして、書込み及び読出し（ベリファイ）シーケンスが繰り返される。当該繰り返しにより、書込み時間は、１回の書込みパルス幅と最大繰り返し回数の積で定まる上限値まで増加可能である。ここで、最大繰り返し回数まで繰り返して、書込みデータと読出しデータが一致しない場合は、書込みエラーが検出されることになる。逆に、読出しデータが正しいと検証されると、別のアドレスへの書込みがある場合は、当該書込みアドレスと書込みデータにつき同じ手順を繰り返す。ここで、他に書き込むアドレスが無い場合は、読出しコマンドがコマンドレジスタ３７と状態レジスタ３５に書き込まれ、読出し動作のために当該レジスタがリセットされ、書込みサイクルが終了する。尚、図２８中の最後の工程で、ＶＰＰを非活性化する処理が含まれるが、消去サイクル時と同様に、ＶＰＰは次の処理のために供給状態を維持しても構わない。
【０１５９】
次に、コマンドポート制御回路３０の各クロック発生手段３２〜３４、及び、コマンドレジスタ３７と状態レジスタ３５につき、若干の説明を加える。
【０１６０】
好適な実施例において、アドレスクロック発生器３２からアドレスラッチ１３へのストローブを発生するための時間遅延を提供するのに縦列したインバータが用いられる。コマンドレジスタ３７は、４つの別個のレジスタからなり、その内の３つのレジスタはモード選択に利用され、残りの１つは無効な入力のデコードとラッチに使用される。状態レジスタ３５には２つの別個のレジスタがある。一方のレジスタは、書込み及び消去を活性化するためのフィードバック制御に用いられ、他方のレジスタは、データラッチ２２またはコマンドレジスタ３７へのデータ入力フローを制御するのに使用される。コマンドクロック発生器３４ａとデータクロック発生器３４ｂは、これらのレジスタとデータラッチ２２で必要とされる非重複（ノンオーバーラップ）クロックフェーズを生成する機能を有している。当該コマンド及びデータクロックは、書込みサイクル期間中の入力データのデータラッチ２２、コマンドレジスタ３７、及び、状態レジスタ３５へのラッチを制御する。
【０１６１】
アドレスクロック発生器３２は、アドレスラッチ１３へのアドレス情報の流れの制御を負担している。コマンドレジスタ３７と状態レジスタ３５は、コマンドポート構造の心臓部を成し、本発明装置１０の動作モードをデコードするために、入出力バッファ２１から入力データを受け取り、そのデータを格納する。コマンド命令は、上述のコマンドレジスタ３７の３つのレジスタのデータビットと所定の真理値表に基づいて解釈される。コマンドレジスタ３７は、自己の出力からのフィードバックはなく、単一の動作モードを追跡し、複数の動作モードへのエントリーを選択する。状態レジスタ３５は自己の出力から入力へのフィードバック経路を有し、本発明装置１０が複数の動作モードの種々の状態へ移動するときの連続的な動作を追跡する。
【０１６２】
以上、本実施の形態１１に係る本発明装置１０につき詳細に説明したが、当該説明では、書込み及び消去サイクルにおいて、外部プロセッサが、書込み及び消去ベリファイコマンドを上述の要領で本発明装置１０に入力し、データ端子から出力されるデータを読み出して、書込み或いは消去が正常に完了しているかの判断を行う形態を例示した。これに対し、外部プロセッサの負荷を更に軽減する方法として、書込み及び消去ベリファイコマンドの入力を省略して、図２７及び図２８に示す消去及び書込みシーケンスを本発明装置１０に内蔵した書込み・消去制御ロジックにおいて自動的に処理するようにするのも好ましい実施の形態である。これにより、外部プロセッサは、書込み及び消去ベリファイに要する処理から開放される。
【０１６３】
従って、図２６及び図２８に示す書込みシーケンスを例にとれば、第２書込みサイクルで、書込みアドレスと書込みデータがラッチされると、ＷＥ＃信号の第２サイクル（４６）の立上りエッジで、状態デコーダ３６が高電圧発生回路２５に対し制御信号を発生することにより書込みが開始されるので、その後所定のタイミングで、書込みデータのベリファイを自動的に行い、図２８に示すデータ書込みが正常か否かの判定を行い、図示する分岐や繰り返しを自動的に処理すればよい。ここで、かかる処理の制御にステートマシンやマイクロプログラムで動作する内蔵の専用マイクロコントローラを用いて書込み・消去制御ロジックを実現し、当該制御を実行すればよい。
【０１６４】
（実施の形態１２）
上述した半導体記憶装置の応用例として、例えば、図２９に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０１６５】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、本発明のメモリ素子、より好ましくは実施の形態１０〜１３に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０１６６】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０１６７】
液晶ドライバ１００２は、図２９に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとして本発明のメモリ素子を用いるのが好ましく、特に、本発明のメモリ素子を集積した実施の形態１１に記載の半導体記憶装置を用いるのが好ましい。
【０１６８】
本発明のメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれば、液晶ドライバなどの回路との混載プロセスが容易であることから製造コストを低減することができる。
【０１６９】
（実施の形態１３）
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図３０に示す。
【０１７０】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述した本発明の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０１７１】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０１７２】
【発明の効果】
本発明の半導体記憶装置によれば、データ端子を介してメモリセルアレイの書込み、消去等のメモリ動作を実行するコマンドポート構造が提供される。また、メモリセルアレイに関するメモリ動作を実行するためのメモリ動作回路手段を備えているので、メモリセルアレイの書込み、消去動作及びそれらのベリファイ（動作完了の検証）動作を行う回路手段が提供される。コマンド制御手段を備えているので、外部のプロセッサ等の外部ユーザに接続するデータバスからメモリ動作に係る命令を受け付けることができる。また、コマンド制御手段に書き込まれた命令は、メモリセルアレイを書き込み、消去し、或いは、当該書込み、消去動作の後で、メモリセルアレイ内のデータの確認するための制御信号を発生するための必要なコマンドを提供することができる。
【０１７３】
また、このメモリ素子は、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とを分離しているため、メモリ機能を損なうことなく、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制することができる。
【０１７４】
さらに、ＥＥＰＲＯＭに比べて書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、半導体記憶装置の書込み状態と消去状態との判別が容易となり、信頼性を向上させることができる。
【０１７５】
しかも、メモリ素子の形成プロセスは、通常のトランジスタ形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタからなる増幅器と混載して半導体記憶装置を構成する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、増幅器と不揮発性メモリ素子とを混載したチップの歩留まりが向上し、コストが削減され、安価でかつ信頼性の高い半導体記憶装置を得ることができる。
【０１７６】
メモリ素子対のゲート電極が、一体となってワード線として機能し、かつメモリ素子対のメモリ機能体が、ゲート電極の両側においてそれぞれ一体となって共有されてなる場合には、ゲート電極間を接続するための配線を簡略化し、半導体記憶装置の集積度を向上させることができるとともに、メモリ素子ごとにメモリ機能体を分離する必要がなく、製造工程を簡略化することができる。
【０１７７】
メモリ機能体が、少なくとも一部を拡散領域の一部にオーバーラップするように形成されてなる場合には、半導体記憶装置の読出し速度を十分に高速にすることができる。
【０１７８】
メモリ機能体が、ゲート絶縁膜の表面と略平行な表面を有する電荷を保持する機能を有する膜を含む場合には、メモリ素子のメモリ効果のばらつきを小さくすることができ、半導体記憶装置の読出し電流ばらつきを抑えることができる。また、記憶保持中のメモリ素子の特性変化を小さくすることができるため、半導体記憶装置の記憶保持特性を向上させることができる。
【０１７９】
電荷を保持する機能を有する膜が、ゲート電極側面と略平行に配置する場合には、メモリ素子の書換え速度が増大するため、半導体記憶装置の書換え動作を高速にすることができる。
【０１８０】
メモリ機能体が、さらに電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、この絶縁膜が、ゲート絶縁膜よりも薄く、かつ０．８ｎｍ以上の膜厚である場合には、半導体記憶装置の書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、メモリ素子のメモリ効果が増大するため、半導体記憶装置の読出し速度を高速にすることが可能となる。
【０１８１】
また、メモリ機能体が、さらに電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、この絶縁膜が、ゲート絶縁膜よりも厚く、かつ２０ｎｍ以下の膜厚である場合には、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるため、半導体記憶装置を高集積化しても十分な記憶保持性能を得ることができる。
【０１８２】
また、本発明の表示装置によれば、上述の半導体記憶装置を備えているため、例えば、不揮発性メモリ素子を表示パネルの製造後に表示ばらつきを補正するための情報記憶に用いることができ、表示装置の製品間の画質を均一にすることができる。しかも、メモリ素子と論理回路部の混載プロセスが簡易であり、製造コストを抑制することができ、安価で信頼性の高い表示装置を得ることができる。
【０１８３】
本発明の電子機器、特に携帯電子機器によれば、上述の半導体記憶装置を備えているため、メモリ部と論理回路部の混載プロセスが簡易となり、電子機器の動作速度を向上させ、製造コストを削減することが可能になるとともに、安価で信頼性の高い表示装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図４】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図５】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】本発明の半導体記憶装置におけるメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】本発明の半導体記憶装置におけるメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】本発明の半導体記憶装置におけるメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】本発明の半導体記憶装置におけるメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】本発明の半導体記憶装置におけるメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】本発明の半導体記憶装置におけるメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】本発明の半導体記憶装置におけるメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】本発明の半導体記憶装置（実施の形態１０）のメモリセルアレイの一構成例を示す回路図である。
【図２１】通常トランジスタの要部の概略断面図である。
【図２２】本発明の半導体記憶装置（実施の形態１１）の一構成例を示すブロック構成図である。
【図２３】本発明の半導体記憶装置（実施の形態１１）におけるコマンド制御手段の一構成例を示すブロック構成図である。
【図２４】本発明の半導体記憶装置（実施の形態１１）における読出しサイクルを示すタイミング波形図である。
【図２５】本発明の半導体記憶装置（実施の形態１１）における消去サイクルを示すタイミング波形図である。
【図２６】本発明の半導体記憶装置（実施の形態１１）における書込みサイクルを示すタイミング波形図である。
【図２７】本発明の半導体記憶装置（実施の形態１１）における消去アルゴリズムを示すフローチャートである。
【図２８】本発明の半導体記憶装置（実施の形態１１）における書込みアルゴリズムを示すフローチャートである。
【図２９】本発明の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１２）の概略構成図である。
【図３０】本発明の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１３）の概略構成図である。
【図３１】従来のフラッシュメモリの要部の概略断面図である。
【図３２】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１０ 本発明の半導体記憶装置
１１ メモリセルアレイ
１２ アドレスバス
１３ アドレスラッチ
１４ ローデコーダ
１５ コラムデコーダ
１６ コラムセレクタ
２０ データバス
２１ 入出力バッファ
２２ データラッチ
２３ａ、２３ｂ バス
２４ 負電圧発生回路
２５ 高電圧発生回路
２６ 書込み・消去ベリファイ制御回路
２７ チップイネーブル・出力イネーブル論理回路
２８ センス回路
３０ コマンドポート制御回路（コマンド制御手段）
３１ 制御ロジック回路
３２ アドレスクロック発生器
３３ 状態クロック発生器
３４ａ コマンドクロック発生器
３４ｂ データクロック発生器
３５ 状態レジスタ
３６ 状態デコーダ（状態デコーダ手段）
３７ コマンドレジスタ
１、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４ メモリ素子
１０１、２１１、２８６、７１１ 半導体基板
１０２ Ｐ型ウェル領域
１０３、２１４、７１２ ゲート絶縁膜
１０４、２１７、７１３ ゲート電極
１０５ａ、１０５ｂ メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３ 拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ シリコン窒化膜
１２０、２７１ オフセット領域
１２１ ゲート電極下の領域
１１１ 微粒子
１１２ 絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ メモリ機能体
２２６ 反転層
２４１、２４３、２４４ シリコン酸化膜
２８１、２８２、２９２、４２１ 領域
２８３、２８４ 電気力線
２８７ ボディ領域
２８８ 埋め込み酸化膜
２９１ 高濃度領域
５０８ａ〜５０８ｎ ワード線
５２１ メモリ素子配列領域（メモリセルアレイ）
７１４ サイドウォールスペーサ
７１７ ソース領域
７１８ ドレイン領域
７１９ ＬＤＤ領域
８１１ 制御回路
８１２ 電池
８１３ ＲＦ回路
８１４ 表示部
８１５ アンテナ
８１６ 信号線
８１７ 電源線
１００１ 液晶パネル
１００２ 液晶ドライバ
１００３ 不揮発性メモリ部
１００４ ＳＲＡＭ部
１００５ 液晶ドライバ回路
Ａ１〜Ａ５、Ｂ１〜Ｂ５ ビット線
Claims (13)
- メモリ素子をマトリクス状に配列してなるメモリセルアレイと、前記メモリセルアレイと接続し、前記メモリセルアレイに関するメモリ動作を実行するためのメモリ動作回路手段と、前記メモリ動作回路手段と接続し、外部ユーザから複数のデータ端子を介してコマンドを受け取り、前記メモリ動作回路手段が前記メモリ動作を実行するのを制御するために、受け取った前記コマンドに基づいて前記メモリ動作回路手段に対し所定の制御信号を発生するコマンド制御手段と、を備えた半導体記憶装置であって、
前記メモリ動作回路手段は、前記外部ユーザから複数のアドレス入力端子を介してアドレスを、前記データ端子を介して前記メモリセルアレイに格納するデータを受け取り、前記データ端子を介して前記外部ユーザに前記メモリセルアレイに格納されたデータを提供可能に構成され、
前記コマンド制御手段は、コマンド・状態レジスタ手段、クロック発生手段、及び、状態デコーダ手段を備え、
前記コマンド・状態レジスタ手段は、前記コマンドを格納し、前記メモリ動作に係る手順を追跡探知し、
前記クロック発生手段は、前記メモリ動作回路手段への前記アドレスと前記データのラッチ、及び、前記コマンド・状態レジスタ手段への前記コマンドのラッチを制御するために、前記メモリ動作回路手段及び前記コマンド・状態レジスタ手段に対しタイミング信号を発生し、
前記状態デコーダ手段は、前記コマンド・状態レジスタ手段と接続し、前記メモリ動作回路手段に所定の制御信号を発生するために前記コマンド・状態レジスタ手段に受け付けられたコマンドをデコードし、
前記メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする半導体記憶装置。 - 前記メモリ動作は、読出し動作、書込み動作、消去動作、書込みベリファイ動作、及び、消去ベリファイ動作を含み、
前記コマンドは、書込みコマンドと消去コマンドを少なくとも含むことを特徴とする請求項１に記載の半導体記憶装置。 - 前記コマンド・状態レジスタ手段は、コマンドレジスタと状態レジスタを備え、
前記コマンドレジスタは、受け取ったコマンドを格納し、
前記状態レジスタは、前記コマンドを格納し、前記メモリ動作に係る手順を追跡探知することを特徴とする請求項１または２に記載の半導体記憶装置。 - 前記メモリ動作回路手段は、前記メモリセルアレイをアドレス指定するアドレスをデコードするアドレスレジスタと、前記データをラッチするデータレジスタとを備えることを特徴とする請求項３に記載の半導体記憶装置。
- 前記クロック発生手段は、
前記アドレスレジスタと接続し、前記アドレスレジスタへの前記アドレスのラッチを制御するためにアドレスタイミング信号を発生するアドレスクロック発生器と、
前記データレジスタと接続し、前記データレジスタへの前記データのラッチを制御するためにデータタイミング信号を発生するデータクロック発生器と、
前記コマンドレジスタと接続し、前記コマンドレジスタへの前記コマンドのラッチを制御するためにコマンドタイミング信号を発生するコマンドクロック発生器と、
前記状態レジスタと接続し、前記状態レジスタへの前記コマンドのラッチを制御するために状態タイミング信号を発生する状態クロック発生器と、を備え、
前記データタイミング信号が、前記コマンドタイミング信号と前記状態タイミング信号と重なり合わないことを特徴とする請求項４に記載の半導体記憶装置。 - 前記コマンド制御手段が活性化されたとき、前記コマンド制御手段が、前記コマンド制御手段への前記コマンドの書込みを可能にする書込みイネーブル信号を受け取ることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
- 前記メモリ機能体が、少なくとも一部を前記拡散領域の一部にオーバーラップするように形成されてなることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
- 前記メモリ機能体が、電荷を保持する機能を有する膜を備え、前記電荷を保持する機能を有する膜の表面が、前記ゲート絶縁膜の表面と略平行に配置されてなることを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。
- 前記電荷を保持する機能を有する膜が、前記ゲート電極の側面と略平行に配置してなることを特徴とする請求項８に記載の半導体記憶装置。
- 前記メモリ機能体が、前記電荷を保持する機能を有する膜と前記チャネル領域又は前記半導体層とを隔てる絶縁膜を有し、前記絶縁膜が、前記ゲート絶縁膜よりも薄く、且つ、０．８ｎｍ以上の膜厚を有することを特徴とする請求項８または９に記載の半導体記憶装置。
- 前記メモリ機能体が、前記電荷を保持する機能を有する膜と前記チャネル領域又は前記半導体層とを隔てる絶縁膜を有し、前記絶縁膜が、ゲート絶縁膜よりも厚く、且つ、２０ｎｍ以下の膜厚を有することを特徴とする請求項８または９に記載の半導体記憶装置。
- 請求項１〜１１の何れか１項に記載の半導体記憶装置を備えたことを特徴とする表示装置。
- 請求項１〜１１の何れか１項に記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003141751A JP2004348789A (ja) | 2003-05-20 | 2003-05-20 | 半導体記憶装置及び携帯電子機器 |
| US10/850,212 US6990022B2 (en) | 2003-05-20 | 2004-05-19 | Semiconductor memory device and portable electronic apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003141751A JP2004348789A (ja) | 2003-05-20 | 2003-05-20 | 半導体記憶装置及び携帯電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004348789A true JP2004348789A (ja) | 2004-12-09 |
Family
ID=33530028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003141751A Pending JP2004348789A (ja) | 2003-05-20 | 2003-05-20 | 半導体記憶装置及び携帯電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6990022B2 (ja) |
| JP (1) | JP2004348789A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7593259B2 (en) | 2006-09-13 | 2009-09-22 | Mosaid Technologies Incorporated | Flash multi-level threshold distribution scheme |
| US9733349B1 (en) | 2007-09-06 | 2017-08-15 | Rockwell Collins, Inc. | System for and method of radar data processing for low visibility landing applications |
| US9939526B2 (en) | 2007-09-06 | 2018-04-10 | Rockwell Collins, Inc. | Display system and method using weather radar sensing |
| US9354633B1 (en) | 2008-10-31 | 2016-05-31 | Rockwell Collins, Inc. | System and method for ground navigation |
| US8558731B1 (en) | 2008-07-02 | 2013-10-15 | Rockwell Collins, Inc. | System for and method of sequential lobing using less than full aperture antenna techniques |
| JP2010267341A (ja) * | 2009-05-15 | 2010-11-25 | Renesas Electronics Corp | 半導体装置 |
| US9019145B1 (en) | 2011-07-14 | 2015-04-28 | Rockwell Collins, Inc. | Ground clutter rejection for weather radar |
| US9588883B2 (en) | 2011-09-23 | 2017-03-07 | Conversant Intellectual Property Management Inc. | Flash memory system |
| KR20140109032A (ko) * | 2013-03-05 | 2014-09-15 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법, 상기 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템 데이터 저장 시스템 및 메모리 시스템 |
| US9262932B1 (en) | 2013-04-05 | 2016-02-16 | Rockwell Collins, Inc. | Extended runway centerline systems and methods |
| US10928510B1 (en) | 2014-09-10 | 2021-02-23 | Rockwell Collins, Inc. | System for and method of image processing for low visibility landing applications |
| US10705201B1 (en) | 2015-08-31 | 2020-07-07 | Rockwell Collins, Inc. | Radar beam sharpening system and method |
| US9608066B1 (en) * | 2015-09-29 | 2017-03-28 | International Business Machines Corporation | High-K spacer for extension-free CMOS devices with high mobility channel materials |
| US10228460B1 (en) | 2016-05-26 | 2019-03-12 | Rockwell Collins, Inc. | Weather radar enabled low visibility operation system and method |
| US10353068B1 (en) | 2016-07-28 | 2019-07-16 | Rockwell Collins, Inc. | Weather radar enabled offshore operation system and method |
| KR102649318B1 (ko) * | 2016-12-29 | 2024-03-20 | 삼성전자주식회사 | 상태 회로를 포함하는 메모리 장치와 그것의 동작 방법 |
| KR102378384B1 (ko) * | 2017-09-11 | 2022-03-24 | 삼성전자주식회사 | 불휘발성 메모리 장치의 동작 방법 및 메모리 컨트롤러의 동작 방법 |
| US10460816B2 (en) * | 2017-12-08 | 2019-10-29 | Sandisk Technologies Llc | Systems and methods for high-performance write operations |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5222046A (en) * | 1988-02-17 | 1993-06-22 | Intel Corporation | Processor controlled command port architecture for flash memory |
| US5424979A (en) * | 1992-10-02 | 1995-06-13 | Matsushita Electric Industrial Co., Ltd. | Non-volatile memory cell |
| US5509134A (en) * | 1993-06-30 | 1996-04-16 | Intel Corporation | Method and apparatus for execution of operations in a flash memory array |
| US6018816A (en) * | 1997-04-04 | 2000-01-25 | Canon Kabushiki Kaisha | Information processing system and method, image processing system and method, information processing apparatus and computer readable memory |
| US6740927B1 (en) * | 2003-01-06 | 2004-05-25 | Applied Intellectual Properties Co., Ltd. | Nonvolatile memory capable of storing multibits binary information and the method of forming the same |
| JP2004280558A (ja) * | 2003-03-17 | 2004-10-07 | Ricoh Co Ltd | インタフェース回路及びインタフェース回路を有する光ディスク装置 |
-
2003
- 2003-05-20 JP JP2003141751A patent/JP2004348789A/ja active Pending
-
2004
- 2004-05-19 US US10/850,212 patent/US6990022B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6990022B2 (en) | 2006-01-24 |
| US20040264252A1 (en) | 2004-12-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7050337B2 (en) | Writing control method and writing control system of semiconductor storage device, and portable electronic apparatus | |
| US7405974B2 (en) | Semiconductor memory device, page buffer resource assigning method and circuit therefor, computer system and mobile electronic device | |
| JP2004348806A (ja) | 半導体記憶装置およびそれを備えた携帯電子機器 | |
| JP2004348789A (ja) | 半導体記憶装置及び携帯電子機器 | |
| JP2004247436A (ja) | 半導体記憶装置、表示装置及び携帯電子機器 | |
| JP2004348801A (ja) | 半導体記憶装置、予め定められたメモリ素子を保護するための方法及び携帯電子機器 | |
| JP2004348788A (ja) | 半導体記憶装置及び携帯電子機器 | |
| JP2004348809A (ja) | 半導体記憶装置及び携帯電子機器 | |
| US7009884B2 (en) | Semiconductor storage device, display device and portable electronic equipment | |
| JP2004348808A (ja) | 半導体記憶装置、携帯電子機器、イレース動作を制御する方法及びプログラム動作を制御する方法 | |
| JP2004335056A (ja) | 複数のメモリセルを有する半導体記憶装置をプログラムする方法および消去する方法 | |
| JP2004342274A (ja) | 半導体記憶装置およびそれを備えた携帯電子機器 | |
| JP2004348790A (ja) | 半導体記憶装置及び携帯電子機器 | |
| JP2004349349A (ja) | 半導体記憶装置及び携帯電子機器 | |
| JP2004342927A (ja) | 半導体記憶装置及び携帯電子機器 | |
| JP2004164811A (ja) | 半導体記憶装置および携帯電子機器 | |
| US6992926B2 (en) | Driver circuit for semiconductor storage device and portable electronic apparatus | |
| JP2004348803A (ja) | 不揮発性メモリ素子のプログラム検証方法および半導体記憶装置とそれを備えた携帯電子機器 | |
| JP2004348805A (ja) | 半導体記憶装置 | |
| JP2004348791A (ja) | 半導体記憶装置及び携帯電子機器 | |
| JP2004348802A (ja) | 不揮発性メモリ素子のプログラム検証方法および半導体記憶装置とそれを備えた携帯電子機器 | |
| JP2004342277A (ja) | 半導体記憶装置、その駆動方法及び携帯電子機器 | |
| JP2004297028A (ja) | 半導体記憶装置 | |
| JP2004342276A (ja) | 半導体記憶装置およびそのプログラム方法 | |
| JP2004335797A (ja) | 半導体記憶装置とその駆動方法、および携帯電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041224 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050810 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080408 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080805 |