TW201503139A - 快閃多階臨限値分佈設計 - Google Patents

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Abstract

一種用於多階快閃單元之臨限電壓分佈設計，在此單元中拭除臨限電壓與至少一經程式規劃臨限電壓位於拭除電壓領域中。由於具有在拭除電壓領域中至少一經程式規劃臨限電壓，可以降低Vread電壓位準，而將讀取干擾效應最小化，同時由於將經程式規劃狀態間之臨限電壓距離最大化，而可以延長多階快閃單元之使用壽命期限。此拭除電壓領域可以小於0V，而程式規劃電壓領域大於0V。因此，此用於程式規劃查證與讀取多階快閃單元之電路具有：在拭除電壓領域中之經程式規劃臨限電壓，且此程式規劃電壓領域使用負與正之高電壓。

Description

快閃多階臨限值分佈設計
本發明一般有關於一種快閃式記憶體。本發明更尤其有關於一種快閃式記憶體裝置、一種用於程式規劃快閃式記憶體單元之方法、以及用於查證臨限電壓之方法。
許多種型式之消費者電子裝置產品依靠某種形式的大容量儲存體，以留存用於由微控制器執行碼的資料與軟體。此種消費者電子裝置為數眾多，且包括此等裝置例如：個人數位助理(PDA)、可攜式音樂播放器、可攜式多媒體播放器(MPM)、以及數位攝影機。在PDA中，需要大容量儲存體用於儲存應用程式與資料；而可攜式音樂播放器與數位攝影機需要大量之大容量儲存體，用於保存音樂檔案資料及/或影像資料。此用於此等可攜式電子裝置之大容量儲存體解決方案較佳為小尺寸、消耗最小功率、以及具有高儲存密度。此限制其選擇至非揮發性形式記憶體，這是由於揮發性記憶體、例如靜態隨機存取記憶體(SRAM)與動態隨機存取記憶體(DRAM)需要持續 使用電力，以便保存資料。如同在此技術中所熟知，此等可攜式電子裝置依靠具有有限電力供應之電池。因此，此等在電力去除後可以保存資料之非揮發性記憶體受到偏好。
當許多消費者產品使用商品快閃式記憶體，快閃式記憶體由消費者間接使用於此等產品中，其例如為蜂巢式電話與具有微處理功能之此等裝置。更特定而言，在此等消費者電子裝置中常見之特殊用途積體電路(ASIC)可以具有整合式快閃記憶體，以使得韌體可以升級。不用說由於其在尺寸、儲存密度、以及速率中最適平衡快閃式記憶體為多功能，使得其成為用於消費者電子裝置之受偏好非揮發性大容量儲存體解決方案。
第1圖為典型快閃記憶體裝置之方塊圖。此快閃記憶體10包括：邏輯電路，用於控制此快閃式記憶體電路之各種功能；暫存器，用於儲存位址與資料；高電壓電路，用於產生所須之程式規劃與拭除電壓；以及核心記憶體電路，用於存取快閃式記憶體陣列。此等所顯示快閃記憶體10之電路區塊之功能在此技術中應為所熟知。熟習此技術人士瞭解在第1圖中所顯示之快閃記憶體10代表在許多可能組態中之一種可能快閃記憶體組態。
讀取操作為對於儲存在記憶體陣列稱為位址之特定記憶體位址之資料之相當直截了當之存取。在對於記憶體陣列特定區塊之寫操作之前，此特定區塊必須首先以所施加之高電壓拭除。寫操作更準確地稱為程式規劃操作，需要 小心地施加高電壓至所選擇記憶體位置，接著為程式規劃查證操作，以確保此資料已經被適當地程式規劃。此外，由於使用高電壓，必須設計此快閃式記憶體晶片可以對於此等非所選擇記憶體單元之無意間之程式規劃相當容忍。
第2圖為電路圖，其顯示在第1圖中所示在記憶體單元陣列中所使用之NAND單元串。第2圖為兩個NAND記憶體單元串之電路圖。各NAND記憶體單元串包括：32個串聯之浮動閘極記憶體單元50，其各連接至各字元線WL0至WL31；串選擇電晶體52，連接介於位元線54與第一浮動閘極記憶體單元50之間；以及接地選擇電晶體56，連接介於共同源極線(CSL)58與最後浮動閘極記憶體單元50之間。串選擇電晶體52之閘極接收串選擇信號SSL，而接地選擇電晶體56之閘極接收接地選擇信號GSL。一區塊之此等NAND記憶體單元串共用此共同字元線、串選擇SSL信號線、以及接地選擇GSL信號線。此所顯示NAND記憶體串之結構與配置在此技術中為所熟知。
如同先前提及，首先根據在此技術領域中所熟知技術，將記憶體陣列之此等NAND記憶體單元串拭除。可以選擇地拭除NAND記憶體單元串之各區塊；因此，可以同時拭除一或更多區塊。當成功地拭除時，所有經拭除記憶體單元50具有負的臨限電壓。在事實上，所有經拭除記憶體單元50被設定至例如邏輯“1”之內定邏輯狀態。此等經程式規劃之記憶體單元50將其所具有臨限電壓改變至 正的臨限電壓，因此代表相反“0”邏輯狀態。
第3圖為典型快閃記憶體單元之橫截面圖。此種單元之結構在此技術中為所熟知。通常，控制閘極60連接至字元線，而浮動閘極62藉由氧化物絕緣體61而與所有其他節點隔離。電子(電荷載體)經由在浮動閘極62與基板68間之薄穿隧氧化物63，而注入於浮動閘極62與具有源極64與汲極66之基板68中，或從其射出。
第4圖為具有電荷陷阱之氮化物ROM單元之橫截面圖。此種單元在此技術中為已知。在一氮化物ROM單元中，浮動閘極被去除，且將資料置於例如為矽氮化物之非導電層72之“保存室”或“電荷陷阱”中；非導電層72介於控制閘極70與具有源極74與汲極76之基板78之間。最近，亦已使用矽奈米晶體作為電荷陷阱。
通常，一單元藉由將高電壓施加至閘極、同時將其源極與汲極端子接地而程式規劃。此強電場造成在此單元通道中之電子跨過此閘極氧化物且內嵌於浮動閘極中(被知為(Fowlwer-Nordheim(F-N)穿隧)，因此提高此記憶體單元之有效臨限電壓。
由於日益增加對於減少尺寸之須求、與增加資料儲存密度之期望，現在廣泛使用多階快閃式記憶體單元。如同其名稱所建議，此多階單元每個單元具有超過兩個邏輯狀態。此儲存兩個資訊位元之單一單元具有4個邏輯狀態，其對應於儲存於浮動閘極(或電荷陷阱)中電荷位準之不同位準。通常，此能夠儲存N個二進位位元資料之多階單 元具有2N狀態或邏輯位準。
然而，各浮動閘極電晶體具有在其中它可以實際操作之臨限電壓之某種整個範圍。將此整個範圍分割成界定用於記憶體單元之若干個狀態，其包括允許一狀態與另一狀態清楚地區別。此製造過程之變化與裝置之老化，會造成臨限電壓之位移。此等位移藉由將一狀態移至更靠近下一個狀態，而會減弱單元狀態之強度。而且，當將更多個位準擠進入一固定整個範圍(例如，固定供應電壓範圍)中時，則對於此等位移之公差會減少。
第5圖為用於多階-快閃記憶體單元之臨限電壓(Vt)分佈圖。此亦顯示中間參考電壓。此特殊圖說明此可以儲存2位元資料之快閃記憶體單元之臨限電壓。因此，各多階-快閃記憶體單元必須儲存4個臨限電壓之一。在此習知技術設計中，一個拭除狀態是由在此拭除電壓領域中之負臨限電壓代表。所有經拭除記憶體單元藉由內定具有此負臨限電壓。此所剩餘之三個狀態必須被程式規劃，且其相對應臨限電壓將為正值且位於程式規劃電壓範圍中。在此例中，此拭除電壓領域是在0伏特以下，而此程式規劃電壓領域是在0伏特以上。此種設計之問題為：對於各狀態分佈與狀態間距離之所要求之緊密。
程式規劃典型藉由分頁而達成，這意味著：選出連接至相同字元線之區塊中之所有記憶體單元50，在相同時間以寫資料(邏輯“0”)作程式規劃。該等所剩餘之記憶體單元在此程式規劃期間因此未被選擇。由於在程式規劃 之前，記憶體單元在拭除狀態(邏輯“1”)中開始，僅有以邏輯“0”作程式規劃之記憶體單元應受到促進F-N穿隧所須之強電場。然而，由於記憶體陣列之實體連接，沿著相同字元線之所有記憶體單元接收相同高電壓程式規劃位準。因此，有此等所拭除之記憶體單元將具有無意間移動之臨限電壓的可能。這稱為程式規劃干擾，此在快閃記憶體領域中為所熟知。此問題在當將更多位準擠進於固定電壓範圍中時，在此多階單元中更為顯著。
在第5圖中顯示數個參數，例如Vt窗口、Vt距離、以及Vread距離為關鍵參數，以決定此多階-快閃記憶體之讀/寫速率、可靠度、以及使用期限。此等三個參數彼此影響：此在多階-快閃記憶體中之單元Vt窗口與單元Vt距離較在單階-快閃記憶體中更緊密許多。這是由於在2位元單元之情形中，此三個單元狀態是在具有正Vt之程式規劃電壓領域中。如果單元Vt窗口較寬，則單元Vt距離較窄。此減少讀取感測邊際，且最終導致故障而無法感測相鄰單元狀態。換句話說，在相鄰單元狀態間Vt重疊或甚至只要Vt距離過小會導致裝置故障。
當Vt是在相鄰參考電壓間中間時，此Vt狀態之強度或安全邊際為最大。各Vt狀態用於界定單元Vt窗口的上限與下限可被明確指定。例如，在第5圖中，單元狀態0是介於下限VL0(-3V)與上限VU0(-2V)之間。單元狀態1是介於下限VL1(0.3V)與上限VU1(0.8V)之間。典型地，此在多階-快閃記憶體中單元Vt窗口是在0.5至 1.0伏特之間。在理想上，此窄的單元Vt窗口被偏好，以用於狀態之較佳定義與區別。
該單元Vt距離，其定義為在一單元狀態之臨限電壓範圍之下限Vt、與前一單元狀態之臨限電壓範圍上限Vt之間Vt中之差異。例如，單元狀態2與單元狀態1間Vt距離為1.5-0.8=0.7伏特。此在多階-快閃記憶體單元中單元Vt距離典型地介於0.7至1.0V之間。其為明顯，較大之單元Vt距離受到偏好。
亦令人期望具有Vread距離，即介於讀取傳送電壓與整個程式規劃狀態之上限的間距離應盡可能大。例如，在第5圖中，Vread距離為5.5-3.3=2.2V。然而，對於記憶體單元之最適表現，較低之Vread受到偏好，因為高的Vread會造成干擾。因此，Vread距離與Vread值之間存在一種抵換。此外，此可供使用的固定供應電壓範圍可以決定最大Vread值。
此外，當此重寫(拭除與程式規劃)循環的次數增加時，由於所捕捉電荷所造成的穿隧氧化物退化，而使得單元Vt窗口變得較寬。而且，此讀取傳送電壓Vread應為較低，以使對於在所選擇串中之未選擇單元之讀取干擾最小化。然而，為了在程式規劃領域中容納三個單元狀態(在2位元單元中)，必須將Vread距離維持得至少大於VU3。此會增加Vread之位準。
為了緊密地控制程式規劃單元之Vt，有人建議遞增步階脈衝程式規劃(ISPP)，且其廣泛地使用於快閃記憶 體中。第6圖為圖式，其說明在施加至字元線用於程式規劃臨限電壓之程式規劃脈衝數目對比各脈衝尺寸之間之關係。通常，當各程式規劃脈衝之步進尺寸為小時，可以獲得緊密臨限電壓分佈。然而，由於需要更多程式規劃脈衝，所以程式規劃時間為其抵換代價。
在此具有以上用於單元Vt分佈習知技術設計之多階快閃記憶體中所累積程式規劃/拭除循環，典型地會造成以下說明所熟知的問題。
此重複之電荷傳送造成電子捕捉於浮動閘極與介電質中，這會使得此等單元之程式規劃與拭除特徵退化。因此，當拭除-程式規劃循環數目增加時，此等單元逐漸需要較高程式規劃與拭除電壓；此導致對於一單元上之拭除-程式規劃循環數目之限制。
由於小的單元Vt距離，在此等多階單元中之資料保存特徵將急劇退化。此外，當用於給定狀態Vt分佈較大時，此等經程式規劃單元之最大Vt將較高。此較高Vt需要較高程式規劃電壓Vpgm，且由於此跨隧道氧化物較大電場，會不利地影響資料保存特徵。此外，在多階單元中所需要較高Vt會要求較高Vread。此會造成在讀取操作(即，以較高Vread對於未經選擇記憶體單元之軟式-程式規劃)期間對於在所選擇NAND單元串中未經選擇記憶體單元之讀取干擾。
此外，由於無法降低跨此包括記憶體單元之所有電晶體之電場，此對用於在多階快閃記憶體中讀取與寫入操作 之較高電壓須求，並不會隨著裝置尺寸轉變而轉變。
因此，多階-快閃記憶體單元之使用壽命相當的短，其典型地僅有10,000個循環。此大幅短於每單元單一位元之快閃記憶體裝置之100,000個循環之限制。
本發明之目的為避免或減輕此先前多階-快閃記憶體單元裝置之至少一個缺點。例如，本發明藉由將程式規劃臨限電壓分配在拭除與程式規劃電壓領域中，而改善快閃記憶體單元之持久能力。
在第一觀點中，本發明提供一種快閃記憶體裝置。此快閃記憶體裝置包括：記憶體陣列，其具有配置成列與行之記憶體單元；以及列控制邏輯。記憶體陣列具有配置成列與行之記憶體單元，而各記憶體單元可拭除，以具有在拭除電壓領域中之拭除臨限電壓；且可程式規劃，以具有在拭除電壓領域中之程式規劃臨限電壓。此列控制邏輯在程式規劃查證與讀取操作期間以正電壓與負電壓之一，選擇性地驅動此連接至此記憶體單元閘極端子之字元線。在此觀點之一實施例中，此快閃記憶體裝置更包括正電壓產生器與負電壓產生器，而此正電壓產生器提供正電壓給列控制邏輯，以及此負電壓產生器提供負電壓給列控制邏輯。
根據本發明之實施例，各記憶體單元可程式規劃，以具有在程式規劃電壓領域中之程式規劃臨限電壓，且此拭 除電壓領域包括為負的臨限電壓，而程式規劃電壓領域包括為正的臨限電壓。在本實施例中，各記憶體單元可程式規劃，以儲存對應於第一、第二、第三、以及第四臨限電壓之兩個位元資料。第一臨限電壓與第二臨限電壓是在拭除電壓領域中，以及第三臨限電壓與第四臨限電壓是在程式規劃電壓領域中。此第一臨限電壓對應於拭除臨限電壓。
在第二觀點中，本發明提供一種方法用於查證此組態於NAND串中經拭除記憶體單元之臨限電壓。此方法包括：將耦接至NAND串之位元線預充電至第一電壓位準；將參考電壓施加至此連接至NAND串之經拭除記憶體單元之所有字元線，用於將位元線耦接至第二電壓位準；以及感測在位元線中電壓位準之改變。
根據本發明之一實施例，此第一電壓位準為正電壓，且此經拭除記憶體單元具有在拭除電壓領域中之經拭除臨限電壓，而參考電壓是在拭除電壓領域中。參考電壓可以大於經拭除臨限電壓，且小於在拭除電壓領域中之經程式規劃臨限電壓。在本實施例之另一觀點中，如果在此位元線中並未感測到電壓位準之改變，則拭除此等記憶體單元，且刪除此預充電、施加參考電壓、以及感測記憶體單元之步驟。
在第三觀點中，本發明提供一種程式規劃快閃記憶體之方法，該單元在初始被拭除，以具有在拭除電壓領域中之第一臨限電壓。此方法包括改變此快閃記憶體單元之第 一臨限電壓至第二臨限電壓，此第二臨限電壓是在拭除電壓領域中。此改變步驟可以包括：將連接至快閃記憶體單元之位元線偏壓至可程式規劃電壓位準，接著以預定數目脈衝驅動此連接至快閃記憶體單元之字元線，各脈衝具有預定步進大小。
根據本發明觀點之一實施例，查證該第二臨限電壓以及如果此快閃記憶體單元並不具有第二臨限電壓，則重複此改變步驟。此查證方法包括：將此連接至快閃記憶體單元之位元線預充電至第一電壓位準；以在拭除電壓領域中之參考電壓驅動此連接至快閃記憶體單元之字元線；以及感測在位元線中電壓位準之改變。參考電壓可以大於第一臨限電壓且小於第二臨限電壓。在另一實施例中，此快閃記憶體單元與複數個快閃記憶體單元形成一NAND串，且此驅動步骤更包括：以傳送電壓驅動此連接至複數個快閃記憶體單元之字元線。
在第四觀點中，本發明提供一種讀取快閃記憶體單元之方法，該單元可程式規劃，以具有拭除電壓領域臨限電壓或程式規劃領域臨限電壓。此方法包括：藉由將拭除電壓領域參考電壓施加至此快閃記憶體單元之閘極端子、且感測此連接至快閃記憶體單元之位元線電壓，以決定拭除臨限電壓與拭除電壓領域臨限電壓之一；儲存此快閃記憶體單元之邏輯狀態；藉由施加另一參考電壓至閘極端子、且感測此連接至快閃記憶體單元之位元線電壓，以決定此拭除電壓領域臨限電壓與此程式規劃領域臨限電壓之一； 以及更新此邏輯狀態。
在第五觀點中，本發明提供一種快閃記憶體裝置。此快閃記憶體裝置包括具有記憶體單元之記憶體陣列，各記憶體單元可以被拭除，以具有在拭除電壓領域中之臨限電壓，且可程式規劃以具有：拭除電壓領域中至少一個臨限電壓位準，以及在程式規劃電壓範圍中至少另一個臨限電壓。
根據本觀點之實施例，此拭除電壓領域包括為負的臨限電壓，而程式規劃電壓領域包括為正的臨限電壓，且各記憶體單元為可程式規劃，以儲存對應於第一、第二、第三、以及第四臨限電壓之複數個資料位元。第一臨限電壓與第二臨限電壓可以在拭除電壓領域中，以及第三臨限電壓與第四臨限電壓是在程式規劃電壓領域中。在一替代實施例中，此拭除電壓領域包括為正之臨限電壓，且程式規劃電壓領域包括為負之臨限電壓。
根據本觀點之另一實施例中，此快閃記憶體裝置更包括列控制邏輯，用於響應於列位址，而以負電壓或正電壓選擇性地驅動字元線。此快閃記憶體裝置可以更包括：第一電壓產生器用於提供正電壓，以及第二電壓產生器用於提供負電壓。此列控制邏輯包括：列解碼器，用於接收正電壓與負電壓，此列解碼器響應於列位址以提供列信號；以及字元線驅動器，其響應於致能信號以傳送列信號。在還有另一實施例中，此列控制邏輯包括：區塊解碼器，用於響應於區塊位址以提供致能信號，此致能信號具有正電 壓與負電壓之一。
對於熟習此技術人士，本發明其他觀點與特性將藉由閱讀以下本發明特定實施例之說明並參考所附圖式而變得明顯。
10‧‧‧快閃記憶體
50‧‧‧浮動閘極記憶體單元
52‧‧‧串選擇電晶體
54‧‧‧位元線
56‧‧‧接地選擇電晶體
58‧‧‧共同源極線(CSL)
60‧‧‧控制閘極
61‧‧‧氧化物絕緣體
62‧‧‧浮動閘極
63‧‧‧薄穿隧氧化物
64‧‧‧源極
66‧‧‧汲極
68‧‧‧基板
70‧‧‧控制閘極
72‧‧‧非導電層
74‧‧‧源極
76‧‧‧汲極
78‧‧‧基板
100‧‧‧列控制邏輯
102‧‧‧區塊解碼器
104‧‧‧高電壓產生器
106‧‧‧負電壓產生器
108‧‧‧列解碼器電路
110‧‧‧字元線驅動器電路
200‧‧‧跨耦接反相器
202‧‧‧跨耦接反相器
204‧‧‧n-通道重設電晶體
206‧‧‧n-通道致能電晶體
208‧‧‧n-通道致能電晶體
210‧‧‧跨耦接p-通道電晶體
212‧‧‧跨耦接p-通道電晶體
214‧‧‧n-通道控制電晶體
216‧‧‧n-通道控制電晶體
220‧‧‧n-通道傳送電晶體
300‧‧‧多工器
第1圖為典型快閃記憶體裝置之方塊圖；第2圖為NAND單元串之電路圖；第3圖為典型快閃記憶體單元之橫截面圖；第4圖為具有電荷陷阱之氮化物ROM單元之橫截面圖；第5圖為用於習知技術多階-快閃記憶體單元之臨限電壓(Vt)分佈圖；第6圖說明此施加至字元線用於程式規劃臨限電壓之程式規劃脈衝數目對比各脈衝大小間之關係；第7圖為本發明典型實施例，其顯示用於快閃記憶體單元而可以儲存2位元資料之臨限電壓分佈；第8圖為本發明另一替代實施例，其顯示用於快閃記憶體單元而可以儲存3位元資料之臨限電壓分佈；第9圖為根據本發明實施例用於多階-快閃記憶體裝置之列電路之方塊圖；第10圖為第9圖中所示區塊解碼器與字元線驅動器電路之電路圖；第11圖為第9圖中所示列解碼器電路之電路圖； 第12圖為流程圖，其顯示用於實施拭除-查證操作之方法；第13圖為流程圖，其顯示根據本發明實施例用於程式規劃多個臨限電壓之方法；第14圖為流程圖，其顯示根據本發明實施例程式規劃查證之方法；以及第15圖為流程圖，其顯示根據本發明實施例用於讀取資料之方法。
通常，本發明之觀點為，以最適Vt窗口與最大Vt距離，而提供用於多階快閃單元之臨限電壓分佈設計，而在同時將Vread維持在較低位準。在一實施例中，此藉由在一拭除電壓領域中程式規劃至少一種單元狀態(例如，以一負Vt值)而達成。
第7圖為本發明典範實施例。第7圖顯示此用於可以儲存2位元資料之多階快閃記憶體單元之臨限電壓分佈。在本實施例中，在具有拭除狀態(單元狀態0，對應於資料“11”)之拭除電壓領域中設有程式規劃狀態(單元狀態1，對應於資料“10”)。因此，在拭除電壓領域中有兩個單元狀態，以及在程式規劃電壓領域中有兩個單元狀態(單元狀態2，對應於資料“01”，以及單元狀態3，對應於資料“00”)。藉由程式規劃在拭除電壓領域中的狀態，可以獲得不同之優點。首先，由於狀態間之Vt距離增 加，此相對於具有相同Vt窗口之習知技術裝置，其持久能力立即增加。其次，以程式規劃速率為代價藉由將Vt窗口最小化，而可以進一步增加持久能力。第三，將Vt距離與Vt窗口之需求放寬，以提供優於習知技術裝置之程式規劃性能表現，但具有相同持久能力。此外，可以降低用於未經選出單元之Vread電壓、例如從典型值5.5V降低至4.8V。第7圖所顯示VL與VU的例值，但用於各狀態之VL與VU可任意設定。
在傳統方式中，例如參考第5圖所說明之臨限電壓設計，此單元狀態0具有負Vt(拭除電壓領域)，而此剩餘之三個單元狀態(狀態1、2、以及3)具有正Vt(程式規劃電壓領域)。在第7圖中所說明之本實施例之臨限電壓設計中，單元狀態0與1具有負的Vt，而單元狀態2與3具有正的Vt。在拭除電壓領域與程式規劃電壓領域中之單元狀態數目相等，以及因而此設計被稱為“平衡”Vt分佈設計。
此平衡單元Vt分佈設計提供至少以下優點：由於此等單元狀態之分離，可以加寬各狀態之Vt窗口，因此可以改善程式規劃速率。單元Vt距離被最大化，此可大幅改善資料保存與持久能力。此設計更可降低程式規劃電壓Vpgm與程式規劃-傳送電壓Vpass，而允許隨著裝置幾何形狀調整而調整。此亦使得能夠降低Vread電壓，其因此對於傳統大的Vread值所典型遭遇的讀取干擾提供較高免除能力。雖然，第7圖為用於各單元裝置兩個位元之Vt 分佈範例，但是儲存任何數目位元之單元將都受益於本發明之此等實施例。
第8圖為本發明之替代實施例。第8圖顯示用於可以儲存3位元資訊(即，8個不同狀態)之多階快閃記憶體單元之臨限電壓分佈圖。應注意，在第8圖之實施例中，此8個可能狀態之正好一半是位於拭除電壓領域中，而其他一半位於程式規劃電壓領域中。在其他替代實施例中，在拭除電壓領域中可以有5個狀態，或在拭除電壓領域中可以有3個狀態，或在拭除電壓領域中具有至少兩個狀態之其他組合。
如同先前對於第6圖所討論者，使用ISPP用於程式規劃所想要臨限電壓，其對應於多階快閃記憶體單元之不同狀態。當所有記憶體單元從經拭除狀態被程式規劃至所想要之臨限電壓時，ISPP使用施加至其控制閘極之越來越增大之電壓脈衝，而逐漸移動此經拭除快閃記憶體單元之負的臨限電壓。此遞增之步進大小與脈衝數目決定：此經程式規劃快閃記憶體單元之最後臨限電壓。根據本發明之實施例，此在拭除電壓領域中之經程式規劃狀態可以藉由設定脈衝數目與脈衝步階大小而達成，以致於可以獲得所想要之負的臨限電壓。在第6圖之例中，取決於所選擇之脈衝步進大小，可以藉由使用2至3個脈衝而獲得-2V臨限電壓。一旦已經程式規劃了拭除領域的程式規劃狀態，則剩餘之程式規劃領域狀態可以根據已知技術而程式規劃。應注意，此用於程式規劃該拭除領域狀態之步進大 小可以為小，而不會影響程式規劃速率，這是由於從拭除狀態之臨限電壓位移是相當小。
任何程式規劃操作之一部份係為程式規劃查證操作，其可被使用以檢查資料是否已經適當地程式規劃。例如，在程式規劃操作期間可能尚未設定所想要之臨限電壓。因此，此(等)記憶體單元可以遭受重新程式規劃一直至程式規劃查證清除此記憶體單元為止，或一直至判斷此單元為故障為止。一旦此程式規劃查證操作清除此等記憶體單元，則可以讀取資料。根據本發明實施例可以正與負電壓、以執行程式規劃查證與讀取操作。
表1顯示此使用第5圖之單元Vt分佈設計、在傳統多階快閃記憶體單元中程式規劃期間之讀取、查證、與控制經程式規劃單元Vt期間之所選擇字元線與未經選擇字元線之偏壓情況，以區別各單元狀態。表2顯示在可程式規劃之多階快閃記憶體中的程式規劃查證與讀取期間、此所選擇字元線與未經選擇字元線之偏壓條件，該可程式規劃之多階快閃記憶體以具有根據本發明一觀點在拭除電壓領域中之至少兩個狀態。
表2顯示對於使用於可程式規劃之多階快閃記憶體單元之程式規劃查證與讀取操作典範偏壓條件，以具有在拭除電壓領域中至少兩個狀態。如同於表2中所說明，對於具有負單元Vt(即，單元狀態0或單元狀態1)之單元，在讀取與程式規劃查證操作期間，將負電壓施加至所選擇字元線。應注意，在表2中之電壓值僅用於說明目的。換句話說，在表2中之電壓值可以根據製程技術與單元特徵而改變。
由於轉移至少一個經程式規劃單元狀態之Vt至拭除電壓領域中，此等施加至經選擇字元線之程式規劃查證電壓與讀取電壓與傳統程式規劃查證與讀取的操作不同，如同於表2中所示。典型地，所有程式規劃查證電壓與讀取電壓以正電壓值執行。然而，在此所說明用於多階快閃記憶體單元之臨限電壓分佈設計使用正與負電壓，而用於程式規劃查證與讀取操作。此導致如同以下說明對於字元線電路執行之改變。
第9圖為根據本發明實施例用於多階-快閃記憶體裝置之典範列控制電路之方塊圖。此列控制邏輯100包括：區塊解碼器102、列解碼器電路108、以及字元線驅動器電路110。此具有列控制邏輯100之裝置具有：高電壓產生器104與負電壓產生器106，其可以由在第9圖中未顯示之其他電路使用。每一個記憶體區塊有一個區塊解碼器102，其接收區塊位址BA，用於將字元線驅動器致能。列解碼器108由所有記憶體區塊共用，其接收列位址RA_b與未顯示之其他信號，用於產生一般稱為列信號之源極選擇信號SS、字元線信號S[0：n]、以及接地選擇信號GS。由於經程式規劃狀態之至少一個將是在拭除電壓領域中(例如，具有負的臨限電壓)。此區塊解碼器102與列解碼器電路108將接收一或更多個負電壓，用於施加至所選擇之字元線信號。響應於有效區塊位址BA與列解碼器信號，在程式規劃、程式規劃查證、以及讀取操作期間，將信號SSL、GSL、以及WL0-WLn設定至其所須之電壓位 準。在表2中顯示用於程式規劃查證與讀取操作之示例電壓。
第10圖為電路圖，其顯示第9圖中所示區塊解碼器102與字元線驅動器電路110之電路細節。區塊解碼器102與一記憶體區塊連接，且包括一經交叉耦接反相器鎖定電路與位準位移器電路。此鎖定器電路包括：交叉耦接反相器200與202、一n-通道重設電晶體204、以及一n-通道致能電晶體206與208。當鎖定致能信號LTCH_EN與區塊位址BA是在高邏輯位準時，此鎖定電路被啟動或設定。當信號RST_BD是在高邏輯位準時，此反相器200與202之鎖定電路被重新設定。此位準位移器電路包括一對交叉耦接p-通道電晶體210與212，其各連接至對應的n-通道控制電晶體214與216。電晶體210與212之共用端子接收高電壓Vh，而電晶體214與216之共用端子接收負電壓Vn。節點Vh連接至正電壓產生器104，而節點Vn連接至負電壓產生器106。導向電晶體214與216具有連接至反相器200與218之輸出的閘極端子，反向器200，218的輸入連接至電晶體214之閘極。應注意，此提供給反相器200之高壓電源低於Vh，而提供給反相器202之低壓電源高於Vn。位準位移器電路之輸出(致能信號)BD_out驅動字元線驅動器110之所有n-通道傳送電晶體220之閘極端子。所有傳送電晶體220之基板端子連接至Vn。各傳送電晶體可以選擇性地傳送源極選擇(SS)、字元線(S0-Sn)、以及接地選擇(GS)信號至 記憶體陣列。佔位碼“n”可以為任何非0整數，其典型地對應於在快閃記憶體單元串中單元之最大數目。現在說明區塊解碼器電路之一般操作。
在例如讀取操作中，選擇一記憶體區塊，而其他區塊保持未經選擇。換句話說，一記憶體區塊被致能，而其餘記憶體區塊被去能。為了將一記憶體區塊致能，LTCH_EN與BA是在高邏輯位準，因而將位準位移器電路設定至輸出高電壓Vh。因此，字元線驅動器電路110之所有傳送電晶體220被導通。此等未經選擇字元線(未經選擇Si)將被設定至Vread電壓，而所選擇字元線(所選擇Si)將被設定至所想要之電壓。例如，如果目前讀取操作之用意為在單元狀態0與單元狀態1之間區別，則所想要之電壓可以為-1.5V。此等被去能記憶體區塊其相對應區塊解碼器電路輸出被設定至輸出低電壓Vn(例如，-1.5V)。因此，在此等未經選擇記憶體區塊中之所有傳送電晶體220會被切斷，雖然此等Si信號之一可以例如在-1.5V之Vn。表3說明用於讀取、程式規劃、程式規劃查證、拭除、以及拭除查證操作之示例Vh與Vn電壓。
第11圖為電路圖，其顯示第9圖之列解碼器108之列解碼器電路。第11圖目前所顯示圖式僅代表功能而已，而可以有不同之特定電路執行方式。在習知技術列解碼器電路中，僅提供程式規劃電壓領域中之電壓。根據本發明實施例，藉由目前所顯示列解碼器電路，而可以提供程式規劃電壓領域(即，正電壓)與拭除電壓領域(即，負電壓)。第11圖顯示用於產生列信號Si之電路，而i可以為0與n之間整數值，但用於產生信號SS與GS之電路被類似地組態。此列解碼器電路包括一多工器300，用於接收在程式規劃、程式規劃查證、讀取、拭除、以及拭除查證操作期間所使用之所有電壓。這包括例如程式規劃查證電壓Vver、讀取電壓Vread、傳送電壓Vpass、以及程式規劃電壓Vpgm。
多工器300更接收使用於讀取與程式規劃查證操作之不同參考電壓，例如用於2位元/單元組態之Vref_rd1、Vref_rd2、以及Vref_rd3。在本實施例中，Vref_rd1為負的拭除領域電壓，而Vref_rd2與Vref_rd3為正的程式規劃領域電壓。可以提供任何數目電壓至多工器300，以及然後選擇性地傳送至節點Sn。使用電壓選擇信號Vselect以傳送任一此等電壓。熟習此技術人士瞭解。Vselect為多位元信號，其數目取決於此多工器300被組態以具有之輸入埠之數目。此列解碼器電路包括一n-通道去能電晶體302，其連接介於節點Sn與接地之間，用於在當例如未使 用時、或在關機操作模式期間，將此電路去能。
在一般操作中，當位址RA_b是在低邏輯位準時，響應於所選擇之位址，將信號Sn致能，而用於將特定字元線致能。RA_b可以為經解碼列位址或預解碼列位址。取決於所實施之操作，可以設定Vselect，將由多工器300所接收之此等電壓之一傳送至節點Sn。雖然並未顯示，取決於所實施之操作，可以控制第9圖之電壓產生器104與106，以提供適當電壓位準。表4說明在讀取操作期間，由列解碼器電路施加至此等字元線之示例電壓，用於經選擇與未經選擇之字元線Si之示例電壓，而i為介於0與n之間之整數值。表5說明在程式規劃查證操作期間，由列解碼器電路施加至此等字元線之示例電壓，用於經選擇與未經選擇之字元線Si之示例電壓，而i為介於0與n之間之整數值。
在習知技術程式規劃設計中，此等經程式規劃單元狀態被限制於程式規劃電壓領域中，即具有正的臨限電壓。在目前所揭示之平衡臨限程式規劃設計中，至少一個經程式規劃單元狀態是在拭除電壓領域中。因此，使用一種拭除查證演算法，以確保所有經拭除記憶體單元具有適當拭除臨限電壓位準。第12圖為流程圖，其顯示用於根據本發明實施例以實施拭除查證操作之方法。由於所程式規劃狀態是在拭除電壓領域中，第12圖之方法確保所有記憶體單元被充分拭除，以致於其臨限電壓並不會在用於經程式規劃狀態之所指定負的臨限電壓範圍中。
第12圖之方法是在步驟400藉由拭除記憶體陣列所選擇區塊而開始。在已經拭除所有記憶體單元後，將所選擇記憶體區塊之所有位元線在步驟402預充電至例如VDD之第一電壓位準。然後，在步驟404將參考電壓施 加至此等記憶體單元之所有字元線。假設此等記憶體單元被組態為NAND單元串，例如先前在第2圖中所顯示者。選擇此參考電壓大於此用於拭除狀態之最高可能拭除臨限電壓，且小於此用於相鄰程式規劃狀態之最低可能程式規劃臨限電壓。通常，參考電壓是在拭除範圍電壓中，且在此例中拭除範圍小於0V，參考電壓為負的電壓位準。例如，參考第7圖之示例臨限電壓分佈，如果所有記憶體單元被適當拭除，則其臨限電壓應介於-2.9至-2.1V之間。此施加至字元線之參考電壓將為大約-1.5V。如果所有記憶體單元被適當拭除，則在字元線0至31上之-1.5V電壓位準足夠將此等電晶體導通，且將位元線放電至CSL或接地。然而，如果在NAND單元串中任一此等單元具有大於-1.5V之臨限電壓，則此位元線將不會被放電至接地。因此，在步驟406感測位元線電壓。在步驟408判斷此位元線電壓是否等於原來預充電電壓。如果此位元線電壓相同，則此方法回路回至步驟400，以重新拭除此等單元，且重複此查證過程。否則，所有記憶體單元均被適當拭除，以及此拭除查證方法在步驟410結束。
在所有記憶體單元均被查證為被成功地拭除後，可以進行對於此等記憶體單元之資料程式規劃。第13圖為流程圖，其說明根據本發明實施例在拭除電壓領域中程式規劃一個經程式規劃狀態之方法。此方法在步驟500藉由設定ISPP參數開始，此ISPP參數例如為：程式規劃脈衝之數目、與用於各脈衝之步進大小，而用於在拭除電壓領域 中被程式規劃之狀態。在步驟502，此拭除電壓領域臨限電壓被程式規劃至此等所選擇的快閃記憶體單元。如同先前提及，藉由使用此根據ISPP設計之程式規劃脈衝的預定數目與步進大小，可以將一記憶體單元之拭除臨限電壓有效地移至所想要的拭除領域臨限電壓位準。在步驟504執行程式規劃查證操作，以確保已經適當地程式規劃此所程式規劃狀態。更特定而言，程式規劃查證將使用適當拭除電壓領域參考電壓，以查證所程式規劃之狀態。在本例中，此程式規劃查證參考電壓將為負的電壓位準。此程式規劃查證操作之其他細節將在稍後在第14圖中顯示。
在步驟506判斷，是否至少一個記憶體單元之程式規劃查證失敗。如果判斷至少一個失敗，則此方法回路回至步驟502，用於將至少一個記憶體單元重新程式規劃。否則，此等所有記憶體單元半被認為已經被成功地程式規劃，且此方法進行至步驟508，在此處執行用於剩餘狀態之隨後程式規劃序列。此等剩餘狀態可以包括：進一步拭除電壓領域狀態及/或程式規劃電壓領域狀態。此進一步拭除電壓領域狀態根據在步驟500至506中所顯示相同序列而程式規劃，但具有不同之ISPP參數與程式規劃查證參考電壓。
第14圖為一狀態已於拭除電壓領域中被程式規劃之後，實施程式規劃查證操作之方法之流程圖。此方法在步驟600藉由將位元線預充電至第一電壓位準、例如正電壓位準而開始。在步驟602，此所選擇而對應於被程式規劃 分頁之字元線被驅動至拭除電壓領域參考電壓，以及此未被選擇之字元線在步驟604被驅動至讀取電壓。選擇此拭除電壓領域參考電壓低於目前程式規劃狀態之所想要臨限電壓範圍，但高於相鄰狀態所具有之較低臨限電壓範圍的相鄰狀態。在第7圖之例中，如果此程式規劃狀態被查證為單元狀態1，則選擇此拭除電壓領域參考電壓高於Vref1-rd。此讀取電壓典型地為程式規劃電壓領域電壓，其足以將具有最高程式規劃臨限電壓、例如第7圖之例中之Vread之記憶體單元導通。在步驟606感測位元線，且在步驟608判斷此位元電壓是否已經改變，即經由NAND單元串而放電。如果位元線電壓改變，則此目前程式規劃狀態之臨限電壓太低且傳導電流。因此，此記憶體單元被認為故障，且此方法進行至步驟610，以重複用於此故障單元之程式規劃。否則，此程式規劃查證方法在步驟612結束，因為所有單元已經通過用於目前程式規劃狀態之查證。
一旦資料被程式規劃且查證，則其可以由記憶體陣列讀取。在一多階感測設計中，此用於代表四個可能邏輯狀態之一之兩位元之鎖定器被設定至例如1，1之內定狀態。此讀取藉由在各反覆(iteration)中施加Vref1-rd、Vref2-rd、以及Vref3-rd、而反覆讀取此單元而達成。如果判斷此所選擇記憶體單元之臨限電壓小於對該反覆所施加之參考電壓，則兩個位元狀態均未改變或切換。如果經判斷此所選擇記憶體單元之臨限電壓大於對該反覆所施加 之參考電壓，則一個位元狀態改變或切換。此所切換之特定位元取決於此正被執行之特定讀取反覆。此確保用於最低臨限電壓之位元狀態(即，拭除狀態)對於各隨後之反覆將保持不變。因此，對於兩位元多階記憶體單元，需要三個讀取反覆以判斷此記憶體單元之兩位元狀態。
第15圖為在拭除電壓領域中用於讀取一單元狀態之方法之流程圖。此方法在步驟700藉由將位元線預充電至第一電壓位準、例如正電壓位準而開始。在步驟702，此所選擇字元線被驅動至拭除電壓領域參考電壓，以及此剩餘未被選擇之字元線在步驟704被驅動至讀取電壓。在此目前所說明之例中，選擇此拭除電壓領域參考電壓低於目前程式規劃狀態之所想要臨限電壓範圍，但高於具有較低臨限電壓範圍之相鄰狀態。在第8圖之例中，如果此被讀取之程式規劃狀態為單元狀態1，則選擇此拭除電壓領域參考電壓為Vref1-rd。此讀取電壓典型地為程式規劃電壓領域電壓，其足以將具有最高程式規劃臨限電壓、例如第8圖之例中之Vread之記憶體單元導通。在步驟706感測位元線，以判斷此單元臨限電壓是否大於或小於Vref1-rd，且將位元之狀態更新。在步驟708，感測此等剩餘狀態，以完成用於此單元記憶體之讀取操作。此等剩餘狀態可以為其他拭除電壓領域狀態與程式規劃電壓領域狀態。換句話說，此讀取過程以經更新之參數而重複，此等參數對應於被感測之狀態，即在步驟700將參考電壓設定至Vref2-rd。一旦感測到儲存於快閃記憶體單元中所有可能 狀態，則此對應於儲存在記憶體單元中臨限位準之多位元邏輯狀態，可以在步驟710經由讀取通路電路而輸出。
因此，藉由將本發明實施例先前說明拭除電壓領域中至少一個狀態程式規劃，可以將多階快閃記憶體裝置之可靠度與持久能力相對於習知技術多階快閃記憶體裝置而最大化；這是因為用於各單元狀態之Vt窗口被最小化，而單元狀態間之Vt距離被最大化。以替代方式，可以將用於用於各單元狀態之Vt窗口放寬，因而增加相對於習知技術多階快閃記憶體裝置之ISPP程式規劃速率，因為步進大小增加且步進數目減少。熟習此技術人士瞭解，可以特製將Vt窗口與Vt距離之最適化，而用於多階快閃記憶體裝置之特殊應用。
本發明上述實施例之用意僅作為示例而已。熟習此技術人士可以對此等特定實施例實施替換、修正、以及變化，而不會偏離僅由所附申請專利範圍所界定本發明之範圍。
例如，此拭除電壓領域在示例實施例中說明為小於0V之電壓，而程式規劃電壓範圍包括大於0V之電壓。在一替代實施例中，可以將此臨限電壓分佈設計反轉，以致於拭除電壓領域包括大於0V之電壓，而程式規劃電壓領域包括小於0V之電壓。
在先前之說明中，為了解釋目的而說明各種細節，以便提供本發明實施例之徹底瞭解。然而，對於熟習此技術人士為明顯，並無須此等特定細節以便實施本發明。在其 他實例中，以方塊圖形式顯示熟知之電性結構與電路，以便不會模糊本發明。例如，關於在此所說明本發明之實施例是否作為軟體常式、硬體電路、韌體、或以上之組合而實施，並未提供特定細節。
本發明之實施例可以呈現作為儲存於機器可讀取媒體(亦稱為電腦可讀取媒體、處理器可讀取媒體、或電腦可使用媒體而具有包含於其中之電腦可讀取程式碼)中之軟體產品。此機器可讀取媒體可以為任何適當可觸知媒體，包括磁性、光學、或電性儲存媒體，其包含軟碟片、光碟-唯讀記憶體(CD-ROM)、記憶體裝置(揮發性或非揮發性)、或類似儲存機構。此機器可讀取媒體可以包含各種指令集、碼序列、組態資訊、或其他資料，其當執行時導致處理器實施根據本發明實施例之方法中之步驟。熟習此技術人士瞭解，亦可以將執行所說明發明所須之其他指令與運算儲存於此機器可讀取媒體上。此由機器可讀取媒體運作之軟體可以以電路形成界面，以實施所說明任務。
以上所說明本發明實施例之用意僅作為示例而已。熟習此技術人士可以對此等特定實施例實施替換、修正、以及變化，而不會偏離僅由所附申請專利範圍所界定本發明之範圍。

Claims (27)

  1. 一種NAND快閃記憶體裝置，包括：具有複數個記憶體區塊的記憶體陣列，該複數個記憶體區塊各包括配置成列與行之記憶體單元，該複數個記憶體區塊的選定的記憶體區塊之該些記憶體單元係可同時拭除的，以具有在拭除電壓領域中之拭除臨限電壓，且係可程式規劃的，以在程式規劃操作中具有在該拭除電壓領域中的至少一程式規劃臨限電壓；該選定的記憶體區塊的字元線驅動器，其用於以在該成式操作期間在該拭除電壓領域中將該拭除臨限電壓改變至該至少一程式規劃臨限電壓的程式規劃電壓，選擇性驅動連接至記憶體單元之閘極端子之字元線；其中該選定的記憶體區塊的該字元線驅動器選擇性地以該拭除電壓領域中的至少一程式規劃臨限電壓的該程式規劃之程式規劃修正期間在該拭除電壓領域中的參考電壓來驅動該字線。
  2. 如申請專利範圍第1項之NAND快閃記憶體裝置，其中該各個記憶體單元係可程式化以在一程式規劃電壓領域中具有另一程式規劃臨限電壓。
  3. 如申請專利範圍第1項之NAND快閃記憶體裝置，其中該拭除電壓領域包括為負之臨限電壓，以及一程式規劃電壓領域包括為正之臨限電壓。
  4. 如申請專利範圍第1項之NAND快閃記憶體裝置，其中該拭除電壓領域包括為正之臨限電壓，以及一程 式規劃電壓領域包括為負之臨限電壓。
  5. 如申請專利範圍第3項之NAND快閃記憶體裝置，其中該各個記憶體單元儲存對應至2N臨限電壓的N位元資料，其中N係大於等於2的整數值。
  6. 如申請專利範圍第5項之NAND快閃記憶體裝置，其中該些2N臨限電壓之第一部分係在該拭除電壓領域中，以及該些2N臨限電壓之第二部分係在該程式規劃電壓領域中。
  7. 如申請專利範圍第6項之NAND快閃記憶體裝置，其中該些2N臨限電壓之該第一部分之一者對應至該拭除臨限電壓。
  8. 如申請專利範圍第7項之NAND快閃記憶體裝置，其中該第一部分包括下列其中一者：該些2N臨限電壓之一半；多於該些2N臨限電壓之一半；以及少於該些2N臨限電壓之一半。
  9. 如申請專利範圍第1項之NAND快閃記憶體裝置，更包括區塊解碼器，其組態以用於致能該字線驅動器以回應區塊位址信號。
  10. 如申請專利範圍第9項之NAND快閃記憶體裝置，其中該區塊解碼器包括：用於鎖定該區塊位址信號的鎖定器，以及用於當該區塊位址信號鎖定時，提供用於致能該字線驅動器的致能信號的位準位移器。
  11. 一種用於在複數個NAND快閃記憶體區塊之一選定的NAND快閃記憶體區塊的一快閃記憶體單元中儲存資料的方法，包含：同時拭除該選定的NAND快閃記憶體區塊的所有記憶體單元以在拭除電壓領域中具有拭除的狀態；以及程式規劃該快閃記憶體以具有區別於在該拭除電壓領域中的該拭除狀態的程式規劃狀態的第一部分以及在程式規劃電壓領域中的程式規劃狀態的第二部分中的任一者；其中程式規劃包括程式規劃該快閃記憶體單元至程式規劃狀態之該第一部分之一者，且該程式規劃之步驟更包括修正程式規劃狀態之該第一部分之該一者，該修正藉由：預充電連接至該快閃記憶體單元的位元線至一電壓位準，以在該拭除電壓領域中的參考電壓，驅動連接至該快閃記憶體單元的該字元線，以及當該快閃記憶體單元傳導電流以回應該參考電壓時，感應該位元線之該電壓位準中的改變。
  12. 如申請專利範圍第11項之方法，其中該快閃記憶體單元儲存2N狀態之任一者，其中N係大於等於2的整數值。
  13. 如申請專利範圍第12項之方法，其中：該拭除電壓領域中的該些2N狀態之一半包括程式規劃狀態之該第一部分以及該拭除狀態； 多於該拭除電壓領域中的該些2N狀態之一半包括程式規劃狀態之該第一部分以及該拭除狀態；或少於該拭除電壓領域中的該些2N狀態之一半包括程式規劃狀態之該第一部分以及該拭除狀態。
  14. 如申請專利範圍第11項之方法，其中該拭除電壓領域包括為負之臨限電壓，以及該程式規劃電壓領域包括為正之臨限電壓。
  15. 如申請專利範圍第11項之方法，其中該拭除之步驟包括修正該快閃記憶體單元的該拭除狀態，該修正藉由：預充電連接至該快閃記憶體單元的位元線至一電壓位準，以在該拭除電壓領域中的參考電壓，驅動連接至該快閃記憶體單元的該字元線，以及感應該位元線之該電壓位準中的改變。
  16. 如申請專利範圍第11項之方法，其中拭除包括致能對應至該選定的NAND快閃記憶體區塊的字線驅動器，以利用電壓來驅動該選定的NAND快閃記憶體區塊之該所有的記憶體單元之字線，以回應區塊位址信號。
  17. 如申請專利範圍第16項之方法，其中致能字線驅動器包括：鎖定該區塊位址信號，以及當該區塊位址信號鎖定時，提供用於致能該字線驅動器的致能信號。
  18. 一種用於修正耦接至位元線的快閃記憶體單元之程式規劃狀態的方法，包含：以一負參考電壓來驅動連接至該快閃記憶體單元的字線；如果該位元線的電壓位準改變以回應在該負參考電壓的該字線，判定該快閃記憶體單元至該程式規劃狀態的程式規劃失敗。
  19. 如申請專利範圍第18項之方法，更包括在驅動該字線前預充電該位元線至該電壓位準。
  20. 如申請專利範圍第18項之方法，其中該程式規劃狀態具有藉由較低電壓限制以及大於該較低電壓限制的較高電壓限制所定義之臨限電壓範圍，該較低電壓限制係一負電壓。
  21. 如申請專利範圍第20項之方法，其中該較高電壓限制係另一負電壓。
  22. 如申請專利範圍第20項之方法，其中該較高電壓限制係一正電壓。
  23. 如申請專利範圍第18項之方法，其中該判定包括當該快閃記憶體單元打開以回應在該負參考電壓的該字線時，感應在該字線的該電壓位準的改變。
  24. 如申請專利範圍第23項之方法，其中該程式規劃狀態對應至第一程式規劃狀態，以及該快閃記憶體單元係程式規劃至一具有大於該較高電壓限制的臨限電壓的第二程式規劃狀態。
  25. 如申請專利範圍第18項之方法，其中該程式規劃狀態對應至第一單元狀態，以及該負參考電壓係大於對應於該快閃記憶體之第二單元狀態的負臨限電壓。
  26. 如申請專利範圍第25項之方法，其中該第二單元狀態對應至拭除狀態。
  27. 如申請專利範圍第25項之方法，其中該第二單元狀態對應至另一程式規劃狀態。
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