KR100223775B1 - 데이터 센싱을 위한 반도체 장치 - Google Patents

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Abstract

본 발명은 싱글 엔디드 비트라인(Single Ended Bit Line) 구조를 갖는 반도체 장치에 있어서, 인에이블 신호(Phi-1#)의 제어를 받아 소정의 기준전압을 발생하되 캐패시터의 전하 분배에 그 전압 레벨이 조절되는 기준전압발생수단; 비트라인 및 상기 기준전압발생수단의 전압차를 센스 증폭하는 래치 센스증폭기; 및 센스 인에이블 됨과 동시에 비트라인 및 상기 기준전압발생수단의 출력 라인으로부터 상기 래치 센스 증폭기의 로드를 차단하는 스위칭수단을 구비하는 것을 특징으로 하는 반도체 장치에 관한 것으로, 하이 스피드 및 저전력 소모를 이루는 효과가 있다.

Description

데이터 센싱을 위한 반도체 장치
제1도는 싱글 엔디드 비트라인 구조를 채택하고 있는 롬에서의 종래의 데이터 센싱 구조를 나타내는 반도체 장치.
제2도는 싱글 엔디드 비트라인 구조를 채택하고 있는 룸에서의 본 발명에 따른 데이터 센싱 구조를 나타내는 반도체 장치.
제3도 및 제4도는 본 발명에 따른 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 차동센스증폭기 20, 300 : 기준전압발생기
100 : 래치 센스 증폭기 200 : 스위치
본 발명은 하이 스피드(High Speed) 센스 증폭을 위한 반도체 장치에 관한 것으로, 특히 싱글 엔디드 비트라인(Single Ended Bit Line) 구조를 채택하는 반도체 장치에 관한 것이다.
일반적으로, 멀티 포트 에스램(Multi-Port SRAM), 롬(ROM) 및 PLA등은 더미 비트라인과 데이터가 실린 셀에 연결된 비트라인의 전압차를 증폭하여 데이터를 센싱하는 구조인 싱글 엔디드 비트라인 구조를 채택하고 있으며, 싱글 엔디드 비트라인 구조를 채택하고 있는 이러한 메모리의 데이터를 읽기 위한 센스증폭기는 주로 낮은 스피드용으로 설계되었으며 또한 단순한 차동증폭기를 사용하고 있다.
그러나, 향후 하이 스피드 및 낮은 전압용 칩의 설계가 많이 요구되며, 특히 마이크로프로세서(Microprocessor)의 마이크로프로세서의 경우 하이 스피드가 지속적으로 요구되어지는 반면 낮은 전압의 문제가 절실히 요구되고 있으므로 이에 대응한 설계가 절실히 필요한다.
제1도는 싱글 엔디드 비트라인 구조를 채택하고 있는 롬에서의 종래의 데이터 센싱 구조를 나타내는 것으로, 차동센스증폭기(10)에 N-MOS 혹은 P-MOS 다이오드로 이루어진 기준전압발생기(20)을 이용하여 문턱전압(Threshold Voltage) 정도의 전압차에서 롬의 비트라인 전압과 비교하여 센싱하도록 설계하였다.
그리고 차동센스증폭기의 전력손실을 줄이기 위해서는 비트라인의 전압이 기준전압보다 충분히 크거나 작게 차이가 벌어진 후 센스증폭을 인에이블(Enable)할 수 있도록 센스 인에이블 클럭을 만들어야 했다.
본 발명은 상기 제반 문제점 및 요구사항에 의해 안출된 것으로써, 하이 스피드 동작 및 전력 소모를 줄이는 반도체 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명에서는 싱글 엔디드 비트라인 구조를 갖는 반도체 장치에 있어서, 칩 인에이블 신호의 제어를 받아 소정의 기준전압을 발생하되 캐패시터의 전하 분배에 의해 그 전압 레벨이 조절되는 기준전압발생수단; 비트라인 및 상기 기준전압발생수단의 전압차를 센스 증폭하는 래치 센스증폭기; 및 센스 인에이블 됨과 동시에 비트라인 및 상기 기준전압발생수단의 출력 라인으로부터 상기 래치 센스 증폭기의 로드를 차단하는 스위칭수단을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면 제2도 내지 제4도를 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2도는 본 발명의 일실시예에 따른 싱글 엔디드 비트라인 구조의 롬 데이터 센싱 구조를 나타내는 회로도로서, 차동증폭기 대신에 래치 센스 증폭기(100)를 사용하였으며, 비트라인 전압의 미세한 변화에도 센싱이 일어나도록 기준전압발생부(300)를 캐패시터의 전하 분배(Capacitance Charge Sharing)에 의해 전압 레벨을 조절가능하게 하였다.
그리고 센스 인에이블 클럭을 만들기 위해서는 더미비트라인으로부터 모델링된 신호를 이용하였다. 또한 Y-디코더 트랜지스터 TR2를 N-MOS로 하여 하이 스피드 동작케 하였으며 이때 N-MOS의 문턱전압드롭(Drop) 문제를 막기 위해 비트라인을 핼프 공급전원 값인 Vcc/2로 사용하였다. 그리고 Vcc/2의 더미비트라인으로부터 Vcc동작을 위한 전압 레벨 전환을 P-MOS 게이트 조절에 의해 가능하게 하였으며, 센싱이 일어날때 래치 센스 증폭기의 로드를 최소화하고 비트라인의 전압 스윙폭(幅)을 최소화할 수 있도록 센스 인에이블이 일어남과 동시에 비트라인과 기준전압발생부의 라인으로부터 분리가능케 하기 위해 스위치(200)를 구성하였다. 이로 말미암아 센스 인에이블과 동시에 워드라인과 Y-디코더를 디스에이블시켜 비트라인의 불필요한 전력손실을 막을 수 있게 하였다.
상기와 같은 구성을 갖는 본 발명의 동작을 상세히 살펴본다.
제2도에서 롬의 코어 셀 영역으로부터 싱글 엔디드 비트라인과 싱글 엔디드 더미 비트라인이 나타나 있다.
각 비트라인은 프리챠지 트랜지스터인 TR1의 게이트에 입력되는 인에이블 신호(Phi-1#)에 의해 선택되어 공급전압의 1/2값(Vcc/2)이 연결되도록 하고 있으며, Y-디코더 신호(YA0 내지 YAi)에 의해 Y-디코더 트랜지스터 TR2를 선택함으로써 어느한 비트라인이 선택된다.
Y-디코더 신호(YA0 내지 YAi)에 의해 비트라인이 선택되기 전에는 비트라인 노드 S1의 전압은 Vcc/2를 유지하고 있다가 선택된 워드라인의 셀 트랜지스터(TR0)가 존재하느냐 하지 않느냐에 따라 비트라인 노드 S1의 전압이 약간씩 변화하게 된다.
그리고 인에이블 신호(Phi-1#)가 하이(High)에서 로우(Low)로 변할때 기준전압발생부의 트랜지스터 TR13과 TR12의 커패시터 전하 분배(Capacitor Charge Sharing)에 의해 기준전압라인 노드 S2의 전압은 Vcc/2 전압으로부터 약간 떨어지게 된다. 이때 떨어지는 전압은 트랜지스터 TR12와 TR13의 캐패시턴스 비(比)로서 결정된다.
이와 동시에 더미 비트라인에 연결된 더미 셀 트랜지스터 TR0은 항상 존재하며 이로 말미암아 더미 비트라인의 전압이 로우 상태로 변하게 된다. 이때 P-컨트롤 인버터 Q1에는 Vcc 전압이 연결되어 있다가 인에이블 신호(Phi-1#)가 로우로 변할 때 동작상태로 되며 인버터 Q1의 P-MOS 및 N-MOS 크기(Size)의 조절로 센스 인에이블 클럭 S5 및 S6의 타이밍을 조절하게 된다.
더미 비트라인에 의한 센스 인에이블 클럭인 S5 및 S6이 들어오기 전에는 트랜지스터 TR5가 열려있는 상태이므로 비트라인 노드 S1과 센스 증폭부의 노드 S3, 기준전압라인 노드 S2와 센스증폭부의 노드 S4는 동일한 전압 레벨을 유지하고 있으며, 센스 인에이블 클럭 S6의 신호에 의해 트랜지스터 TR5가 닫히고 동시에 래치 센스 증폭기의 구동 트랜지스터 Tr6, TR7이 열려져서 센싱이 시작되고 센스증폭부의 노드 S3과 S4의 전압 레벨이 순간적으로 바뀌게 된다.
인버터 Q4 및 Q5는 약간의 지연을 위해 사용된 것이며, 인버터 Q6을 인에이블 시켜 독출 데이터(Read Output Data)를 밖으로 보내게 된다. 이 출력 데이터는 라이트 래치(Light Latch)시켜 놓으면 된다.
또한 비트라인의 불필요한 전력손실을 막고 하이 스피드로 동작가능토록 하기 위해 센스 인에이블 클럭 S5 신호에 의해 인에이블 신호(Phi-1#)를 디스에이블시키면 동시에 워드라인이 디스에이블되고, 코어 영역 비트라인의 셀 쪽으로 빠져나가는 전류를 차단하게 된다.
본 발명은 래치 센스 증폭기의 동작을 용이하게 하기 위해 TR5를 사용하여 센싱이 시작되기전 S1 노드와 S3 노드, S2 노드와 S4 노드를 분리할 수 있도록 하였기 때문에 S1 노드와 S2 노드의 스윙 폭(幅)을 최소화하여 전력의 손실을 최소화할 수 있으며, 또한, 센싱이 시작되기전 S2 노드와 S4 노드의 전압 레벨을 TR13과 TR12의 비(比)에 의해 쉽게 결정될 수 있도록 하였기 때문에 비트라인 전압의 미세한 변화에도 센싱이 일어난다.
제3도 및 제4도는 본 발명에 따른 타이밍도로서, 칩 인에이블 신호(Phi-1#) 클럭이 상승하면서 어드레스에 의해 X-디코더 신호(XAn)와 Y-디코더 신호(YAi)가 인에이블되며, X-디코더 신호(XAn)가 인에이블된 후 비트라인의 상태에 따라 S1 노드의 상태가 핼프 공급전원 레벨로부터 결정되고 기준전압 공급라인의 노드 S2의 전압은 칩 인에이블 신호가 상승할 때 역시 핼프 공급전압으로부터 결정되게 된다. 그리고 더미비트라인으로부터 칩 인에이블 신호에 따라 센스 인에이블 신호 S5, S6이 인에이블 된다.
제4도의 경우는 앞서 설명한 바와 같이 S6 노드의 값에 의해 센싱 동시에 칩 인에이블 신호(Phi-1#) 및 X-디코더(XAn)를 디스에이블시켜 비트라인의 전력손실을 최소화하며 또한 하이 스피드로 동작가능하도록한 타이밍도로서, 이때 S3 및 S4의 전압 레벨은 도면에 도시된 바와 같이 센싱 되어지는 것을 알 수 있으며 이렇게 할 때 다음 어드레스를 받아들일 준비를 미리 할 수 있으므로 하이 스피드로 동작이 가능한 것이다.
향후 하이 스피드 및 낮은 전압용 칩의 설계가 많이 요구되며, 특히 마이크로프로세서(Microprocessor)의 경우 하이 스피드가 지속적으로 요구되어지는 반면 낮은 전압의 문제가 절실히 요구되고 있으므로 본 발명은 이에 적절히 대응함으로써 소자의 특성을 향상시키는 효과를 가져온다.

Claims (4)

  1. 싱글 엔디드 비트라인(Single Ended Bit Line) 구조를 갖는 반도체 장치에 있어서, 칩 인에이블 신호(Phi-1#)의 제어를 받아 소정의 기준전압을 발생하되 캐패시터의 전하 분배에 의해 그 전압 레벨이 조절되는 기준전압발생수단; 비트라인 및 상기 기준전압발생수단의 전압차를 센스 증폭하는 래치 센스 증폭기; 및 센스 인에이블 됨과 동시에 비트라인 및 상기 기준전압발생수단의 출력 라인으로부터 상기 래치 센스 증폭기의 로드를 차단하는 스위칭수단을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 싱글 엔디드 비트라인 구조를 이루는 비트라인 및 더미 비트라인이 칩 인에이블 신호에 의해 핼프 공급전압(Vcc/2) 값으로 프리챠지 되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 래치 센스 증폭기의 센스인에이블 신호는 상기 더미 비트라인으로부터 지연 및 반전된 모델링에 의해 형성된 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, Y-디코더 신호에 의해 다수의 비트라인중 어느한 비트라인을 선택하는 수단을 N-MOS 트랜지스터로 사용하는 것을 특징으로 하는 반도체 장치.
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