KR20010087643A - 데이터 입력 버퍼 회로 - Google Patents

데이터 입력 버퍼 회로 Download PDF

Info

Publication number
KR20010087643A
KR20010087643A KR1020000011513A KR20000011513A KR20010087643A KR 20010087643 A KR20010087643 A KR 20010087643A KR 1020000011513 A KR1020000011513 A KR 1020000011513A KR 20000011513 A KR20000011513 A KR 20000011513A KR 20010087643 A KR20010087643 A KR 20010087643A
Authority
KR
South Korea
Prior art keywords
drain
enable signal
transistor
gate
data input
Prior art date
Application number
KR1020000011513A
Other languages
English (en)
Inventor
이원석
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000011513A priority Critical patent/KR20010087643A/ko
Publication of KR20010087643A publication Critical patent/KR20010087643A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

데이터 입력 버퍼 회로에 대하여 개시된다. 본 발명은 외부 데이터를 수신하여 기준전압과의 차를 비교 증폭하는 데이터 입력 버퍼 회로에 있어서, 전원전압이 소스에 연결되고 버퍼 인에이블 신호가 게이트에 연결되는 제1 트랜지스터와, 제1 트랜지스터의 드레인에 소스가 연결되고 게이트와 드레인이 연결되는 제2 트랜지스터와, 제1 트랜지스터의 드레인에 소스가 연결되고 제2 트랜지스터의 게이트에 게이트가 연결되는 제3 트랜지스터와, 제2 트랜지스터의 드레인에 드레인이 연결되고 기준전압이 게이트에 연결되고 접지전압이 소스에 연결되는 제4 트랜지스터와, 제3 트랜지스터의 드레인에 드레인이 연결되고 외부 데이터가 게이트에 연결되고 접지전압이 소스에 연결되는 제5 트랜지스터를 구비하며, 버퍼 인에이블 신호는 상기 외부 데이터의 기입을 명령하는 기입 명령에 의하여 활성화되고 외부 데이터의 입력이 완료되는 시점에서 비활성화되는 것을 특징으로 한다. 따라서, 본 발명의 데이터 입력 버퍼 회로에 의하면, 액티브 명령 이후 기입 명령 까지의 시간 동안 데이터 입력 버퍼 회로는 동작되지 않기 때문에 소비전력을 줄일 수 있다.

Description

데이터 입력 버퍼 회로{Data input buffer circuit}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 데이터 입력 버퍼 회로에 관한 것이다.
일반적으로, 데이터 입력 버퍼 회로는 반도체 집적 회로의 입력단에 접속된다. 다양한 형태의 버퍼 회로들이 알려져 있으며, 특히 CMOS로 구성된 반도체 집적 회로에서는 차동 증폭(differential amplifier) 형태의 버퍼 회로들이 사용되고 있다. 이러한 형태의 버퍼 회로는 일정한 전압 범위 예컨대, TTL(transistor transistor logic) 레벨의 입력 신호를 다른 일정한 전압 범위 예컨대, CMOS 로직 레벨로 전환시켜 이를 내부 회로로 제공한다.
도 1은 종래의 데이터 입력 버퍼 회로를 나타내는 도면이다. 도 1의 데이터 입력 버퍼 회로(10)는 메모리 장치 내에 사용되는 차동 증폭형 입력 버퍼로서, 기준 전압(VREF)에 대한 입력 신호(IN)의 전압레벨 차를 감지하여 그 결과를 출력 신호(OUT)로 내보낸다. 입력 신호(IN)로는 집적회로 외부에서 제공되는 신호들 예컨대, CKE,CS,RAS,CAS,ADDRESS,DATA 등이 있으며, 이들은 TTL 레벨로 입력된다.
입력 신호(IN)로 기입 데이터(DATA)를 예를 들면, 데이터 입력 버퍼 회로(10)는 버퍼인에이블 신호(BUFCON)에 응답하는 피모스 트랜지스터(11)가 턴온되면서 인에이블 된다. 버퍼인에이블 신호(BUFCON)는 메모리 장치의 액티브 명령(ACTIVE CMD) 즉, 워드라인을 인에이블시켜 의도된 특정 워드라인이 활성화된 때에 활성화된다. 그리고 기입 데이터(DATA)는 기입 명령(WRITE CMD) 클럭신호(CLK)의 상승에지 마다 셋업/홀드(SETUP/HOLD) 시간에 맞추어 입력된다. 이를 타이밍도로 나타낸 것이 도 2이다.
즉, 도 2는 싱글 데이터 레이트 싱크로너스 디램(SDR SDRAM)에 관한 것이다. 도 3은 더블 데이터 레이트 싱크로너스 디램(DDR SDRAM)에 관한 것으로 이 때 입력되는 기입 데이터(DATA)는 데이터 스트로브 신호(DS)의 상승에지/하강에지에 맞추어 입력된다.
그런데, 도 2 및 도 3의 타이밍도에서 보여 주듯이 버퍼인에이블 신호(BUFCON)는 액티브 명령(ACTIVE CMD) 이후 활성화되고 기입 데이터(DATA)의 입력이 완료될 때 까지(tACTIVE-TO-WRITE) 활성화 상태를 유지한다. 그래서, 데이터 입력 버퍼 회로(10, 도 1)는 인에이블 상태를 계속 유지한다. 이에 따라 데이터 입력 버퍼 회로(10, 도 1)는 200㎂ 내지 300㎂정도의 DC 전류를 소비하게 된다. 그러므로, 액티브 명령(ACTIVE CMD) 이후 바로 기입 데이터(DATA)가 입력되지 않는 경우에, 실제적인 기입 데이터 입력을 위한 동작이 일어나지 않더라도 데이터 입력 버퍼 회로(10, 도 1)는 DC 전류를 소비한다.
더욱이, 메모리 장치의 입출력 비트 사양 예컨대, ×4,×8,×16 등에 따라 사용되는 데이터 입력 버퍼 회로의 수가 증가되면 이들 데이터 입력 버퍼 회로들에 의해서 소비되는 DC 전류은 전체 소비 전력에서 상당 부분을 차지하게 된다. 따라서, 메모리 장치의 실제적인 동작과는 상관 없는 불필요한 전력을 소비하는 문제점을 지닌다.
본 발명이 해결하고자 하는 과제는 소비 전력을 줄이는 데이터 입력 버퍼 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 데이터 입력 버퍼 회로를 나타내는 도면이다.
도 2는 도 1의 데이터 입력 버퍼 회로를 구비하는 SDR SDRAM의 동작 타이밍도를 나타내는 도면이다.
도 3은 도 1의 데이터 입력 버퍼 회로를 구비하는 DDR SDRAM의 동작 타이밍도를 나타내는 도면이다.
도 4는 본 발명의 일실시예에 따른 데이터 입력 버퍼 회로를 나타내는 도면이다.
도 5는 도 4의 버퍼인에이블 신호를 발생하는 버퍼인에이블 신호 발생회로를 나타내는 도면이다.
도 6은 도 5의 기입 인에이블 신호를 발생하는 기입 인에이블 신호 발생회로를 나타내는 도면이다.
도 7은 도 4의 데이터 입력 버퍼 회로를 구비하는 DDR SDRAM의 동작 타이밍도를 나타내는 도면이다.
상기 과제를 해결하기 위하여 본 발명은 외부 데이터를 수신하여 기준전압과의 차를 비교 증폭하는 데이터 입력 버퍼 회로에 있어서, 전원전압이 소스에 연결되고 버퍼 인에이블 신호가 게이트에 연결되는 제1 트랜지스터와, 상기 제1 트랜지스터의 드레인에 소스가 연결되고 게이트와 드레인이 연결되는 제2 트랜지스터와, 상기 제1 트랜지스터의 드레인에 소스가 연결되고 상기 제2 트랜지스터의 게이트에 게이트가 연결되는 제3 트랜지스터와, 상기 제2 트랜지스터의 드레인에 드레인이 연결되고 상기 기준전압이 게이트에 연결되고 접지전압이 소스에 연결되는 제4 트랜지스터와, 상기 제3 트랜지스터의 드레인에 드레인이 연결되고 상기 외부 데이터가 게이트에 연결되고 접지전압이 소스에 연결되는 제5 트랜지스터를 구비하며, 상기 버퍼 인에이블 신호는 상기 외부 데이터의 기입을 명령하는 기입 명령에 의하여 활성화되고 상기 외부 데이터의 입력이 완료되는 시점에서 비활성화되는 것을 특징으로 한다.
바람직하기로, 상기 데이터 입력 버퍼 회로는 상기 버퍼 인에이블 신호를 발생하는 버퍼 인에이블 신호 발생회로를 더 구비하며, 상기 버퍼 인에이블 신호 발생회로는 메모리 장치 내 워드라인을 인에이블시키는 액티브 명령, 파워다운 신호, 기입 인에이블 신호 및 독출 인에이블 신호에 응답하여 상기 버퍼 인에이블 신호를 발생한다. 상기 기입 인에이블 신호는 상기 기입 명령에 의하여 활성화되고 입력하고자 하는 상기 외부 데이터의 수를 나타내는 버스트 길이 정보를 갖는 신호에 의하여 비활성화되는 것이 적합하다.
이와 같은 본 발명의 데이터 입력 버퍼 회로에 의하면, 액티브 명령 이후 기입 명령 까지의 시간 동안 데이터 입력 버퍼 회로는 동작되지 않기 때문에 소비전력을 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 4은 본 발명의 일실시예에 따른 데이터 입력 버퍼 회로를 나타내는 도면이다. 이를 참고하면, 데이터 입력 버퍼 회로(20)는 도 1의 데이터 입력 버퍼 회로(10)와 동일한 차동 증폭형 입력 버퍼 회로로 구성된다. 다만, 전원전압(VCC)과 연결되는 피모스 트랜지스터(21) 게이트를 제어하는 신호(DBUFCB)가 도 1의 버퍼 인에이블 신호(BUFCON)과 다른점에서 차이가 있다.
도 4의 데이터 입력 버퍼 회로(20)는 외부 데이터(DIN)를 수신하여 기준전압(VREF)과의 차를 비교증폭하는 데, 전원전압(VDD)이 소스에 연결되고 버퍼 인에이블 신호가 게이트에 연결되는 제1 피모스 트랜지스터(21), 제1 피모스 트랜지스터(21)의 드레인에 소스가 연결되고 게이트와 드레인이 연결되는 제2 피모스 트랜지스터(22), 제1 피모스 트랜지스터(21)의 드레인에 소스가 연결되고 제2 피모스 트랜지스터(22)의 게이트에 게이트가 연결되는 제3 피모스 트랜지스터(23), 제2 피모스 트랜지스터(22)의 드레인에 드레인이 연결되고 기준전압(VREF)이 게이트에연결되고 접지전압(VSS)이 소스에 연결되는 제4 엔모스 트랜지스터(24) 및 제3 피모스 트랜지스터(23)의 드레인에 드레인이 연결되고 외부 데이터(DIN)가 게이트에 연결되고 접지전압이 소스에 연결되는 제5 엔모스 트랜지스터(25)를 구비한다. 그리고 제5 엔모스 트랜지스터(25)의 드레인에 직렬연결되는 인버터(26)를 더 구비한다.
이러한 데이터 입력 버퍼 회로는 다음과 같이 동작된다.
우선, 버퍼 인에이블 신호(DBUFCB)가 로직 로우레벨인 경우 제1 피모스 트랜지스터(21)가 턴온되어 데이터 입력 버퍼 회로(20)는 인에이블된다. 제2 피모스 트랜지스터(22) 및 제3 피모스 트랜지스터(23)는 전류미러를 구성하며 제2 피모스 트랜지스터(22)를 흐르는 전류(I1)와 제3 피모스 트랜지스터(23)를 흐르는 전류(I2)는 같다.
외부 데이터(DIN)의 전압레벨이 기준전압(VREF)의 레벨보다 작은 경우에 제5 엔모스 트랜지스터(25)는 낮은 외부 데이터(DIN)의 전압레벨로 인하여 그 저항성분이 크게 보인다. 그리하여 제5 엔모스 트랜지스터(25)의 드레인 전압은 상승하게 되어 로직 하이레벨로 나타난다. 로직 하이레벨의 제5 엔모스 트랜지스터(25)의 드레인은 인버터(26)를 통하여 로직 로우레벨의 출력 신호(OUT)를 발생한다. 로직 로우레벨의 출력 신호(OUT)는 외부 데이터(DIN)가 기준전압(VREF)보다 낮다는 설정과 잘 부합한다.
반대로, 외부 데이터(DIN)의 전압레벨이 기준전압(VREF)의 레벨보다 높을 경우에는 제5 엔모스 트랜지스터(25)는 높은 외부 데이터(DIN)의 전압레벨로 인하여그 저항성분이 작게 보이고, 제5 엔모스 트랜지스터(25)의 드레인 전압은 접지전압(VSS)쪽의 전압레벨이 되어 로직 로우레벨로 나타난다. 로직 로우레벨의 제5 엔모스 트랜지스터(25)의 드레인은 인버터(26)를 통하여 로직 하이레벨의 출력 신호(OUT)를 발생하는 데, 이는 외부 데이터(DIN)가 기준전압(VREF)보다 높다는 설정과 잘 부합한다.
도 4의 버퍼 인에이블 신호(DBUFCB)는 도 5 및 도 6의 버퍼 인에이블 신호 발생회로에 의하여 발생된다. 도 5의 버퍼 인에이블 신호 발생회로(30)는 액티브 명령(ACTIVE CMD)에 의하여 활성화되는 액티브 신호(ACT), 파워다운모드임을 나타내는 파워다운 신호(PDOWNB), 기입 명령에 의하여 활성화되는 기입 인에이블 신호(PWRE) 및 독출 명령에 의하여 활성화되는 독출 인에이블 신호(REE)에 응답하여 버퍼 인에이블 신호(DBUFCB)를 발생한다.
기입 모드시 액티브 명령(ACTIVE CMD)에 대하여 액티브 신호(ACT)는 로직 하이레벨이 되고 파워다운 신호(PDOWNB)는 로직 하이레벨이 되며 기입 인에이블 신호(PWRE)는 로직 하이레벨이 되고 독출 인에이블 신호(REE)는 로직 로우레벨이 된다. 이에 따라 3-입력 낸드 게이트(31)의 출력인 버퍼 인에이블 신호(DBUFCB)는 로직 로우레벨이 된다. 로직 로우레벨의 버퍼 인에이블 신호(DBUF CB)는 피모스 트랜지스터(21, 도 4)를 턴온시켜 데이터 입력 버퍼 회로(20, 도 4)의 차동 증폭 동작을 위한 전원을 공급한다.
여기에서, 독출 인에이블 신호(REE)가 로직 하이레벨이 되면 즉, 독출 모드 임을 나타낼 때에는 3-입력 낸드 게이트(31)의 출력인 버퍼 인에이블 신호(DBUFCB)는 로직 하이레벨이 되어 피모스 트랜지스터(21, 도 4)를 턴오프시킨다. 그리하여 데이터 입력 버퍼 회로(20, 도 4)는 디세이블된다. 독출 인에이블 신호(REE)는 독출 모드시 이외에도 인터럽트 관련 명령 중 기입 인터럽트 독출(WRITE INTERRUPT READ)시에도 로직 하이레벨로 되어 데이터 입력 버퍼 회로(20, 도 4)를 디세이블시킨다.
기입 인에이블 신호(PWRE)는 도 6의 기입 인에이블 신호 발생회로(40)에 의하여 발생된다. 도 6의 기입 인에이블 신호 발생회로(40)는 기입 인에이블 신호(/WE)를 버퍼링하는 기입 인에이블 버퍼(41) 출력을 내부 클럭 신호(PCLK), 칩 선택 신호(PCS) 및 카스 신호(PCAS:Column Address Strobe)에 응답하여 기입 인에이블 신호(PWRE)를 발생한다.
구체적으로, 로직 로우레벨의 기입 인에이블 신호(/WE)에 대하여 이를 버퍼링하는 기입 인에이블 버퍼(41) 출력(NA)은 로직 로우레벨이 된다. 로직 하이레벨의 내부 클럭 신호, 칩 선택 신호(PCS) 및 카스 신호(PCAS)에 응답하여 3-입력 앤드 게이트(42)의 출력이 로직 하이레벨이 되어 전송 게이트(43)를 턴온시킨다. 그리하여 로직 로우레벨의 기입 인에이블 버퍼(41) 출력(NA)은 인버터들(44,45,46)을 통과하여 로직 하이레벨의 기입 인에이블 신호(PWRE)가 된다. 로직 하이레벨의 기입 인에이블 신호(PWRE)는 앞서 설명한 도 5의 버퍼 인에이블 신호 발생회로(30)로 제공된다.
이 때 버스트 길이(BURST LENGTH)에 해당하는 데이터들이 입력되는 동안 로직 하이레벨이 되는 버스트 길이 신호(BLi)에 응답하여 엔모스 트랜지스터(48)는턴오프된 상태이다. 버스트 길이 신호(BLi)는 기입 명령(WRITE CMD)에 의하여 로직 하이레벨로 활성화되고 버스트 길이에 해당하는 데이터의 입력이 완료되면 로직 로우레벨이 된다. 특히, DDR SDRAM의 경우 버스트 길이 신호(BLi)는 내부 카운터를 이용하여 {(버스트 길이-1)/2}-0.5개 만큼의 클럭 발생 이후에 로직 로우레벨이 되도록 설정될 수도 있다.
한편, 버스트 길이 신호(BLi)가 로직 로우레벨이 되면 엔모스 트랜지스터(48)가 턴온되어 노드 NB는 로직 로우레벨이 된다. 로직 로우레벨의 노드 NB는 래치 인버터(45)에 의하여 그 로직레벨이 유지되며 기입 인에이블 신호(PWRE)는 로직 로우레벨이 된다. 로직 로우레벨의 기입 인에이블 신호(PWRE)는 버퍼 인에이블 신호 발생회로(30, 도 5)로 제공되어 버퍼 인에이블 신호(DBUFCB)를 로직 하이레벨로 만든다. 로직 하이레벨의 버퍼 인에이블 신호(DBUFCB)에 의하여 데이터 입력 버퍼 회로(20, 도 4)는 디세이블된다.
이러한 본 발명의 데이터 입력 버퍼 회로와 관련되는 동작 타이밍도는 도 7에 도시되어 있다, 클럭 신호(CLK)에 동기되어 수신되는 액티브 명령(ACTIVE CMD) 이후 소정의 클럭 사이클 후에 기입 명령(WRITE CMD)이 수신된다. 기입 명령(WRITE CMD)에 동기되는 클럭 신호(CLK)에 대응되는 데이터 스트로브 클락(DS)이 발생된다. 이 데이터 스트로브 클락(DS)의 상승에지 및 하강 에지마다 데이터 셋업/홀드 시간에 맞추어 기입 데이터(DATA)가 들어온다. 기입 데이터의 버스트 길이는 다양하게 설정될 수 있는 데, 본 실시예에서는 4개로 설정되어 있다. 기입 명령(WRITE CMD)에 의하여 기입 인에이블 신호(PWRE) 및 버스트 길이 신호(BLi)가 로직 하이레벨로 활성화된다. 그리하여 버퍼 인에이블 신호(DBUFCB)가 로직 로우레벨이 되어 데이터 입력 버퍼 회로(20, 도 4)를 인에이블시킨다.
이 후, 버스트 길이에 해당하는 기입 데이터의 입력이 완료되면 버스트 길이 신호(BLi)는 로직 로우레벨이 된다. 로직 로우레벨의 버스트 길이 신호(BLi)에 의하여 기입 인에이블 신호(PWRE)는 로직 로우레벨이 되고, 로직 로우레벨의 기입 인에이블 신호(PWRE)에 의하여 버퍼 인에이블 신호(DBUFCB)는 로직 하이레벨이 된다. 따라서, 데이터 입력 버퍼 회로(20, 도 4)를 디세이블시킨다.
이와 같은 본 발명의 데이터 입력 버퍼 회로(20, 도 4)에 의하면 액티브 명령(ACTIVE CMD) 이후 기입 명령(WRITE CMD) 까지의 tACTIVE-TO-WRITE시간 동안에 데이터 입력 버퍼 회로는 동작되지 않는다. 그리하여 종래의 액티브 명령 이후 활성화되는 버퍼 인에이블 신호(BUFCON)에 의해 데이터 입력 버퍼 회로(10, 도 1)가 인에이블되어 실제적인 데이터 입력 동작이 일어나지 않더라도 발생되던 소비전력을 줄일 수 있게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하다. 예컨대, 버퍼 인에이블 신호는 데이터 입력 버퍼에 직접적으로 제공되는 것으로 기술하고 있으나 메모리 장치의 비트 사양(BIT ORGANIZATION)에 따라 ×4,×8,×16 등의 입출력 정보를 갖는 신호와 조합되어 다수개의 데이터 입력 버퍼를 구동할 수도 있음은 물론이다. 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에의해 정해져야 할 것이다.
상술한 본 발명의 데이터 입력 버퍼 회로에 의하면, 액티브 명령(ACTIVE CMD) 이후 기입 명령(WRITE CMD) 까지의 시간 동안 데이터 입력 버퍼 회로는 동작되지 않기 때문에 소비전력을 줄일 수 있다.

Claims (3)

  1. 외부 데이터를 수신하여 기준전압과의 차를 비교 증폭하는 데이터 입력 버퍼 회로에 있어서,
    전원전압이 소스에 연결되고 버퍼 인에이블 신호가 게이트에 연결되는 제1 트랜지스터;
    상기 제1 트랜지스터의 드레인에 소스가 연결되고 게이트와 드레인이 연결되는 제2 트랜지스터;
    상기 제1 트랜지스터의 드레인에 소스가 연결되고 상기 제2 트랜지스터의 게이트에 게이트가 연결되는 제3 트랜지스터;
    상기 제2 트랜지스터의 드레인에 드레인이 연결되고 상기 기준전압이 게이트에 연결되고 접지전압이 소스에 연결되는 제4 트랜지스터; 및
    상기 제3 트랜지스터의 드레인에 드레인이 연결되고 상기 외부 데이터가 게이트에 연결되고 접지전압이 소스에 연결되는 제5 트랜지스터를 구비하며
    상기 버퍼 인에이블 신호는 상기 외부 데이터의 기입을 명령하는 기입 명령에 의하여 활성화되고 상기 외부 데이터의 입력이 완료되는 시점에서 비활성화되는 것을 특징으로 하는 데이터 입력 버퍼 회로.
  2. 제1항에 있어서, 상기 데이터 입력 버퍼 회로는
    상기 버퍼 인에이블 신호를 발생하는 버퍼 인에이블 신호 발생회로를 더 구비하며
    상기 버퍼 인에이블 신호 발생회로는
    메모리 장치 내 워드라인을 인에이블시키는 액티브 명령, 파워다운 신호, 기입 인에이블 신호 및 독출 인에이블 신호에 응답하여 상기 버퍼 인에이블 신호를 발생하는 것을 특징으로 하는 데이터 입력 버퍼 회로.
  3. 제2 항에 있어서, 상기 기입 인에이블 신호는
    상기 기입 명령에 의하여 활성화되고 입력하고자 하는 상기 외부 데이터의 수를 나타내는 버스트 길이 정보를 갖는 신호에 의하여 비활성화되는 것을 특징으로 하는 데이터 입력 버퍼 회로.
KR1020000011513A 2000-03-08 2000-03-08 데이터 입력 버퍼 회로 KR20010087643A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000011513A KR20010087643A (ko) 2000-03-08 2000-03-08 데이터 입력 버퍼 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000011513A KR20010087643A (ko) 2000-03-08 2000-03-08 데이터 입력 버퍼 회로

Publications (1)

Publication Number Publication Date
KR20010087643A true KR20010087643A (ko) 2001-09-21

Family

ID=19653214

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000011513A KR20010087643A (ko) 2000-03-08 2000-03-08 데이터 입력 버퍼 회로

Country Status (1)

Country Link
KR (1) KR20010087643A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772540B1 (ko) * 2005-06-30 2007-11-01 주식회사 하이닉스반도체 반도체 메모리 장치
KR100826642B1 (ko) * 2006-03-27 2008-05-02 주식회사 하이닉스반도체 파워업 초기화신호 발생회로
US7515487B2 (en) 2005-12-30 2009-04-07 Samsung Electronics Co., Ltd. Internal reference voltage generating circuit for reducing standby current and semiconductor memory device including the same
KR101046998B1 (ko) * 2009-05-28 2011-07-06 주식회사 하이닉스반도체 버퍼제어신호 생성회로 및 이를 이용한 반도체 메모리 장치

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772540B1 (ko) * 2005-06-30 2007-11-01 주식회사 하이닉스반도체 반도체 메모리 장치
US7515487B2 (en) 2005-12-30 2009-04-07 Samsung Electronics Co., Ltd. Internal reference voltage generating circuit for reducing standby current and semiconductor memory device including the same
KR100826642B1 (ko) * 2006-03-27 2008-05-02 주식회사 하이닉스반도체 파워업 초기화신호 발생회로
KR101046998B1 (ko) * 2009-05-28 2011-07-06 주식회사 하이닉스반도체 버퍼제어신호 생성회로 및 이를 이용한 반도체 메모리 장치
US8169836B2 (en) 2009-05-28 2012-05-01 Hynix Semiconductor Inc. Buffer control signal generation circuit and semiconductor device

Similar Documents

Publication Publication Date Title
US6339552B1 (en) Semiconductor device
KR100240539B1 (ko) 입력 버퍼 회로의 소모 전류가 저감된 동기형 반도체 기억 장치
US6260128B1 (en) Semiconductor memory device which operates in synchronism with a clock signal
US20040004899A1 (en) Word line driving circuit
US6122220A (en) Circuits and methods for generating internal signals for integrated circuits by dynamic inversion and resetting
JP2003258624A (ja) 入力バッファ回路及び半導体記憶装置
KR100301036B1 (ko) 데이터입출력마스크입력버퍼의전류소모를감소시키기위한제어부를구비하는동기식반도체메모리장치
US7764562B2 (en) Semiconductor memory device having a short reset time
US7280410B2 (en) System and method for mode register control of data bus operating mode and impedance
US6188639B1 (en) Synchronous semiconductor memory
US20060098514A1 (en) Circuit for controlling differential amplifiers in semiconductor memory devices
US7813197B2 (en) Write circuit of memory device
US9001610B2 (en) Semiconductor device generating internal voltage
KR20010087643A (ko) 데이터 입력 버퍼 회로
KR100527552B1 (ko) 반도체 메모리장치
US7834675B2 (en) Clock control circuit and semiconductor memory device using the same
KR100426489B1 (ko) 반도체 메모리 소자의 초기화 제어 회로
US20030021173A1 (en) Sense amplifier for memory device
KR100269295B1 (ko) 데이터입/출력마스크(dqm)버퍼
JPH0438699A (ja) 半導体記憶装置
KR20010029079A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination