TWI838805B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI838805B
TWI838805B TW111128733A TW111128733A TWI838805B TW I838805 B TWI838805 B TW I838805B TW 111128733 A TW111128733 A TW 111128733A TW 111128733 A TW111128733 A TW 111128733A TW I838805 B TWI838805 B TW I838805B
Authority
TW
Taiwan
Prior art keywords
signal
data
semiconductor memory
memory device
trigger signal
Prior art date
Application number
TW111128733A
Other languages
English (en)
Other versions
TW202341157A (zh
Inventor
萩原洋介
白石圭
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202341157A publication Critical patent/TW202341157A/zh
Application granted granted Critical
Publication of TWI838805B publication Critical patent/TWI838805B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Memory System (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明提供一種半導體記憶裝置，儘管構成為能夠進行觸發信號之工作比之修正，卻仍能抑制大型化。
半導體記憶裝置2具備：比較器51，其產生並輸出與來自外部之讀取賦能信號RE同步切換之信號RE_in；及修正電路60，其調整信號RE_in之工作比。修正電路60具有與比較器51之第1輸出部513連接之可變電流源61、及與比較器51之第2輸出部514連接之可變電流源62，藉由調整從電流源61、62輸出之電流之大小，來調整信號/RE_c、RE_c之工作比。

Description

半導體記憶裝置
本發明之實施方式係關於一種半導體記憶裝置。
例如NAND(與非)型快閃記憶體般之半導體記憶裝置，根據從記憶體控制器發送之信號來輸出讀出資料。於輸出讀出資料時，半導體記憶裝置將用來表示輸出時序之觸發信號(toggle signal)一併輸出。
根據揭示之實施方式，提供一種半導體記憶裝置，既為能夠進行觸發信號之工作比之修正之構成，又能夠抑制大型化。
實施方式之半導體記憶裝置具備：接收部，其從外部接收第1觸發信號；第1比較器，其產生並輸出與第1觸發信號同步切換之第2觸發信號；調整部，其調整第2觸發信號之工作比；及發送部，其將工作比經調整之第2觸發信號、或根據該第2觸發信號來產生之觸發信號發送至外部。從第1比較器輸出之第2觸發信號中包含第3觸發信號、及作為第3觸發信號之互補信號之第4觸發信號。第1比較器具有：第1輸入部，其供輸入第1觸發信號；第2輸入部，其供輸入參考信號；第1輸出部，其輸出根據第1觸發信號與參考信號之大小關係來切換之第3觸發信號；及第2輸出部，其輸出第4觸發信號。調整部具有與第1輸入部、第2輸入部、第1輸出部、及第2輸出部中之至少任一者連接之可變電流源，藉由調整從電流源輸出之電流之大小來調整第2觸發信號之工作比。
1:記憶體控制器
2:半導體記憶裝置
11:RAM
12:處理器
13:主機介面
14:ECC電路
15:記憶體介面
16:內部匯流排
21:輸入輸出電路
22:邏輯控制電路
31:輸入輸出用焊墊群
41:定序器
42:暫存器
43:電壓產生電路
50:接收電路
51,52,53:比較器
60:修正電路
61,62,63,64,65,66:電流源
70:輸出控制電路
80:輸出電路
90:檢測電路
110:記憶胞陣列
120:感測放大器
130:列解碼器
210:記憶胞陣列
220:感測放大器
230:列解碼器
300:半導體基板
320:導電體層
331,332,333:配線層
334:記憶體孔
335:阻擋絕緣膜
336:電荷儲存層
337:閘極絕緣膜
338:導電體柱
339:接觸插塞
511,521,531:第1輸入部
512,522,532:第2輸入部
513,523,533:第1輸出部
514,524,534:第2輸出部
924:觸點
ADL,BDL,CDL,SDL,XDL:鎖存電路
ALE:位址鎖存賦能信號
BL,BL0,BL1,BL(m-1):位元線
BLC,BLS,BLX,HLL,STB,STL,XXL:閘極輸入信號
BLK:區塊
C10:電容器
/CE:晶片賦能信號
CLE:指令鎖存賦能信號
CLK:時脈信號
CODE_RE,CODE_/RE:修正碼
COM,INV,SRC,SEN,SRC,LAT:節點
DQ<7：0>:資料信號
DQS,/DQS:資料選通信號
/DQS_in,DQS_in,/RE_c,RE_c,/RE_in,RE_in:信號
INV1,INV2,INV3,INV4,IV11,IV12:反相器
LBUS:匯流排
MT,MT0,MT1,MT2,MT3,MT4,MT5,MT6,MT7:記憶胞電晶體
NS:NAND串
PER:外圍電路
PL1,PL2:平面
R/B:就緒忙碌信號
/RE,RE:讀取賦能信號
SA:感測放大器部
SAU:感測放大器單元
SGD0,SGD1,SGD2,SGD3:選擇閘極線
SGDsel:選擇之選擇閘極線
SGDusel:非選擇之選擇閘極線
SGS:選擇閘極線
SL:源極線
SL1,SL2,SL3,SL4,SL5,SL6:信號線
ST1,ST2:選擇電晶體
SU,SU0,SU1,SU2,SU3:串單元
t0,t1,t2:時刻
TR,TR1,TR2,TR3,TR4,TR5,TR6,TR7,TR8,TR9,TR11,TR12,TR13,TR14:電晶體
Vcc,Vpp,VccQ:電源電壓
Vdd:電源線
VfyA,VfyB,VfyC,VfyD,VfyE,VfyF,VfyG:驗證電壓
VPASS_READ:讀出通過電壓
VPGM,VPASS_PGM:電壓
Vr,VrA,VrB,VrC,VrD,VrE,VrF,VrG:讀出電壓
Vss:接地電壓
/WE:寫入賦能信號
/WP:寫入保護信號
WL,WL0,WL1,WL2,WL3,WL4,WL5,WL6,WL7:字元線
WLsel:選擇字元線
圖1係表示第1實施方式之記憶體系統之構成例之框圖。
圖2係表示第1實施方式之記憶體系統之構成例之框圖。
圖3係表示第1實施方式之半導體記憶裝置之構成之框圖。
圖4係表示記憶胞陣列之構成之等效電路圖。
圖5係表示記憶胞陣列之構成之剖視圖。
圖6係表示感測放大器單元之電路構成之圖。
圖7係表示記憶胞電晶體之閾值分佈之一例之圖。
圖8係表示寫入動作時之各配線之電位變化之圖。
圖9係表示讀出動作時之各配線之電位變化之圖。
圖10係表示於比較例之半導體記憶裝置與記憶體控制器之間收發之信號等之時間變化之一例之圖。
圖11(A)、(B)係用來對觸發信號之工作比進行說明之圖。
圖12係模式性表示第1實施方式之半導體記憶裝置之構成之一部分之圖。
圖13係表示第1實施方式之半導體記憶裝置中之接收電路及修正電路之構成之圖。
圖14係表示修正碼之一例之圖。
圖15係表示觸發信號之一例之圖。
圖16係表示觸發信號之一例之圖。
圖17係表示觸發信號之一例之圖。
圖18係表示第2實施方式之半導體記憶裝置所具有之接收電路及修正 電路之構成之圖。
圖19係表示第3實施方式之半導體記憶裝置所具有之接收電路及修正電路之構成之圖。
圖20係表示第4實施方式之半導體記憶裝置所具有之接收電路及修正電路之構成之圖。
圖21係表示第5實施方式之半導體記憶裝置所具有之接收電路及修正電路之構成之圖。
圖22係表示第6實施方式之半導體記憶裝置所具有之接收電路及修正電路之構成之圖。
圖23係表示第7實施方式之半導體記憶裝置所具有之接收電路及修正電路之構成之圖。
圖24係表示比較例之半導體記憶裝置所具有之接收電路及修正電路之構成之圖。
以下，參考附圖對本實施方式進行說明。為了容易理解說明，於各附圖中對同一構成要素儘量附上同一符號並省略重複說明。
對第1實施方式進行說明。本實施方式之半導體記憶裝置2係構成為NAND型快閃記憶體之非揮發性記憶裝置。圖1中以框圖之形式示出包含半導體記憶裝置2之記憶體系統之構成例。該記憶體系統具備記憶體控制器1、及半導體記憶裝置2。
再者，於實際之記憶體系統中，如圖2所示，相對於1個記憶體控制器1設置有複數個半導體記憶裝置2。圖1中，僅圖示出所存在之複數個半導體記憶裝置2中之1個。下文對半導體記憶裝置2之具體構成進 行說明。
該記憶體系統能夠與未圖示之主機連接。主機例如係個人電腦、便攜終端等電子設備。記憶體控制器1根據來自主機之寫入請求而控制向半導體記憶裝置2之資料寫入。又，記憶體控制器1根據來自主機之讀出請求而控制從半導體記憶裝置2之資料讀出。
於記憶體控制器1與半導體記憶裝置2之間收發晶片賦能信號/CE、就緒忙碌信號R/B、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀取賦能信號/RE、RE、寫入保護信號/WP、資料信號DQ<7：0>、資料選通信號DQS、/DQS之各信號。
晶片賦能信號/CE係用來對半導體記憶裝置2賦能之信號。就緒忙碌信號R/B係用來表示半導體記憶裝置2是就緒狀態還是忙碌狀態之信號。「就緒狀態」係指受理來自外部之命令之狀態。「忙碌狀態」係指不受理來自外部之命令之狀態。
如圖2所示，將晶片賦能信號/CE個別地發送至複數個半導體記憶裝置2之各者。圖2中，例如「/CE0」般對末尾附上編號以能夠將各個晶片賦能信號/CE相互區分開。
同樣，從複數個半導體記憶裝置2之各者個別地發送就緒忙碌信號R/B。圖2中，例如「R/B0」般對末尾附上編號以能夠將各個就緒忙碌信號R/B相互區分開。
經由於複數個半導體記憶裝置2中共通之信號線，於記憶體控制器1與半導體記憶裝置2之間收發除晶片賦能信號/CE、就緒忙碌信號R/B以外之信號(指令鎖存賦能信號CLE等)。記憶體控制器1使用個別之晶片賦能信號/CE來特定出作為通信對象之半導體記憶裝置2。
指令鎖存賦能信號CLE係表示信號DQ<7：0>為指令之信號。位址鎖存賦能信號ALE係表示信號DQ<7：0>為位址之信號。寫入賦能信號/WE係用來將接收到之信號取入至半導體記憶裝置2之信號，每當藉由記憶體控制器1接收指令、位址、及資料時生效。記憶體控制器1於信號/WE為「L(Low，低)」位準之期間指示半導體記憶裝置2取入信號DQ<7：0>。
讀取賦能信號/RE係用來讓記憶體控制器1從半導體記憶裝置2讀出資料之信號。信號RE係信號/RE之互補信號。這些信號例如用來對輸出信號DQ<7：0>時之半導體記憶裝置2之動作時序進行控制。寫入保護信號/WP係用來指示半導體記憶裝置2禁止資料之寫入及抹除之信號。信號DQ<7：0>係於半導體記憶裝置2與記憶體控制器1之間收發之資料之實體，包含指令、位址、及資料。資料選通信號DQS係用來控制信號DQ<7：0>之輸入輸出之時序之信號。信號/DQS係信號DQS之互補信號。
記憶體控制器1具備RAM(Random Access Memory，隨機存取記憶體)11、處理器12、主機介面13、ECC(Error Check and Correction，錯誤檢查與校正)電路14、及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14、及記憶體介面15利用內部匯流排16相互連接。
主機介面13將從主機接收到之請求、使用者資料(寫入資料)等輸出至內部匯流排16。又，主機介面13將從半導體記憶裝置2讀出之使用者資料、來自處理器12之響應等發送至主機。
記憶體介面15根據處理器12之指示，控制將使用者資料等 寫入至半導體記憶裝置2之處理、及從半導體記憶裝置2讀出使用者資料等之處理。
處理器12總括性地控制記憶體控制器1。處理器12例如係CPU(Central Processing Unit，中央處理單元)、MPU(Microprocessor Unit，微處理單元)等。處理器12於從主機經由主機介面13接收到請求之情形時，根據該請求來進行控制。例如，處理器12根據來自主機之請求，而指示記憶體介面15向半導體記憶裝置2寫入使用者資料及奇偶校驗。又，處理器12根據來自主機之請求，而指示記憶體介面15從半導體記憶裝置2讀出使用者資料及奇偶校驗。
處理器12對RAM11中儲存之使用者資料決定半導體記憶裝置2上之記憶區域(記憶體區域)。使用者資料係經由內部匯流排16而記憶於RAM11中。處理器12對作為寫入單位之頁單位之資料(頁資料)實施記憶體區域之決定。以下，將半導體記憶裝置2之1頁中記憶之使用者資料亦稱為「單元資料」。單元資料一般係經編碼而以代碼字之形式記憶於半導體記憶裝置2中。本實施方式中並非必須編碼。記憶體控制器1亦可於不編碼之情形時將單元資料記憶於半導體記憶裝置2中，但圖1中，示出進行編碼之構成來作為一構成例。於記憶體控制器1不進行編碼之情形時，頁資料與單元資料一致。又，可根據1個單元資料來產生1個代碼字，亦可根據對單元資料進行分割而得之分割資料來產生1個代碼字。又，亦可使用複數個單元資料來產生1個代碼字。
處理器12針對每一單元資料來決定作為寫入目之地之半導體記憶裝置2之記憶體區域。對半導體記憶裝置2之記憶體區域分配有物理位址。處理器12使用物理位址來管理作為單元資料之寫入目之地之記憶體 區域。處理器12指定所決定之記憶體區域(物理位址)來指示記憶體介面15將使用者資料寫入至半導體記憶裝置2。處理器12管理使用者資料之邏輯位址(主機管理之邏輯位址)與物理位址之對應。處理器12於接收到來自主機之包含邏輯位址之讀出請求之情形時，特定出與邏輯位址對應之物理位址，指定物理位址來指示記憶體介面15讀出使用者資料。
ECC電路14將RAM11中記憶之使用者資料編碼而產生代碼字。又，ECC電路14將從半導體記憶裝置2讀出之代碼字解碼。ECC電路14藉由利用例如賦予給使用者資料之校驗和等，來進行資料中之錯誤之檢測、及該錯誤之訂正。
RAM11於將從主機接收到之使用者資料記憶至半導體記憶裝置2之前暫時記憶該使用者資料，或於將從半導體記憶裝置2讀出之資料發送至主機之前暫時記憶該資料。RAM11例如係SRAM(Static Random Access Memory，靜態隨機存取記憶體)、DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等通用記憶體。
圖1中表示記憶體控制器1分別具備ECC電路14與記憶體介面15之構成例。然而，ECC電路14亦可內置於記憶體介面15中。又，ECC電路14亦可內置於半導體記憶裝置2中。圖1所示之各要素之具體構成、配置並未特別限定。
於從主機接收到寫入請求之情形時，圖1之記憶體系統如下般動作。處理器12使RAM11暫時記憶作為寫入動作之對象之資料。處理器12將RAM11中記憶之資料讀出並輸入至ECC電路14。ECC電路14將輸入之資料編碼，並將代碼字輸入至記憶體介面15。記憶體介面15將輸入之代碼字寫入至半導體記憶裝置2。
於從主機接收到讀出請求之情形時，圖1之記憶體系統如下般動作。記憶體介面15將從半導體記憶裝置2讀出之代碼字輸入至ECC電路14。ECC電路14將輸入之代碼字解碼，並將經解碼之資料記憶於RAM11中。處理器12將RAM11中記憶之資料經由主機介面13發送至主機。
對半導體記憶裝置2之構成進行說明。如圖3所示，半導體記憶裝置2具備2個平面PL1、PL2、輸入輸出電路21、邏輯控制電路22、定序器41、暫存器42、電壓產生電路43、輸入輸出用焊墊群31、邏輯控制用焊墊群32、及電源輸入用端子群33。
平面PL1具備記憶胞陣列110、感測放大器120、列解碼器130。又，平面PL2具備記憶胞陣列210、感測放大器220、列解碼器230。平面PL1之構成與平面PL2之構成互為相同。即，記憶胞陣列110之構成與記憶胞陣列210之構成互為相同，感測放大器120之構成與感測放大器220之構成互為相同，列解碼器130之構成與列解碼器230之構成互為相同。設置於半導體記憶裝置2之平面之數量可如本實施方式般為2個，但亦可為1個，亦可為3個以上。
記憶胞陣列110及記憶胞陣列210係記憶資料之部分。記憶胞陣列110及記憶胞陣列210之各者包含與字元線及位元線建立關聯之複數個記憶胞電晶體。至於其等之具體構成，將於下文進行說明。
輸入輸出電路21於與記憶體控制器1之間收發信號DQ<7：0>、及資料選通信號DQS、/DQS。輸入輸出電路21將信號DQ<7：0>內之指令及位址傳送至暫存器42。又，輸入輸出電路21於與感測放大器120、感測放大器220之間收發寫入資料及讀出資料。輸入輸出 電路21具有輸入電路(未圖示)與輸出電路80(圖3中未圖示，參考圖12)這兩者，該輸入電路接收來自記憶體控制器1之指令等，該輸出電路80將資料輸出至記憶體控制器1。
邏輯控制電路22從記憶體控制器1接收晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀取賦能信號RE、/RE、及寫入保護信號/WP。又，邏輯控制電路22將就緒忙碌信號R/B傳送至記憶體控制器1來將半導體記憶裝置2之狀態通知給外部。
輸入輸出電路21及邏輯控制電路22均係構成為如下部分之電路，該部分係於與記憶體控制器1之間輸入輸出信號。即，輸入輸出電路21及邏輯控制電路22設置為半導體記憶裝置2之介面電路。
定序器41根據從記憶體控制器1輸入至半導體記憶裝置2之控制信號，來控制平面PL1、PL2、電壓產生電路43等各部分之動作。定序器41係控制邏輯控制電路22、記憶胞陣列110、210等各部分之動作之部分，相當於半導體記憶裝置2之「控制部」。
暫存器42係暫時保存指令、位址之部分。暫存器42成為亦保存表示各平面PL1、PL2之狀態之狀態信息之部分。根據來自記憶體控制器1之要求，而將狀態信息以狀態信號之形式從輸入輸出電路21輸出至記憶體控制器1。
電壓產生電路43係根據來自定序器41之指示而產生記憶胞陣列110、210中之資料寫入動作、讀出動作、及抹除動作之各者所需之電壓之部分。該電壓包含例如對下述字元線WL施加之VPGM、VPASS_PGM、VPASS_READ之電壓、對下述位元線BL施加之電壓等。電壓產 生電路43能夠以平面PL1及平面PL2能相互並行地動作之方式，對各字元線WL、位元線BL等之各者個別地施加電壓。
輸入輸出用焊墊群31係設置有用來於記憶體控制器1與輸入輸出電路21之間收發各信號之複數個端子(焊墊)之部分。各個端子係對應於信號DQ<7：0>、及資料選通信號DQS、/DQS之各者而個別地設置。
邏輯控制用焊墊群32係設置有用來於記憶體控制器1與邏輯控制電路22之間收發各信號之複數個端子(焊墊)之部分。各個端子係對應於晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀取賦能信號RE、/RE、寫入保護信號/WP、及就緒忙碌信號R/B之各者而個別地設置。
電源輸入用端子群33係設置有用來接受半導體記憶裝置2之動作所需之各電壓之施加之複數個端子之部分。對各個端子施加之電壓中包含電源電壓Vcc、VccQ、Vpp、及接地電壓Vss。
電源電壓Vcc係作為動作電源而從外部賦予之電路電源電壓，例如係3.3V左右之電壓。電源電壓VccQ例如係1.2V之電壓。電源電壓VccQ係於記憶體控制器1與半導體記憶裝置2之間收發信號時所使用之電壓。電源電壓Vpp係較電源電壓Vcc高壓之電源電壓，例如係12V之電壓。
於向記憶胞陣列110、210寫入資料、或抹除資料時，需要20V左右之高電壓(VPGM)。此時，相較於用電壓產生電路43之升壓電路使約3.3V之電源電壓Vcc升壓，而使約12V之電源電壓Vpp升壓則能夠高速且低耗電地產生所需之電壓。另一方面，例如於無法供給高電壓之環境 中使用半導體記憶裝置2之情形時，亦可不對電源電壓Vpp供給電壓。即便於不供給電源電壓Vpp之情形時，只要供給電源電壓Vcc，則半導體記憶裝置2亦能夠執行各種動作。即，電源電壓Vcc係標準性地對半導體記憶裝置2供給之電源，電源電壓Vpp係例如根據使用環境而追加性地、任意性地供給之電源。
對平面PL1、PL2之構成進行說明。再者，如上所述，平面PL1之構成與平面PL2之構成互為相同。因此，以下僅對平面PL1之構成進行說明，對於平面PL2之構成則省略圖示及說明。
圖4中示出設置於平面PL1之記憶胞陣列110之構成作為等效電路圖。記憶胞陣列110由複數個區塊BLK構成，但圖4中僅圖示這些區塊中之1個區塊BLK。記憶胞陣列110所具有之其它區塊BLK之構成亦與圖4相同。
如圖4所示，區塊BLK包含例如4個串單元SU(SU0~SU3)。又，各個串單元SU包含複數個NAND串NS。各NAND串NS包含例如8個記憶胞電晶體MT(MT0~MT7)與選擇電晶體ST1、ST2。
再者，記憶胞電晶體MT之個數並不限定於8個，例如亦可為32個、48個、64個、96個。例如為提高斷開特性，選擇電晶體ST1、ST2分別不是由單個而是由複數個電晶體構成。進而，亦可於記憶胞電晶體MT與選擇電晶體ST1、ST2之間設置有虛設單元電晶體。
記憶胞電晶體MT於選擇電晶體ST1與選擇電晶體ST2之間以串聯連接之方式配置。一端側之記憶胞電晶體MT7與選擇電晶體ST1之源極連接，另一端側之記憶胞電晶體MT0與選擇電晶體ST2之漏極連接。
各串單元SU0~SU3之選擇電晶體ST1之閘極分別共通連 接於選擇閘極線SGD0~SGD3。選擇電晶體ST2之閘極於處於同一區塊BLK內之複數個串單元SU間共通連接於同一選擇閘極線SGS。處於同一區塊BLK內之記憶胞電晶體MT0~MT7之閘極，分別共通連接於字元線WL0~WL7。即，字元線WL0~WL7及選擇閘極線SGS於同一區塊BLK內之複數個串單元SU0~SU3間設為共通，選擇閘極線SGD即便於同一區塊BLK內，亦係針對每一串單元SU0~SU3而個別地設置。
於記憶胞陣列110設置有m根位元線BL(BL0、BL1、…、BL(m-1))。上述「m」係表示1個串單元SU中所含之NAND串NS之根數之整數。各個NAND串NS中，選擇電晶體ST1之漏極與對應之位元線BL連接。選擇電晶體ST2之源極與源極線SL連接。源極線SL共通連接於區塊BLK所具有之複數個選擇電晶體ST2之源極。
處於同一區塊BLK內之複數個記憶胞電晶體MT中記憶之資料被一次性抹除。另一方面，對與1個字元線WL連接且屬於1個串單元SU之複數個記憶胞電晶體MT一次性地進行資料之讀出及寫入。各個記憶胞能夠保存包含上階位元、中階位元、及下階位元之3位元資料。
即，本實施方式之半導體記憶裝置2採用使1個記憶胞電晶體MT記憶3位元資料之TLC(Triple Level Cell，三層胞)方式作為向記憶胞電晶體MT之資料寫入方式。亦可代替該形態，而採用使1個記憶胞電晶體MT記憶2位元資料之MLC(Multi Level Cell，多層胞)方式等作為向記憶胞電晶體MT之資料寫入方式。1個記憶胞電晶體MT中記憶之資料之位元數並未特別限定。
再者，以下說明中，將與1個字元線WL連接、且屬於1個串單元SU之複數個記憶胞電晶體MT中記憶之1位元資料之集合稱為 「頁」。圖4中，對包含上述複數個記憶胞電晶體T之集合之一附上符號「MG」。
於如本實施方式於1個記憶胞電晶體MT記憶3位元資料之情形時，於1個串單元SU內與共通之字元線WL連接之複數個記憶胞電晶體MT之集合，能夠記憶3頁量之資料。這些中，以下將包含下階位元資料之集合之頁亦稱為「下階頁」，以下，將下階頁之資料亦稱為「下階頁資料」。同樣，以下將包含中階位元資料之集合之頁亦稱為「中階頁」，以下將中階頁之資料亦稱為「中階頁資料」。以下將包含上階位元資料之集合之頁亦稱為「上階頁」，以下將上階頁之資料亦稱為「上階頁資料」。
圖5中示出記憶胞陣列110及其周邊之構成作為模式性之剖視圖。如該圖所示，記憶胞陣列110中，於導電體層320之上形成有複數個NAND串NS。導電體層320亦稱為嵌入源極線(BSL)，相當於圖4之源極線SL。
於導電體層320之上方，積層有作為選擇閘極線SGS發揮功能之複數個配線層333、作為字元線WL發揮功能之複數個配線層332、及作為選擇閘極線SGD發揮功能之複數個配線層331。於積層之配線層333、332、331各者之間配置有未圖示之絕緣層。
於記憶胞陣列110形成有複數個記憶體孔334。記憶體孔334係於上下方向貫通上述配線層333、332、331、及處於其等之間之未圖示之絕緣層、且到達導電體層320之孔。於記憶體孔334之側面依序形成有阻擋絕緣膜335、電荷儲存層336、及閘極絕緣膜337，進而於其內側嵌入有導電體柱338。導電體柱338例如包含多晶矽，於NAND串NS中所含之記憶胞電晶體MT及選擇電晶體ST1及ST2動作時作為供形成通道之區 域發揮功能。如此，於記憶體孔334之內側形成有包含阻擋絕緣膜335、電荷儲存層336、閘極絕緣膜337、及導電體柱338之柱狀體。
形成於記憶體孔334之內側之柱狀體中與積層之配線層333、332、331之各者交叉之各部分作為電晶體發揮功能。這些複數個電晶體中處於與配線層331交叉之部分之電晶體作為選擇電晶體ST1發揮功能。複數個電晶體中處於與配線層332交叉之部分之電晶體作為記憶胞電晶體MT(MT0~MT7)發揮功能。複數個電晶體中處於與配線層333交叉之部分之電晶體作為選擇電晶體ST2發揮功能。藉由該構成，形成於各記憶體孔334之內側之柱狀體，分別作為參考圖4來說明之NAND串NS發揮功能。處於柱狀體之內側之導電體柱338係作為記憶胞電晶體MT、選擇電晶體ST1、ST2之通道發揮功能之部分。
於較導電體柱338更上側形成有作為位元線BL發揮功能之配線層。於導電體柱338之上端，形成有連接導電體柱338與位元線BL之接觸插塞339。
與圖5所示之構成相同之構成沿圖5之紙面之深度方向排列有複數個。由沿圖5之紙面之深度方向排成一行之複數個NAND串NS之集合形成1個串單元SU。
本實施方式之半導體記憶裝置2中，於記憶胞陣列110之下方側，即於成為記憶胞陣列110與半導體基板300之間之位置設置有外圍電路PER。外圍電路PER係為了實現記憶胞陣列110中之資料寫入動作、讀出動作、及抹除動作等而設置之電路。圖3所示之感測放大器120、列解碼器130、及電壓產生電路43等成為外圍電路PER之一部分。外圍電路PER包含各種電晶體、RC(resistor capacitor，電阻-電容)電路等。圖5所 示之例子中，形成於半導體基板300上之電晶體TR與處於記憶胞陣列110之上方側之位元線BL之間，經由觸點924而電連接。
再者，亦可代替這種構成，而設為於半導體基板300之上直接設置記憶胞陣列110之構成。該情形時，半導體基板300之p型井區域作為源極線SL發揮功能。又，外圍電路PER沿半導體基板300之表面設置於與記憶胞陣列110相鄰之位置。
返回圖3繼續說明。如上所述，於平面PL1除設置有上述記憶胞陣列110以外，還設置有感測放大器120與列解碼器130。
感測放大器120係用來調整施加至位元線BL之電壓、或將位元線BL之電壓讀出並轉換為資料之電路。感測放大器120於讀出資料時，獲取從記憶胞電晶體MT讀出至位元線BL之讀出資料，並將獲取之讀出資料傳送至輸入輸出電路21。感測放大器120於寫入資料時，將經由位元線BL寫入之寫入資料傳送至記憶胞電晶體MT。
列解碼器130係構成為用來對各字元線WL施加電壓之未圖示之開關群之電路。列解碼器130從暫存器42接收區塊位址及列位址，根據該區塊位址來選擇對應之區塊BLK，並且根據該列位址來選擇對應之字元線WL。列解碼器130以對選擇之字元線WL施加來自電壓產生電路43之電壓之方式，切換上述開關群之開關。
圖6中表示感測放大器120之構成例。感測放大器120包含與複數個位元線BL之各者建立關聯之複數個感測放大器單元SAU。圖6中抽取表示其等中之1個感測放大器單元SAU之詳細電路構成。
如圖6所示，感測放大器單元SAU包含感測放大器部SA、及鎖存電路SDL、ADL、BDL、CDL、XDL。感測放大器部SA、鎖存電 路SDL、ADL、BDL、CDL、XDL藉由匯流排LBUS連接，以能夠相互收發資料。
感測放大器部SA例如於讀出動作中，對讀出至對應之位元線BL之資料進行感測，判定所讀出之資料係“0”還是“1”。感測放大器部SA例如包含作為p通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體之電晶體TR1、作為n通道MOS電晶體之電晶體TR2~TR9、及電容器C10。
電晶體TR1之一端與電源線連接，電晶體TR1之另一端與電晶體TR2連接。電晶體TR1之閘極與鎖存電路SDL內之節點INV連接。電晶體TR2之一端與電晶體TR1連接，電晶體TR2之另一端與節點COM連接。對電晶體TR2之閘極輸入信號BLX。電晶體TR3之一端與節點COM連接，電晶體TR3之另一端與電晶體TR4連接。對電晶體TR3之閘極輸入信號BLC。電晶體TR4係耐高壓之MOS電晶體。電晶體TR4之一端與電晶體TR3連接。電晶體TR4之另一端與對應之位元線BL連接。對電晶體TR4之閘極輸入信號BLS。
電晶體TR5之一端與節點COM連接，電晶體TR5之另一端與節點SRC連接。電晶體TR5之閘極與節點INV連接。電晶體TR6之一端連接於電晶體TR1與電晶體TR2之間，電晶體TR6之另一端與節點SEN連接。對電晶體TR6之閘極輸入信號HLL。電晶體TR7之一端與節點SEN連接，電晶體TR7之另一端與節點COM連接。對電晶體TR7之閘極輸入信號XXL。
電晶體TR8之一端接地，電晶體TR8之另一端與電晶體TR9連接。電晶體TR8之閘極與節點SEN連接。電晶體TR9之一端與電晶 體TR8連接，電晶體TR9之另一端與匯流排LBUS連接。對電晶體TR9之閘極輸入信號STB。電容器C10之一端與節點SEN連接。對電容器C10之另一端輸入時脈信號CLK。
信號BLX、BLC、BLS、HLL、XXL、及STB例如藉由定序器41產生。又，對與電晶體TR1之一端連接之電源線施加例如半導體記憶裝置2之內部電源電壓即電壓Vdd，對節點SRC施加例如半導體記憶裝置2之接地電壓即電壓Vss。
鎖存電路SDL、ADL、BDL、CDL、XDL暫時保存讀出資料。鎖存電路XDL與輸入輸出電路21連接，用於感測放大器單元SAU與輸入輸出電路21之間之資料之輸入輸出。讀出資料藉由保持於鎖存電路XDL中，而成為能夠從輸入輸出電路21輸出至記憶體控制器1之狀態。例如，將藉由感測放大器單元SAU讀出之資料記憶於鎖存電路ADL、BDL、CDL之任一者之後，向鎖存電路XDL傳送，並從鎖存電路XDL輸出至輸入輸出電路21。又，例如將從記憶體控制器1輸入至輸入輸出電路21之資料，從輸入輸出電路21傳送至鎖存電路XDL，並從鎖存電路XDL傳送至鎖存電路ADL、BDL、CDL之任一者。
鎖存電路SDL包含例如反相器IV11、IV12、及作為n通道MOS電晶體之電晶體TR13、TR14。反相器IV11之輸入節點與節點LAT連接。反相器IV11之輸出節點與節點INV連接。反相器IV12之輸入節點與節點INV連接。反相器IV12之輸出節點與節點LAT連接。電晶體TR13之一端與節點INV連接，電晶體TR13之另一端與匯流排LBUS連接。對電晶體TR13之閘極輸入信號STI。電晶體TR13之一端與節點LAT連接，電晶體TR14之另一端與匯流排LBUS連接。對電晶體TR14之閘極輸入信號 STL。例如，節點LAT中保存之資料相當於鎖存電路SDL中保存之資料。又，節點INV中保存之資料相當於節點LAT中保存之資料之反轉資料。鎖存電路ADL、BDL、CDL、XDL之電路構成例如與鎖存電路SDL之電路構成相同，因此省略說明。
圖7係模式性表示記憶胞電晶體MT之閾值分佈等之圖。處於圖7之中段之圖表示記憶胞電晶體MT之閾值電壓(橫軸)與記憶胞電晶體MT之個數(縱軸)之對應關係。
於如本實施方式採用TLC方式之情形時，複數個記憶胞電晶體MT如圖7之中段所示形成8個閾值分佈。將該8個閾值分佈(寫入位準)按閾值電壓由低至高之順序稱為“ER”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、“G”位準。
處於圖7之上段之表係表示對應於閾值電壓之上述各位準之各者而分配之資料之例。如該表所示，對“ER”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、及“G”位準，例如分配以下所示之各不相同之3位元資料。
“ER”位準：“111”(「下階位元/中階位元/上階位元」)
“A”位準：“011”
“B”位準：“001”
“C”位準：“000”
“D”位準：“010”
“E”位準：“110”
“F”位準：“100”
“G”位準：“101”
如此，本實施方式之記憶胞電晶體MT之閾值電壓可取預先設定之8個候補位準中之1個，對應於各個候補位準而如上述般分配資料。
於互為相鄰之一對閾值分佈之間分別設定有於寫入動作中使用之驗證電壓。具體而言，分別對應於“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、及“G”位準，而設定有驗證電壓VfyA、VfyB、VfyC、VfyD、VfyE、VfyF、及VfyG。
驗證電壓VfyA設定於“ER”位準中之最大閾值電壓與“A”位準中之最小閾值電壓之間。當對字元線WL施加驗證電壓VfyA時，與該字元線WL連接之記憶胞電晶體MT中，閾值電壓包含於“ER”位準中之記憶胞電晶體MT成為接通狀態，閾值電壓包含於“A”位準以上之閾值分佈中之記憶胞電晶體MT成為斷開狀態。
其它驗證電壓VfyB、VfyC、VfyD、VfyE、VfyF、及VfyG，亦以與上述驗證電壓VfyA相同之方式設定。驗證電壓VfyB設定於“A”位準與“B”位準之間，驗證電壓VfyC設定於“B”位準與“C”位準之間，驗證電壓VfyD設定於“C”位準與“D”位準之間，驗證電壓VfyE設定於“D”位準與“E”位準之間，驗證電壓VfyF設定於“E”位準與“F”位準之間，驗證電壓VfyG設定於“F”位準與“G”位準之間。
例如，驗證電壓VfyA亦可設定為0.8V，驗證電壓VfyB亦可設定為1.6V，驗證電壓VfyC亦可設定為2.4V，驗證電壓VfyD亦可設定為3.1V，驗證電壓VfyE亦可設定為3.8V，驗證電壓VfyF亦可設定為4.6V，驗證電壓VfyG亦可設定為5.6V。但，並不限定於此，驗證電壓 VfyA、VfyB、VfyC、VfyD、VfyE、VfyF、及VfyG，例如亦可於0V~7.0V之範圍適當地分階段設定。
又，於相鄰之閾值分佈之間分別設定有於讀出動作中使用之讀出電壓。「讀出電壓」係指於讀出動作時對與成為讀出對象之記憶胞電晶體MT連接之字元線WL、即選擇字元線施加之電壓。讀出動作中，根據成為讀出對象之記憶胞電晶體MT之閾值電壓是否高於所施加之讀出電壓之判定結果來決定資料。
如圖7之下段圖中模式性所示，具體而言，供判定記憶胞電晶體MT之閾值電壓係包含於“ER”位準中還是包含於“A”位準以上之位準中之讀出電壓VrA，設定於“ER”位準中之最大閾值電壓與“A”位準中之最小閾值電壓之間。
其它讀出電壓VrB、VrC、VrD、VrE、VrF、及VrG，以與上述讀出電壓VrA相同之方式設定。讀出電壓VrB設定於“A”位準與“B”位準之間，讀出電壓VrC設定於“B”位準與“C”位準之間，讀出電壓VrD設定於“C”位準與“D”位準之間，讀出電壓VrE設定於“D”位準與“E”位準之間，讀出電壓VrF設定於“E”位準與“F”位準之間，讀出電壓VrG設定於“F”位準與“G”位準之間。
而且，將讀出通過電壓VPASS_READ設定為較最高閾值分佈(例如“G”位準)之最大閾值電壓高之電壓。閘極被施加讀出通過電壓VPASS_READ之記憶胞電晶體MT，不管所記憶之資料如何均成為接通狀態。
再者，驗證電壓VfyA、VfyB、VfyC、VfyD、VfyE、VfyF、及VfyG，例如設定為分別較讀出電壓VrA、VrB、VrC、VrD、 VrE、VrF、及VrG高之電壓。即，驗證電壓VfyA、VfyB、VfyC、VfyD、VfyE、VfyF、及VfyG，分別設定於“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、及“G”位準之閾值分佈之下邊沿附近。
於應用以上說明之資料分配之情形時，於讀出動作中，下階位元之1頁資料(下階頁資料)能夠藉由使用讀出電壓VrA及VrE之讀出結果來確定。中階位元之1頁資料(中階頁資料)能夠藉由使用讀出電壓VrB、VrD、及VrF之讀出結果來確定。上階位元之1頁資料(上階頁資料)能夠藉由使用讀出電壓VrC及VrG之讀出結果來確定。如此，下階頁資料、中階頁資料、及上階頁資料分別藉由2次、3次、及2次讀出動作來確定，因此以上資料分配被稱為「2-3-2碼」。
再者，以上說明之資料分配只不過係一例，實際之資料分配並不限定於此。例如，亦可將2位或4位以上之資料記憶於1個記憶胞電晶體MT中。又，分配資料之閾值分佈之數量(即，上述「候補位準」之數量)可為7個以下，亦可為9個以上。例如，亦可使用“1-3-3碼」或“1-2-4碼」代替「2-3-2碼」。又，例如亦可變更下階位元/中階位元/上階位元之分配。更具體而言，例如於「2-3-2碼」中，亦可按如下方式分配資料：藉由使用讀出電壓VrC及VrB之讀出結果來確定下階頁資料，藉由使用讀出電壓VrB、VrD、及VrF之讀出結果來確定中階頁資料，藉由使用讀出電壓VrA及VrE之讀出結果來確定上階頁資料。即，例如亦可調換下階位元與上階位元之分配。該情形時，對應於閾值電壓之各位準之各者而以如下方式分配資料。
“ER”位準：“111”(「下階位元/中階位元/上階位元」)
“A”位準：“110”
“B”位準：“100”
“C”位準：“000”
“D”位準：“010”
“E”位準：“011”
“F”位準：“001”
“G”位準：“101”
對於半導體記憶裝置2中進行之寫入動作進行說明。寫入動作中，進行編程動作及驗證動作。「編程動作」係指，藉由對一部分記憶胞電晶體MT之電荷儲存層336注入電子來使該記憶胞電晶體MT之閾值電壓發生變化之動作。「驗證動作」係指於上述編程動作之後，藉由讀出資料來判定記憶胞電晶體MT之閾值電壓是否達到目標位準並進行驗證之動作。閾值電壓達到目標位準之記憶胞電晶體MT，其後被禁止寫入。此處所說之「目標位準」係指從上述8個候補位準中設定為目標位準之特定之候補位準。
寫入動作中，重複執行以上編程動作及驗證動作。由此，記憶胞電晶體MT之閾值電壓上升至目標位準。
以下，將複數個字元線WL中、與作為寫入動作之對象(即，使閾值電壓發生變化之對象)之記憶胞電晶體MT連接之字元線WL亦稱為「選擇字元線」。又，以下，將與不作為寫入動作之對象之記憶胞電晶體MT連接之字元線WL亦稱為「非選擇字元線」。以下，將作為寫入對象之記憶胞電晶體MT亦稱為「選擇記憶體電晶體」。
以下，將複數個串單元SU中成為寫入動作之對象之串單元 SU亦稱為「選擇串單元」。又，以下，將不作為寫入動作之對象之串單元SU亦稱為「非選擇串單元」。
以下，將選擇串單元中所包含之各NAND串NS之導電體柱338、即選擇串單元中之各通道亦稱為「選擇通道」。又，以下將非選擇串單元中所包含之各NAND串NS之導電體柱338、即非選擇串單元中之各通道亦稱為「非選擇通道」。
以下，將複數個位元線BL中與選擇記憶體電晶體連接之位元線BL亦稱為「選擇位元線」。又，以下將不與選擇記憶體電晶體連接之位元線BL亦稱為「非選擇位元線」。
對編程動作進行說明。以下，對編程動作之對象係平面PL1之情形時之例進行說明，但以下於平面PL2之情形時亦相同。圖8表示編程動作時之各配線之電位變化。編程動作中，感測放大器120對應於編程資料而使各位元線BL之電位發生變化。對與作為編程對象(應使閾值電壓上升)之記憶胞電晶體MT連接之位元線BL，施加例如接地電壓Vss(0V)作為「L」位準。對與不作為編程對象(應維持閾值電壓)之記憶胞電晶體MT連接之位元線BL，施加例如2.5V作為「H」位準。前者位元線BL於圖8中記為「BL(0)」。後者位元線BL於圖8中記為「BL(1)」。
列解碼器130選擇任一區塊BLK作為寫入動作之對象，進而選擇任一串單元SU。更具體而言，從電壓產生電路43經由列解碼器130，對選擇之串單元SU中之選擇閘極線SGD(選擇之選擇閘極線SGDsel)施加例如5V。由此，選擇電晶體ST1成為接通狀態。另一方面，從電壓產生電路43經由列解碼器130對選擇閘極線SGS施加例如電壓Vss。由此，選擇電晶體ST2成為斷開狀態。
又，從電壓產生電路43經由列解碼器130，對選擇區塊BLK中之非選擇串單元SU之選擇閘極線SGD(非選擇之選擇閘極線SGDusel)施加例如電壓5V。由此，選擇電晶體ST1成為接通狀態。再者，於各區塊BLK中所包含之串單元SU中，共通連接著選擇閘極線SGS。由此，非選擇串單元SU中，選擇電晶體ST2亦成為斷開狀態。
進而，從電壓產生電路43經由列解碼器130，對非選擇區塊BLK中之選擇閘極線SGD及選擇閘極線SGS施加例如電壓Vss。由此，選擇電晶體ST1及選擇電晶體ST2成為斷開狀態。
源極線SL設為較選擇閘極線SGS之電位高之電位。該電位例如為1V。
其後，使選擇區塊BLK中之選擇之選擇閘極線SGDsel之電位例如為2.5V。該電位係如下電壓，即，其使上述例中被賦予0V之位元線BL(0)所對應之選擇電晶體ST1接通，但會使被賦予2.5V之位元線BL(1)所對應之選擇電晶體ST1斷開。由此，於選擇串單元SU中，位元線BL(0)所對應之選擇電晶體ST1接通，被賦予2.5V之位元線BL(1)所對應之選擇電晶體ST1斷開。另一方面，使非選擇之選擇閘極線SGDusel之電位例如為電壓Vss。由此，於非選擇串單元SU中，不管位元線BL(0)及位元線BL(1)之電位如何，選擇電晶體ST1均斷開。
而且，列解碼器130於選擇區塊BLK中，選擇任一字元線WL作為寫入動作之對象。從電壓產生電路43經由列解碼器130，對作為寫入動作之對象之字元線WL(選擇字元線WLsel)施加例如電壓VPGM。另一方面，從電壓產生電路43經由列解碼器130對其它字元線WL(非選擇字元線WLusel)施加例如電壓VPASS_PGM。電壓VPGM係用來藉由穿隧 現象將電子注入至電荷儲存層336之高電壓。電壓VPASS_PGM係如下程度之電壓，其使與字元線WL連接之記憶胞電晶體MT接通，另一方面，不使閾值電壓發生變化。VPGM係較VPASS_PGM高之電壓。
於與作為編程對象之位元線BL(0)對應之NAND串NS中，選擇電晶體ST1成為接通狀態。因此，與選擇字元線WLsel連接之記憶胞電晶體MT之通道電位為0V。控制閘極與通道之間之電位差變大，其結果，將電子注入至電荷儲存層336中，因此記憶胞電晶體MT之閾值電壓上升。
於與不為編程對象之位元線BL(1)對應之NAND串NS中，選擇電晶體ST1為斷開狀態。因此，與選擇字元線WLsel連接之記憶胞電晶體MT之通道為電性浮動，藉由與字元線WL等之電容耦合而使通道電位上升至電壓VPGM附近。控制閘極與通道之間之電位差變小，其結果，不將電子注入至電荷儲存層336，因此維持記憶胞電晶體MT之閾值電壓。準確地說，閾值電壓之變動程度不至於使閾值分佈位準遷移至更高之分佈。
對讀出動作進行說明。以下，對讀出動作之對象係平面PL1之情形時之例進行說明，但以下，平面PL2之情況亦相同。於編程動作之後進行之驗證動作與以下說明之讀出動作相同。圖9表示讀出動作時之各配線之電位變化。讀出動作中，選擇包含作為讀出動作之對象之記憶胞電晶體MT之NAND串NS。或者，選擇包含作為讀出動作之對象之頁之串單元SU。
首先，從電壓產生電路43經由列解碼器130，對選擇之選擇閘極線SGDsel、非選擇之選擇閘極線SGDusel及選擇閘極線SGS施加例 如5V。由此，選擇區塊BLK中所包含之選擇電晶體ST1及選擇電晶體ST2成為接通狀態。又，從電壓產生電路43經由列解碼器130，對選擇字元線WLsel及非選擇字元線施加例如讀出通過電壓VPASS_READ。讀出通過電壓VPASS_READ係如下程度之電壓，其不管記憶胞電晶體MT之閾值電壓如何，均能夠使記憶胞電晶體MT接通，且不會使閾值電壓發生變化。由此，不管係選擇串單元SU還是非選擇串單元SU，於選擇區塊BLK所包含之所有NAND串NS中均導通電流。
接下來，從電壓產生電路43經由列解碼器130，對與作為讀出動作之對象之記憶胞電晶體MT連接之字元線WL(選擇字元線WLsel)施加例如VrA之讀出電壓Vr。對此以外之字元線(非選擇字元線WLusel)施加讀出通過電壓VPASS_READ。
又，於維持施加至選擇之選擇閘極線SGDsel及選擇閘極線SGS之電壓之同時，從電壓產生電路43經由列解碼器130對非選擇之選擇閘極線SGDusel施加例如電壓Vss。由此，選擇串單元SU中所包含之選擇電晶體ST1維持接通狀態，但非選擇串單元SU中所包含之選擇電晶體ST1成為斷開狀態。再者，不管係選擇串單元SU還是非選擇串單元SU，選擇區塊BLK中所包含之選擇電晶體ST2均成為接通狀態。
由此，非選擇串單元SU所包含之NAND串NS中，至少選擇電晶體ST1成為斷開狀態，因此未形成電流路徑。另一方面，選擇串單元SU所包含之NAND串NS中，根據施加至選擇字元線WLsel之讀出電壓Vr與記憶胞電晶體MT之閾值電壓之關係而形成或未形成電流路徑。
感測放大器120對與選擇NAND串NS連接之位元線BL施加電壓。該狀態下，感測放大器120根據流經該位元線BL之電流之值來進行 資料讀出。具體而言，判定作為讀出動作之對象之記憶胞電晶體MT之閾值電壓是否高於對該記憶胞電晶體MT施加之讀出電壓。再者，資料讀出亦可不是根據流經位元線BL之電流之值來進行，而是根據位元線BL中之電位之時間變化來進行。於後者之情形時，位元線BL被預先以成為規定電位之方式預充電。
上文上述之驗證動作亦係以與如上所述之讀出動作相同之方式進行。驗證動作中，從電壓產生電路43經由列解碼器130對與作為驗證之對象之記憶胞電晶體MT連接之字元線WL施加例如VfyA之驗證電壓。
再者，有時省略對上文上述之編程動作之初始階段之選擇之選擇閘極線SGDsel及非選擇之選擇閘極線SGDusel施加5V電壓之動作。同樣，有時省略對上文上述之讀出動作(驗證動作)之初始階段之非選擇之選擇閘極線SGDusel施加5V電壓、且對選擇字元線WLsel施加讀出通過電壓VPASS_READ之動作。
對讀出動作時於半導體記憶裝置2與記憶體控制器1之間收發之具體之信號流動等進行說明。以下，對讀出動作之對象係平面PL1之情形時之例子進行說明，但平面PL2之情況亦與以下上述相同。
圖10中表示本實施方式之構成中於半導體記憶裝置2與記憶體控制器1之間收發之各種信號等之例子。
讀出動作時，從記憶體控制器1向半導體記憶裝置2依序輸入包含「05h」、複數個「ADD」、及「E0h」之信號作為信號DQ<7：0>。「05h」係用來執行來自記憶胞陣列110之資料之讀出動作之指令。「ADD」係指定作為資料讀出源之位址之信號。「E0h」係用來開始讀出 動作之指令。
圖10中，將「E0h」輸入至半導體記憶裝置2之時序示為時刻t0。於從時刻t0起經過規定期間後之時刻t1，記憶體控制器1開始切換讀取賦能信號/RE、RE之各者。如上所述，讀取賦能信號/RE、RE係用來供記憶體控制器1從半導體記憶裝置2讀出資料之信號，其被輸入至半導體記憶裝置2之輸入輸出用焊墊群31。於時刻t1以後，於H位準與L位準之間交替切換讀取賦能信號/RE。
從外部之記憶體控制器1輸入至半導體記憶裝置2之讀取賦能信號RE，相當於本實施方式之「第1觸發信號」。另一讀取賦能信號/RE相當於本實施方式之「參考信號」。再者，上述定義係方便起見之稱呼，讀取賦能信號/RE亦可視為相當於「第1觸發信號」，讀取賦能信號RE亦可視為相當於「參考信號」。上文上述之邏輯控制電路22具有接收這種讀取賦能信號/RE、RE之各者之功能，因此相當於本實施方式之「接收部」。
半導體記憶裝置2每當讀取賦能信號/RE、RE於H位準與L位準之間切換時，輸出新之資料作為信號DQ<7：0>，並且於H位準與L位準之間切換資料選通信號DQS。如此，半導體記憶裝置2係對應於資料選通信號DQS之上升、及下降之各者而高速地進行資料輸出，亦被稱為「DDR SDRAMs」(Double data rate synchronous(雙資料速率同步)DRAMs)。
圖10中，將作為信號DQ<7：0>輸出之各資料示為“D”。又，將輸出初始資料並切換資料選通信號DQS之時序示為時刻t2。圖10中以虛線箭頭表示從記憶體控制器1輸入之讀取賦能信號/RE之切 換、與從半導體記憶裝置2輸出之資料選通信號DQS之切換之對應關係。
如下文說明，資料選通信號DQS係根據從記憶體控制器1輸入之讀取賦能信號/RE、RE來於半導體記憶裝置2之內部產生之信號，且係以與讀取賦能信號/RE、RE大致相同之週期切換之信號。
再者，來自半導體記憶裝置2之讀出資料之輸出，係藉由將1個資料分為包含偶數位之偶數資料與包含奇數位之奇數資料並交替輸出各者而進行。圖10中，示為“D”之各個資料係作為偶數資料及奇數資料之任一者輸出。
記憶體控制器1於獲取1個讀出資料之後，於切換資料選通信號DQS之後之時序獲取下一讀出資料。例如，記憶體控制器1於成為資料選通信號DQS交替切換之各時序之中間之時序之各者獲取讀出資料。如此，記憶體控制器1能夠於與資料選通信號DQS之切換同步之各時序獲取讀出資料。
為了實現該讀出資料之獲取，優選資料選通信號DQS為H位準之期間之長度、與為L位準之期間之長度之較率、即工作比為預先設定之固定較率(例如50%)。
圖11(A)表示於H位準與L位準之間交替切換之資料選通信號DQS之一例。該圖之單點鏈線表示H位準與L位準之間。圖11(A)中，資料選通信號DQS超過中間位準之期間示為「TM1」，資料選通信號DQS低於中間位準之期間示為「TM2」。圖11(A)之例中，TM1之長度與TM2之長度互為相等，工作比為50%。再者，工作比之目標值亦可如圖11(A)之例般為50%，但亦可為與50%不同之規定值。
再者，工作比之定義亦可與上述不同。例如，亦可將資料 選通信號DQS開始上升後至開始下降始為止之期間設為TM1，將資料選通信號DQS開始下降後至再次開始上升始為止之期間設為TM2，並將兩者之較率定義為工作比。
資料選通信號DQS如上所述係根據來自記憶體控制器1之讀取賦能信號/RE、RE而產生。因此，於資料選通信號DQS之工作比之目標值為50%之情形時，優選作為其來源之讀取賦能信號/RE等之工作比亦為50%。
然而，即便假設讀取賦能信號/RE等之工作比於從記憶體控制器1發送之時點為50%，直至該信號到達半導體記憶裝置2為止之過程中，工作比亦有時會與初始值相較發生變化。該情形時，產生之資料選通信號DQS之工作比亦成為與50%不同之值。
又，於半導體記憶裝置2之內部產生資料選通信號DQS之過程、直至從邏輯控制用焊墊群32輸出該信號為止之過程中，工作比有時進一步發生變化。圖11(B)中，示出因上述各種原因而導致資料選通信號DQS之工作比小於50%之情況之例，即TM1短於TM2之情況之例。
由此，本實施方式之半導體記憶裝置2具備如下電路，該電路用來於該半導體記憶裝置2之內部對資料選通信號DQS之工作比進行修正而使之接近目標值(例如50%)。
圖12中模式性地描繪圖3所示之半導體記憶裝置2之一部分構成。如圖12所示，邏輯控制電路22具有接收電路50與修正電路60。
接收電路50係接收讀取賦能信號/RE、RE且根據這些信號來產生並輸出信號/RE_in、RE_in之各者之部分。信號/RE_in係如下信號，其於讀取賦能信號/RE為較讀取賦能信號RE高之位準時為H位準， 除此以外之時為L位準。信號RE_in係信號/RE_in之互補信號。信號/RE_in、RE_in能夠稱為與讀取賦能信號/RE、RE(第1觸發信號)同步切換之信號，相當於本實施方式之「第2觸發信號」。這些信號中，信號RE_in亦相當於本實施方式之「第3觸發信號」，信號/RE_in亦相當於本實施方式之「第4觸發信號」。下文對用來產生信號RE_in、/RE_in之接收電路50之具體構成進行說明。
修正電路60係對信號/RE_in、RE_in之各者之工作比進行修正並向下述之輸出控制電路70輸出修正後之信號/RE_c、RE_c之部分。即，修正電路60係對作為第2觸發信號之信號/RE_in、RE_in之工作能率進行調整之部分，相當於本實施方式之「調整部」。下文對修正電路60之具體構成、修正方法進行說明。
如圖12所示，輸入輸出電路21具有輸出控制電路70、輸出電路80、檢測電路90。
輸出控制電路70係根據信號/RE_c、RE_c來產生信號/DQS_in、DQS_in之部分。信號/DQS_in係與信號/RE_c同步切換之觸發信號。信號DQS_in係信號/DQS_in之互補信號，且係與信號RE_c同步切換之觸發信號。信號/DQS_in亦可為與信號/RE_c相同之信號，信號DQS_in亦可為與信號RE_c相同之信號。信號/DQS_in、DQS_in之各者之工作比，與信號/RE_c、RE_c之各者之工作比(即，修正後之工作比)大致相同。
輸出電路80係根據信號/DQS_in、DQS_in來產生資料選通信號/DQS、DQS之部分。資料選通信號/DQS係與信號/DQS_in同步切換之觸發信號。資料選通信號DQS係資料選通信號/DQS之互補信號，且 係與信號DQS_in同步切換之觸發信號。資料選通信號/DQS亦可為與信號/DQS_in相同之信號，資料選通信號DQS亦可為與信號DQS_in相同之信號。資料選通信號/DQS、DQS之各者之工作比，與信號/DQS_in、DQS_in之各者之工作比(即，修正後之工作比)大致相同。
資料選通信號/DQS、DQS能夠稱為根據由修正電路60對工作比進行調整後之第2觸發信號來產生之信號。資料選通信號/DQS、DQS亦可為由修正電路60對工作比進行調整後之第2觸發信號本身。上述輸入輸出電路21具有將該資料選通信號/DQS、DQS發送至外部之功能，因此相當於本實施方式之「發送部」。
如上所述，輸入至半導體記憶裝置2之讀取賦能信號/RE、RE依序經過接收電路50、修正電路60、輸出控制電路70、及輸出電路80後，最終作為資料選通信號/DQS、DQS輸出至記憶體控制器1。於該途中，於修正電路60中對信號之工作比進行修正。
檢測電路90係以產生與輸入信號DQS_in之工作比對應之信號並將該信號輸出至定序器41之方式構成之電路。「與信號DQS_in之工作比對應之信號」，可為用二值表示信號DQS_in之工作比是否大於目標值之信號，亦可為將信號DQS_in之工作比用規定解析度來數值化而得之信號。再者，輸入至檢測電路90之信號亦可不是信號DQS_in而是信號/DQS_in。作為該檢測電路90之構成，能夠採用周知之各種構成，因此省略其具體圖示、說明。
定序器41從檢測電路90接收到與信號DQS_in之工作比對應之信號後，產生修正工作比時所需之信號，並將該信號輸出至修正電路60。以下，將該信號亦稱為「修正碼」。修正電路60根據從定序器41輸 入之修正碼，來對信號/RE_in、RE_in之各者之工作比進行修正。
如此，半導體記憶裝置2中，根據作為資料選通信號/DQS、DQS之來源之信號之傳輸路徑中、接近輸出側之位置上之信號DQS_in之工作比來產生修正碼，並反饋該修正碼，以此來進行信號/RE_in等之工作比之修正。由此，能夠使資料選通信號/DQS、DQS之工作比接近規定之目標值。
參考圖13對接收電路50之具體構成進行說明。如該圖所示，接收電路50具有比較器51。比較器51具有第1輸入部511、第2輸入部512、第1輸出部513、第2輸出部514。
第1輸入部511係供輸入作為第1觸發信號之讀取賦能信號RE之部分。用來從輸入輸出用焊墊群31發送讀取賦能信號RE之信號線SL1連接於第1輸入部511。
第2輸入部512係供輸入作為參考信號之讀取賦能信號/RE之部分。用來從輸入輸出用焊墊群31發送讀取賦能信號/RE之信號線SL2連接於第2輸入部512。
第1輸出部513係輸出作為第3觸發信號之信號RE_in之部分。用來向輸出控制電路70發送信號RE_in之信號線SL3連接於第1輸出部513。
第2輸出部514係輸出作為第4觸發信號之信號/RE_in之部分。用來向輸出控制電路70發送信號/RE_in之信號線SL4連接於第1輸出部513。
比較器51於輸入之讀取賦能信號RE(第1觸發信號)為較讀取賦能信號/RE(參考信號)高之位準時，將信號/RE_in(第4觸發信號)設 為H位準而從第2輸出部514輸出，並且將信號RE_in(第3觸發信號)設為L位準而從第1輸出部513輸出。除此以外之時，比較器51將信號/RE_in(第4觸發信號)設為L位準而從第2輸出部514輸出，並且將信號RE_in(第3觸發信號)設為H位準而從第1輸出部513輸出。作為如此般動作之比較器51之具體構成，能夠採用周知之構成，因此省略其具體圖示、說明。
RE_in(第3觸發信號)及信號/RE_in(第4觸發信號)均能夠稱為根據第1觸發信號與參考信號之大小關係來切換之信號。以上構成之比較器51相當於本實施方式之「第1比較器」。
繼而，參考圖13對修正電路60之具體構成進行說明。如該圖所示，修正電路60具有電流源61、62。
電流源61係與第1輸出部513電性連接之可變電流源。具體而言，電流源61連接於信號線SL3與接地線Vss之間，構成為能夠調整向接地線Vss側流動之電流之大小。從電流源61輸出之電流之大小，即藉由電流源61從信號線SL3饋入之電流之大小，係藉由從定序器41發送之修正碼(CODE_RE)來調整。
修正碼例如係圖14之各列所示之3位元數字信號。定序器41藉由將圖14之a至h之任一列所示之修正碼發送至電流源61，來調整藉由電流源61從信號線SL3饋入之電流之大小。圖14之例中，於發送a列之修正碼之情形時，電流最小，於發送h列之修正碼之情形時，電流最大。
本實施方式之電流源61係將電流值不同之3個電流源(未圖示)相互並聯連接而成，構成為根據修正碼之上階位元、中階位元、及下階位元之各個值來個別地切換各電流源之接通/斷開。例如，當發送g列之修正碼時，使與上階位元及中階位元對應之電流源接通，且使與下階位元 對應之電流源斷開。藉由該方法，能夠對應於圖14之各列之修正碼，來階段性地對藉由電流源61從信號線SL3饋入之電流之大小進行調整。
電流源62係與第2輸出部514電性連接之可變電流源。具體而言，電流源62連接於信號線SL4與接地線Vss之間，構成為能夠調整向接地線Vss側流動之電流之大小。從電流源62輸出之電流之大小，即藉由電流源62從信號線SL4饋入之電流之大小，係藉由從定序器41發送之修正碼(CODE_/RE)來調整。該修正碼與圖14所示之修正碼(CODE_RE)相同，但其係作為與發送至電流源61之修正碼獨立之信號而從定序器41發送。電流源62之構成與電流源61之構成相同。
定序器41能夠個別地調整藉由電流源61從信號線SL3饋入之電流之大小、及藉由電流源62從信號線SL4饋入之電流之大小。此時，定序器41藉由使從各電流源61、62饋入之電流之大小互不相同，而能夠使信號/RE_c、RE_c之各者之工作比發生變化。
對其原因進行說明。於圖15之上段示出讀取賦能信號/RE、RE之時間變化之一例。於圖15之下段示出藉由對根據該讀取賦能信號/RE、RE來產生之信號/RE_in、RE_in利用修正電路60進行修正而產生之信號/RE_c、RE_c之時間變化之一例。
圖15中，將讀取賦能信號/RE超過中間位準之期間示為「TM11」，將讀取賦能信號/RE低於中間位準之期間示為「TM12」。又，將信號RE_c超過中間位準之期間示為「TM21」，將信號RE_c低於中間位準之期間示為「TM22」。
圖15之例中，從記憶體控制器1輸入之讀取賦能信號/RE、RE之工作比係作為目標之50%，TM11之長度與TM12之長度互為相等。 若假定不產生由包含比較器51之電路引起之信號之紊亂，則輸出之信號/RE_c、RE_c之工作比亦係作為目標之50%。具體而言，TM21為大致與TM11相同之長度，TM22為大致與TM12相同之長度，結果，TM21之長度與TM22之長度互為相等。
圖15之例中，定序器41對電流源61及電流源62發送同一修正碼(例如，圖4之d列所示之修正碼)。藉由電流源61饋入之電流與藉由電流源62饋入之電流互為相等，不利用修正電路60進行修正。其結果，TM21之長度與TM22之長度維持互為相等。
圖16中藉由與圖15相同之方法來表示讀取賦能信號/RE等之時間變化之另一例。該例亦與圖15相同，從記憶體控制器1輸入之讀取賦能信號/RE、RE之工作比係作為目標之50%，TM11之長度與TM12之長度互為相等。
圖16之例中，定序器41對電流源61及電流源62發送互不相同之修正碼。具體而言，對電流源61發送圖4之e列所示之修正碼，對電流源62發送圖4之c列所示之修正碼。即，使從電流源61饋入之電流較圖15之情況增加，另一方面，使從電流源62饋入之電流較圖15之情況減少。
該情形時，如圖16所示，TM21短於TM11，TM22長於TM12。其結果，TM21短於TM22，信號RE_c之工作比小於50%，基於此而產生之資料選通信號DQS之工作比亦同樣小於50%。
圖17中，藉由與圖15、圖16相同之方法來表示讀取賦能信號/RE等之時間變化之又一例。該例中亦與圖15相同，從記憶體控制器1輸入之讀取賦能信號/RE、RE之工作比係作為目標之50%，TM11之長度與TM12之長度互為相等。
圖17之例中，定序器41對電流源61及電流源62發送互不相同之修正碼。具體而言，對電流源61發送圖4之c列所示之修正碼，對電流源62發送圖4之e列所示之修正碼。即，使從電流源61饋入之電流較圖15之情況減少，另一方面，使從電流源62饋入之電流較圖15之情況增加。
該情形時，如圖17所示，TM21長於TM11，TM22短於TM12。其結果，TM21長於TM22，信號RE_c之工作比大於50%，基於此而產生之資料選通信號DQS之工作比亦同樣大於50%。
以上，定序器41藉由對從電流源61及電流源62之各者饋入之電流之大小利用修正碼來個別地調整，而能夠使信號RE_c、資料選通信號DQS等之工作比發生變化。
由此，本實施方式中，定序器41以從檢測電路90接收之信號所示之工作比接近目標值(例如50%)之方式，對發送至電流源61及電流源62之各者之各修正碼進行調整。再者，定序器41從檢測電路90接收之信號、與從定序器41發送至電流源61及電流源62之各修正碼之對應關係，只要根據例如預先製作之圖等來適當設定即可。
再者，如觀察圖13所明白，信號RE_in及信號RE_c均經由信號線SL3傳輸，因此實際上為同一信號。但，上述中為方便說明，而將從定序器41輸出之信號設為信號RE_in，且將從修正電路60向後段輸出之信號設為信號RE_c來進行說明。對於經由信號線SL4傳輸之信號/RE_in及信號/RE_c亦相同。
又，作為用來調整信號RE_c等之工作比之修正電路60之構成，亦考慮圖24所示之比較例之構成。該比較例之修正電路60具有4個反相器INV1、INV2、INV3、INV4，這些反相器串聯連接。各個反相器 具有PMOS型之電晶體TR11與NMOS型之電晶體TR12。反相器INV1具有從電源線Vdd向電晶體TR11側供給電流之可變電流源65、與從電晶體TR12向接地線Vss側供給電流之可變電流源66。從各電流源65、66輸出之電流之大小係藉由從定序器41發送之修正碼來個別地調整。
對反相器INV1具有之電晶體TR11、TR12之各閘極經由信號線SL3輸入信號RE_in。定序器41藉由對電流源65發送修正碼，而能夠對從反相器INV1輸出之觸發信號之上升時間進行調整。又，定序器41藉由對電流源66發送修正碼，而能夠對從反相器INV2輸出之觸發信號之下降時間進行調整。再者，反相器INV3、INV4作為波形成形用之電路發揮功能。從最終段之INV4輸出修正後之信號RE_c。藉由該構成，定序器41能夠對從反相器INV4輸出之信號RE_c之工作比進行調整。
再者，該比較例中，於信號線SL4亦設置有與圖24相同之修正電路60，藉由該修正電路60對信號/RE_c之工作比進行調整。
該比較例之構成中，必須於修正電路60形成複數個電晶體TR11等，因此於半導體記憶裝置2中修正電路60所占之面積變大，半導體記憶裝置2大型化。又，亦產生修正電路60之消耗電流增加之問題。
相對於此，本實施方式之修正電路60中，僅於與比較器51連接之信號線設置電流源61、62即可，無需設置追加之電晶體。因此，能夠抑制半導體記憶裝置2之大型化。又，由於電流源61、62對從比較器51輸出之信號、即放大率相對較小之階段之信號施加電流，因此輸出之電流被抑制於較小。由此，亦能夠獲得降低耗電之效果。
再者，本實施方式(圖13)中，電流源61連接於信號線SL3，電流源62連接於信號線SL4。亦可代替該形態，而僅於信號線SL3 及信號線SL4中之任一者連接電流源。即便為該構成，亦能夠調整從該電流源輸出之電流而使信號RE_c、資料選通信號DQS等之工作比發生變化。
參考圖18對第2實施方式進行說明。本實施方式中，電流源之配置與第1實施方式不同。
本實施方式中，具有與電流源61相同之構成之電流源63連接於信號線SL3與電源線Vdd之間，構成為能夠調整向信號線SL3側流動之電流之大小。從電流源63輸出之電流之大小、即藉由電流源63向信號線SL3側饋入之電流之大小，係藉由從定序器41發送之修正碼(CODE_RE)來調整。
同樣，本實施方式中，具有與電流源62相同之構成之電流源64連接於信號線SL4與電源線Vdd之間，構成為能夠調整向信號線SL4側流動之電流之大小。從電流源64輸出之電流之大小、即藉由電流源64向信號線SL4側饋入之電流之大小，係藉由從定序器41發送之修正碼(CODE_/RE)來調整。
即便為該構成，定序器41亦能夠個別地調整從各電流源63及電流源64饋入之電流之大小而使信號RE_c、資料選通信號DQS等之工作比發生變化。
再者，本實施方式中，電流源63連接於信號線SL3，電流源64連接於信號線SL4。亦可代替該形態，而為僅於信號線SL3及信號線SL4中之任一者連接電流源之構成。即便為該構成，亦能夠調整從該電流源輸出之電流而使信號RE_c、資料選通信號DQS等之工作比發生變化。
參考圖19對第3實施方式進行說明。本實施方式中，電流 源之個數及配置與第1實施方式不同。
本實施方式中，設置有與第1實施方式(圖13)相同之電流源61、62、及與第2實施方式(圖18)相同之電流源63、64這雙方。定序器41能夠個別地調整從這些各電流源之各者輸出之電流之大小。即便為該形態，亦發揮與第1實施方式、第2實施方式相同之效果。
參考圖20對第4實施方式進行說明。如圖20所示，本實施方式中，於信號線SL3、SL4中較修正電路60更後段側之位置設置有比較器53。
比較器53之構成與比較器51之構成相同。比較器53與比較器51相同，具有第1輸入部531、第2輸入部532、第1輸出部533、第2輸出部534。
信號線SL3連接於第1輸入部531，信號線SL4連接於第2輸入部532。向輸出控制電路70延伸之信號線SL5之端部連接於第1輸出部533，向輸出控制電路70延伸之信號線SL6之端部連接於第2輸出部534。
比較器53於輸入信號RE_in為較信號/RE_in高之位準時，將信號/RE_c設為H位準而從第2輸出部534輸出，並且將信號RE_c設為L位準而從第1輸出部533輸出。於初此以外之時，比較器53將信號/RE_c設為L位準而從第2輸出部534輸出，並且將信號RE_c設為H位準而從第1輸出部533輸出。
比較器53如上所述供輸入信號RE_in(第3觸發信號)及信號/RE_in(第4觸發信號)。本實施方式之電流源61、62均連接於將比較器51與比較器53之間連接之信號線SL3、SL4之中途。比較器53相當於本實施方式之「第2比較器」。即便為具備該比較器53之構成，亦發揮與第1 實施方式等中說明之內容相同之效果。再者，亦可設為於第2實施方式(圖18)、第3實施方式(圖19)之構成設置比較器53之構成。
參考圖21對第5實施方式進行說明。如圖21所示，本實施方式中，於接收電路50設置有2個比較器51、52，這些比較器51、52串聯連接。
比較器52之構成與比較器51之構成相同。比較器52與比較器51相同，具有第1輸入部521、第2輸入部522、第1輸出部523、及第2輸出部524。
從第1輸出部513延伸之信號線連接於第1輸入部521，從第2輸出部514延伸之信號線連接於第2輸入部522。向修正電路60及輸出控制電路70延伸之信號線SL3之端部連接於第1輸出部523，向修正電路60及輸出控制電路70延伸之信號線SL4之端部連接於第2輸出部524。如此，即便為接收電路50具有複數個比較器之構成，亦發揮與第1實施方式等中說明之內容相同之效果。接收電路50具有之比較器之數量亦可為3個以上。再者，亦可將接收電路50具有複數個比較器之構成組合於第2實施方式(圖18)、第3實施方式(圖19)、及第4實施方式(圖20)之構成中。
參考圖22對第6實施方式進行說明。本實施方式中，輸入固定電壓之信號VREF作為輸入至比較器51之第2輸入部512之參考信號。信號VREF例如係H位準與L位準之中間位準之信號，且係於半導體記憶裝置2之內部，具體而言於電壓產生電路43中產生之信號。即便為這種形態，亦發揮與第1實施方式中說明之內容相同之效果。此前說明之各實施方式中，與本實施方式相同，亦可輸入固定電壓之信號作為參考信號。
參考圖23對第7實施方式進行說明。如圖23所示，本實施 方式中，構成為首先將讀取賦能信號/RE、RE輸入至修正電路60，將藉由修正電路60修正後之信號輸入至接收電路50之比較器51。即，成為將第1實施方式(圖13)之接收電路50與修正電路60加以調換之構成。即便為這種形態，亦發揮與第1實施方式說明之內容相同之效果。
再者，本實施方式中，電流源61連接於信號線SL1，電流源62連接於信號線SL2。亦可代替這種形態，而為僅於信號線SL1及信號線SL2中之任一者連接有電流源之構成。即便為這種構成，亦能夠調整從該電流源輸出之電流而使信號RE_c、資料選通信號DQS等之工作比發生變化。
如以上各實施方式所示，可變電流源61等只要連接於比較器51之第1輸入部511、第2輸入部512、第1輸出部513、及第2輸出部514中之至少任一者即可。
以上，參考具體例對本實施方式進行了說明。但，本發明並不限定於這些具體例。本領域技術人員對這些具體例適當地加以設計變更而成者，只要具備本發明之特徵則亦包含於本發明之範圍內。上述各具體例具備之各要素及其配置、條件、形狀等不應限定於例示，能夠進行適當變更。上述各具體例具備之各要素只要不產生技術性之矛盾，則能夠適當地改變組合。
[相關申請案]
本申請案享有以日本專利申請案2022-058234號(申請日：2022年3月31日)為基礎申請案之優先權。本申請案藉由參考該基礎申請案而包含基礎申請案之全部內容。
41:定序器
50:接收電路
60:修正電路
61,62:電流源
70:輸出控制電路
511:第1輸入部
512:第2輸入部
513:第1輸出部
514:第2輸出部
CODE_RE,CODE_/RE:修正碼
/RE_c,RE_c,/RE_in,RE_in:信號
/RE,RE:讀取賦能信號
SL1,SL2,SL3,SL4:信號線
Vss:接地電壓

Claims (7)

  1. 一種半導體記憶裝置，其具備：接收部，其從外部接收第1觸發信號(toggle signal)；第1比較器，其產生並輸出與上述第1觸發信號同步切換之第2觸發信號；調整部，其對上述第2觸發信號之工作比進行調整；及發送部，其將工作比經調整之上述第2觸發信號、或根據該第2觸發信號而產生之觸發信號發送至外部；從上述第1比較器輸出之上述第2觸發信號中，包含第3觸發信號、及作為上述第3觸發信號之互補信號之第4觸發信號，上述第1比較器具有：第1輸入部，其供輸入上述第1觸發信號；第2輸入部，其供輸入參考信號；第1輸出部，其輸出根據上述第1觸發信號與上述參考信號之大小關係來切換之上述第3觸發信號；及第2輸出部，其輸出上述第4觸發信號；上述調整部具有可變電流源，上述可變電流源連接於上述第1輸入部、上述第2輸入部、上述第1輸出部、及上述第2輸出部中之至少任一者，藉由對從上述可變電流源輸出之電流之大小進行調整，來對上述第2觸發信號之工作比進行調整。
  2. 如請求項1之半導體記憶裝置，其中上述參考信號係作為上述第1觸發信號之互補信號而從外部輸入之信號。
  3. 如請求項1之半導體記憶裝置，其中上述參考信號係固定電壓之信號。
  4. 如請求項1至3中任一項之半導體記憶裝置，其中上述可變電流源連接於上述第1輸出部及上述第2輸出部中之至少一者。
  5. 如請求項4之半導體記憶裝置，其進而具備第2比較器，上述第2比較器供輸入上述第3觸發信號及上述第4觸發信號，上述可變電流源連接於將上述第1比較器與上述第2比較器之間連接之信號線。
  6. 如請求項1之半導體記憶裝置，其中上述可變電流源使於電源線與連接於上述第1比較器之信號線之間流動之電流之大小發生變化。
  7. 如請求項1之半導體記憶裝置，其中上述可變電流源使於接地線與連接於上述第1比較器之信號線之間流動之電流之大小發生變化。
TW111128733A 2022-03-31 2022-08-01 半導體記憶裝置 TWI838805B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-058234 2022-03-31
JP2022058234A JP2023149587A (ja) 2022-03-31 2022-03-31 半導体記憶装置

Publications (2)

Publication Number Publication Date
TW202341157A TW202341157A (zh) 2023-10-16
TWI838805B true TWI838805B (zh) 2024-04-11

Family

ID=88193401

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111128733A TWI838805B (zh) 2022-03-31 2022-08-01 半導體記憶裝置

Country Status (4)

Country Link
US (1) US12106811B2 (zh)
JP (1) JP2023149587A (zh)
CN (1) CN116935934A (zh)
TW (1) TWI838805B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7236424B2 (en) * 2004-08-25 2007-06-26 Kabushiki Kaisha Toshiba Semiconductor memory device
US20090168552A1 (en) * 2007-12-26 2009-07-02 Dae-Kun Yoon Semiconductor memory device and method for operating the same
TWI701666B (zh) * 2018-12-21 2020-08-11 日商東芝記憶體股份有限公司 半導體記憶裝置
US20220068405A1 (en) * 2020-08-26 2022-03-03 Kioxia Corporation Duty adjustment circuit, semiconductor storage device, and memory system

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320438B1 (en) 2000-08-17 2001-11-20 Pericom Semiconductor Corp. Duty-cycle correction driver with dual-filter feedback loop
KR102282401B1 (ko) * 2015-01-02 2021-07-26 삼성전자주식회사 기준 전압 트레이닝 장치 및 방법
JP2019128829A (ja) 2018-01-25 2019-08-01 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP2020091798A (ja) 2018-12-07 2020-06-11 キオクシア株式会社 半導体記憶装置及びメモリシステム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7236424B2 (en) * 2004-08-25 2007-06-26 Kabushiki Kaisha Toshiba Semiconductor memory device
US20090168552A1 (en) * 2007-12-26 2009-07-02 Dae-Kun Yoon Semiconductor memory device and method for operating the same
TWI701666B (zh) * 2018-12-21 2020-08-11 日商東芝記憶體股份有限公司 半導體記憶裝置
US20220068405A1 (en) * 2020-08-26 2022-03-03 Kioxia Corporation Duty adjustment circuit, semiconductor storage device, and memory system

Also Published As

Publication number Publication date
CN116935934A (zh) 2023-10-24
TW202341157A (zh) 2023-10-16
US12106811B2 (en) 2024-10-01
JP2023149587A (ja) 2023-10-13
US20230317178A1 (en) 2023-10-05

Similar Documents

Publication Publication Date Title
US10153045B2 (en) Semiconductor memory device
JP2017224374A (ja) 半導体記憶装置
JP2005267687A (ja) 不揮発性半導体メモリ
JP2014157650A (ja) 半導体記憶装置
TWI804191B (zh) 半導體記憶裝置
TWI838805B (zh) 半導體記憶裝置
TWI833283B (zh) 半導體記憶裝置
US20240233838A1 (en) Semiconductor storage device
TWI828162B (zh) 半導體記憶裝置
TWI767789B (zh) 半導體記憶裝置
TWI777715B (zh) 半導體記憶裝置
TWI802209B (zh) 半導體記憶裝置
US20240079067A1 (en) Semiconductor memory device
JP2024136643A (ja) 半導体装置
JP2022134271A (ja) 半導体記憶装置
JP2023136234A (ja) 半導体記憶装置及びメモリシステム