TWI802209B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種抑制讀出動作時間變長之半導體記憶裝置。 實施形態之非揮發性記憶體2具有：記憶胞陣列21；及定序器25，其可執行第1寫入動作、與第1寫入動作後之第2寫入動作，且於第2寫入動作中，執行寫入n位元資料之程式動作、與進行藉由程式動作寫入之n位元資料之驗證之驗證動作。定序器25讀出寫入與記憶胞MT1相鄰之2個記憶胞MT2、MT3之資料，基於讀出之資料、與藉由第1寫入動作寫入記憶胞MT1之資料，設定複數個用於第2寫入動作之記憶胞MT1之驗證動作之驗證電壓位準。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
有藉由半導體記憶裝置進行複數次寫入動作(寫入序列)而進行多值資料之寫入之方式。於此種方式中，有進行多值資料之寫入所需要之時間變長之情形。又，有由於寫入多值資料，而自半導體記憶裝置讀出資料所需要之時間變長之情形。
實施形態之目的在於提供一種抑制用於讀出動作之時間或用於寫入動作之時間變長之半導體記憶裝置。
實施形態之半導體記憶裝置具有：記憶胞陣列，其包含複數個每1個記憶胞可記憶n(n為2以上之整數)位元資料之記憶胞；及控制電路，其可執行對各記憶胞寫入n位元中p(p＜n)位元資料之第1寫入動作、與上述第1寫入動作後對上述各記憶胞寫入上述n位元資料之第2寫入動作，且於上述第2寫入動作中，執行寫入上述n位元資料之程式動作、與進行藉由上述程式動作寫入之上述n位元資料之驗證之驗證動作；且上述控制電路讀出寫入與第1記憶胞相鄰之至少1個第2記憶胞之至少1個第1資料，基於讀出之上述第1資料、與藉由上述第1寫入動作寫入上述第1記憶胞之第2資料，設定複數個用於上述第2寫入動作之上述第1記憶胞之上述驗證動作之驗證電壓位準。
以下，參照圖式說明實施形態。
(第1實施形態) (記憶體系統之構成) 圖1係顯示本發明之實施形態之記憶體系統之構成例之方塊圖。本實施形態之記憶體系統具備記憶體控制器1、與作為半導體記憶裝置之非揮發性記憶體2。記憶體系統可與主機連接。主機為例如個人電腦、移動終端等電子機器。
非揮發性記憶體2係非揮發地記憶資料之記憶體，具備例如NAND記憶體(NAND型快閃記憶體)。非揮發性記憶體2係例如具有每個記憶胞電晶體(以下，亦稱為記憶胞)可記憶4位元(bit)之記憶胞之NAND記憶體，即4位元/胞(Cell)(QLC：Quad Level Cell(四層胞))之NAND記憶體。
記憶體控制器1依照來自主機之寫入請求而控制向非揮發性記憶體2寫入資料。又，記憶體控制器1依照來自主機之讀出請求而控制自非揮發性記憶體2讀出資料。於記憶體控制器1與非揮發性記憶體2之間，收發晶片啟用信號/CE、就緒忙碌信號/RB、指令鎖存啟用信號CLE、位址鎖存啟用信號ALE、寫入啟用信號/WE、讀取啟用信號RE、/RE、寫入保護信號/WP、資料即信號DQ＜7：0＞、資料選通信號DQS、/DQS之各信號。
例如，非揮發性記憶體2與記憶體控制器1分別作為半導體晶片(以下，亦簡稱為“晶片”)形成。
晶片啟用信號/CE係用以啟用非揮發性記憶體2之信號。就緒忙碌信號/RB係用以顯示非揮發性記憶體2為就緒狀態(受理來自外部之命令之狀態)、或忙碌狀態(不受理來自外部之命令之狀態)之信號。指令鎖存啟用信號CLE係顯示信號DQ＜7：0＞為指令之信號。位址鎖存啟用信號ALE係顯示信號DQ＜7：0＞為位址之信號。寫入啟用信號/WE係用以將接收到之信號提取至非揮發性記憶體2之信號，藉由記憶體控制器1每次接收指令、位址、及資料時被斷言。以於信號/WE為“L(Low：低)”位準之期間提取信號DQ＜7：0＞之方式對非揮發性記憶體2指示。
讀取啟用信號RE、/RE係記憶體控制器1用以自非揮發性記憶體2讀出資料之信號。例如，其使用於控制輸出信號DQ＜7：0＞時之非揮發性記憶體2之動作時序。寫入保護信號/WP係用以對非揮發性記憶體2指示禁止資料寫入及抹除之信號。信號DQ＜7：0＞係於非揮發性記憶體2與記憶體控制器1之間收發之資料之實體，包含指令、位址、及資料。資料選通信號DQS、/DQS係用以控制信號DQ＜7：0＞之輸入輸出之時序之信號。
記憶體控制器1具備RAM(Random Access Memory：隨機存取記憶體)11、處理器12、主機介面13、ECC(Error Checking and Correction：錯誤檢查與校正)電路14及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14及記憶體介面15彼此由內部匯流排16連接。
主機介面13將自主機接收到之請求、使用者資料(寫入資料)等輸出至內部匯流排16。又，主機介面13向主機發送自非揮發性記憶體2讀出之使用者資料、與來自處理器12之應答等。
記憶體介面15基於處理器12之指示，控制向非揮發性記憶體2寫入使用者資料等之處理及自非揮發性記憶體2將其讀出之處理。
處理器12總括地控制記憶體控制器1。處理器12為例如CPU(Central Processing Unit：中央處理單元)、MPU(Micro Processing Unit：微處理單元)等。處理器12於自主機經由主機介面13接收請求之情形時，進行依照該請求之控制。例如，處理器12依照來自主機之請求，向記憶體介面15指示向非揮發性記憶體2寫入使用者資料及奇偶性。又，處理器12依照來自主機之請求，向記憶體介面15指示自非揮發性記憶體2讀出使用者資料及奇偶性。
處理器12對蓄積於RAM11之使用者資料，決定非揮發性記憶體2上之存儲區域(記憶體區域)。使用者資料經由內部匯流排16存儲於RAM11。處理器12對寫入單位即頁面單位之資料(頁面資料)實施記憶體區域之決定。於本說明書中，將存儲於非揮發性記憶體2之1頁面之使用者資料定義為單元資料。單元資料一般被編碼並作為代碼字存儲於非揮發性記憶體2。於本實施形態中，編碼並非必須。記憶體控制器1雖亦可將單元資料不編碼地存儲於非揮發性記憶體2，但於圖1中，顯示進行編碼之構成作為一構成例。於記憶體控制器1不進行編碼之情形時，頁面資料與單元資料一致。又，可基於1個單元資料產生1個代碼字，亦可基於分割單元資料之分割資料產生1個代碼字。又，亦可使用複數個單元資料產生1個代碼字。
處理器12對每個單元資料決定寫入目的地之非揮發性記憶體2之記憶體區域。於非揮發性記憶體2之記憶體區域分配物理位址。處理器12使用物理位址管理單元資料之寫入目的地之記憶體區域。處理器12以指定已決定之記憶體區域(物理位址)向非揮發性記憶體2寫入使用者資料之方式向記憶體介面15指示。處理器12管理使用者資料之邏輯位址(主機管理之邏輯位址)與物理位址之對應。處理器12於接收到包含來自主機之邏輯位址之讀出請求之情形時，特定與邏輯位址對應之物理位址，指定物理位址並向記憶體介面15指示使用者資料之讀出。
ECC電路14將存儲於RAM11之使用者資料編碼，產生代碼字。又，ECC電路14解碼自非揮發性記憶體2讀出之代碼字。
RAM11暫時存儲自主機接收到之使用者資料直至向非揮發性記憶體2記憶為止，或暫時存儲自非揮發性記憶體2讀出之資料直至向主機發送為止。RAM11係例如SRAM(Static Random Access Memory：靜態隨機存取記憶體)或DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)等通用記憶體。
於圖1中顯示記憶體控制器1分別具備ECC電路14與記憶體介面15之構成例。然而，ECC電路14亦可內置於記憶體介面15。又，ECC電路14亦可內置於非揮發性記憶體2。
於自主機接收到寫入請求之情形時，記憶體系統如以下般動作。處理器12使成為寫入對象之資料暫時記憶於RAM11。處理器12讀出存儲於RAM11之資料，並輸入至ECC電路14。ECC電路14將輸入之資料編碼，並將代碼字輸入至記憶體介面15。記憶體介面15將輸入之代碼字寫入非揮發性記憶體2。
於自主機接收到讀出請求之情形時，記憶體系統如以下般動作。記憶體介面15將自非揮發性記憶體2讀出之代碼字輸入至ECC電路14。ECC電路14解碼輸入之代碼字，並將解碼之資料存儲於RAM11。處理器12將存儲於RAM11之資料經由主機介面13發送至主機。
(非揮發性記憶體之構成) 圖2係顯示本實施形態之非揮發性記憶體之構成例之方塊圖。非揮發性記憶體2具備記憶胞陣列21、輸入輸出電路22、邏輯控制電路23、暫存器24、定序器25、電壓產生電路26、列解碼器27、感測放大器28、輸入輸出用焊墊群29、邏輯控制用焊墊群30、及電源輸入用端子群31。
記憶胞陣列21包含與字元線及位元線建立關聯之複數個非揮發性記憶胞(未圖示)。各記憶胞與列及行建立對應。記憶胞陣列21具備複數個區塊BLK。記憶胞陣列21包含複數個記憶胞。如稍後敘述，各記憶胞可每1記憶胞記憶n(n為2以上之整數)位元資料。
輸入輸出電路22於與記憶體控制器1之間，收發信號DQ＜7：0＞、及資料選通信號DQS、/DQS。輸入輸出電路22將信號DQ＜7：0＞內之指令及位址傳送至暫存器24。又，輸入輸出電路22於與感測放大器28之間收發寫入資料、及讀出資料。
邏輯控制電路23自記憶體控制器1接收晶片啟用信號/CE、指令鎖存啟用信號CLE、位址鎖存啟用信號ALE、寫入啟用信號/WE、讀取啟用信號RE、/RE、及寫入保護信號/WP。又，邏輯控制電路23將就緒忙碌信號/RB傳送至記憶體控制器1，並將非揮發性記憶體2之狀態通知給外部。
於暫存器24，存儲有指令、位址及狀態。更具體而言，暫存器24包含指令暫存器24A、位址暫存器24B及狀態暫存器24C，且分別存儲指令、位址及狀態。
定序器25係基於保持於指令暫存器24A之指令，控制非揮發性記憶體2整體之動作之控制電路。
電壓產生電路26基於來自定序器25之指示，產生資料之寫入、讀出、及抹除等動作所需要之電壓。
列解碼器27自位址暫存器24B接收位址所包含之區塊位址及列位址，基於該區塊位址選擇對應之區塊，且基於該列位址選擇對應之字元線。
感測放大器28於讀出資料時，感測自記憶胞讀出至位元線之資料，並將感測出之讀出資料傳送至輸入輸出電路22。感測放大器28於寫入資料時，將經由位元線寫入之寫入資料傳送至記憶胞。更具體而言，感測放大器28包含感測放大器單元群28A與資料暫存器28B，於讀出資料時，將藉由感測放大器單元群28A讀出之讀出資料存儲於資料暫存器28B。又，於寫入資料時，將存儲於資料暫存器28B之寫入資料傳送至感測放大器單元群28A，且自感測放大器單元群28A經由位元線對記憶胞寫入寫入資料。
輸入輸出用焊墊群29因於與記憶體控制器1之間進行包含資料之各信號之收發，故具備與信號DQ＜7：0＞、及資料選通信號DQS、/DQS對應之複數個端子(焊墊)。
邏輯控制用焊墊群30因於與記憶體控制器1之間進行各信號之收發，故具備與晶片啟用信號/CE、指令鎖存啟用信號CLE、位址鎖存啟用信號ALE、寫入啟用信號/WE、讀取啟用信號RE、/RE、及寫入保護信號/WP對應之複數個端子(焊墊)。
電源輸入用端子群31因自外部對非揮發性記憶體2供給各種動作電源，故具備輸入電源電壓Vcc、VccQ、Vpp、與接地電壓Vss之複數個端子。電源電壓Vcc作為動作電源一般係自外部賦予之電路電源電壓，被輸入例如3.3 V左右之電壓。電源電壓VccQ被輸入例如1.2 V之電壓。電源電壓VccQ於在記憶體控制器1與非揮發性記憶體2之間收發信號時被使用。電源電壓Vpp係較電源電壓Vcc更高壓之電源電壓，被輸入例如12 V之電壓。於向記憶胞陣列21寫入資料、或抹除資料時，需要20 V左右之較高之電壓。此時，與由電壓產生電路26之升壓電路升壓約3.3 V之電源電壓Vcc相比，升壓約12 V之電源電壓Vpp更可以高速且低消耗電力產生所期望之電壓。另一方面，於例如無法供給高電壓之環境中使用非揮發性記憶體2之情形時，亦可不對電源電壓Vpp供給電壓。即使於不供給電源電壓Vpp之情形時，若供給電源電壓Vcc，則非揮發性記憶體2亦可執行各種動作。即，電源電壓Vcc係標準供給至非揮發性記憶體2之電源，且電源電壓Vpp係根據例如使用環境而追加/任意供給之電源。
(NAND記憶胞陣列之構成) 圖3係顯示3維構造之記憶胞陣列21之區塊之構成例之圖。圖3顯示構成3維構造之記憶胞陣列21之複數個區塊中之1個區塊BLK。記憶胞陣列21之其他區塊亦具有與圖3同樣之構成。另，本實施形態亦可應用於2維構造之記憶胞陣列。
如圖所示，區塊BLK包含例如4個串單元(SU0～SU3)。又各者之串單元SU包含複數個NAND串NS。NAND串NS之各者於此處包含8個記憶胞MT(MT0～MT7)、與選擇電晶體ST1、ST2。另，NAND串NS所包含之記憶胞MT之個數於此處雖為8個，但不限定於8個，例如亦可為32個、48個、64個、96個等。選擇電晶體ST1、ST2雖於電性電路上作為1個電晶體顯示，但構造上亦可與記憶胞電晶體相同。又，例如為提高切斷特性，亦可分別使用複數個選擇電晶體作為選擇電晶體ST1、ST2。再者，於記憶胞MT與選擇電晶體ST1、ST2之間，亦可設置偽胞電晶體。
複數個記憶胞MT串聯連接配置於選擇電晶體ST1、ST2間。複數個記憶胞MT之一端側之記憶胞MT7連接於選擇電晶體ST1，複數個記憶胞MT之另一端側之記憶胞MT0連接於選擇電晶體ST2。
串單元SU0～SU3之各者之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。另一方面，選擇電晶體ST2之閘極於處於同一區塊BLK內之複數個串單元SU間共通連接於同一選擇閘極線SGS。又，處於同一區塊BLK內之記憶胞MT0～MT7之閘極分別共通連接於字元線WL0～WL7。即，字元線WL0～WL7及選擇閘極線SGS於同一區塊BLK內之複數個串單元SU0～SU3間共通連接，與此相對，選擇閘極線SGD即使於同一區塊BLK內亦於串單元SU0～SU3之每一者中獨立。
於構成NAND串NS之記憶胞MT0～MT7之閘極，分別連接有字元線WL0～WL7。於區塊BLK內處於同一列之記憶胞MTi之閘極連接於同一字元線WLi。另，於以下之說明中，有將NAND串NS簡稱為「串」之情形。
各NAND串NS連接於對應之位元線。因此，各記憶胞MT經由NAND串NS所包含之選擇電晶體ST或其他記憶胞MT連接於位元線。如上所述，一併抹除處於同一區塊BLK內之記憶胞MT之資料。另一方面，以記憶胞組MG單位(或頁面單位)進行資料之讀出及寫入。於本說明書中，將連接於1個字元線WLi，且屬於1個串單元SU之複數個記憶胞MT定義為記憶胞組MG。於本實施形態中，非揮發性記憶體2係可保持4位元(16值)資料之QLC(Quad Level Cell)之NAND記憶體。因此，1個記憶胞組MG可保持4頁面資料。各記憶胞MT可保持之4位元分別對應於該等4頁面。
圖4係3維構造之NAND記憶胞陣列之一部分區域之剖視圖。如圖4所示，於p型井區域(P-well)上形成有複數個NAND串NS。即，於p型井區域上，積層有作為選擇閘極線SGS發揮功能之複數個配線層333、作為字元線WLi發揮功能之複數個配線層332、及作為選擇閘極線SGD發揮功能之複數個配線層331。
且，形成有貫通該等配線層333、332、331到達p型井區域之記憶體孔334。於記憶體孔334之側面，依序形成區塊絕緣膜335、電荷蓄積膜(電荷保持區域)336、及閘極絕緣膜337，且進一步於記憶體孔334內嵌入導電體柱338。導電體柱338包含例如多晶矽，於NAND串NS所包含之記憶胞MT以及選擇電晶體ST1及ST2動作時作為形成通道之區域發揮功能。即，配線層331、導電體柱338及其等之間之膜335～337分別作為選擇電晶體ST1發揮功能，配線層332、導電體柱338及其等之間之膜335～337分別作為記憶胞MT發揮功能，配線層333、各導電體柱338及其等之間之膜335～337作為選擇電晶體ST2發揮功能。
於各NAND串NS中，於p型井區域上依序形成有選擇電晶體ST2、複數個記憶胞MT、及選擇電晶體ST1。於導電體柱338更上側，形成作為位元線BL發揮功能之配線層。於導電體柱338之上端，形成有連接導電體柱338與位元線BL之接觸插塞339。
再者，於p型井區域之表面內，形成有n+型雜質擴散層及p+型雜質擴散層。於n+型雜質擴散層上形成接觸插塞340，於接觸插塞340上形成作為源極線SL發揮功能之配線層。
以上圖4所示之構成於圖4之紙面之深度方向排列有複數個，藉由於深度方向排列成一行之複數個NAND串之集合，形成1個串單元SU。
(閾值電壓分佈) 圖5係顯示記憶胞(記憶胞電晶體)之閾值電壓分佈之圖。圖5顯示4位元/單元之非揮發性記憶體2之閾值電壓分佈例。於非揮發性記憶體2中，根據記憶胞MT所記憶之多值資料(此處為4位元)之各資料值，設定記憶胞MT之閾值電壓。即，各記憶胞MT可記憶n(n為2以上之整數)位元資料，並將與各資料值對應之閾值電壓設定於各記憶胞MT。因向電荷蓄積膜(電荷保持區域)注入電荷量係概率性者，故如圖5所示，亦統計分佈各記憶胞MT之閾值電壓。
如稍後所述，4位元對應於下級(Lower Level)頁面、中級(Middle Level)頁面、上級(Upper Level)頁面及頂級(Top Level)頁面之資料。
又，於本實施形態中，分2階段進行資料之寫入。定序器25可執行對各記憶胞寫入n位元中p(p＜n)位元資料之第1寫入動作(稍後敘述之MLC寫入動作)、與第1寫入動作後藉由對各記憶胞追加寫入(n-p)位元資料而寫入n位元資料之第2寫入動作(稍後敘述之QLC寫入動作)。定序器25於第2寫入動作(QLC寫入動作)中，執行寫入n位元資料之程式動作、與進行藉由程式動作寫入之n位元資料之驗證之驗證動作。
於本實施形態中，於第1次寫入動作中，對下級頁面與中級頁面寫入2位元資料，於第2次寫入動作中，藉由追加寫入上級頁面與頂級頁面之2位元資料而寫入4位元資料。圖5顯示寫入上級頁面與頂級頁面之資料後之記憶胞MT之閾值電壓分佈。如稍後所述，於第1次寫入動作中，將與4個閾值電壓分佈對應之4個位準Er、A、B、C中之任一者對應之資料寫入各記憶胞MT。即，於第1次寫入動作中，將與2位元資料對應之4個閾值電壓分佈所對應之4個位準Er、A、B、C中之任一者對應之資料寫入各記憶胞MT。藉由第2次寫入動作，將與4位元資料對應之16個閾值電壓分佈所對應之16個狀態Er、S1、･･･、S15中之任一者對應之資料寫入各記憶胞MT。
圖5係橫軸為閾值電壓Vth且縱軸為記憶胞數(胞數)，由DEr、DS1、DS2、DS3、･･･、DS13、DS14、DS15之16個山型之區域顯示閾值電壓分佈，該等各區域之閾值電壓之寬度對應於各靶區域。於圖5之例中，藉由於16個靶區域內之任一者設定記憶胞MT之閾值電壓，而可使記憶胞MT記憶可取得16值之資料(4位元資料)。
於本實施形態中，將閾值電壓Vth為圖5之電壓Vr1以下之靶區域稱為狀態Er，將閾值電壓大於電壓Vr1且為電壓Vr2以下之靶區域稱為狀態S1，將閾值電壓大於電壓Vr2且為電壓Vr3以下之靶區域稱為狀態S2，將閾值電壓大於電壓Vr3且為電壓Vr4以下之靶區域稱為狀態S3。以下同樣，如圖5所示，根據各者之電壓設定狀態S4至S15。
即，狀態係顯示與使各記憶胞MT記憶之資料值對應之任一個靶區域者，於4位元16值之情形時，將靶區域分為狀態Er、S1～S15之16個狀態。另，將分別與各狀態Er、S1、S2、S3、･･･、S13、S14、S15對應之閾值電壓分佈分別稱為分佈DEr、DS1、DS2、DS3、･･･、DS13、DS14、DS15。電壓Vr1～Vr15為成為各靶區域之邊界之基準電壓。另，於驗證動作中，對字元線WL施加電壓Vr1～Vr15作為驗證電壓，藉由感測放大器單元SAU感測流動於位元線BL之電流。於判定對象之記憶胞MT斷開之情形時，判定達到與狀態對應之閾值電壓。
(感測放大器) 接著，對讀出動作及驗證動作之感測放大器28之動作進行說明。
圖6係顯示感測放大器單元群28A所包含之1個感測放大器單元、與其所對應之資料暫存器28B所包含之1個鎖存電路XDL之具體構成之一例之電路圖。感測放大器28包含感測放大器單元群28A與資料暫存器28B。感測放大器單元群28A包含分別與位元線BL0～BL(m-1)建立關聯之複數個感測放大器單元SAU。又，資料暫存器28B包含分別與複數個感測放大器單元SAU對應之複數個鎖存電路XDL。於圖6中顯示連接於1條位元線BL之1個感測放大器單元SAU與1個鎖存電路XDL之詳細之電路構成。
如圖6所示，感測放大器單元SAU包含感測放大器部SA、以及鎖存電路SDL、ADL、BDL、CDL、DDL、EDL及FDL。感測放大器部SA以及鎖存電路SDL、ADL、BDL、CDL、DDL、EDL、FDL及XDL以彼此可接收資料之方式連接。其中鎖存電路SDL、ADL、BDL、CDL、DDL、EDL及FDL藉由匯流排LBUS連接。匯流排LBUS與鎖存電路XDL經由電晶體54及匯流排DBUS連接。鎖存電路SDL、ADL、BDL、CDL、DDL、EDL、FDL及XDL暫時保持讀出資料、寫入資料及稍後敘述之各種資料。鎖存電路XDL連接於輸入輸出電路22，使用於在感測放大器單元SAU與定序器25之間輸入輸出資料。對電晶體54之閘極輸入控制信號SW。藉由控制信號SW，控制匯流排LBUS與匯流排XBUS之連接及切斷。
於鎖存電路ADL與BDL，分別存儲有下級頁面資料與中級頁面資料。於鎖存電路CDL與DDL，分別存儲有上級頁面資料與頂級頁面資料。如稍後所述，於鎖存電路EDL與FDL，存儲有與相鄰記憶胞MT之寫入資料(閾值電壓)相關之資訊。
鎖存電路ADL、BDL、CDL及DDL存儲寫入資料之4位元資料。鎖存電路EDL與FDL存儲與稍後所述相鄰之2個記憶胞MT之閾值電壓相關之資訊。若將選擇字元線WLn之某1個記憶胞設為記憶胞MT1，則將關於相鄰字元線WL(n+1)之(與記憶胞MT1相鄰)相鄰記憶胞MT2與相鄰字元線WL(n-1)之(與記憶胞MT1相鄰)相鄰記憶胞MT3之閾值電壓相關之資訊(此處為顯示是否為Er位準之資訊)分別存儲於鎖存電路EDL與FDL。例如，於鎖存電路EDL存儲有資料「1」之情形時，顯示相鄰記憶胞MT2之閾值電壓為「Er」位準。
鎖存電路SDL包含例如反相器50、51及n通道MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體52、53。反相器50之輸入節點及反相器51之輸出節點連接於節點LAT。反相器51之輸入節點及反相器50之輸出節點連接於節點INV。藉由反相器50、51，保持節點INV、LAT之資料。將來自定序器25之寫入資料供給至節點LAT。於節點INV中保持之資料係節點LAT所保持之資料之反轉資料。
電晶體52之汲極/源極路之一端連接於節點INV，另一端連接於匯流排LBUS。又，電晶體53之汲極/源極路之一端連接於節點INV，另一端連接於匯流排LBUS。對電晶體53之閘極輸入控制信號STL，對電晶體52之閘極輸入控制信號STI。
另，因各鎖存電路ADL、BDL、CDL、DDL、EDL及XDL之電路構成與鎖存電路SDL同樣，故省略說明。另，供給至感測放大器單元SAU之各種控制信號係自定序器25賦予者。
感測放大器部SA包含例如p通道MOS電晶體40、n通道MOS電晶體41～48、及電容器49。
感測放大器部SA於讀出動作中，感測讀出至對應之位元線BL之資料，判定讀出之資料為“0”或“1”。又，感測放大器部SA於程式動作中，將對應之位元線BL設定為與寫入資料“0”、“1”對應之電壓值。
於感測放大器部SA中，電晶體40～44關係到程式動作。於供給內部電源電壓即電壓VDD之電源線與節點COM之間，串聯連接電晶體40之源極/汲極路及電晶體41之汲極/源極路。又，於節點COM與供給接地電壓即電壓Vss之節點SRC之間，連接電晶體44之汲極/源極路。又，於節點COM與位元線BL之間串聯連接電晶體42之汲極/源極路及電晶體43之汲極/源極路。
電晶體40、44之閘極連接於節點INV。因此，於節點LAT與“0”資料對應為低位準(以下，亦稱為“L”)之情形時，INV被維持為高位準(以下，亦稱為“H”)，電晶體40斷開且電晶體44接通。相反地，於節點LAT與“1”資料對應為“H”之情形時，節點INV被維持為“L”，電晶體40接通且電晶體44斷開。
於程式動作時，分別供給至電晶體45、46之閘極之控制信號HLL、XXL為“L”，且電晶體45、46斷開。供給至電晶體41之控制信號為“H”，且電晶體41接通。又，通常於程式動作時，藉由控制信號BLC、BLS，導通電晶體42、43。
因此，若“0”資料保持於節點LAT，則電晶體40斷開且電晶體44接通，將來自節點SRC之電壓Vss(例如0 V)等位元線電壓Vbl_L供給至位元線BL。又，若“1”資料保持於節點LAT，則電晶體40接通且電晶體44斷開，根據賦予至電晶體42、43之控制信號BLC、BLS，將例如2.5 V等位元線電壓Vbl_H供給至位元線BL。
感測放大器部SA之所有電晶體40～48及電容器49關係到驗證動作。於電晶體40之汲極與節點COM之間串聯連接電晶體45之汲極/源極路及46之汲極/源極路。又，於匯流排LBUS與基準電壓點之間，串聯連接電晶體48之汲極/源極路及47之汲極/源極路。電晶體45之源極與電晶體46之汲極連接於感測節點SEN，感測節點SEN連接於電晶體47之閘極。對電晶體45～48之閘極，分別施加控制信號HLL、XXL、感測節點SEN之電壓或控制信號STB。感測節點SEN經由電容器49被施加時脈CLK。
圖7係顯示寫入動作之各配線之電壓變化之圖。圖7顯示程式動作之各配線之電壓變化。程式動作依照施加於字元線及位元線之程式電壓及位元線電壓進行。不對字元線(圖7之選擇WL、非選擇WL)施加電壓之區塊BLK係並非寫入對象之非選擇區塊BLK(圖7下段)。又，因位元線電壓藉由連接於位元線BL之選擇電晶體ST1導通而被施加於記憶胞MT，故寫入對象之區塊BLK(選擇區塊BLK)中未施加選擇閘極線SGD之串單元SU係並非寫入對象之非選擇SU(圖7中段)。另，針對選擇區塊BLK之非選擇SU(圖7中段)，亦可於施加程式電壓Vpgm之前，將選擇閘極線SGD設為例如5 V使選擇電晶體ST1導通。
針對寫入對象之區塊BLK(選擇區塊BLK)之寫入對象之串單元SU(選擇SU)(圖7上段)，於施加程式電壓Vpgm之前，如圖7上段之左側所示，針對選擇SU將選擇閘極線SGD設為例如5 V，使選擇電晶體ST1導通。又，於程式動作時，選擇閘極線SGS為例如0 V。因此，選擇電晶體ST2成為斷開狀態。另一方面，於圖7上段之右側所示之施加程式電壓Vpgm時，將選擇閘極線SGD設為例如2.5 V。藉此，選擇電晶體ST1之導通、非導通之狀態由連接於選擇電晶體ST1之位元線BL之位元線電壓決定。
如上所述，感測放大器28對各位元線BL傳送資料。對被賦予“0”資料之位元線BL施加例如0 V之接地電壓Vss作為位元線電壓Vbl_L。對被賦予“1”資料之位元線BL施加禁止寫入電壓Vinhibit(例如2.5 V)作為位元線電壓Vbl_H。因此，於施加程式電壓Vpgm時，連接於被賦予“0”資料之位元線BL之選擇電晶體ST1導通，連接於被賦予“1”資料之位元線BL之選擇電晶體ST1切斷。連接於切斷之選擇電晶體ST1之記憶胞MT成為禁止寫入。
連接於成為導通狀態之選擇電晶體ST1之記憶胞MT依照施加於字元線WL之電壓進行電子向電荷蓄積膜之注入。雖連接於被賦予電壓Vpass作為字元線電壓之字元線WL之記憶胞MT不論閾值電壓如何均成為導通狀態，但不進行電子向電荷蓄積膜之注入。另一方面，連接於被賦予程式電壓Vpgm作為字元線電壓之字元線WL之記憶胞MT根據程式電壓Vpgm進行電子向電荷蓄積膜之注入。
即，列解碼器27於選擇區塊BLK中選擇任一條字元線WL，對選擇字元線施加電壓Vpgm，對其他非選擇字元線WL施加電壓Vpass。電壓Vpgm係用以藉由隧道現象將電子注入電荷蓄積膜之高電壓，為Vpgm＞Vpass。一面藉由列解碼器27控制字元線WL之電壓，一面藉由感測放大器28對各位元線BL供給資料，藉此進行記憶胞陣列21對各記憶胞MT之寫入動作。
圖8係顯示驗證動作之各配線之電壓變化之圖。列解碼器27選擇完成程式動作之區塊BLK及串單元SU，對所選擇之區塊BLK之選擇閘極線SGS及所選擇之串單元SU之選擇閘極線SGD施加例如5 V。藉此，於所選擇之串單元SU所包含之NAND串中，選擇電晶體ST1與選擇電晶體ST2之兩者成為接通狀態。
另一方面，對非選擇之區塊BLK之選擇閘極線SGS、及所選擇之區塊BLK之非選擇之串單元SU之選擇閘極線SGD施加電壓Vss，使選擇電晶體ST1及/或ST2為斷開狀態。藉此，於非選擇之串單元SU所包含之NAND串中，至少選擇電晶體ST1成為斷開狀態。又，於非選擇之區塊BLK所包含之NAND串中，選擇電晶體ST1與選擇電晶體ST2之兩者成為斷開狀態。
又，列解碼器27於選擇區塊BLK中選擇任一條字元線WL，對選擇字元線WL施加電壓Vcgrv，對其他非選擇字元線WL施加電壓Vread。例如，於進行用以將記憶胞MT之閾值電壓設為位準A之程式動作之情形時，於驗證動作中使用電壓AV作為電壓Vcgrv。同樣地，於進行用以將記憶胞MT之閾值電壓設為位準B之程式動作之情形時，於驗證動作中使用電壓BV作為電壓Vcgrv。電壓Vread係使連接於非選擇字元線WL之記憶胞MT與其等之閾值電壓無關地接通之電壓，為Vread＞Vcgrv(GV)。GV於MLC寫入動作之情形時，為與位準C對應之驗證電壓VrC，於QLC寫入動作之情形時，為與狀態S15對應之驗證電壓Vr15。
又，例如於第1次寫入動作之中級頁面資料之驗證動作中，如圖8中虛線所示，電壓Vcgrv具有位準A與位準C之2個電壓位準。
且，感測放大器28將各位元線BL充電至電壓Vbl。電壓Vbl大於源極線SL之電壓Vsl，為Vbl＞Vsl。藉此，於所選擇之串單元SU所包含之NAND串中，根據連接於選擇字元線WL之記憶胞MT之閾值電壓，電流自位元線BL側向源極線SL側流動(或不流動)。藉此，可驗證閾值電壓是否上升至所期望之位準。
如上所述，寫入動作藉由重複包含程式動作與驗證動作之循環而執行。於程式動作中，對選擇字元線WL施加程式電壓Vpgm。於接下來之驗證動作中，與驗證之閾值電壓位準對應，於MLC寫入動作之情形時施加與位準A～C對應之驗證電壓VrA～C中之至少1個，於QLC寫入動作之情形時施加與狀態S1～S15對應之驗證電壓Vr1～Vr15中之至少1個。另，有時於各循環中，於執行程式動作之後，複數次執行驗證動作。相反地，有時於各循環中，於執行程式動作之後，不執行驗證動作。即，寫入動作包含複數個循環，各循環至少包含程式動作。又，各循環可包含1次或複數次驗證動作。於各循環中，接著程式動作後執行驗證動作。
第1次循環之程式電壓Vpgm被設定為最低之電壓值，隨著第2次、第3次･･･推進循環，慢慢地將程式電壓Vpgm設定為較大之電壓值。又，預先設定於各循環中進行驗證動作之狀態。如稍後所述，於每個目標狀態，設定驗證動作開始循環。僅於特定之循環中進行各狀態之驗證動作，藉由驗證動作，判定閾值電壓達到設定之靶區域之記憶胞MT之後禁止寫入。
(動作) 資料之寫入藉由將寫入序列複數次分割執行之多階段(於本實施形態中為2階段)寫入方式進行。於2階段寫入方式中，於第1次，寫入n1(於本實施形態中，為n1=4)頁面中之一半之頁面(於本實施形態中，為2頁面)之資料，於第2次，寫入剩餘之一半之頁面(於本實施形態中，為2頁面)之資料。
圖9係顯示2階段寫入方式之閾值電壓Vth之分佈之圖。圖9之橫軸顯示閾值電壓Vth，縱軸顯示記憶胞數。
如圖9所示，於第1次寫入動作中，進行用以將各記憶胞MT用作記憶2位元資料之MLC(Multiple Level Cell：多層胞)之寫入。亦將第1次寫入動作稱為MLC寫入動作。於第1次寫入動作(MLC寫入動作)中，將4值資料(位準Er、A、B、C)中之任一者對應之資料寫入各記憶胞MT。於第2次寫入動作中，進行用以將各記憶胞MT用作記憶4位元資料之QLC之寫入。亦將第2次寫入動作稱為QLC寫入動作。於第2次寫入動作(QLC寫入動作)中，將各胞中16值資料(狀態S0～S15)中之任一者所對應之資料寫入各記憶胞MT。
於MLC寫入動作中，寫入4頁面內之下級(Lower Level)頁面與中級(Middle Level)頁面之資料。即，於第1次寫入動作中，將4值(Er、A、B、C)中之任一者之資料寫入選擇字元線WL中某選擇閘極線SGD所對應之記憶胞組MG中包含之各記憶胞MT。於圖9中，「M」顯示中級頁面之資料之讀出電壓，「L」顯示下級頁面之資料之讀出電壓。即，寫入之下級頁面與中級頁面之資料以於進行QLC寫入動作之前亦可讀出之方式寫入。
如圖9所示，藉由QLC寫入動作將藉由MLC寫入動作寫入之4值之各位準進一步分割為4個位準，藉此將16值資料寫入各記憶胞MT。
有定序器25對記憶胞組MG所包含之各記憶胞MT一次寫入例如4頁面之資料之情形。於該情形時，於例如鎖存電路ADL、BDL、CDL及DDL分別存儲有下級、中級、上級及頂級之頁面資料。定序器25使用存儲於4個鎖存電路ADL、BDL、CDL及DDL之資料，將4頁面資料寫入各記憶胞組MG。
於2階段寫入方式中，定序器25於執行MLC寫入動作之後執行QLC寫入動作。更具體而言，定序器25於執行MLC寫入動作之後，空出時間，執行QLC寫入動作。於該情形時，於QLC寫入動作時，定序器25自成為QLC寫入動作之對象之各記憶胞MT讀出下級頁面資料及中級頁面資料。定序器25使用讀出之下級頁面資料及中級頁面資料、與自記憶體控制器1接收到之上級頁面資料及頂級頁面資料而執行QLC寫入動作。藉此，可減少自記憶體控制器1向非揮發性記憶體2傳送之資料之量。
圖10係顯示2階段寫入方式之寫入動作之順序之圖。圖10僅顯示複數條字元線WL之一部分字元線WL0～WL2，串單元顯示SU0～SU4之5個情形。圖10中之＂[＂與＂]＂之括弧內之編號顯示寫入動作之順序。
於2階段寫入方式中，交替進行對相鄰之2條字元線WL之寫入。如圖10所示，於依序執行串單元SU0～SU4對字元線WL0之MLC寫入動作之後([1]～[5])，進行串單元SU0對字元線WL1之MLC寫入動作([6])。
於串單元SU0對字元線WL1之MLC寫入動作([6])之後，執行串單元SU0對字元線WL0之QLC寫入動作([7])。於串單元SU0對字元線WL0之QLC寫入動作之後，返回至串單元SU1，進行串單元SU1對字元線WL1之MLC寫入動作([8])。
之後，同樣地，如圖10所示，交替執行對字元線WL0與字元線WL1之MLC寫入動作與QLC寫入動作([9]～[15])。
於串單元SU4對字元線WL0之QLC寫入動作([15])之後，進行串單元SU0對字元線WL2之MLC寫入動作([16])。於串單元SU0對字元線WL2之MLC寫入動作([16])後，執行串單元SU0對字元線WL1之QLC寫入動作([17])。
之後，與對字元線WL0與字元線WL1之MLC寫入動作與QLC寫入動作同樣，交替執行對字元線WL1與字元線WL2之MLC寫入動作與QLC寫入動作([17]～)。
如以上，於所有串單元SU0～SU4之字元線WL(n-1)之所有記憶胞MT執行QLC寫入動作之後([15])，於串單元SU0之字元線WL(n+1)之1個記憶胞MT執行MLC寫入動作([16])。且，於對該記憶胞MT執行MLC寫入動作之後，返回至串單元SU0之字元線WLn，執行QLC寫入動作([17])。
於2階段寫入方式之情形時，於執行MLC寫入動作之後，經過時間後執行QLC寫入動作。此處，由於時間經過，而發生資料保持劣化(記憶胞MT保持之電子經時變化所致之記憶胞MT之閾值電壓之變動)。例如，於即使藉由QLC寫入動作對某記憶胞MT寫入狀態S15之資料，相鄰記憶胞MT之閾值電壓亦為位準Er等較低之閾值電壓之狀態之情形時，有狀態S15之記憶胞MT之閾值電壓分佈受到相鄰字元線之相鄰記憶胞MT之影響，於閾值電壓變低之方向上偏差之情形。
圖11及圖12係顯示相鄰之2條字元線WLn、WL(n+1)之2個相鄰記憶胞MT之閾值電壓分佈之例之圖。圖11之下段顯示對字元線WLn之位準C之記憶胞MT，執行QLC寫入動作之情形之閾值電壓分佈。
例如，於選擇字元線WLn之某記憶胞MT1之閾值電壓分佈藉由MLC寫入動作成為位準C時，該位準C之記憶胞MT(以下，亦稱為MT1)之閾值電壓藉由QLC寫入動作，閾值電壓位準成為狀態S12至S15中之任一者。
圖11之上段顯示記憶胞MT1之相鄰記憶胞MT(即相鄰字元線WL(n+1)之記憶胞(以下，亦稱為MT2))之閾值電壓分佈藉由MLC寫入動作，成為位準C時，執行QLC寫入動作之情形之閾值電壓分佈。記憶胞MT2之閾值電壓分佈藉由之後之QLC寫入動作成為狀態S12～S15中之任一者。
圖12之上段顯示記憶胞MT2之閾值電壓位準藉由MLC寫入動作，成為位準Er時，執行QLC寫入動作之情形之閾值電壓分佈。該記憶胞MT2之閾值電壓位準藉由之後之QLC寫入動作成為狀態S0～S3中之任一者。
於圖11及圖12中之任一者之情形時，執行QLC寫入動作之後之記憶胞MT1之閾值電壓亦受到相鄰記憶胞MT2之電荷之影響，發生資料保持劣化。然而，於圖11之情形時，因記憶胞MT1之閾值電壓與相鄰記憶胞MT2之閾值電壓之差較小，故蓄積於記憶胞MT1之電荷不易向記憶胞MT2洩漏。另一方面，於圖12之情形時，因記憶胞MT1之閾值電壓與相鄰記憶胞MT2之閾值電壓之差較大，故蓄積於記憶胞MT1之電荷容易向記憶胞MT2洩漏。特別係於圖12之情形時，因記憶胞MT1為最高之閾值電壓(位準C)，且相鄰記憶胞MT2為最低之閾值電壓(位準Er)，故蓄積於記憶胞MT1之電荷特別容易向記憶胞MT2洩漏。因此，位準C之記憶胞MT1之閾值電壓分佈於執行QLC寫入動作後，容易變化，即容易向低電壓側偏差。字元線WLn之各記憶胞MT1之閾值電壓分佈之偏差量根據相鄰字元線WL(n+1)之相鄰記憶胞MT2之閾值電壓之位準(或狀態)而不同。
圖11及圖12雖顯示相鄰字元線WL(n+1)之記憶胞MT2之電荷對選擇字元線WLn之記憶胞MT1之閾值電壓之影響，但相鄰字元線WL(n-1)之記憶胞MT3之電荷亦影響到記憶胞MT1之閾值電壓。
圖13係顯示資料保持劣化所致之閾值電壓分佈之變化之圖。於圖13中，以實線顯示剛執行QLC寫入動作後之閾值電壓分佈，以虛線或一點劃線顯示因資料保持劣化而偏差之閾值電壓分佈。
於圖11之情形時，因相鄰之2個記憶胞MT1、MT2之閾值電壓均較高，故資料保持劣化所致之電荷自記憶胞MT1向相鄰記憶胞MT2之洩漏量較少。於該情形時，如虛線所示，資料保持劣化所致之記憶胞MT1之閾值電壓分佈之偏差量較小。
然而，於圖12之情形時，因記憶胞MT1之閾值電壓較高，且記憶胞MT2之閾值電壓較低，故資料保持劣化所致之電荷自記憶胞MT1向相鄰記憶胞MT2之洩漏量較多。藉此，於圖13中，如一點劃線所示，資料保持劣化所致之記憶胞MT1之閾值電壓分佈之偏差量dTH較大。
資料保持劣化所致之記憶胞MT1之閾值電壓分佈之偏差量dTH根據選擇字元線WLn之各記憶胞MT之相鄰記憶胞MT2、MT3之電荷量而不同。
例如，於相鄰記憶胞MT2之閾值電壓分佈為位準A之情形時，於資料保持劣化之記憶胞MT1中閾值電壓分佈之偏差量小於圖13所示之偏差量dTH。再者，於記憶胞MT2為閾值電壓之位準B之情形時，於資料保持劣化之記憶胞MT1中閾值電壓分佈之偏差量進一步小於圖13所示之偏差量dTH。
又，如上所述，記憶胞MT1之閾值電壓不僅受相鄰字元線WL(n+1)之相鄰記憶胞MT2之閾值電壓之位準(或狀態)影響，亦受相鄰字元線WL(n-1)之相鄰記憶胞MT3之閾值電壓之位準(或狀態)影響。
藉此，於本實施形態中，基於相鄰之2個記憶胞MT2與MT3之兩者之閾值電壓，調整關於記憶胞MT1之QLC寫入動作之驗證電壓位準。
又，因記憶胞MT1之電荷之洩漏量根據記憶胞MT1之資料(目標狀態)與各相鄰記憶胞MT2、MT3之資料之差而不同，故較佳為根據該差，調整QLC寫入動作之驗證電壓位準。
然而，因於記憶胞MT1之閾值電壓與各相鄰記憶胞MT2、MT3之閾值電壓之差最大之情形時，記憶胞MT1之電荷之洩漏量最多，故亦可僅於讀出之記憶胞MT2、MT3之資料、與記憶胞MT1之寫入資料(目標狀態)之差最大之情形時，調整QLC寫入動作之驗證電壓位準。
因此，於以下說明之本實施形態中，僅於相鄰記憶胞MT2、MT3之資料、與記憶胞MT1之寫入資料(目標狀態)之差最大之情形時，調整驗證電壓位準。換言之，例如於圖13之情形時，調整關於記憶胞MT1之QLC寫入動作之驗證電壓位準。
於定序器25執行QLC寫入動作時進行驗證電壓位準之調整。於圖13中，以記憶胞MT1之閾值電壓分佈成為二點劃線所示之較高之閾值電壓分佈之方式，設定驗證電壓位準。
接著，說明定序器25之寫入動作之序列。圖14係顯示MLC寫入動作之指令序列之圖。於進行MLC寫入動作時，記憶體控制器1向非揮發性記憶體2輸出MLC寫入指令、位址及資料。MLC寫入指令係指示MLC寫入之執行之指令。
定序器25接收MLC寫入指令。再者，定序器25於接收到MLC寫入指令之後，接收位址與寫入資料。於接收指令、位址及資料之後，定序器25執行MLC寫入動作。將接收到之資料經由鎖存電路XDL，存儲於2個鎖存電路ADL、BDL。定序器25基於存儲於鎖存電路ADL、BDL之下級頁面資料與中級頁面資料，執行MLC寫入動作。
圖15係顯示QLC寫入動作之指令序列之圖。於進行QLC寫入動作時，記憶體控制器1向非揮發性記憶體2輸出QLC寫入指令、位址及資料。QLC寫入指令係指示執行QLC寫入之指令。
首先，定序器25接收QLC寫入指令。再者，定序器25於接收到QLC寫入指令之後，接收位址與資料。於接收資料後，定序器25自與相鄰字元線WL(n+1)對應之記憶胞組MG之各記憶胞MT及與相鄰字元線WL(n-1)對應之記憶胞組MG之各記憶胞MT讀出資料。亦將自與相鄰字元線WL(n+1)對應之記憶胞組MG之各記憶胞MT及與相鄰字元線WL(n-1)對應之記憶胞組MG之各記憶胞MT讀出資料之處理稱為相鄰胞讀出處理NDR。
以下，亦將藉由MLC寫入動作寫入之資料稱為MLC寫入資料。於相鄰胞讀出處理NDR中，讀出相鄰字元線WL(n-1)之MLC寫入資料、與相鄰字元線WL(n+1)之MLC寫入資料。
接著，定序器25自與選擇字元線WLn對應之記憶胞組MG之各記憶胞MT讀出MLC寫入資料。亦將自與選擇字元線WLn對應之記憶胞組MG之各記憶胞MT讀出MLC寫入資料之處理稱為寫入對象胞讀出處理SDR。於寫入對象胞讀出處理SDR中，讀出藉由MLC寫入動作寫入選擇字元線WLn之下級頁面之讀出與中級頁面之讀出。
如以上，定序器25若於QLC寫入動作中，接收QLC寫入指令，則執行讀出相鄰字元線WL(n+1)、WL(n-1)之複數個記憶胞MT之資料之相鄰胞讀出處理NDR與讀出選擇字元線WLn之各記憶胞MT之MLC寫入資料之寫入對象胞讀出處理SDR。
以下，將包含相鄰胞讀出處理NDR與寫入對象胞讀出處理SDR之處理稱為內部資料讀出處理IDL1。
且，定序器25執行QLC寫入動作。於QLC寫入動作中，執行程式動作與驗證動作。程式動作包含向選擇字元線WL施加程式電壓與施加驗證電壓。QLC寫入動作基於下級及中級頁面之資料、與上級及頂級頁面之資料執行。下級及中級頁面之資料藉由寫入對象胞讀出處理SDR獲得，並存儲於資料鎖存電路ADL、BDL。自記憶體控制器1發送上級及頂級頁面之資料，並存儲於資料鎖存電路CDL、DDL。
定序器25基於相鄰字元線WL(n+1)、WL(n-1)之複數個記憶胞(以下，亦稱為相鄰記憶胞)MT之資料(即閾值電壓分佈之位準)與字元線WLn之複數個記憶胞(以下，亦稱為寫入對象記憶胞)之MT寫入資料(即閾值電壓分佈之位準)之差，調整QLC寫入動作之驗證電壓位準。
對QLC寫入動作更具體地進行說明。
圖16係顯示QLC寫入動作之指令序列、與伴隨指令序列之執行之7個鎖存電路XDL～FDL之資料之存儲狀況之圖。
於就緒忙碌信號/RB為高(High)位準時，定序器25接收指定上級頁面資料之指令c1、寫入指令c2、位址資料(Add(WLn))、上級頁面資料(Data_U)、及指令c3。自記憶體控制器1發送之指令及位址分別存儲於指令暫存器24A及位址暫存器24B。將上級頁面資料(Data_U)向鎖存電路XDL傳送、並存儲。
如圖16所示，定序器25將就緒忙碌信號/RB設為低(Low)位準，基於存儲於指令暫存器24A之指令，將存儲於鎖存電路XDL之上級頁面資料(Data_U)傳送至鎖存電路CDL。於傳送後，就緒忙碌信號/RB成為高位準。
接著，於就緒忙碌信號/RB為高位準時，定序器25接收指定頂級頁面資料之指令c4、寫入指令c2、位址資料(Add(WLn))、頂級頁面資料(Data_T)、及指令c5。自記憶體控制器1發送之指令及位址分別存儲於指令暫存器24A及位址暫存器24B。將頂級頁面資料(Data_T)向鎖存電路XDL傳送、並存儲。
如圖16所示，定序器25將就緒忙碌信號/RB設為低位準，基於存儲於指令暫存器24A之指令，將存儲於鎖存電路XDL之頂級頁面資料(Data_T)傳送至鎖存電路DDL。
接著，定序器25執行內部資料讀出處理IDL1。
於相鄰胞讀出處理NDR中，讀出相鄰之2條字元線WL(n+1)、WL(n-1)之複數個記憶胞MT之MLC寫入資料。
如圖16所示，進行相鄰字元線WL(n+1)之資料讀出(WL(n+1) read)，定序器25基於該資料讀出之結果，將相鄰記憶胞MT2之寫入資料(閾值電壓)相關之資訊存儲於鎖存電路EDL。
圖17係顯示存儲於鎖存電路EDL之資料之圖。如圖17所示，於讀出之資料(閾值電壓)為位準A、B、C之情形時，定序器25於鎖存電路EDL存儲「0」。又，於讀出之資料(閾值電壓)為位準Er之情形時，定序器25於鎖存電路EDL存儲「1」。
接著，讀出相鄰之字元線WL(n-1)之複數個記憶胞MT之MLC寫入資料。
接著，如圖16所示，進行相鄰字元線WL(n-1)之資料讀出(WL(n-1) read)，定序器25基於該資料讀出之結果，將與相鄰記憶胞MT2之寫入資料(閾值電壓)相關之資訊存儲於鎖存電路FDL。
接著相鄰胞讀出處理NDR執行寫入對象胞讀出處理SDR。於寫入對象胞讀出處理SDR中，讀出字元線WLn之複數個記憶胞MT之MLC寫入資料。定序器25將該資料讀出之結果存儲於鎖存電路ADL、BDL。下級頁面資料被存儲於鎖存電路ADL，中級頁面資料被存儲於鎖存電路BDL。
定序器25一面基於存儲於鎖存電路ADL～FDL之資料調整驗證電壓位準，一面對字元線WLn(藉由字元線WLn及選擇閘極線SGD之組合選擇之記憶胞組MG)執行寫入動作。
如上所述，於本實施形態中，對於選擇字元線WLn中藉由MLC寫入動作寫入位準C之資料之記憶胞MT，進行驗證電壓位準之調整。因此，於向目標狀態為S12～S15之記憶胞MT之程式動作後之驗證動作中，進行驗證電壓位準之調整。
圖18係用以說明閾值電壓分佈、與驗證動作之鎖存電路ADL～FDL之資料之關係之圖。圖18所包含之分佈圖之橫軸為閾值電壓，縱軸為記憶胞組MG之該閾值電壓所對應之記憶胞MT之個數。圖19係顯示狀態S15之驗證動作時之驗證電壓位準之變化之圖。圖19之橫軸為時間，縱軸為驗證電壓位準(或讀出電壓VCG)。
圖18之SS1顯示相鄰字元線WL(n+1)、WL(n-1)之2個相鄰記憶胞MT2、MT3之MLC寫入資料均為位準Er時(實例1)之鎖存電路ADL～FDL之資料之變化。於鎖存電路EDL與FDL，均存儲有“1”。於鎖存電路ADL～DDL，分別存儲“0”作為與狀態S15對應之資料。
圖18之SS2顯示相鄰字元線WL(n+1)之相鄰記憶胞MT2之MLC寫入資料為位準A、B、C中之任一者，且相鄰字元線WL(n-1)之相鄰記憶胞MT3之MLC寫入資料為位準Er時(實例2)之鎖存電路ADL～FDL之資料之變化。於鎖存電路EDL，存儲有“0”，於鎖存電路FDL，存儲有“1”。於鎖存電路ADL～DDL，分別存儲有“0”作為與狀態S15對應之資料。
圖18之SS3顯示相鄰字元線WL(n+1)之相鄰記憶胞MT2之MLC寫入資料為位準Er，且相鄰字元線WL(n-1)之相鄰記憶胞MT3之MLC寫入資料為位準A、B、C中之任一者時(實例3)之鎖存電路ADL～FDL之資料之變化。於鎖存電路EDL，存儲有“1”，於鎖存電路FDL，存儲有“0”。於鎖存電路ADL～DDL，分別存儲有“0”作為與狀態S15對應之資料。
圖18之SS4顯示相鄰字元線WL(n+1)與WL(n-1)之2個相鄰記憶胞MT2、MT3之MLC寫入資料為位準A、B、C中之任一者時(實例4)之鎖存電路ADL～FDL之資料之變化。於鎖存電路EDL與FDL，均存儲有“0”。於鎖存電路ADL～DDL，分別存儲有“0”作為與狀態S15對應之資料。
於實例1之情形時，電荷向相鄰記憶胞MT之洩漏量最多。於實例4之情形時，電荷向相鄰記憶胞MT之洩漏量最少。於實例2與3之情形時，電荷向相鄰記憶胞MT之洩漏量不多於實例1，不少於實例4。
因此，將各記憶胞MT1之驗證電壓位準設定為3階段中之任一者，執行資料之寫入動作。
定序器25基於相鄰字元線WL(n+1)與WL(n-1)之2個相鄰記憶胞MT2、MT3之MLC寫入資料、寫入對象之記憶胞MT1之MLC寫入資料、及目標狀態資料，對選擇字元線WLn之各記憶胞MT1執行驗證動作。
於各記憶胞MT1中，若目標狀態並非S12～S15中之任一者，則不進行驗證電壓位準之調整。
又，於各記憶胞MT1中，即使目標狀態為S12～S15中之任一者，於2個記憶胞MT2、MT3之兩者之MLC寫入資料並非Er位準時(為位準A、B、C中之任一者時)，亦不進行驗證電壓位準之調整。即，於實例4之情形時，不進行驗證電壓位準之調整。
然而，於各記憶胞MT1中，於目標狀態為S12～S15中之任一者，且2個記憶胞MT2、MT3中之一者之MLC寫入資料為Er位準時，進行驗證電壓位準之調整。即，於實例2與3之情形時，進行驗證電壓位準之調整。
又，於各記憶胞MT1中，即使於目標狀態為S12～S15中之任一者，且2個記憶胞MT2、MT3之兩者之MLC寫入資料為Er位準時，亦可進行驗證電壓位準之調整。即，於實例1之情形時，亦可進行驗證電壓位準之調整。
為了狀態S12～S15之各狀態之驗證動作，定序器25設定複數個驗證電壓位準。就每個記憶胞MT設定驗證電壓位準。
與實例1～4對應，如圖19所示，將驗證電壓位準設定為複數個位準。圖19顯示於狀態S15之驗證動作中，使用複數個位準之驗證電壓Vr15_L1、Vr15_L2、Vr15_L3取代標準之1個驗證電壓Vr15之例。例如，驗證電壓Vr15_L2較驗證電壓Vr15_L1高出特定之偏移量，驗證電壓Vr15_L3較驗證電壓Vr15_L2高出特定之偏移量。即，定序器25於與QLC寫入動作所包含之某狀態相對之驗證動作中，取代標準之1個驗證電壓，階段性施加複數個位準之驗證電壓。根據寫入相鄰之2個記憶胞MT2、MT3之資料，選擇應用複數個位準之驗證電壓中之哪一個。
對實例4之記憶胞MT應用驗證電壓Vr15_L1。對實例2、3之記憶胞MT應用驗證電壓Vr15_L2。對實例1之記憶胞MT應用驗證電壓Vr15_L3。
於圖18與圖19中，雖顯示於狀態S15之驗證動作中使用複數個位準之驗證電壓之例，但於狀態S12、S13、S14各者之驗證動作中，亦可使用複數個位準之驗證電壓。於狀態S12、S13、S14各者之驗證動作中，亦與狀態S15之驗證動作同樣使用3階段之驗證電壓。另，驗證電壓之偏移量亦可就每個狀態不同。
藉此，於選擇字元線WLn之狀態S15之驗證動作中，對實例4之記憶胞MT應用驗證電壓Vr15_L1，對實例2、3之記憶胞MT應用驗證電壓Vr15_L2，對實例1之記憶胞MT應用驗證電壓Vr15_L3。
如以上，定序器25讀出寫入與記憶胞MT1相鄰之2個記憶胞MT2、MT3之資料，基於其讀出之資料、與藉由MLC寫入動作寫入記憶胞MT1之資料，設定複數個用於QLC寫入動作之記憶胞MT1之驗證動作之驗證電壓位準。
又，定序器25於2個記憶胞MT2、MT3之兩者為位準Er之情形、與一者為位準Er之情形時，變更複數個驗證電壓位準。即，定序器25根據寫入2個記憶胞MT2、MT3之資料設定複數個驗證電壓位準。
另，若驗證動作以驗證電壓Vr15_L1、Vr15_L2、Vr15_L3中之任一者對應之位準通過，則與其記憶胞MT對應設置之鎖存電路ADL～DDL之資料自全部為「0」之資料重寫為全部為「1」之資料(顯示狀態S0之資料)。即，鎖存電路ADL～DDL之資料被維持為全部為「0」之資料，直至判斷記憶胞MT達到狀態S15之閾值電壓分佈為止。然而，若驗證動作以驗證電壓Vr15_L1、Vr15_L2、Vr15_L3中之任一者對應之位準通過，則與其記憶胞MT對應設置之鎖存電路ADL～DDL之資料自全部為「0」之資料(顯示狀態S15之資料)更新為全部為「1」之資料(顯示狀態S0之資料)，自下次以後之循環之程式動作之對象排除該記憶胞MT(設定為禁止寫入狀態)。另，不變更鎖存電路EDL、FDL之資料。
具體而言，於圖19中，針對與實例4對應之記憶胞MT，若驗證動作以驗證電壓Vr15_L1通過，則執行鎖存電路ADL～DDL之資料鎖存操作LO1，將鎖存電路ADL～DDL之資料全部更新為「1」。針對與實例2或實例3對應之記憶胞MT，若驗證動作以驗證電壓Vr15_L2通過，則執行鎖存電路ADL～DDL之資料鎖存操作LO2，將鎖存電路ADL～DDL之資料全部更新為「1」。又，針對與實例1對應之記憶胞MT，若驗證動作以驗證電壓Vr15_L3通過，則執行鎖存電路ADL～DDL之資料鎖存操作LO3，將鎖存電路ADL～DDL之資料「0」全部更新為「1」。
另，於上述例中，雖使用與相鄰字元線WL(n+1)與WL(n-1)對應之鎖存電路EDL、FDL，但亦可僅使用1個鎖存電路EDL。即，只要有至少1個存儲相鄰字元線WL(n+1)與WL(n-1)之2個相鄰記憶胞之資料之鎖存電路即可。
圖20係顯示使用1個鎖存電路EDL之情形之資料之例之圖。圖20顯示將2個相鄰記憶胞MT2、MT3之資料相關之資訊存儲於1個鎖存電路EDL之資料。
如圖20所示，於2條字元線WL(n+1)與WL(n-1)之2個相鄰記憶胞MT2、MT3之資料均為Er時，定序器25於鎖存電路EDL存儲「1」。於2個相鄰記憶胞MT2、MT3中之一者之資料為Er時，定序器25於鎖存電路EDL存儲「0」。於2個相鄰記憶胞MT2、MT3之資料均為A、B、C中之任一者時，定序器25於鎖存電路EDL存儲「0」。即，圖20係顯示對2個相鄰記憶胞MT2、MT3之讀出結果、與存儲於鎖存電路EDL之資料之對應之圖表。
圖21係顯示使用1個鎖存電路EDL之情形之內部資料讀出處理IDL1之鎖存電路ADL～EDL之資料之變化之圖。如圖21所示，進行相鄰字元線WL(n+1)之複數個記憶胞MT2之MLC寫入資料之讀出(WL(n+1) read)，將該資料讀出之結果存儲於鎖存電路EDL。
接著，雖讀出相鄰之字元線WL(n-1)之複數個記憶胞MT3之MLC寫入資料，但定序器25依照圖20所示之圖表，將基於2個相鄰記憶胞MT2、MT3之讀出結果之資料存儲於鎖存電路EDL。且，定序器25進行選擇字元線WLn之複數個記憶胞MT1之MLC寫入資料之讀出(WLn read)，將該資料讀出之結果存儲於鎖存電路ADL、BDL。且，定序器25一面基於存儲於鎖存電路ADL～EDL之資料調整驗證電壓位準，一面對字元線WLn執行寫入動作。
藉此，即使使用1個鎖存電路EDL，亦可獲得與上述實施形態同樣之效果。
如以上，將假設電荷向相鄰記憶胞MT2、MT3之洩漏最多之記憶胞MT1(實例1之記憶胞)之驗證電壓位準設定得較高。又，將假設電荷向相鄰記憶胞MT2、MT3之洩漏不少之記憶胞MT1(實例2、3之記憶胞)之驗證電壓位準亦設定得略高。
其結果，於剛執行QLC寫入動作之後，與位準Er之記憶胞MT2、MT3相鄰之記憶胞MT1具有較高之閾值電壓分佈。因此，即使記憶胞MT1之閾值電壓分佈移位至較低，於相同之字元線WL內，相同狀態之複數個記憶胞MT之閾值電壓分佈亦大致一致。
因選擇字元線WLn之各記憶胞MT1之閾值電壓分佈根據相鄰字元線WL(n+1)、WL(n-1)之對應之相鄰記憶胞MT2、MT3之閾值電壓分佈之狀態受影響，故有選擇字元線WLn之各記憶胞MT1之閾值電壓分佈較大地不均之可能性。若為於閾值電壓分佈不均之狀態下讀出資料，而執行例如進行相鄰之字元線之讀出等追加之讀出電壓位準修正處理，則為讀出資料需要更長之時間。
與此相對，根據本實施形態，因此種修正處理之發生率下降，故可減少讀出資料所需要之時間。
接著，說明上述實施形態之變化例。
(變化例1) 於上述實施形態中，各感測放大器單元SAU將顯示相鄰記憶胞MT2與MT3之資料是否為位準Er之資料存儲於鎖存電路EDL與FDL。然而，如上所述，電荷之洩漏量根據記憶胞MT1與各相鄰記憶胞MT2、MT3之資料之差而不同。藉此，各感測放大器單元SAU亦可具有可存儲顯示相鄰記憶胞MT2、MT3之資料(位準Er、A、B、C)之資訊之更多之鎖存電路，根據記憶胞MT1之MLC寫入資料(或目標狀態)與相鄰記憶胞MT2、MT3之資料之差，更精細地設定複數個驗證電壓位準。
例如，於相鄰記憶胞MT2為位準Er之情形、與為位準A之情形時，亦可使驗證電壓位準不同。
即，保持相鄰記憶胞MT2、MT3之資料處於4個位準Er、A、B、C中之任一者，根據該保持之資料、與記憶胞MT1之MLC寫入資料(或目標狀態)之差，定序器25更精細地設定驗證電壓位準。
根據此種構成，驗證電壓位準可更精細且階段性變更，並可抑制讀出資料所需之時間因資料保持劣化而惡化。
(變化例2) 亦可僅考慮相鄰之2個記憶胞MT2與MT3中之任一者而調整關於記憶胞MT1之QLC寫入動作之驗證電壓位準。
於上述實施形態中，於執行選擇字元線WLn之記憶胞MT1之QLC寫入動作時，根據2個記憶胞MT2、MT3之2個MLC寫入資料與記憶胞MT1之MLC寫入資料(或目標狀態)之差，調整字元線WLn之QLC寫入動作之驗證電壓位準。然而，亦可根據相鄰字元線WL(n+1)與WL(n-1)之2個記憶胞MT2、MT3之至少一者之MLC寫入資料與記憶胞MT1之MLC寫入資料(或目標狀態)之差，調整對字元線WLn之QLC寫入動作之驗證電壓位準。例如，亦可根據相鄰字元線WL(n+1)之記憶胞MT2之MLC寫入資料與記憶胞MT1之MLC寫入資料(或目標狀態)之差，調整對字元線WLn之QLC寫入動作之驗證電壓位準。
藉由本實施例2，亦可獲得與第1實施形態同樣之效果。
(第2實施形態) 於第1實施形態中，於第2次寫入動作(QLC寫入動作)時，假設將來之資料保持劣化所致之電荷之洩漏，於假設之洩漏量較多之情形時以閾值電壓分佈變高之方式預先調整驗證電壓位準。
然而，於第1次寫入動作(MLC寫入動作)之後立即進行第2次寫入動作(QLC寫入動作)之情形時，未發生資料保持劣化。另一方面，若於第1次寫入動作之後，經過某種程度之時間後進行第2次寫入動作，則發生資料保持劣化。
因此，於第2實施形態中，於第2次寫入動作時，進行MLC寫入資料(藉由第1次寫入動作寫入之資料)之讀出，檢測閾值電壓分佈之偏差量，即判定資料保持劣化之程度。且，根據該偏差量(差)，調整各狀態之驗證動作開始循環。
本實施形態亦與第1實施形態同樣，作為多段寫入方式之例，說明各記憶胞組MG可保持4位元資料，且與圖9相同之2階段寫入方式之情形。
因本實施形態之記憶體系統之構成與第1實施形態之記憶體系統之構成相同，故於本實施形態之記憶體系統之構成要件中，對與第1實施形態之記憶體系統相同之構成要件省略說明，對不同之構成進行詳細敘述。
首先，對資料保持劣化之閾值電壓分佈之變化進行說明。圖22係用以說明執行MLC寫入動作之後之資料保持劣化所致之4個位準之閾值電壓分佈之變化之圖。
圖22之上段顯示剛執行MLC寫入動作之後之4個位準Er、A、B、C之閾值電壓分佈。「M」顯示中級頁面之資料之讀出電壓，「L」顯示下級頁面之資料之讀出電壓。於執行MLC寫入動作之後，使用讀出電壓L，可讀出下級頁面之資料，且使用讀出電壓M，可讀出中級頁面之資料。讀出電壓M、L係例如定序器25保持之設定資訊，且預先設定。以下，亦將下級頁面與中級頁面之資料之讀出稱為MLC讀出。
圖22之下段顯示自執行MLC寫入動作後經過時間之情形之4個位準Er、A、B、C之閾值電壓分佈。3個位準A、B、C之閾值電壓分佈因資料保持劣化而變化，且應施加於選擇字元線之讀出電壓M、L下降。圖22之下段顯示位準B之讀出電壓L僅下降偏差量dv。
該偏差量dv藉由稍後敘述之Vth跟蹤讀取檢測。同樣地，亦藉由Vth跟蹤讀取算出位準A、C之閾值電壓分佈之偏差量。
若當位準A、B、C之閾值電壓分佈因資料保持劣化而變化時，為了QLC寫入動作，而使用預先設定之讀出電壓M、L進行MLC資料之讀出，則有將讀出之資料作為不同之資料讀出之情形。於該情形時，發生讀出錯誤。作為結果，QLC寫入動作之MLC讀出之可靠性下降。
又，一般而言假設於QLC寫入動作時，閾值電壓未達到目標狀態附近之情形時，省略驗證動作。藉由省略驗證動作，謀求寫入時間TPROG之縮短。因此，與寫入動作所包含之複數個循環對應，預先設定驗證動作開始循環。
然而，若由於資料保持劣化，而執行MLC寫入動作之後之閾值電壓分佈移位至較低之電壓側，則於開始用於目標狀態之驗證動作時，各記憶胞MT之閾值電壓分佈未達到目標狀態附近。因此，由於執行無用之驗證動作，寫入時間TPROG不必要地變長。
因此，於本實施形態中，首先於QLC寫入動作之MLC讀出中，進行Vth跟蹤讀取。Vth跟蹤讀取探索MLC讀出之讀出電壓之最佳值，使用藉由該探索獲得之修正讀出電壓，進行MLC讀出。因使用藉由該MLC讀出而讀出之MLC資料，執行QLC寫入動作，故防止發生MLC讀出之讀出錯誤。
圖23係顯示Vth跟蹤讀取之選擇字元線WLn之讀出電壓之變化之圖。圖24係顯示Vth跟蹤讀取之谷位置探索處理之圖。
如圖23所示，QLC寫入動作之MLC讀出包含探索讀取與最佳值讀取之2個讀取動作。以下，亦將QLC寫入時之MLC讀出稱為內部資料讀出處理IDL2。圖23顯示使用讀出中級頁面之資料時之讀出電壓AR與CR各者之最佳值之資料讀出之情形。
探索讀取係用以藉由Vth跟蹤讀取探索最佳讀出電壓之讀出。如圖23所示，探索讀取包含讀出電壓AR之探索讀取SR1、與讀出電壓CR之探索讀取SR2。又，最佳值讀取包含讀出電壓AR之最佳值讀取OR1、與讀出電壓CR之最佳值讀取OR2。圖24係用以說明探索位準Er與位準A之2個閾值電壓分佈間之讀出電壓之最佳值之Vth跟蹤讀取之圖。省略說明探索位準A與位準B間、及位準B與位準C間之讀出電壓之最佳值之Vth跟蹤讀取。
如圖24所示，於Vth跟蹤讀取中，為算出存在於位準Er與位準A之間之最佳讀出電壓(即谷位置)，而進行複數次讀出。使讀出電壓於特定之範圍內變化而進行複數次讀出。基於由位準間假設之資料保持劣化假設之偏差量而預先設定Vth跟蹤讀取之特定之範圍與讀出次數。
例如自複數次讀出之各次接通之記憶胞MT之數量與斷開之記憶胞MT之數量之比例而判定谷位置。
另，於圖24中，雖為探索中級頁面之最佳讀出電壓，而顯示位準Er與A之谷位置探索之Vth跟蹤讀取，但針對下級頁面與中級頁面之3個最佳讀出電壓進行Vth跟蹤讀取。
圖24顯示基於互不相同之9個讀出電壓v1～v9，於特定之範圍內進行9次讀出之情形。於探索讀取中，基於讀出之資料，算出最佳之讀出電壓並判定谷位置。於每條字元線WL判定各谷位置。
如稍後所述，基於由Vth跟蹤讀取判定之谷位置處於由讀出電壓v1～v9規定之複數個範圍r1、r2、r3、r4、r5中之哪一個，調整驗證動作開始循環之位置。即，調整開始驗證動作之時序。
因使用算出之各頁面之最佳之讀出電壓，執行MLC讀出，故可防止MLC讀出時之讀出錯誤。
又，於每個目標狀態，設定有特定之驗證動作開始循環。
圖25係顯示寫入動作之循環與驗證動作之關係之圖。圖25顯示循環1至36之範圍。預先設定進行如圖25所示之驗證動作之狀態與循環之關係，基於該預先設定而進行驗證動作。
資料之寫入動作包含程式動作與驗證動作。圖25顯示與各狀態對應進行驗證動作之循環。於各狀態S1～S15中，自第1次循環執行程式動作。於各狀態S1～S15中，程式動作進行至最大且包含圓形記號之循環為止。
圖25中之箭頭顯示每個目標狀態之驗證動作開始循環。圖25中之圓形記號顯示可進行驗證動作之循環。例如，對狀態S5之資料之驗證動作自循環7進行至循環16為止。循環7為S5之驗證動作開始循環，循環16為S5之驗證動作結束循環。換言之，因假設狀態S5之資料利用循環1至循環6之程式動作，閾值電壓未達到目標狀態(S5)之附近，故省略至循環6為止之驗證動作。如此，藉由省略無用之驗證動作，而謀求寫入時間TPROG之縮短。
於本實施形態中，根據由上述Vth跟蹤讀取判定之谷位置處於複數個範圍r1、r2、r3、r4、r5中之哪一個，而變更各狀態之驗證動作開始循環。
於本實施形態中，例如定序器25保持與由Vth跟蹤讀取判定之谷位置對應之偏移量dL，基於預先設定之圖表再設定與該偏移量dL對應之驗證動作開始循環。再者，根據谷位置之偏差量dv，變更對於驗證動作開始循環之偏移量。此處，以谷位置處於r1之範圍時之偏移量(即加法循環數)為2dL，谷位置處於r2之範圍時之偏移量為dL，谷位置處於r3之範圍時之偏移量為0，谷位置處於r4之範圍時之偏移量為(-dL)，谷位置處於r5之範圍時之偏移量為(-2dL)之方式，變更偏移量。藉此，例如於將偏移量dL設為「1」之情形時，於谷位置處於r1之範圍時，即使將某狀態之驗證動作開始循環設定為10，亦僅延遲2個循環，該狀態之驗證動作開始循環被變更為12。又，於谷位置處於r4之範圍時，即使將某狀態之驗證動作開始循環設定為10，亦僅提早1個循環，該狀態之驗證動作開始循環被變更為9。
即，定序器25探索與藉由MLC寫入動作寫入之資料對應之閾值電壓分佈間之谷位置，基於探索之谷位置之電壓，變更用於驗證動作之驗證動作開始循環。此處，定序器25根據谷位置之電壓、與為讀出MLC資料而預先設定之讀出電壓之差，變更驗證動作開始循環。
圖26係顯示每個循環之閾值電壓分佈之變化之圖。圖26顯示以位準B之閾值電壓分佈成為狀態S10之閾值電壓分佈之方式進行程式動作時之閾值電壓分佈之變化、與驗證動作之開始時序。
例如圖9所示，位準B之閾值電壓分佈之電荷藉由QLC寫入動作，成為狀態S6、S7、S10、S11中之任一者。於程式動作中施加之程式電壓Vpgm之大小與記憶胞MT之閾值電壓之上升量有相關關係。因此，對於某狀態Sn，應開始驗證動作之時序與循環對應決定。即，於每個狀態Sn，設定驗證動作開始循環N(Sn)。例如，於狀態S10之情形時，若不假設資料保持劣化，則如圖25所示，顯示對狀態S10開始驗證動作之時序之驗證動作開始循環N(S10)為16。若不假設資料保持劣化，則如圖26所示，於循環15以前，進行狀態S10之驗證動作無用。藉由自預先設定之循環N(Sn)執行狀態S10之驗證動作，而可抑制執行無用之驗證動作，且獲得狀態S10之所期望之閾值電壓分佈。
於圖25中，狀態S10之驗證動作開始之驗證動作開始循環N(S10)為16。即，於循環15以前(於由循環計數值Lc顯示執行中之循環之情形時，Lc未達N(S10)時)，不執行用於狀態S10之驗證動作。於圖26中d1顯示位準B之閾值電壓分佈，d2顯示循環15以前之閾值電壓分佈。
自位準B之閾值電壓分佈產生狀態S10之閾值電壓分佈。各記憶胞MT之閾值電壓分佈以隨著循環進行(隨著循環計數值Lc增加)，閾值電壓慢慢變高之方式變化。
圖27係顯示於循環15(Lc=15)、與循環16(Lc=16)中，驗證動作時施加於選擇字元線之讀出電壓之變化之圖。根據圖25之圖表，於循環15(Lc=15)中，執行關於狀態S5至S9之驗證動作。同樣地，於循環16(Lc=16)中，執行關於狀態S5至S10之驗證動作。
例如，於圖26中自d1所示之位準B之閾值電壓分佈產生d4所示之狀態S10之閾值電壓分佈之情形時，由循環15以前(Lc＜N(S10))之程式動作產生之閾值電壓分佈d2不達到虛線所示之驗證電壓Vr10(用於狀態S10之驗證電壓)。另一方面，由循環16(Lc=N(S10))之程式動作產生之閾值電壓分佈d3達到虛線所示之驗證電壓Vr10之附近。因此，於假設如圖26所示之閾值電壓分佈之變化之情形時，於循環15以前無需狀態S10之驗證動作，於循環以後執行狀態S10之驗證動作，藉此可省略無用之驗證動作，且產生所期望之分佈d4作為狀態S10之閾值電壓分佈。
即，若顯示執行中之循環之循環計數值Lc成為N(Sn)(於圖26之例中，為N(S10)=16)，則開始用於該狀態Sn之驗證動作。若假設理想之狀態，則於驗證動作開始循環N(Sn)之前之循環中如圖26之d2所示未達到目標狀態之驗證電壓(虛線所示之驗證電壓Vr10)，如圖26之d3所示，成為於驗證動作開始循環N(Sn)中一部分接近目標狀態之驗證電壓之狀態。藉由自圖26之d3所示之狀態開始驗證動作，而可省略無用之驗證動作，且如圖26之d4所示產生寬度較窄之分佈作為各狀態之閾值電壓分佈。
然而，有執行MLC寫入動作之後之閾值電壓分佈(例如位準B)向較低之電壓側移位之情形。
圖28係顯示MLC寫入動作結束之後之資料保持劣化所致之每個循環之閾值電壓分佈之變化之圖。如圖28所示，於位準B之閾值電壓分佈自虛線所示之位置變化至實線所示之位置之情形時，例如，由循環15以前之程式動作產生之閾值電壓分佈d3未達到與目標狀態(S10)對應之驗證電壓(Vr10)，由循環16+M之程式動作獲得之閾值電壓分佈da達到與目標狀態(S10)對應之驗證電壓(Vr10)之附近為止。於該情形時，於循環16+M之前實施之驗證動作無用，寫入動作整體之時間僅增加M次驗證動作時間t1。
即，於MLC資料之閾值電壓分佈向較低之電壓側移位之情形時，若自不假設地設定資料保持劣化之驗證動作開始循環執行驗證動作，則發生無用之驗證動作。
另一方面，若簡單假設閾值電壓分佈向較低之電壓側移位並設定驗證動作開始循環N(Sn)，則於資料保持劣化之影響較小之情形時，可能發生過度程式設計。
圖29係顯示簡單假設閾值電壓分佈向較低之電壓側移位並將驗證動作開始循環N(Sn)再設定為更大之值之情形時之每個循環之閾值電壓分佈之變化之圖。例如，考慮作為與不假設資料保持劣化之情形時之狀態S10相對之驗證動作開始循環N(S10)，並非16，而再設定為較其更大之17之例。此處，假設於資料保持劣化所致之閾值電壓分佈向較低之電壓側之移位小於假設之情形時，如圖29所示，由循環16(原來之驗證動作開始循環N(S10))之程式動作產生之閾值電壓分佈d2來到驗證電壓(Vr10)之附近。且，由循環17(再設定為較大值之驗證動作開始循環N(S10))之程式動作產生之閾值電壓分佈d3之某程度之部分超過驗證電壓(Vr10)。各記憶胞MT係即使閾值電壓已超過驗證電壓，若於程式動作之前未由驗證動作設定為禁止寫入狀態，則亦成為程式動作之對象。其結果，有如圖29之d4所示產生寬度較廣之分佈作為各狀態之閾值電壓分佈之虞。假設於閾值電壓分佈達到更高狀態之驗證電壓之情形時(或，由於記憶胞組MG中閾值電壓達到更高狀態之驗證電壓之記憶胞MT之數量變多，而記憶體控制器1之ECC電路14無法進行錯誤訂正之情形)，成為過度程式設計。
因此，於本實施形態中，根據執行MLC寫入動作之後之閾值電壓分佈之偏差量dv，調整對各狀態Sn之驗證動作開始循環N(Sn)。
具體而言，於QLC寫入動作中，對藉由MLC寫入而寫入之資料之閾值電壓分佈進行Vth跟蹤，檢測最佳之讀出電壓。根據該檢測獲得之最佳之讀出電壓、與當初假設之讀出電壓之差(圖22之偏差量dv)，變更對需要之狀態之驗證動作開始循環。例如，根據位準B之閾值電壓分佈之偏差量dv，將狀態S6、S7、S10、S11之驗證動作開始循環設定為僅大特定量，並使驗證動作之開始延遲。即，定序器25於谷位置低於為讀出MLC寫入資料而預先設定之讀出電壓之情形時，以延遲驗證動作之開始之方式，變更驗證動作開始循環。
如以上，因基於位準間之谷位置最佳之讀出電壓執行MLC讀出，故於QLC寫入動作中讀出MLC寫入資料時之可靠性提高。再者，因根據與通常之讀出電壓之偏差量dv，變更對各狀態Sn之驗證動作開始循環N(Sn)，故可省略無用之驗證動作，謀求寫入時間TPROG之縮短化。
圖30係顯示QLC寫入動作之指令序列之圖。
於進行QLC寫入動作時，定序器25接收QLC寫入指令。
再者，定序器25接收與接收到之QLC寫入指令相關之位址與資料。
於接收資料後，定序器25對選擇字元線WLn執行上述谷位置探索處理VS。即，算出關於MLC資料之最佳讀出電壓。
接著，定序器25使用最佳讀出電壓，執行選擇字元線WLn之各記憶胞MT之MLC寫入資料之讀出處理(亦稱為寫入對象胞讀出處理SDR1)。於該寫入對象胞讀出處理SDR1中，亦執行下級頁面之讀出與中級頁面之讀出之2次讀出。
如以上，定序器25若於QLC寫入動作中，接收QLC寫入指令，則執行探索谷位置之谷位置探索處理VS、與進行藉由MLC寫入而寫入之資料之讀出之資料讀出處理(SDR1)。於寫入對象胞讀出處理SDR1中，基於探索到之谷位置進行藉由MLC寫入動作寫入之資料之讀出。
且，定序器25執行QLC寫入動作。於QLC寫入動作中，根據各位準之讀出電壓之偏差量dv，調整各狀態之驗證動作開始循環N(Sn)。
具體而言，定序器25使狀態S1～S15之至少一部分之驗證動作開始循環延遲，以不進行上述無用之驗證動作，或減少無用之驗證動作之數量。
圖31係顯示關於本實施形態之寫入動作之循環與成為驗證動作之對象之狀態之關係之圖。若將驗證動作開始循環設定為僅大特定量，則自預先設定之驗證動作開始循環至新設定之驗證動作開始循環為止，省略成為對象之狀態之驗證動作。於圖31中，虛線之圓形記號顯示省略之驗證動作。
圖32係QLC寫入動作之流程圖。由Lc顯示與執行中之循環對應之循環計數值。例如，於第1次循環中，Lc成為1。另，於本流程圖中，將執行QLC寫入動作之前之循環計數值Lc設置為0。
定序器25將循環計數值Lc遞增1，並將特定之程式脈衝施加於選擇字元線WL(步驟S101)。以下，「步驟」亦表述為「s」。例如，「步驟101」亦表述為「s101」。
定序器25判定於該循環中成為驗證動作之對象之各狀態Sn之程式是否結束(s102)。n為1～15中之任一者。例如，於循環1中狀態S1成為驗證動作之對象，於循環3中狀態S1及S2成為驗證動作之對象，於循環20中狀態S8、S9、S10、S11及S12成為驗證動作之對象。
於該循環中成為驗證動作之對象之各狀態Sn相關之程式結束時(s102：是(YES))，定序器25判定狀態S15之程式是否結束(即n=15？)(s103)。
於程式至狀態S15為止結束時(s103；是)，定序器25結束圖32之處理。
於程式至狀態S15為止未結束時(s103；否(No))，定序器25將n遞增1(s108)，之後執行s102之處理。
於該循環中成為驗證動作之對象之各狀態Sn相關之程式未結束時(s102：否)，定序器25判定循環計數值Lc(執行中之循環)是否為各狀態Sn之驗證動作開始循環N(Sn)以上(s105)。即，於該循環中，判定是否需要執行狀態Sn之驗證動作。
於循環計數值Lc(執行中之循環)並非各狀態Sn之驗證動作開始循環N(Sn)以上時(s105：否)，定序器25將循環計數值Lc遞增1(s104)。於s104之後，定序器25將特定之程式脈衝輸出至選擇字元線WL，執行下一個循環之程式動作(s101)。
於循環計數值Lc(執行中之循環)為狀態Sn之驗證動作開始循環N(Sn)以上時(s105：是)，定序器25對該狀態Sn執行驗證動作(s106)。
於s106之後，定序器25判定是否執行完畢狀態S15之驗證動作(即n=15？)(s107)。
於執行完畢狀態S15之驗證動作時(s107：是)，定序器25執行s104。此時，於S104中，將n初始化。
於未執行完畢狀態S15之驗證動作時(s107：否)，定序器25將n遞增1(s108)，之後，執行s102之處理。
圖33係顯示根據使用Vth跟蹤讀取之各位準之讀出電壓之偏差量dv，調整各狀態之驗證動作開始循環N(Sn)之結果之循環與驗證動作之關係之圖。
於圖33中，關於施加陰影之狀態，顯示變更驗證動作開始循環N(Sn)。例如，狀態S4之驗證動作開始循環N(S4)僅省略偏移量2dL。即，於循環5與循環6中不執行狀態S4之驗證動作。同樣地，狀態S10之驗證動作開始循環N(S10)僅省略偏移量dL。又，狀態S12～S15之驗證動作開始循環N(S12)～N(S15)僅追加偏移量dL。
如以上，根據本實施形態，因可抑制執行無用之驗證動作，故可避免對閾值電壓分佈之不良影響，且減少寫入資料所需要之時間。
尤其，因於QLC寫入動作之前取得由MLC資料之Vth跟蹤讀取檢測出之谷位置之資訊，決定驗證動作開始循環，故可以有用之最佳之次數執行驗證動作。
另，於上述各實施形態中，非揮發性記憶體2雖為每個記憶胞可記憶4位元之QLC之NAND記憶體，但非揮發性記憶體2亦可為2位元/胞、3位元/胞、或5位元/胞之NAND記憶體。又，亦可為藉由3次以上之寫入動作寫入多值資料之方式。例如，於為3位元/胞之NAND記憶體之情形時，亦可為於第1次寫入動作中寫入1位元之資料，於第2次寫入動作中寫入剩下2位元之資料之方式。例如，於為5位元/胞之NAND記憶體之情形時，可為於第1次寫入動作中寫入2位元之資料且於第2次寫入動作中寫入剩下3位元之資料之方式，亦可為於第1次寫入動作中寫入3位元之資料且於第2次寫入動作中寫入剩下2位元之資料之方式。又，例如，於為5位元/胞之NAND記憶體之情形時，亦可為於第1次寫入動作中寫入1位元之資料，於第2次寫入動作中寫入其他2位元之資料，且於第3次寫入動作中寫入剩下2位元之資料之方式。
雖已說明本發明之若干實施形態，但該等實施形態係作為例而例示者，並非意圖限定發明之範圍。該等新穎之實施形態可由其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明範圍或主旨，且包含於申請專利範圍所記載之發明與其均等之範圍內。 [相關申請案]
本申請案享受以日本專利申請案2021-145658號(申請日：2021年9月7日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:記憶體控制器 2:非揮發性記憶體 11:RAM 12:處理器 13:主機介面 14:ECC電路 15:記憶體介面 16:內部匯流排 21:記憶胞陣列 22:輸入輸出電路 23:邏輯控制電路 24:暫存器 24A:指令暫存器 24B:位址暫存器 24C:狀態暫存器 25:定序器 26:電壓產生電路 27:列解碼器 28:感測放大器 28A:感測放大器單元群 28B:資料暫存器 29:輸入輸出用焊墊群 30:邏輯控制用焊墊群 31:電源輸入用端子群 40～48:電晶體 49:電容器 50:反相器 51:反相器 52:電晶體 53:電晶體 54:電晶體 331:配線層 332:配線層 333:配線層 334:記憶體孔 335:區塊絕緣膜 336:電荷蓄積膜 337:閘極絕緣膜 338:導電體柱 339:接觸插塞 340:接觸插塞 A:位準 Add(WLn):位址資料 ADL:鎖存電路 ALE:位址鎖存啟用信號 B:位準 BDL:鎖存電路 BL:位元線 BL0～BL(m-1):位元線 BLC:控制信號 BLK:區塊 BLS:控制信號 C:位準 CDL:鎖存電路 CLE:指令鎖存啟用信號 CLK:時脈 COM:節點 d1～d4:閾值電壓分佈 Data_L:下級頁面資料 Data_M:中級頁面資料 Data_T:頂級頁面資料 Data_U:上級頁面資料 DBUS:匯流排 DDL:鎖存電路 DEr:閾值電壓分佈 DQ＜7：0＞:信號 DQS:資料選通信號 DS1～DS15:閾值電壓分佈 dL:偏移量 dTH:偏差量 dv:偏差量 EDL:鎖存電路 Er:位準/狀態 FDL:鎖存電路 HLL:控制信號 IDL1:內部資料讀出處理 INV:節點 L:讀出電壓 LAT:節點 LBUS:匯流排 Lc:循環計數值 LO1:資料鎖存操作 LO2:資料鎖存操作 LO3:資料鎖存操作 M:讀出電壓 MT0～MT7:記憶胞 NDR:相鄰胞讀出處理 NS:NAND串 OR1:最佳值讀取 OR2:最佳值讀取 r1～r5:範圍 RE:讀取啟用信號 S1～S15:狀態 s101～s108:步驟 SA:感測放大器部 SAU:感測放大器單元 SDL:鎖存電路 SDR:寫入對象胞讀出處理 SDR1:寫入對象胞讀出處理 SEN:感測節點 SGD:選擇閘極線 SGD0～SGD3:選擇閘極線 SGS:選擇閘極線 SL:源極線 SR1:探索讀取 SR2:探索讀取 SRC:節點 ST1:選擇電晶體 ST2:選擇電晶體 STB:控制信號 STI:控制信號 STL:控制信號 SU:串單元 SU0～SU4:串單元 SW:控制信號 t1:驗證動作時間 v1～v9:讀出電壓 Vcc:電源電壓 VccQ:電源電壓 VCG:讀出電壓 Vcgrv:電壓 VDD:電壓 Vpass:電壓 Vpgm:程式電壓 Vpp:電源電壓 Vr1～Vr15:電壓 Vr15_L1:驗證電壓 Vr15_L2:驗證電壓 Vr15_L3:驗證電壓 Vread:電壓 VS:谷位置探索處理 Vss:接地電壓 Vth:閾值電壓 WL:字元線 WL0～WL7:字元線 WLn:字元線 WL(n+1):相鄰字元線 WL(n-1):相鄰字元線 XDL:鎖存電路 XXL:控制信號 /CE:晶片啟用信號 /DQS:資料選通信號 /RB:就緒忙碌信號 /RE:讀取啟用信號 /WE:寫入啟用信號 /WP:寫入保護信號
圖1係顯示第1實施形態之記憶體系統之構成例之方塊圖。 圖2係顯示第1實施形態之非揮發性記憶體之構成例之方塊圖。 圖3係顯示第1實施形態之3維構造之記憶胞陣列之區塊之構成例之圖。 圖4係第1實施形態之3維構造之NAND(Not-AND：反及)記憶胞陣列之一部分區域之剖視圖。 圖5係顯示第1實施形態之記憶胞之閾值電壓分佈之圖。 圖6係顯示第1實施形態之感測放大器之1個感測放大器單元之具體構成之一例之電路圖。 圖7係顯示第1實施形態之寫入動作之各配線之電壓變化之圖。 圖8係顯示第1實施形態之驗證動作之各配線之電壓變化之圖。 圖9係顯示第1實施形態之2階段寫入方式之閾值電壓之分佈之圖。 圖10係顯示第1實施形態之2階段寫入方式之寫入動作之順序之圖。 圖11係顯示第1實施形態之相鄰之2條字元線之2個相鄰記憶胞之閾值電壓分佈之例之圖。 圖12係顯示第1實施形態之相鄰之2條字元線之2個相鄰記憶胞之閾值電壓分佈之例之圖。 圖13係顯示第1實施形態之資料保持劣化所致之閾值電壓分佈之變化之圖。 圖14係顯示第1實施形態之MLC寫入動作(第1次寫入動作)之指令序列之圖。 圖15係顯示第1實施形態之QLC寫入動作(第2次寫入動作)之指令序列之圖。 圖16係顯示第1實施形態之QLC寫入動作(第2次寫入動作)之指令序列、與伴隨著指令序列之執行之7個鎖存電路之資料之存儲狀況之圖。 圖17係顯示第1實施形態之1個鎖存電路所存儲之資料之圖。 圖18係用以說明第1實施形態之驗證動作之閾值電壓分佈與6個鎖存電路之資料之關係之圖。 圖19係顯示第1實施形態之狀態S15之驗證動作時之驗證電壓位準之變化之圖。 圖20係顯示第1實施形態之使用1個鎖存電路之情形之資料之例之圖。 圖21係顯示第1實施形態之使用1個鎖存電路之情形之內部資料讀出處理之5個鎖存電路ADL～EDL之資料之變化之圖。 圖22係用以說明第2實施形態之MLC寫入動作(第1次寫入動作)結束後之資料保持劣化所致之4個位準之閾值電壓分佈之變化之圖。 圖23係顯示第2實施形態之Vth跟蹤讀取之選擇字元線之讀出電壓之變化之圖。 圖24係顯示第2實施形態之Vth跟蹤讀取之谷位置探索處理之圖。 圖25係顯示第2實施形態之寫入動作之循環與驗證動作之關係之圖。 圖26係顯示第2實施形態之每個循環之閾值電壓分佈之變化之圖。 圖27係顯示第2實施形態之循環15、與循環16之驗證動作時之讀出電壓之變化之圖。 圖28係顯示第2實施形態之資料保持劣化所對應之每個循環之閾值電壓分佈之變化之圖。 圖29係顯示第2實施形態之預先假設資料保持劣化，設定驗證動作開始循環之情形之每個循環之閾值電壓分佈之變化之圖。 圖30係顯示第2實施形態之QLC寫入動作(第2次寫入動作)之指令序列之圖。 圖31係顯示第2實施形態之成為寫入動作之循環與驗證動作之對象之狀態之關係之圖。 圖32係第2實施形態之QLC寫入動作(第2次寫入動作)之流程圖。 圖33係顯示第2實施形態之根據使用Vth跟蹤讀取之各位準之讀出電壓之偏差量，調整各狀態之驗證動作開始循環之結果之循環與驗證動作之關係之圖。
LO1:資料鎖存操作 LO2:資料鎖存操作 LO3:資料鎖存操作 VCG:讀出電壓 Vr15_L1:驗證電壓 Vr15_L2:驗證電壓 Vr15_L3:驗證電壓

Claims (12)

  1. 一種半導體記憶裝置，其具有：記憶胞陣列，其包含複數個每1個記憶胞可記憶n(n為2以上之整數)位元資料之記憶胞；及控制電路，其可執行對各記憶胞寫入n位元中p(p<n)位元資料之第1寫入動作、與上述第1寫入動作後對上述各記憶胞寫入上述n位元資料之第2寫入動作，且於上述第2寫入動作中，執行寫入上述n位元資料之程式動作、與進行藉由上述程式動作寫入之上述n位元資料之驗證之驗證動作；且上述控制電路讀出寫入與第1記憶胞相鄰之至少1個第2記憶胞之至少1個第1資料，基於讀出之上述第1資料、與藉由上述第1寫入動作寫入上述第1記憶胞之第2資料，設定複數個用於上述第2寫入動作之上述第1記憶胞之上述驗證動作之驗證電壓位準。
  2. 如請求項1之半導體記憶裝置，其中上述控制電路根據上述第1資料設定上述複數個驗證電壓位準。
  3. 如請求項2之半導體記憶裝置，其中上述控制電路於上述第2寫入動作中，以根據上述第1資料階段性變高之方式設定上述複數個驗證電壓位準。
  4. 如請求項1之半導體記憶裝置，其中上述控制電路若於上述第2寫入 動作中，接收上述n位元資料之寫入指令，則執行讀出上述第1資料之第1讀出處理與讀出上述第2資料之第2讀出處理。
  5. 如請求項1之半導體記憶裝置，其具有用以存儲上述至少1個第1資料之至少1個第1鎖存電路。
  6. 如請求項5之半導體記憶裝置，其中上述至少1個第1鎖存電路具有用於與上述第1記憶胞相鄰之2個記憶胞之2個上述第1鎖存電路。
  7. 如請求項5之半導體記憶裝置，其具有存儲上述第2資料之第2鎖存電路。
  8. 一種半導體記憶裝置，其具有：記憶胞陣列，其包含複數個每1個記憶胞可記憶n(n為2以上之整數)位元資料之記憶胞；及控制電路，其可執行對各記憶胞寫入n位元中p(p<n)位元資料之第1寫入動作、與上述第1寫入動作後對上述各記憶胞寫入上述n位元資料之第2寫入動作，且於上述第2寫入動作中，執行寫入上述n位元資料之程式動作、與進行藉由上述程式動作寫入之上述n位元資料之驗證之驗證動作；且上述控制電路探索藉由上述第1寫入動作寫入之資料所對應之2個閾值電壓分佈之谷位置，基於探索到之上述谷位置之電壓，變更用於上述驗證動作之驗證動作開始循環。
  9. 如請求項8之半導體記憶裝置，其中上述控制電路根據上述谷位置之電壓、與為讀出上述資料而預先設定之讀出電壓之差，變更上述驗證動作開始循環。
  10. 如請求項9之半導體記憶裝置，其中上述控制電路於上述谷位置低於為讀出上述資料而上述預先設定之讀出電壓之情形時，以延遲上述驗證動作之開始之方式，變更上述驗證動作開始循環。
  11. 如請求項9之半導體記憶裝置，其中上述控制電路若於上述第2寫入動作中，接收上述n位元資料之寫入指令，則執行探索上述谷位置之谷位置探索處理、與進行藉由上述第1寫入動作寫入之上述p位元資料之讀出之資料讀出處理。
  12. 如請求項11之半導體記憶裝置，其中上述資料讀出處理基於探索到之上述谷位置，進行藉由上述第1寫入動作寫入之上述p位元資料之讀出。
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