KR100572302B1 - 플래시 메모리 장치와 그의 프로그램 방법 - Google Patents

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Abstract

본 발명에 따른 플래시 메모리 장치는 프로그램 전압 발생 회로, 행 디코더, 메모리 셀 어레이 및 감지 회로를 제공한다. 상기 프로그램 전압 발생 회로는 상기 감지 회로로부터 공급되는 검증 데이터의 제어에 의해 매 프로그램시마다 단계적으로 승압되는 제 1 및 제 2 프로그램 전압들을 발생한다. 상기 행 디코더는 상기 제 1 및 제 2 프로그램 전압들과 제 1 및 제 2 프로그램 검증 전압들을 외부 어드레스에 해당하는 워드 라인을 통해 메모리 셀로 공급한다. 상기 감지 회로는 상기 메모리 셀로부터 출력되는 검증 데이터들 중 하나의 검증 데이터를 상기 프로그램 전압 발생 회로로 공급하여 상기 프로그램 전압의 승압 레벨을 제어한다.

Description

플래시 메모리 장치와 그의 프로그램 방법{A FLASH MEMORY DEVICE AND METHOD FOR PROGRAMMING THE SAME}
본 발명은 플래시 메모리 장치(flash memory device)에 관한 것으로서, 구체적으로는 멀티 비트 데이터(multi bit data)를 갖는 플래시 메모리 장치와 그의 프로그램 방법(programming method)에 관한 것이다.
최근 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터를 재작성하는 리프레시(refresh) 기능이 필요없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다. 상기 플래시 메모리의 소거 및 프로그램은 에프-엔 터널링(F-N tunneling) 방식과 핫 캐리어(hot carrier) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 드레솔드 전압(threshold voltage : Vth)을 제어함으로써 이루어진다.
상기 플래시 메모리 장치의 프로그램 방법은 프로그램 성능(performance) 및 프로그램된 셀들의 상기 드레솔드 전압(Vth) 분포가 크게 좌우된다. 특히, 하나의 메모리 셀에 복수개의 데이터가 프로그램되는 멀티 레벨 셀(multi level cell : MLC)은 일반적인 싱글 레벨 셀(single level cell : SLC)에 비해 상기 드레솔드 전압(Vth)의 분포가 매우 좁고(tight), 프로그램할 상기 드레솔드 전압(Vth) 범위들이 많기 때문에 프로그램 시간이 길어진다. 따라서, 상기 멀티 레벨 셀(MLC)은 좁은 분포와 짧은 프로그램 시간을 만족하기 위하여 최적화된 프로그램 방법이 요구된다. 상기 프로그램 방법은 상기 멀티 레벨 셀(MLC)뿐만 아니라 싱글 레벨 셀(SLC)의 경우에 대해서도 마찬가지로 적용된다.
종래의 기술에 따른 프로그램은 상기 드레솔드 전압(Vth) 분포를 최적화하기 위해 매 프로그램시마다 원하는 상기 드레솔드 전압 분포를 벗어나지 않고 단계적으로 승압(stepping)되는 프로그램 전압(program voltage : Vpgm)으로 상기 셀들을 프로그램한다. 예컨대, 상기 드레솔드 전압(Vth)의 분포를 '0.2V' 이내로 하면 상기 프로그램 전압(Vpgm)을 소정의 전압(0.2V)씩 단계적으로 승압하면서 상기 프로그램 동작을 수행한다. 예컨대, 2 비트의 데이터를 프로그램할 수 있는 상기 멀티 레벨 셀(MLC)은 프로그램할 3 개의 드레솔드 전압 분포들을 갖는다. 소거된 상기 셀의 드레솔드 전압(Vth)이 '-3V'이고 프로그램할 드레솔드 전압(Vth)이 '3V'인 상기 멀티 레벨 셀(MLC)은 '-3V'에서 '3V'까지 프로그램 동작의 수행 횟수는 (3V-(-3V))/0.2V = 30회가 소요된다. 따라서, 종래의 프로그램 방법은 상기 드레솔드 전압(Vth)의 분포는 만족하지만, 프로그램 수행 횟수가 많아짐에 따라 프로그램 시간이 증가하는 문제점이 발생한다.
따라서 본 발명의 목적은 프로그램 시간을 감소시킬 수 있는 플래시 메모리 장치와 그의 프로그램 방법을 제공하는 것이다.
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 대응하는 워드 라인 및 비트 라인에 연결되며, 하나의 드레솔드 전압 분포로 적어도 1 비트의 데이터가 프로그램되는 복수개의 메모리 셀들을 구비하는 플래시 메모리 장치는 프로그램 동작시 외부 클럭 신호에 응답해서 단계적으로 승압되는 프로그램 전압을 발생하는 프로그램 전압 발생 회로와; 외부 어드레스에 응답해서 상기 프로그램 동작시 상기 프로그램 전압을 상기 외부 어드레스에 해당하는 워드 라인을 통해 상기 메모리 셀들 중 하나의 메모리 셀로 공급하고 그리고 프로그램 검증 동작시 외부로부터 공급되는 프로그램 검증 전압들 중 하나의 프로그램 검증 전압을 상기 메모리 셀로 공급하는 행 디코더 및; 프로그램 검증 동작시 상기 메모리 셀로부터 출력되는 복수개의 검증 데이터들을 감지하는 감지 회로를 포함하되; 상기 프로그램 전압 발생 회로는, 상기 검증 데이터들 중 하나의 검증 데이터에 응답해서 상기 프로그램 전압의 승압 레벨을 조절하는 것을 포함한다.
이 실시예에 있어서, 상기 프로그램 전압 발생 회로는, 상기 외부 클럭 신호와 비교 신호에 응답해서 상기 프로그램 전압을 발생하는 고전압 발생기와, 상기 검증 데이터에 응답해서 상기 프로그램 전압을 검출하여 검출 전압을 출력하는 전압 검출 회로 및, 상기 검출 전압과 외부로부터 공급되는 기준 전압을 비교하여 비교 신호를 출력하는 비교 회로를 포함한다.
이 실시예에 있어서, 상기 전압 검출 회로는, 상기 검증 데이터에 응답해서 상기 프로그램 전압을 선택적으로 출력하는 제 1 스위치 회로와, 상기 제 1 스위치 회로를 통해 공급되는 상기 프로그램 전압을 분압하여 상기 검출 전압으로서의 제 1 및 제 2 분압들을 출력하는 분압 회로 및, 상기 검증 데이터에 응답해서 상기 제 1 및 제 2 분압들을 선택적으로 출력하는 제 2 스위치 회로를 포함하되, 상기 분압 회로는, 상기 프로그램 전압을 분압하여 상기 제 1 분압을 출력하는 제 1 분압 회로 및, 상기 프로그램 전압을 분압하여 상기 제 2 분압을 출력하는 제 2 분압 회로를 포함한다.
이 실시예에 있어서, 상기 감지 회로는, 상기 메모리 셀로부터 출력되는 제 1 검증 데이터를 래치하는 제 1 래치 회로 및, 상기 메모리 셀로부터 출력되는 제 2 검증 데이터를 래치하는 제 2 래치 회로를 포함한다.
본 발명의 또 다른 특징에 의하면, 하나의 드레솔드 전압 분포로 적어도 1 비트의 데이터가 프로그램되는 복수개의 메모리 셀들을 구비하는 플래시 메모리 장치의 프로그램 방법은 상기 메모리 셀들 중 선택되는 메모리 셀의 드레솔드 전압이 복수개의 드레솔드 전압 분포들 중 하나의 목표 드레솔드 전압 분포를 갖도록 하는 단계와; 상기 메모리 셀의 드레솔드 전압이 상기 목표 드레솔드 전압 분포의 최하위 전압보다 낮은 소정의 전압 레벨을 갖도록 제 1 프로그램 전압으로 프리-프로그램하는 단계 및; 프리-프로그램된 상기 메모리 셀의 드레솔드 전압을 상기 목표 드레솔드 전압 분포내의 전압을 갖도록 상기 제 1 프로그램 전압보다 낮은 전압 레벨을 갖는 제 2 프로그램 전압으로 메인-프로그램하는 단계를 포함한다.
(작용)
이와같은 장치와 방법에 의해서, 각 프로그램 단계에 따라 각기 다른 프로그램 전압으로 프로그램 동작을 수행함으로써, 프로그램 시간을 줄일 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 1 내지 도 3에 의거하여 상세히 설명한다.
도 1을 참조하면, 본 발명에 따른 플래시 메모리 장치는 프로그램 전압 발생 회로, 행 디코더, 메모리 셀 어레이 및 감지 회로를 제공한다. 상기 프로그램 전압 발생 회로는 상기 감지 회로로부터 공급되는 검증 데이터의 제어에 의해 매 프로그램시마다 단계적으로 승압되는 제 1 및 제 2 프로그램 전압들을 발생한다. 상기 행 디코더는 상기 제 1 및 제 2 프로그램 전압들과 제 1 및 제 2 프로그램 검증 전압들을 외부 어드레스에 해당하는 워드 라인을 통해 메모리 셀로 공급한다. 상기 감지 회로는 상기 메모리 셀로부터 출력되는 검증 데이터들 중 하나의 검증 데이터를 상기 프로그램 전압 발생 회로로 공급하여 상기 프로그램 전압의 승압 레벨을 제어한다.
도 1은 본 발명에 따른 플래시 메모리 장치의 회로도이다.
도 1을 참조하면, 본 발명에 따른 플래시 메모리 장치는 프로그램 전압 발생 회로(100), 행 디코더(200), 메모리 셀 어레이(300), 감지 회로(400) 그리고 출력 버퍼(500)를 포함한다. 상기 프로그램 전압 발생 회로(100)는 고전압 발생기(110), 검출 회로(120) 그리고 비교 회로(130)를 포함한다. 상기 고전압 발생기(110)는 외부로부터 공급되는 클럭 신호(CLK)와 상기 비교 회로(130)로부터 출력되는 비교 신호(COM)의 제어에 의해 단계적으로 승압되는 프로그램 전압(Vpgm)을 발생한다. 상기 검출 회로(120)는 제 1 스위치 회로(121), 분압 회로(122) 그리고 제 2 스위치 회로(123)를 포함한다. 상기 제 1 스위치 회로(121)의 일단자는 상기 고전압 발생기(110)와 상기 행 디코더(200)의 사이에 연결되고, 타 단자는 상기 분압 회로(122)의 제 1 및 제 2 입력 단자들에 선택적으로 연결되며, 상기 감지 회로(400)로부터 출력되는 제 1 검증 데이터(RV1)의 제어에 의해 상기 고전압 발생기(110)로부터 출력되는 상기 프로그램 전압(Vpgm)을 상기 분압 회로(122)의 제 1 및 제 2 입력 단자들 중 하나의 입력 단자로 공급한다.
상기 분압 회로(122)는 가변저항(R1)과 저항(R2)이 직렬로 연결되며, 상기 가변저항(R1)과 상기 저항(R2)의 접속점에 연결되는 제 1 출력 단자를 갖는 제 1 분압 회로(122a) 및 가변 저항(R3)과 저항(R4)이 직렬로 연결되며, 상기 가변 저항(R3)과 상기 저항(R4)의 접속점에 연결되는 제 2 출력 단자를 갖는 제 2 분압 회로(122b)를 포함한다. 상기 가변 저항들(R1, R3)은 일정한 전압에 대해 각각 다른 변화량을 갖는다. 상기 분압 회로(122)는 상기 제 1 스위치 회로(121)로부터 선택적으로 공급되는 상기 프로그램 전압(Vpgm)을 상기 제 1 및 제 2 분압 회로들(122a, 122b)을 통해 분압한 제 1 및 제 2 분압들(Vd1, Vd2)을 출력한다. 상기 제 2 스위치 회로(123)의 일 단자는 상기 분압 회로(122)의 제 1 및 제 2 출력 단자에 연결되며, 상기 감지 회로(400)로부터 출력되는 제 1 검증 데이터(RV1)의 제어에 의해 상기 분압 회로(122)로부터 출력되는 제 1 및 제 2 분압들(Vd1, Vd2) 중 하나의 분압(Vd)을 상기 비교 회로(130)로 공급한다. 상기 비교 회로(130)는 상기 제 2 스위치 회로(123)를 통해 공급되는 분압(Vd)과 외부로부터 공급되는 기준 전압(Vref)을 비교하여 상기 비교 신호(COM)를 상기 고전압 발생기(110)로 공급한다.
상기 행 디코더(200)는 외부로부터 공급되는 외부 어드레스(Add＿x)를 받아들여서, 프로그램 동작시 상기 프로그램 전압(Vpgm)을 상기 외부 어드레스(Add＿x)에 해당하는 워드 라인을 통해 대상 메모리 셀로 공급하고 그리고 프로그램 검증 동작시 외부로부터 공급되는 검증 전압(Va)을 상기 외부 어드레스(Add＿x)에 해당하는 워드 라인을 통해 메모리 셀로 공급한다. 상기 메모리 셀 어레이(300)는 도면에는 도시되지 않았지만, 복수개의 워드 라인(W/L)들과 상기 워드 라인들과 교차되도록 배치되는 복수개의 비트 라인(B/L)들에 각각 연결된 복수개의 메모리 셀들을 포함한다. 상기 감지 회로(400)는 상기 프로그램 검증 동작시 상기 메모리 셀로부터 출력되는 제 1 및 제 2 검증 데이터들(RV1, RV2)을 래치한다. 상기 출력 버퍼(500)는 상기 감지 회로(400)로부터 출력되는 상기 제 1 및 제 2 검증 데이터들(RV1, RV2)을 데이터 라인(data line : D/L)으로 출력한다.
도 2a는 도 1의 플래시 메모리 장치에 구비되는 행 디코더의 상세 회로도이다.
도 2a를 참조하면, 본 발명에 따른 행 디코더(200)는 스위치 회로(210) 및 NMOS 트랜지스터들(S1, S2, S3, S4, S5)을 포함한다. 상기 스위치 회로(210)는 외부로부터 공급되는 펄스 신호(øp)와 상기 외부 어드레스(Add＿x) 및 프로그램 신호(PGM)의 제어에 의해 상기 NMOS 트랜지스터(S1)를 도통시키기 위한 신호(EN)를 출력한다. 상기 NMOS 트랜지스터(S1)는 상기 프로그램 전압 발생 회로(100)와 상기 NMOS 트랜지스터(S2)의 사이에 형성되는 전류 통로 및 상기 스위치 회로(210)로부터 출력되는 상기 신호(EN)에 의해 제어되는 게이트를 갖는다.
상기 NMOS 트랜지스터(S2)는 상기 NMOS 트랜지스터(S1)와 상기 워드 라인(W/L) 사이에 형성되는 전류 통로 및 상기 워드 라인(W/L)을 선택하기 위한 내부 어드레스(Add＿B)에 의해 제어되는 게이트를 갖는다. 상기 NMOS 트랜지스터(S3)는 상기 NMOS 트랜지스터(S2)와 상기 NMOS 트랜지스터들(S4, S5)의 접속점의 사이에 형성되는 전류 통로 및 신호(VFY)에 의해 제어되는 게이트를 갖는다. 상기 NMOS 트랜지스터(S4)는 상기 NMOS 트랜지스터(S3)와 제 1 검증 전압 입력 단자의 사이에 형성되는 전류 통로 및 신호(PVF)에 의해 제어되는 게이트를 갖는다. 상기 NMOS 트랜지스터(S5)는 상기 NMOS 트랜지스터(S3)와 제 2 검증 전압 입력 단자의 사이에 형성되는 전류 통로 및 신호(MVF)에 의해 제어되는 게이트를 갖는다.
도 2b는 도 1의 플래시 메모리 장치에 구비되는 감지 회로의 상세 회로도이다.
도 2b를 참조하면, 본 발명의 감지 회로(400)는 제 1 래치 회로(410), 제 2 래치 회로(420) 및 NMOS 트랜지스터들(M1, M2, ... M8, M9)을 포함한다. 상기 제 1 래치 회로(410)는 교차 접속된 2개의 인버터들(I1, I2)을 포함한다. 상기 인버터(I1)의 입력 단자는 상기 NMOS 트랜지스터(M2)의 전류 통로에 연결되고 그리고 출력 단자는 상기 NMOS 트랜지스터(M4)의 게이트에 연결된다. 상기 인버터(I2)의 입력 단자는 상기 인버터(I1)의 상기 출력 단자에 연결되고 그리고 출력 단자는 상기 인버터(I1)의 상기 입력 단자에 연결된다. 상기 제 2 래치 회로(420)는 교차 접속된 2개의 인버터들(I3, I4)을 포함한다. 상기 인버터(I3)의 입력 단자는 상기 NMOS 트랜지스터(M3)의 전류 통로에 연결되고 그리고 출력 단자는 상기 NMOS 트랜지스터(M7)의 드레인에 연결된다. 상기 인버터(I4)의 입력 단자는 상기 인버터(I3)의 상기 출력 단자에 연결되고 그리고 출력 단자는 상기 인버터(I3)의 상기 입력 단자에 연결된다.
상기 NMOS 트랜지스터(M1)는 상기 비트 라인(B/L)과 접지 전압(VSS)의 사이에 형성되는 전류 통로 및 신호(RST)에 의해 제어되는 게이트를 갖는다. 상기 NMOS 트랜지스터(M2)는 상기 비트 라인(B/L)과 상기 제 1 래치 회로(410)의 사이에 형성되는 전류 통로 및 신호(SB1)에 의해 제어되는 게이트를 갖는다. 상기 NMOS 트랜지스터(M3)는 상기 NMOS 트랜지스터(M5)의 전류 통로와 상기 제 2 래치 회로(420)의 사이에 형성되는 전류 통로 및 신호(SB2)에 의해 제어되는 게이트를 갖는다. 상기 NMOS 트랜지스터(M4)는 상기 비트 라인(B/L)과 상기 NMOS 트랜지스터(M6)의 게이트의 사이에 형성되는 전류 통로 및 상기 노드(411)의 전압에 의해 제어되는 게이트를 갖는다. 상기 NMOS 트랜지스터(M5)는 상기 비트 라인(B/L)과 상기 NMOS 트랜지스터(M3)의 전류 통로의 사이에 형성되는 전류 통로 및 노드(412)의 전압에 의해 제어되는 게이트를 갖는다.
상기 NMOS 트랜지스터(M6)는 상기 제 1 래치 회로(410)와 상기 NMOS 트랜지스터(M8)의 전류 통로의 사이에 연결되는 전류 통로 및 신호(Sense)에 의해 제어되는 게이트를 갖는다. 상기 NMOS 트랜지스터(M7)는 상기 제 2 래치 회로(420)와 상기 NMOS 트랜지스터(M9)의 사이에 연결되는 전류 통로 및 신호(Sense)에 의해 제어되는 게이트를 갖는다. 상기 NMOS 트랜지스터(M6)와 상기 접지 전압(VSS)의 사이에 형성되는 전류 통로 및 신호(øsense1)에 의해 제어되는 게이트를 갖는다. 상기 NMOS 트랜지스터(M9)는 상기 NMOS 트랜지스터(M7)와 상기 접지 전압(VSS)의 사이에 형성되는 전류 통로 및 신호(øsense1)에 의해 제어되는 게이트를 갖는다.
도 3은 본 발명에 따른 플래시 메모리 장치의 동작 설명을 위한 타이밍도이다.
이하 도 1 내지 도 3을 참조하여 본 발명에 따른 플래시 메모리 장치와 그의 프로그램 방법이 설명된다.
상기 멀티 레벨 셀(MLC)은 하나의 메모리 셀내에 복수 비트의 데이터가 프로그램되는 메모리 셀이다. 2 비트의 데이터를 프로그램할 수 있는 상기 멀티 레벨 셀(MLC)은 4개의 드레솔드 전압 분포를 갖는다. 즉, 상기 메모리 셀은 하나의 소거 드레솔드 전압 분포와 3 개의 프로그램 드레솔드 전압 분포들을 갖는다. 예컨대 상기 소거 드레솔드 전압 분포가 '-3V이하'이고 그리고 상기 프로그램 드레솔드 전압 분포들이 '0.4V∼0.6V', '1.4V∼1.6V', '2.4V∼2.6V'이면, 상기 멀티 레벨 셀(MLC)의 프로그램은 상기 소거된 메모리 셀의 드레솔드 전압(-3V이하)을 상기 프로그램 드레솔드 전압 분포들(0.4V∼0.6V, 1.4V∼1.6V, 2.4V∼2.6V)내로 이동시키는 것이다.
본 발명에 따른 플래시 메모리 장치의 프로그램 동작은 크게 프리-프로그램(pre-program) 동작과 메인-프로그램(main-program) 동작으로 구분된다. 예컨대, 상기 메모리 셀의 드레솔드 전압(Vth)을 상기 프로그램 드레솔드 전압 분포들(0.4V∼0.6V, 1.4V∼1.6V, 2.4V∼2.6V) 중 상기 프로그램 드레솔드 전압 분포(0.4V∼0.6V)내로 프로그램할 때, 상기 프리-프로그램 동작은 소거된 상기 메모리 셀의 드레솔드 전압(-3V이하)을 상기 프로그램 드레솔드 전압 분포(0.4V∼0.6V)의 최하위 전압(0.4V)보다 낮은 소정의 전압(0V)을 기준으로 프로그램한다. 이때, 도 1의 상기 고전압 발생 회로(110)는 상기 외부 클럭 신호(CLK)와 상기 비교 신호(COM)의 제어에 의해 제 1 프리-프로그램 전압(14V)을 상기 행 디코더(200)로 공급한다. 상기 행 디코더(200)는 도 2a의 상기 신호들(Add＿x, øp, PGM, Add＿B)의 제어에 의해 상기 제 1 프로그램 전압(14V)을 상기 외부 어드레스(Add＿x)에 해당하는 워드 라인(W/L)을 통해 상기 메모리 셀로 공급한다. 이때, 도 2b의 상기 감지 회로(400)의 상기 제 1 및 제 2 래치 회로들(410, 420)과 비트 라인(B/L)은 상기 신호(RST)의 제어에 의해 상기 NMOS 트랜지스터(M1)의 상기 전류 통로가 도통됨으로써 초기화된다.
상기 프리-프로그램 동작이 종료되면, 상기 행 디코더(200)는 도 2a의 상기 신호들(Add＿B, VFY, PVF)의 제어에 의해 상기 제 1 프로그램 검증 전압(Va1)을 상기 외부 어드레스(Add＿x)에 해당하는 상기 워드 라인(W/L)을 통해 상기 메모리 셀로 공급한다. 이때, 도 2b의 상기 감지 회로(400)는 상기 NMOS 트랜지스터들(M2, M4)을 통해 상기 메모리 셀로 전류(Sense)를 공급한다. 상기 메모리 셀의 드레솔드 전압(Vth)이 상기 소정의 전압(0V)보다 낮으면, 상기 감지 회로(400)의 상기 제 1 래치 회로(410)에는 '0'의 상기 제 1 검증 데이터(RV1)가 래치된다.
상기 프로그램 전압 발생 회로(100)의 상기 제 1 및 제 2 스위치 회로들(121, 123)은 상기 제 1 검증 데이터(RV1)의 제어에 의해 상기 제 1 분압 회로(122a)에 연결된다. 상기 프로그램 검증 동작이 종료되면, 제 2 프리-프로그램 동작이 시작된다. 상기 제 2 프리-프로그램 동작이 시작되면 상기 고전압 발생기(110)는 상기 제 1 프리-프로그램 전압(14V)보다 '0.6V' 높은 제 2 프리-프로그램 전압(14.6V)을 출력한다. 상기 제 1 분압 회로(122a)는 상기 제 1 스위치 회로(121)를 통해 공급되는 상기 제 2 프로그램 전압(14.6V)을 분압하여 상기 제 2 스위치 회로(123)로 공급한다. 상기 제 2 프리-프로그램 전압(14.6V)이 공급될 때, 상기 제 1 분압(Vd1)이 일정하게 출력되도록 상기 가변 저항(R1)의 저항값이 낮아진다. 상기 비교기(130)는 상기 제 2 스위치 회로(123)를 통해 공급되는 상기 분압(Vd1)을 상기 기준 전압(Vref)과 비교하여 상기 비교 신호(COM)를 상기 고전압 발생기(110)로 공급한다. 상기 고전압 발생기(110)는 상기 비교 신호(COM)의 제어에 의해 상기 전압(14.6V)을 초과하지 않는 상기 제 2 프리-프로그램 전압(14.6V)을 출력한다.
상기 행 디코더(200)는 상기 신호들(Add＿x, øp, PGM, Add＿B)의 제어에 의해 상기 제 2 프로그램 전압(14.6V)을 상기 외부 어드레스(Add＿x)에 해당하는 워드 라인(W/L)을 통해 상기 메모리 셀로 공급한다. 이때, 상기 감지 회로(400)의 상기 제 1 및 제 2 래치 회로들(410, 420)과 비트 라인(B/L)은 초기화된다. 상기 제 2 프리-프로그램 동작이 종료된후, 상기 행 디코더(200)는 상기 신호들(Add＿B, VFY, PVF)의 제어에 의해 상기 제 1 프로그램 검증 전압(Va1)을 상기 외부 어드레스(Add＿x)에 해당하는 상기 워드 라인(W/L)을 통해 상기 메모리 셀로 공급한다. 이때, 상기 감지 회로(400)는 상기 NMOS 트랜지스터들(M2, M4)을 통해 상기 메모리 셀로 전류(Sense)를 공급한다. 상기 메모리 셀의 드레솔드 전압(Vth)이 상기 소정의 전압(0V)을 초과하면, 상기 감지 회로(400)의 상기 제 1 래치 회로(410)에는 '1'의 상기 제 1 검증 데이터(RV1)가 래치된다.
상기 제 1 래치 회로(410)에서 '1'의 제 1 검증 데이터(RV1)가 출력되면, 상기 프리-프로그램 동작이 종료되고 상기 메인-프로그램 동작이 시작된다. 상기 프로그램 드레솔드 전압 분포(0.4V∼0.6V)내로 프로그램할 때, 상기 메인-프로그램 동작은 상기 전압(0V)을 초과한 상기 메모리 셀의 드레솔드 전압(Vth)을 상기 프로그램 드레솔드 전압 분포(0.4V∼0.6V)로 프로그램한다. 상기 메인-프로그램 동작이 시작되면, 상기 프로그램 전압 발생 회로(100)의 상기 제 1 및 제 2 스위치 회로들(121, 123)은 상기 제 1 검증 데이터(RV1)의 제어에 의해 상기 제 2 분압 회로(122b)에 연결된다. 상기 제 2 분압 회로(122b)의 상기 가변 저항(R3)은 상기 제 1 분압 회로(122a)의 상기 가변 저항(R1)보다 큰 변화율을 갖는다. 즉, 단계적으로 승압되는 상기 메인-프로그램 전압의 변화량을 상기 프리-프로그램 전압의 변화율보다 작게 만든다. 상기 가변 저항(R3)은 상기 프리-프로그램 전압이 '0.6V'씩 승압되면, 상기 메인-프로그램 전압은 상기 프로그램 드레솔드 전압 분포(0.4V∼0.6V)를 벗어나지 않는 전압(0.2V)으로 승압되게 상기 비교 회로(130)를 통해 제어한다.
상기 메인-프로그램 동작이 시작되면, 상기 고전압 발생기(110)는 상기 제 2 프리-프로그램 전압(14.6V)보다 '0.2V' 높은 제 1 메인-프로그램 전압(14.8V)을 상기 행 디코더(200)로 공급한다. 상기 행 디코더(200)는 상기 신호들(Add＿x, øp, PGM, Add＿B)의 제어에 의해 상기 제 1 메인-프로그램 전압(14.8V)을 상기 외부 어드레스(Add＿x)에 해당하는 워드 라인(W/L)을 통해 상기 메모리 셀로 공급한다. 이때, 상기 감지 회로(400)의 상기 제 2 래치 회로(420)와 비트 라인(B/L)은 초기화된다. 상기 메인-프로그램 동작이 종료되면, 상기 행 디코더(200)는 상기 신호들(Add＿B, VFY, PVF)의 제어에 의해 상기 제 2 프로그램 검증 전압(Va2)을 상기 외부 어드레스(Add＿x)에 해당하는 상기 워드 라인(W/L)을 통해 상기 메모리 셀로 공급한다.
이때, 상기 제 1 래치 회로(410)는 상기 NMOS 트랜지스터(M2)의 상기 전류 통로가 차단됨에 따라 상기 제 1 검증 데이터(RV1) '1'을 계속적으로 래치하게 되고 그리고 상기 제 2 래치 회로(420)는 상기 신호(SB2)의 제어에 의해 도통되는 상기 NMOS 트랜지스터(M3)에 의해 래치 동작이 수행된다. 상기 메인-프로그램 검증 동작이 시작되면, 상기 감지 회로(400)는 상기 NMOS 트랜지스터(M4)를 통해 상기 메모리 셀로 전류(Sense)를 공급한다. 상기 메모리 셀의 드레솔드 전압(Vth)이 상기 프로그램 드레솔드 전압 분포(0.4V∼0.6V)의 최하위 전압(0.4V)보다 낮으면, 상기 감지 회로(400)의 상기 제 2 래치 회로(420)에는 '0'의 상기 제 2 검증 데이터(RV2)가 래치된다.
상기 메인-프로그램 검증 동작이 종료되면, 다시 제 2 메인-프로그램 동작이 시작된다. 상기 제 2 메인-프로그램 동작이 시작되면 상기 고전압 발생기(110)는 상기 제 1 메인-프로그램 전압(14.8V)보다 '0.2V' 높은 제 2 메인-프로그램 전압(15V)을 출력한다. 상기 제 2 분압 회로(122b)는 상기 제 1 스위치 회로(121)를 통해 공급되는 상기 제 2 메인-프로그램 전압(15V)을 분압하여 상기 제 2 스위치 회로(123)로 공급한다. 상기 제 2 메인-프로그램 전압(15V)이 공급될 때, 상기 제 2 분압(Vd2)이 일정하게 출력되도록 상기 가변 저항(R3)의 저항값이 낮아진다. 상기 비교기(130)는 상기 제 2 스위치 회로(123)를 통해 공급되는 상기 분압(Vd2)을 상기 기준 전압(Vref)과 비교하여 상기 비교 신호(COM)를 상기 고전압 발생기(110)로 공급한다. 상기 고전압 발생기(110)는 상기 비교 신호(COM)의 제어에 의해 상기 전압(15V)을 초과하지 않는 상기 제 2 메인-프로그램 전압(15V)을 출력한다.
상기 행 디코더(200)는 상기 신호들(Add＿x, øp, PGM, Add＿B)의 제어에 의해 상기 제 2 메인-프로그램 전압(15V)을 상기 외부 어드레스(Add＿x)에 해당하는 워드 라인(W/L)을 통해 상기 메모리 셀로 공급한다. 이때, 상기 감지 회로(400)의 상기 제 2 래치 회로(420)와 비트 라인(B/L)은 초기화된다. 상기 제 2 메인-프로그램 동작이 종료된후, 상기 행 디코더(200)는 상기 신호들(Add＿B, VFY, PVF)의 제어에 의해 상기 제 2 프로그램 검증 전압(Va2)을 상기 외부 어드레스(Add＿x)에 해당하는 상기 워드 라인(W/L)을 통해 상기 메모리 셀로 공급한다. 이때, 상기 감지 회로(400)는 상기 NMOS 트랜지스터(M4)를 통해 상기 메모리 셀로 전류(Sense)를 공급한다. 상기 메모리 셀의 드레솔드 전압(Vth)이 상기 프로그램 드레솔드 전압 분포(0.4V∼0.6V)의 최하위 전압(0V)을 초과하면, 상기 감지 회로(400)의 상기 제 2 래치 회로(420)에는 '1'의 상기 제 2 검증 데이터(RV2)가 래치된다. 상기 제 1 및 제 2 검증 데이터들(RV1, RV2)이 '1'로 출력되면, 상기 메모리 셀의 프로그램이 종료되고, 다음 외부 어드레스(Add＿x)에 해당하는 메모리 셀의 프로그램 동작이 수행된다. 상기 소거 드레솔드 전압 분포(-3V이하)에서 상기 프로그램 드레솔드 전압 분포들(1.4V∼1.6V, 2.4V∼2.6V)로 프로그램할 경우에도 상기 프리-프로그램 동작과 상기 메인-프로그램 동작이 동일하게 수행된다.
도 3을 참조하면, 상기 프리-프로그램 동작과 상기 메인-프로그램 동작에 의해서 상기 소거 드레솔드 전압 분포(-3V이하)를 갖는 메모리 셀의 드레 전압이 제 1 프로그램 드레솔드 전압 분포(0.4V∼0.6V : A state), 제 2 프로그램 드레솔드 전압 분포(1.4V∼1.6V : B state) 및 제 3 프로그램 드레솔드 전압 분포(2.4V∼2.6V : C state)로 프로그램된다. 도 3의 각 프로그램 드레솔드 전압 분포들을 살펴보면, 상기 프리-프로그램 구간에서는 소정의 전압(△V1 : 0.6V)으로 프리-프로그램되고, 상기 메인-프로그램 구간에서는 소정의 전압(△V1)보다 낮은 전압(△V2 : 0.2V)으로 프로그램된다.
본 발명의 플래시 메모리 장치에서의 프로그램 동작은 종래의 기술에 따른 플래시 메모리 장치보다 짧은 프로그램 동작 시간을 갖는다. 예컨대, 소거 드레솔드 전압 분포(-3V이하)에서 상기 프로그램 드레솔드 전압 분포(0.4V∼0.6V)로 프로그램하고자 할 때, 종래의 기술에 따른 프로그램 동작 횟수는 (0.4V-(-3V))/0.2V = 17회이다. 또한, 1 회 프로그램 동작시 소요되는 프로그램 시간이 50μsec라면 하나의 셀당 소요되는 총 프로그램 시간은 50μsec * 17 = 0.85msec가 된다. 그러나, 본 발명의 프로그램 방법에 따른 프로그램 동작 횟수는 [{(0V-(-3V))/0.6} + {(0.4V-(0V))/0.2}] = 5 + 2 = 7회이다. 그러므로, 1 회 프로그램 동작시 소요되는 프로그램 시간이 50μsec라면 하나의 셀당 소요되는 총 프로그램 시간은 50μsec * 7 = 0.35msec가 된다. 상기한 바와같이, 프로그램 동작에 있어서, 상기 프로그램 드레솔드 전압 분포들의 최하위값들보다 일정 레벨 낮은 전압을 기준으로 프로그램 동작을 분할하여 수행함으로써, 프로그램 동작시 소요되는 시간을 줄일 수 있다.
상기한 바와같이, 프로그램 동작을 프리-프로그램과 메인-프로그램으로 분할하여 수행함으로써, 프로그램 드레솔드 전압 분포를 벗어나지 않으면서 프로그램 수행 시간을 줄일 수 있다.
도 1은 본 발명에 따른 플래시 메모리 장치의 회로도;
도 2a는 도 1의 플래시 메모리 장치에 구비되는 행 디코더의 회로도;
도 2b는 도 1의 플래시 메모리 장치에 구비되는 감지 회로의 회로도 및;
도 3은 본 발명에 따른 플래시 메모리 장치의 동작 설명을 위한 타이밍도이다.
*도면의 주요 부분에 대한 부호 설명
100 : 프로그램 전압 발생 회로 200 : 행 디코더
300 : 메모리 셀 어레이 400 : 감지 회로
500 : 출력 버퍼

Claims (5)

  1. 대응하는 워드 라인 및 비트 라인에 연결되며, 하나의 메모리 셀에 적어도 1 비트의 데이터가 프로그램되는 복수개의 메모리 셀들을 구비하는 플래시 메모리 장치에 있어서:
    프로그램 동작시 외부 클럭 신호에 응답해서 단계적으로 승압되는 프로그램 전압을 발생하는 프로그램 전압 발생 회로와;
    외부 어드레스에 응답해서 상기 프로그램 동작시 상기 프로그램 전압을 상기 외부 어드레스에 해당하는 워드 라인을 통해 상기 메모리 셀들 중 하나의 메모리 셀로 공급하고 그리고 프로그램 검증 동작시 상기 프로그램 전압 발생 회로로부터 공급되는 프로그램 검증 전압들 중 하나를 상기 메모리 셀로 공급하는 행 디코더 및;
    프로그램 검증 동작시 상기 메모리 셀로부터 적어도 하나 이상의 검증 데이터를 감지하는 감지 회로를 포함하되;
    상기 프로그램 전압 발생 회로는, 상기 검증 데이터에 응답해서 제 1 프로그램 전압과 제 2 프로그램 전압 중 어느 하나를 프로그램 전압으로 선택하고 선택된 프로그램 전압을 소정의 비율로 분압하는 전압 검출 회로, 상기 분압 결과와 외부로부터 공급되는 기준 전압을 비교하여 비교 신호를 출력하는 비교 회로, 그리고 상기 외부 클럭 신호와 상기 비교 신호에 응답해서 상기 선택된 전압을 발생하는 고전압 발생기를 포함하며,
    상기 프로그램 동작은 복수 회 반복되고, 상기 프로그램 전압 발생 회로는 상기 비교 신호의 제어에 의해 매 프로그램마다 단계적으로 증가된 상기 제 1 프로그램 전압과 상기 제 2 프로그램 전압을 발생하며, 상기 제 2 프로그램 전압의 증가량은 상기 제 1 프로그램 전압의 증가량 보다 작은 것을 특징으로 하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프로그램 전압 발생 회로는,
    목표 프로그램 전압 분포 범위보다 큰 제 1 전압 레벨씩 반복적으로 증가되는 상기 제 1 프로그램 전압을 발생하고,
    상기 검증 데이터에 응답해서 상기 목표 프로그램 전압 분포 범위보다 작은 제 2 전압 레벨씩 증가되는 상기 제 2 프로그램 전압을 발생하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 전압 검출 회로는,
    상기 검증 데이터에 응답해서 상기 제 1 프로그램 전압과 상기 제 2 프로그램 전압을 선택적으로 출력하는 제 1 스위치 회로와,
    상기 제 1 스위치 회로로부터 제공되는 상기 프로그램 전압을 분압하는 분압회로 및,
    상기 검증 데이터에 응답해서 상기 분압 결과를 출력하는 제 2 스위치 회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 감지 회로는,
    상기 메모리 셀로부터 출력되는 제 1 검증 데이터를 래치하는 제 1 래치 회로 및,
    상기 메모리 셀로부터 출력되는 제 2 검증 데이터를 래치하는 제 2 래치 회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  5. 하나의 드레솔드 전압 분포로 적어도 1 비트의 데이터가 프로그램되는 복수개의 메모리 셀들을 구비하는 플래시 메모리 장치의 프로그램 방법에 있어서:
    상기 외부 클럭 신호와 비교 신호에 응답해서 상기 메모리 셀들 중 선택되는 메모리 셀의 드레솔드 전압이 목표 드레솔드 전압 분포의 최하위 전압보다 낮고 그리고 프로그램 시간을 단축하기에 충분한 소정의 전압 레벨을 갖는 제 1 프로그램 전압으로 프리-프로그램하는 단계 및;
    상기 외부 클럭 신호와 비교 신호에 응답해서 프리-프로그램된 상기 메모리 셀의 드레솔드 전압을 상기 목표 드레솔드 전압 분포내의 전압을 갖도록 상기 제 1 프로그램 전압보다 낮은 전압 레벨을 갖는 제 2 프로그램 전압으로 메인-프로그램하는 단계를 포함하되,
    상기 프리-프로그램 단계와 상기 메인-프로그램 단계는 복수 회 반복되고, 상기 제 1 프로그램 전압과 상기 제 2 프로그램 전압은 매 프로그램마다 단계적으로 증가되며, 상기 제 2 프로그램 전압의 증가량은 상기 제 1 프로그램 전압의 증가량 보다 작은 것을 특징으로 하는 플래시 메모리 장치.
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