KR20000035002A - 반도체 기억 장치 - Google Patents

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KR20000035002A
KR20000035002A KR1019990044443A KR19990044443A KR20000035002A KR 20000035002 A KR20000035002 A KR 20000035002A KR 1019990044443 A KR1019990044443 A KR 1019990044443A KR 19990044443 A KR19990044443 A KR 19990044443A KR 20000035002 A KR20000035002 A KR 20000035002A
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히비노겐지
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

본 발명의 목적은, 다치 기술을 사용하는 마스크 ROM에 사용되기 위한 워드선 전압을 발생시키는 기준 전압 발생 회로의 수명을 연장시키고, 안정성을 향상시키기 위한 것이다. 직렬로 접속된 P-채널 MOS 트랜지스터 P1, P2, ..., Pm, 및 병렬로 접속된 N-채널 MOS 트랜지스터 C21, C22, ..., C2n를 사용하여 노드 지점에 기준 전압 T2V을 발생시키는 본 회로는, 기준 전압이 T2V인 출력 단자와 더미 셀 트랜지스터 C21, C22, ..., C2n 사이에 더미 셀 트랜지스터 C21, C22, ..., C2n보다 낮은 임계치를 갖는 더미 셀 트랜지스터 C01, C02, ..., C0n를 구비한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 보다 자세히는, 단일 메모리 셀 내에 복수-비트 데이터를 기억하는 반도체 기억 장치의 워드선 전압을 발생시키는 기준 전압 발생 회로에 관한 것이다.
최근, 대용량 반도체 기억 장치에 대한 요구에 응하여, 다치(muliple-value) 기술을 사용하여 단일 셀 내에 복수-비트 데이터를 기억시키는 반도체 기억 장치가 상당히 주목되고 있다. 그 일례로서 마스크 ROM으로 다치 기술을 설명한다.
다치 기술을 이용한 마스크 ROM은 단일 메모리 셀 트랜지스터에 복수-비트 (예를 들어, 2-비트, 또는 4-비트) 데이터를 기억시켜야 한다. 이를 수행하기 위해서는, 각 메모리 셀 트랜지스터의 임계 전압이, 기억될 데이터에 따라 4가지 이상의 임계 전압들 중 하나로 설정되어야 한다. 예를 들어, 단일 메모리 셀 트랜지스터에 2-비트 데이터를 기억시키기 위해서는, 임계 전압이, 기억될 데이터에 따라 22= 4가지의 임계 전압 중 하나로 설정되어야 한다; 단일 메모리 셀 트랜지스터에 4-비트 데이터를 기억시키기 위해서는, 임계 전압이, 기억될 데이터에 따라 24= 16가지의 임계 전압 중 하나로 설정되어야 한다. 상기 임계치는 제조 시 이온 주입 기술에 의해 설정된다.
이하 설명하겠지만, 데이터는 복수-비트 데이터를 기억하는 메모리 셀 트랜지스터로부터 판독된다.
다치 기술을 사용하지 않는 마스크 ROM, 즉 단일 메모리 셀 트랜지스터에 1-비트 데이터를 기억시키는 마스크 ROM에 있어서, 단일 전압 레벨이 워드선에 인가될 필요가 있다. 이는, 단일 메모리 셀 트랜지스터에 1-비트 데이터를 기억시키기 위해, 2가지의 임계 전압 레벨 중 하나가, 기억되는 데이터용으로 설정될 필요가 있기 때문이다. 이는, 2가지의 임계 전압 레벨의 중간 레벨을 워드선에 인가함으로써 메모리 셀 트랜지스터가 어떤 임계 전압 레벨을 갖는 지를 알 수 있다는 것을 의미한다. 이 경우, 2가지 임계치 중 한 임계치를 갖는 메모리 셀 트랜지스터는 온으로 설정되고, 나머지 임계치를 갖는 메모리 셀 트랜지스터는 오프로 설정된다. 그러므로, 데이터가, 선택된 메모리 셀로부터 판독될 수 있다.
그러나, 다치 기술을 이용한 마스크 ROM에 있어서, 각 메모리 셀 트랜지스터는 4가지 이상의 임계 전압 레벨을 갖는다. 그러므로, 각 메모리 셀 트랜지스터가 갖는 임계 전압을 검사하기 위해, 다수의 임계 전압 레벨을 워드선에 서로 인가하는 것이 필요하다. 예를 들어, 단일 메모리 셀 트랜지스터가 2-비트 데이터를 포함하는 경우, 즉, 메모리 셀 트랜지스터가 4가지 임계 전압 레벨, Vt0, Vt1, Vt2, 및 Vt3을 갖는 경우, Vt0 및 Vt1의 중간 전압(T1V), Vt1 및 Vt2의 중간 전압(T2V), Vt2 및 Vt3의 중간 전압(T3V)을 워드선에 서로 인가시켜, 메모리 셀 트랜지스터가 어떤 임계 전압 레벨을 갖는 지를 검사하는 것이 필요하다. 이는, 단일 메모리 셀 트랜지스터에 2-비트 데이터를 기억시키는 마스크 ROM이, 3가지 레벨의 워드선 전압을 발생시키는 회로를 필요로 한다는 것을 의미한다.
유사하게, 단일 메모리 셀 트랜지스터가 4-비트 데이터를 포함하는 경우, 마스크 ROM은 15(16-1)가지 레벨의 워드선 전압을 발생시키는 기준 전압 발생 회로를 필요로 한다.
이러한 기준 전압들을 발생시키는 많은 회로들이 소개되었지만, 제조 공정 상의 문제로 인해 메모리 셀 트랜지스터의 임계 전압이 언제나 소정의 임계 전압인 것은 아니다. 이는, 제조 상의 문제로 인해 기준 전압 및 메모리 셀 트랜지스터 임계 전압 간의 관계가 항상 소정의 관계가 되는 것이 아님을 의미한다.
상기한 바의 견지에서, 본 발명의 목적은 기준 전압 및 메모리 셀 트랜지스터 임계 전압 간의 관계를 소정의 관계로 만들 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명은 출력 단자에서 발생된 전압을 워드선에 공급하는 반도체 기억 장치를 제공하되, 상기 반도체 기억 장치는, 제1 전원 단자 및 출력 단자 사이에 접속되는 저항기 수단; 제2 전원 단자 및 상기 출력 단자 사이에 직렬로 접속되는 제1 및 제2 더미 셀 트랜지스터를 포함하며, 상기 제1 더미 셀 트랜지스터 및 제2 더미 셀 트랜지스터는 동일한 제조 공정으로 제조된다. 바람직하게는, 상기 제1 및 제2 더미 셀 트랜지스터의 게이트들은 상기 출력 단자에 접속된다. 또한, 상기 제1 더미 셀 트랜지스터의 임계 전압 및 상기 제2 더미 셀 트랜지스터의 임계 전압이 다른 것이 바람직하다.
또한, 본 발명은, 다수의 메모리 셀 트랜지스터로 구성되는 메모리 셀 어레이; 다수의 메모리 셀 트랜지스터 중 하나를 각각 선택하는 다수의 워드선; 어드레스 신호에 응답하여 다수의 워드선 중의 선정된 워드선을 활성화시키는 X 디코더; 및 상기 활성화된, 선정된 워드선에 기준 전압을 공급하기 위한 수단을 포함하되, 상기 기준 전압 공급 수단은 제1 전원 단자 및 출력 단자 사이에 접속되는 저항기 수단; 제2 전원 단자 및 상기 출력 단자 사이에 직렬로 접속되는 제1 및 제2 더미 셀 트랜지스터; 및 상기 활성된 선정된 워드선에 상기 출력 단자에서 발생된 전압을 공급하기 위한 수단을 포함하며, 상기 제1 더미 셀 트랜지스터 및 상기 제2 더미 셀 트랜지스터가 동일한 제조 공정으로 제조되는 반도체 기억 장치를 제공한다. 바람직하게도, 각 메모리 셀 트랜지스터는 메모리 셀 트랜지스터의 임계 전압으로 적어도 2 비트로 된 데이터를 기억하되, 제1 더미 셀 트랜지스터의 임계 전압은 메모리 셀 트랜지스터들에 기억된 선정된 데이터에 대응하는 임계 전압과 실질적으로 동일하고, 제2 더미 셀 트랜지스터의 임계 전압은 선정된 데이터와 다른 데이터의 임계 전압과 실질적으로 동일하다.
또한, 본 발명은 반도체 기억 장치를 제공하되, 메모리 셀 트랜지스터에 전원 전압의 범위를 초과하는 다수의 임계치를 설정하기 위해 제조 공정 시 이온 주입이 수행된다.
도 1은 본 발명에 따른 반도체 기억 장치(100)에 사용되는 기준 전압 발생 회로(10)를 도시하는 회로도.
도 2는 본 발명에 따른 반도체 기억 장치(100)의 개요를 도시하는 블럭도.
도 3은 본 발명에 따른 반도체 기억 장치(100)의 워드선에 인가된 전압들을 도시하는 도면.
도 4는 노드 지점(Dx)에 인가된 전압 및 노드 지점(Dx)을 통해 흐르는 전류 간의 관계를 도시하여 본 발명의 효과를 설명하기 위해 제공되는 그래프.
도 5는 본 발명에 관련된 종래 기술에 따른 기준 전압 발생 회로(50)를 도시하는 회로도.
도 6은 본 발명에 관련된 종래 기술에 따른 기준 전압 발생 회로(60)를 도시하는 회로도.
도 7은 노드 지점(Dx)에 인가된 전압 및 노드 지점(Dx)을 통해 흐르는 전류 간의 관계를 도시하여 종래 기술에 따른 기준 전압 발생 회로(60)의 문제점을 설명하기 위해 제공되는 도면.
도 8은 기준 전압 발생 회로의 전원 전위 Vcc 및 수명 간의 관계를 도시하는 그래프.
도 9는 각각 2-비트 데이터를 기억하는 메모리 셀 트랜지스터들의 워드선 전압 및 온/오프 상태 간의 관계를 도시하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 기준 전압 발생 회로
12, 14, C01, C02, ..., C0n, C21, C22, ..., C2n : N-채널 MOS 트랜지스터
P1, P2, ..., Pm : P-채널 MOS 트랜지스터
Vcc : 전원
T2V : Vt1 및 Vt2의 중간 전압
Dx : 노드 지점
본 발명의 다른 특성 및 장점들은 첨부한 도면과 관련하여 이하의 상세한 설명으로부터 보다 명백하게 될 것이다.
본 발명에 따른 실시예에 사용되는 반도체 기억 장치를 설명하기 전에, 본 발명에 관련된 종래 기술을 설명한다.
도 5는 본 발명에 관련된 종래 기술에 사용되는 기준 전압 발생 회로(50)의 회로도이다. 이 기준 전압 발생 회로(50)는, 단일 메모리 셀 트랜지스터에 2-비트 데이터를 기억시키는 마스크 ROM에 사용되는 T2V 전압을 발생시키는 회로, 즉 임계 전압 Vt1 및 Vt2 사이의 중간 전압을 발생시키는 회로이다.
보다 상세히 설명하면, 이 회로는 전원 Vcc 및 접지 GND 사이에 직렬로 접속된 P-채널 MOS 트랜지스터와 병렬로 접속된 N-채널 MOS 트랜지스터(52)를 접속시켜 노드 지점의 전위를 얻는다. 직렬로 접속된 P-채널 MOS 트랜지스터는, 주변 회로들 - 이 주변 회로들의 게이트 각각은 접지 GND에 접속됨 - 을 구성하는 트랜지스터와 동일한 공정으로 제조된다. 그러므로, 직렬로 접속된 P-채널 MOS 트랜지스터는 저항기로서 역할한다. 한편, 병렬로 접속된 N-채널 MOS 트랜지스터(52)는, 메모리 셀 트랜지스터와 동일한 공정으로 제조되는 다수의 더미 셀 트랜지스터 C21, C22, ..., C2n이다. 그러므로, 상기 트랜지스터의 임계치는 Vt2로서 메모리 셀 트랜지스터와 동일하다.
이러한 이유로, 기준 전압 T2V은 Vt2보다 약간 낮은, 즉 임계 전압 Vt1 및 Vt2 사이의 중간 전압이다. 게다가, 노드 지점의 전압을 결정하는 N-채널 MOS 트랜지스터(52)가 메모리 셀 트랜지스터와 동일한 공정으로 제조되기 때문에, 만일 메모리 셀 트랜지스터의 임계 전압 Vt2이 공정 상의 문제로 인해 의도한 임계 전압보다 높으면, 기준 전압 T2V은 높아진다. 역으로, 만일 임계 전압 Vt2이 의도한 임계 전압보다 낮으면, 기준 전압 T2V도 또한 낮아진다. 따라서, 항상 메모리 셀 트랜지스터의 임계 전압 Vt2보다 약간 낮은 전압을 발생시키는 것이 가능하다.
그러나, 상기 기준 전압 발생 회로(50)에 있어서, 기준 전압 T2V은 병렬 N-채널 MOS 트랜지스터(52)를 구성하는 더미 셀 트랜지스터 C21, C22, ..., C2n 각각의 소스 및 드레인 양단에 계속적으로 인가된다. 문제는 이러한 기준 전압이 단시간에 더미 셀 트랜지스터를 악화시킨다는 것이다. 예를 들어, 기준 전압 T2V이 약 3.3V일 때, 약 3.3V의 전압이 각 더미 셀 트랜지스터의 소스 및 드레인 양단에 계속적으로 인가된다. 결과적으로, 핫 캐리어(hot carrier)가 각 더미 셀 트랜지스터의 게이트로 이동되어 임계 전압을 증가시킨다. 본 발명의 발명자에 의해 수행된 실험은, 각 더미 셀 트랜지스터의 임계 전압이 평균적으로 수일 내에 임계 전압 Vt2을 초과한다는 것을 가리킨다. 결과적으로, 기준 전압 Vt2도 또한 메모리 셀 트랜지스터의 임계 전압 Vt2을 초과하며, 데이터는 정상적으로 판독될 수 없다.
이러한 상황을 방지하기 위한 방법들 중 하나는 도 6에 도시된 기준 전압 발생 회로(60)를 사용하는 것이다. 기준 전압 발생 회로(60)에 있어서, 주변 회로들을 구성하는 트랜지스터들과 동일한 공정으로 제조되는 N-채널 MOS 트랜지스터(62)가, 직렬로 접속된 P-채널 MOS 트랜지스터 및 병렬로 접속된 N-채널 MOS 트랜지스터(52) 사이에 제공된다. 이러한 구성은 N-채널 MOS 트랜지스터(62) 및 N-채널 MOS 트랜지스터(52)의 노드 지점(Dx)에서의 전압을 기준 전압 T2V보다 낮게 만든다. 결과적으로, 병렬 N-채널 MOS 트랜지스터(52)를 구성하는 더미 셀 트랜지스터 C21, C22, ..., C2n 각각의 소스 및 드레인 양단의 전압이 떨어지게 되어, 핫 캐리어가 게이트로 진입하는 것을 막는다.
상기 설명한 바와 같이, 본 발명에 관련된 종래 기술로서 제공되는 기준 전압 발생 회로(60)로 인해 주변 회로들을 구성하는 트랜지스터와 동일한 공정으로 제조되는 N-채널 MOS 트랜지스터(62)는 더미 셀 트랜지스터 각각의 소스 및 드레인 양단의 전압을 감소시키게 된다. 그러나, 일반적으로 주변 회로들 및 메모리 셀 어레이들이 개별적인 공정으로 제조되기 때문에, 주변 회로들을 구성하는 트랜지스터에서의 변화는 메모리 셀 트랜지스터를 구성하는 트랜지스터에서의 변화와 항상 일치하지는 않는다. 이러한 이유로, 만일 제조 공정 상의 문제로 인해 메모리 셀 트랜지스터의 임계 전압 Vt2이 의도한 임계 전압보다 높아지고, 주변 회로를 구성하는 임계 전압이 의도한 임계 전압보다 낮아지면, N-채널 MOS 트랜지스터(52)를 구성하는 각 더미 셀 트랜지스터의 소스 및 드레인 양단의 전압의 감소 효과는 크게 감소된다.
이를 도 7을 참조하여 상세히 설명한다.
도 7은 기준 전압 발생 회로(60)의 노드 지점(Dx)을 통해 흐르는 전류 I(Dx) 및 노드 지점(Dx)에서의 전압 V(Dx) 간의 관계를 도시하는 그래프이다. 실선은 메모리 셀 트랜지스터 및 주변 트랜지스터 둘 모두의 임계치에 변화가 없는 경우의 관계를 나타내며, 점선은 메모리 셀 트랜지스터의 임계치가 양의 방향으로 기울고 주변 트랜지스터의 임계치가 음의 방향으로 기운 경우의 관계를 나타낸다. 이 도면에 있어서, 메모리 셀 트랜지스터의 임계치 Vt2 = 3.3V 및 메모리 셀 트랜지스터의 임계치 Vt0 = 주변 트랜지스터의 임계치 Vtn라고 가정한다.
도 7에 도시된 바와 같이, 노드 지점(Dx)에서의 전압 V(Dx)은 주변 트랜지스터 임계치의 변화에 크게 종속된다. 이 임계치가 음의 방향으로 기울 때, 노드 지점(Dx)에서의 전압 V(Dx)은 의도한 전압 V(Dx) = 약 2.0V보다 훨씬 높아진다. 이는, 제조 공정 시 발생된 변화가 더미 트랜지스터의 수명에 크게 영향을 미치고, 제품의 안정성을 크게 감소시킨다는 것을 의미한다.
다음으로, 본 발명의 실시예에 사용되는 반도체 기억 장치를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 핵심인 기준 전압 발생 회로(10)를 도시하는 도면이다. 그 상세한 내용은 이하 설명할 것이다. 먼저, 본 실시예에서 사용되는 반도체 기억 장치(100)의 전체적인 구성을 설명한다.
도 2는 본 실시예에서 사용되는 반도체 기억 장치(100)의 일반적인 구성을 도시하는 블럭도이다. 본 발명에 직접적으로 관련되지 않는 소자들은 생략한다.
반도체 기억 장치(100)는 메모리 셀 어레이(28)를 갖는 마스크 ROM이다. 메모리 셀 어레이(28) 내에 포함되는 각 메모리 셀 트랜지스터는 복수-비트 데이터 (예를 들어, 2-비트 데이터, 4-비트 데이터)를 기억한다. 상기 설명에서 각 메모리 셀 트랜지스터가 2-비트 데이터를 기억한다고 가정하지만, 본 발명은 2-비트 데이터를 기억하는 메모리 셀 트랜지스터에 한정되지 않는다. 예를 들어, 각 메모리 셀 트랜지스터는 4-비트 데이터를 기억할 수 있다.
반도체 기억 장치(100)의 각 메모리 셀 트랜지스터가 상기한 바와 같이 2-비트 데이터를 기억하므로, 각 메모리 셀 트랜지스터의 임계 전압은 기억될 데이터에 따라 4가지 임계 전압 중 하나로 설정된다. 예를 들어, 데이터 [0, 0]가 메모리 셀 트랜지스터에 기억될 때, 메모리 셀 트랜지스터의 임계 전압은 Vt0로 설정된다; 데이터 [0, 1]가 메모리 셀 트랜지스터에 기억될 때, 메모리 셀 트랜지스터의 임계 전압은 Vt1으로 설정된다; 데이터 [1, 0]가 메모리 셀 트랜지스터에 기억될 때, 메모리 셀 트랜지스터의 임계 전압은 Vt2에 설정된다; 데이터 [1, 1]가 메모리 셀 트랜지스터에 기억될 때, 메모리 셀 트랜지스터의 임계 전압은 Vt3에 설정된다. 임계 전압들 간의 관계가 고정적인 것은 아니지만, 이하의 설명에서는 그 관계를 Vt0 〈 Vt1 〈 Vt2 〈 Vt3로 가정한다.
X 디코더(26) 및 도면에 도시되지 않은 Y 디코더를 통해, 상기 메모리 셀 트랜지스터로 구성되는 메모리 셀 어레이(28)로의 액세스가 이루어진다. X 디코더(26)는, 본 장치의 외부로부터의 어드레스 신호에 응답하여, 선택된 워드선 W01, W02, ..., Wxx을 활성화시킨다. 그러나, 만일 선택된 워드선 W01, W02, ..., Wxx에 인가된 오직 하나의 전원 레벨만이 존재하면, 상기 설명한 바와 같이, 선택된 메모리 셀 트랜지스터가 임계 전압들 Vt0 - Vt3 중 어떤 임계 전압을 갖는 지를 판단하는 것은 불가능하다. 즉, 선택된 메모리 셀 트랜지스터가 어떤 임계 전압을 갖는 지를 판단하기 위해서는, Vt0와 Vt1 사이의 중간 전압(T1V), Vt1과 Vt2 사이의 중간 전압(T2V), Vt2와 Vt3 사이의 중간 전압(T3V)이 선택된 워드선에 서로 인가되어야 한다. 이는, X 디코더(26)에 의해 선택된 워드선에 다양한 레벨의 전압을 공급하는 수개의 회로를 요구하게 된다.
그러한 회로로는, 기준 전압 발생 회로(10 및 20), 부스터 회로(22), 증폭기 회로(16 및 18), 및 게이트 전압 선택 회로(24)가 있다.
기준 전압 발생 회로(20)는 Vt0와 Vt1 사이의 중간 전압(T1V)을 발생하고, 기준 전압 발생 회로(10)는 Vt1과 Vt2 사이의 중간 전압(T2V)을 발생하며, 부스터 회로(22)는 Vt2와 Vt3 사이의 중간 전압(T3V)을 발생한다.
많은 경우, 최근의 마스크 ROM은 전원 전압으로 3.3V를 필요로 한다. 그러나, 그러한 범위의 전원 전압으로는, 마진이 너무 작아서 메모리 셀 트랜지스터를 위한 4가지의 임계치를 생성할 수가 없고, 이들 4가지 임계치를 분리하기 위한 워드선 전위를 제어할 수가 없다. 따라서, 본 발명은 전원의 전압 범위를 초과하는 4가지 메모리 셀 트랜지스터 임계치를 제공한다. 보다 상세히 말하면, 임계 전압은 Vt0 = 0.7V, Vt1 = 1.8V, Vt2 = 3.3V, 및 Vt3 = 6V로 설정된다. 임계 전압의 이와 같은 분리는 반도체 기억 장치(100)의 제조 공정 시 이온 주입에 의해 가능하다. 반도체 기억 장치(100)의 메모리 셀 트랜지스터의 임계 전압은 아래와 같은 요인들을 고려하여 상기한 바와 같이 설정된다. 판독 마진은, 각각의 2가지 임계 전압 간의 간격이 커지는 만큼 커진다. 한편, 이온 주입의 양이 많아질수록, 이온 주입을 통해 임계치를 제어하는 것은 더욱 어려워진다. 게다가, 임계치가 너무 크면 부스터 회로의 크기 및 전력 소비가 증가하게 된다. 상기 요인들을 염두하여, 임계 전압들이 이온 주입을 통해 여전히 제어될 수 있고, 부스터 회로의 크기 및 전력 소비가 충분히 작은 범위 내에서 임계 전압들을 가능한 많이 분리시킨다. 그러나, 본 발명은 상기 주어진 임계 전압들에 한정되지 않는다.
상기 임계 전압들이 설정된 메모리 셀 트랜지스터로부터 데이터가 판독되도록 하기 위해서는, 기준 전압을 T1V = 1.7V - 1.8V, T2V = 3.2V - 3.3V, 및 T3V = 4.3V으로 설정한다. 그리고, 상기 설명한 바와 같이, 기준 전압 T1V은 기준 전압 발생 회로(20)에 의해 발생되고, 기준 전압 T2V은 기준 전압 발생 회로(10)에 의해 발생되며, 기준 전압 T3V은 부스터 회로(22)에 의해 발생된다.
상기 회로들에 의해 발생된 기준 전압 T1V- T3V은 게이트 전압 선택 회로(24)에 공급되고, 상기 기준 전압들 중 하나는 타이밍 신호(1 -3)에 따라 선택된다. 그 다음, 선택된 기준 전압은 워드선 구동 전압(VW)으로서 X 디코더(26)에 공급된다. X 디코더(26)는, 어드레스 신호에 따라, 선택된 워드선 구동 전압(VW)을 공급한다.
반도체 기억 장치(100)는 기준 전압 발생 회로(20) 및 게이트 전압 선택 회로(24) 사이에 증폭기 회로(18)를 구비한다; 또한, 기준 전압 발생 회로(10) 및 게이트 전압 선택 회로(24) 사이에 증폭기 회로(16)를 구비한다. 이들 증폭기 회로(16 및 18)는 전력을 증가시키기 위해 제공되는데, 만일 기준 전압 발생 회로(10 및 20)의 전력이 충분히 강하다면 제공될 필요가 없다. 그러므로, 기준 전압 T1V과 T1V'의 레벨, 및 기준 전압 T2V과 T2V'의 레벨이 각각 동일하다.
다음으로, 도 3을 참조하여, 워드선 구동 전압(VW)이, 선택된 워드선에 인가되는 방법을 설명한다.
상기한 바와 같이, X 디코더(26)는 어드레스 신호에 의해 활성화된 워드선 W01, W02, ..., Wxx 중 하나를 선택한다. 먼저, 타이밍 신호(1)에 응답하여, 게이트 전압 선택 회로(24)는 기준 전압 T1V(T1V')을 선택하여 X 디코더(26)에 공급한다. 이는, 기준 전압 T1V(T1V')을 X 디코더(26)에 의해 선택된 워드선에 인가되게 한다. 다음으로, 타이밍 신호(2)에 응답하여, 게이트 전압 선택 회로(24)는 기준 전압 T2V(T2V')을 선택하여 X 디코더(26)에 공급한다. 다음으로, 타이밍 신호(3)에 응답하여, 게이트 전압 선택 회로(24)는 기준 전압 T3V(T3V')을 선택하여 X 디코더(26)에 공급한다. 이러한 방식으로, 기준 전압 T1V(T1V'), 기준 전압 T2V(T2V'), 및 기준 전압 T3V(T3V')이, X 디코더(26)에 의해 선택된 워드선에 서로 인가된다.
도 9는, 워드선에 의해 구동되는 메모리 셀 트랜지스터가 갖는 임계치 Vt0- Vt3를 구하는 방법을 도시한다. 즉, 만일 선택된 메모리 셀 트랜지스터의 임계치가 Vt0이면, 타이밍 신호(1)가 활성인 시간으로부터 타이밍 신호(3)가 활성인 시간까지 온이어야 한다; 만일 선택된 메모리 셀 트랜지스터의 임계치가 Vt1이면, 타이밍 신호(1)가 활성인 시간에는 오프이고, 타이밍 신호(2 및3)가 활성인 시간에는 온이어야 한다; 만일 선택된 메모리 셀 트랜지스터의 임계치가 Vt2이면, 타이밍 신호(1 및2)가 활성인 시간에는 오프이고, 타이밍 신호(3)가 활성인 시간에는 온이어야 한다; 만일 선택된 메모리 셀 트랜지스터의 임계치가 Vt3이면, 타이밍 신호(1)가 활성인 시간으로부터 타이밍 신호(3)가 활성인 시간까지 오프이어야 한다. 도면에는 도시되지 않은 감지 증폭기가, 선택된 메모리 셀 트랜지스터의 임계치를 판독, 즉 상기 트랜지스터에 기억된 데이터를 판독하기 위해 온/오프 상태를 검출한다.
도 1로 복귀하여, 본 발명의 핵심인 기준 전압 발생 회로(10)를 설명한다.
상기한 바와 같이, 워드선 전압 발생 회로(10)는 기준 전압 T2V, 즉 임계치 Vt1 및 Vt2의 중간 전압을 발생시키는 회로이다.
보다 상세히 말하면, 기준 전압 발생 회로(10)는, 전원 Vcc과 접지 GND 사이에 직렬로 접속된 다수의 P-채널 MOS 트랜지스터 P1, P2, ..., Pm, 병렬로 접속된 N-채널 MOS 트랜지스터(12), 및 병렬로 접속된 N-채널 MOS 트랜지스터(14)를 포함한다. 본 회로는, 직렬로 접속된 P-채널 MOS 트랜지스터 P1, P2, ..., Pm와 N-채널 MOS 트랜지스터(12) 사이의 노드 지점에 기준 전압 T2V을 발생시킨다.
직렬로 접속된 P-채널 MOS 트랜지스터 P1, P2, ..., Pm는, 각 게이트가 접지 GND에 접속된 주변 회로를 구성하는 트랜지스터와 동일한 공정으로 제조된다. 그러므로, P-채널 MOS 트랜지스터 P1, P2, ..., Pm는 저항기로서 역할한다. 직렬로 접속된 P-채널 MOS 트랜지스터의 수는 트랜지스터의 전력 소비 및 구동 전력을 고려하여 결정한다. 예를 들어, 5 내지 7개의 트랜지스터가 사용된다.
병렬로 접속된 N-채널 MOS 트랜지스터(12)는, 메모리 셀 트랜지스터와 동일한 공정으로 제조되는 다수의 더미 셀 트랜지스터 C01, C02, ..., C0n로 구성되고, 그 임계치는 Vt0로서 메모리 셀 트랜지스터의 임계치와 동일하다. 즉, 이러한 더미 셀 트랜지스터는, 메모리 셀 어레이(28)의 메모리 셀 트랜지스터가 제조되는 때와 동시에 제조된다. 임계치가 Vt0인 메모리 셀 트랜지스터에 수행되는 때와 동시에 더미 셀 트랜지스터에 이온 주입이 수행되므로, 더미 셀 트랜지스터의 임계치는 Vt0가 된다. 병렬로 접속된 더미 트랜지스터의 수는 트랜지스터의 전력 소비 및 구동 전력을 고려하여 결정한다. 예를 들어, 10개의 트랜지스터가 사용된다.
또한 N-채널 MOS 트랜지스터(14)는, 메모리 셀 트랜지스터와 동일한 공정으로 제조되는 다수의 더미 셀 트랜지스터 C21, C22, ..., C2n로 구성되며, 그 임계치는 Vt2로서 메모리 셀 트랜지스터의 임계치와 동일하다. 즉, 더미 셀 트랜지스터는, 메모리 셀 어레이(28)의 메모리 셀 트랜지스터가 제조되는 때와 동시에 제조된다. 임계치가 Vt2인 메모리 셀 트랜지스터에 수행되는 때와 동시에 더미 셀 트랜지스터에 이온 주입이 수행되므로, 더미 셀 트랜지스터의 임계치는 Vt2가 된다. 병렬로 접속된 더미 트랜지스터의 수는 트랜지스터의 전력 소비 및 구동 전력을 고려하여 결정한다. 예를 들어, 10개의 트랜지스터가 사용된다. 항상 요구되는 것은 아니지만, N-채널 MOS 트랜지스터(12)에 포함되는 더미 셀 트랜지스터의 수는 양호하게는 N-채널 MOS 트랜지스터(14)에 포함되는 더미 셀 트랜지스터의 수와 동일하다. 본 실시예에서는, 상기 한 바와 같이 둘 모두 10개이다.
이러한 모든 트랜지스터의 게이트는, 기준 전압 T2V이 발생되는 출력 노드 지점에 접속된다.
그러므로, N-채널 MOS 트랜지스터(14)를 구성하는 더미 셀 트랜지스터의 임계 전압에 의해 결정되는 기준 전압 T2V은 Vt2보다 약간 낮은 전압, 즉 임계 전압 Vt1 및 Vt2의 중간 전압이다. 게다가, N-채널 MOS 트랜지스터(14)는 메모리 셀 트랜지스터와 동일한 공정으로 제조된다. 그러므로, 만일 메모리 셀 트랜지스터의 임계 전압 Vt2이 공정 시의 문제로 인해 의도한 임계 전압보다 높아지면, 기준 전압 T2V 또한 증가한다. 역으로, 만일 임계 전압 Vt2이 의도한 임계 전압보다 낮아지면, 기준 전압 T2V도 또한 감소한다. 그러므로, 기준 전압 T2V은 메모리 셀 트랜지스터의 임계 전압 Vt2보다 언제나 약간 낮다.
병렬로 접속된 N-채널 MOS 트랜지스터(14)를 구성하는 더미 셀 트랜지스터 C21, C22, ..., C2n의 소스 및 드레인 양단의 전압은 N-채널 MOS 트랜지스터에 의해 감소된다. 즉, N-채널 MOS 트랜지스터(14)를 구성하는 더미 셀 트랜지스터 C01, C02, ..., C0n가 상기한 바와 같이 임계치가 Vt0인 메모리 셀 트랜지스터와 동일한 공정으로 제조되므로, N-채널 MOS 트랜지스터(12) 및 N-채널 MOS 트랜지스터(14) 사이의 노드 지점에서의 전압은 기준 전압 T2V보다 임계치 Vt0 이상만큼 낮아진다. 이러한 이유로, N-채널 MOS 트랜지스터(14)를 구성하는 더미 셀 트랜지스터 C21, C22, ..., C2n의 소스 및 드레인 양단의 전압은 약 2.0V가 된다.
도 8은 이러한 소스 및 드레인 양단의 전압 감소 효과를 도시한다.
도 8은 더미 셀 트랜지스터의 수명을 2가지 경우로 도시하는 그래프이다: 한 경우는, (종래 기술에 따른 기준 전압 발생 회로(50)) 소스 및 드레인 양단에 어떠한 전압 감소도 수행되지 않은 것이고, 다른 한 경우는, (본 발명에 따른 기준 전압 발생 회로(10)) 소스 및 드레인 양단에 전압 감소가 수행된 것이다. 본 그래프는 기준 전압 발생 회로(10)가 상당한 효과를 갖는 것을 나타낸다. 즉, 전력 전위가 Vcc = 3.3V (1/Vcc = 0.3)일 때, 소스 및 드레인 양단에 어떠한 전압 감소도 수행되지 않은 종래 기술에 따른 기준 전압 발생 회로(50)의 더미 셀 트랜지스터의 수명은 약 수일 내지 수주이다. 이에 반하여, 소스 및 드레인 양단에 전압 감소가 수행된 본 발명에 따른 기준 전압 발생 회로(10)의 더미 셀 트랜지스터의 수명은 수천년 이상이다.
게다가, 기준 전압 발생 회로(10)의 N-채널 MOS 트랜지스터(14)를 구성하는 더미 셀 트랜지스터의 소스 및 드레인 양단의 전압을 감소시키기 위해, 더미 셀 트랜지스터와 동일한 공정으로 제조된 N-채널 MOS 트랜지스터(12)가 사용된다. 그러므로, N-채널 MOS 트랜지스터(14)에서의 변화의 편차는 항상 N-채널 MOS 트랜지스터(12)에서의 변화의 편차와 일치하는데, 이는 상기 변화가 더미 셀 트랜지스터의 소스 및 드레인 양단의 전압 감소 효과에 영향을 미치지 않는다는 것을 의미한다. 예를 들어, N-채널 MOS 트랜지스터(14)를 구성하는 더미 셀 트랜지스터 C21, C22, ..., C2n의 임계 전압이 의도한 임계 전압 Vt2보다 높으면 (즉, Vt2 + △V), N-채널 MOS 트랜지스터(12)를 구성하는 더미 셀 트랜지스터 C01, C02, ..., C0n의 임계 전압도 또한 의도한 임계 전압 Vt0보다 높은 Vt0 + △V여야 한다. 역으로, N-채널 MOS 트랜지스터(14)를 구성하는 더미 셀 트랜지스터 C21, C22, ..., C2n의 임계 전압이, 의도한 임계 전압 Vt2보다 낮으면 (즉, Vt2 - △V), N-채널 MOS 트랜지스터(12)를 구성하는 더미 셀 트랜지스터 C01, C02, ..., C0n의 임계 전압도 또한 의도한 임계 전압 Vt0보다 낮은 Vt0 - △V여야 한다. 그러므로, 두 임계 전압 간의 차이, 즉 전압 감소량은 일정하게 유지된다. 도 4는 이러한 상태를 도시한다. 주변 회로에 사용되는 N-채널 MOS 트랜지스터(62)가 더미 셀 트랜지스터의 소스 및 드레인 양단의 전압을 감소시키는 데 사용되는 종래의 기술에 따른 기준 전압 발생 회로(60)와는 달리, 본 도면은 노드 지점(Dx)에서의 전위가 매우 안정하다는 것을 보이고 있다.
게다가, N-채널 MOS 트랜지스터(14)를 구성하는 더미 셀 트랜지스터 C21, C22, ..., C2n의 임계 전압이 의도한 임계 전압 Vt2보다 높을 때 (즉, Vt2 + △V), 기준 전압 T2V도 또한 따라서 증가한다. 이 경우, 변화의 편차로 인해, 메모리 셀 어레이(28)의 메모리 셀 트랜지스터의 임계 전압도 또한 의도한 임계 전압보다 높아야 한다. 역으로, N-채널 MOS 트랜지스터(14)를 구성하는 더미 셀 트랜지스터 C21, C22, ..., C2n의 임계 전압이 의도한 임계 전압 Vt2보다 낮을 때 (즉, Vt2 - △V), 기준 전압 T2V도 또한 따라서 감소한다. 이 경우, 변화의 변차로 인해, 메모리 셀 어레이(28)의 메모리 셀 트랜지스터의 임계 전압도 또한 의도한 임계 전압보다 낮아야 한다. 이는, 기준 전압 발생 회로(10)가 메모리 셀 어레이(28)의 메모리 셀 트랜지스터에서의 변화 시 편차에 따라, 기준 전압 T2V을 항상 발생시키는 것을 허용한다.
"변화"는, 제조된 트랜지스터의 게이트 길이와 의도한 게이트 길이 간의 차이에 의해 유발되는 임계치의 차이에 주로 관련된다. 제조된 트랜지스터의 게이트 길이가 의도한 길이보다 길어질수록, 트랜지스터의 임계 전압은 의도한 전압보다 높아진다; 역으로, 제조된 트랜지스터의 게이트 길이가 짧아질수록, 트랜지스터의 임계 전압은 의도한 전압보다 낮아진다. 또한, "변화"는, 단일 칩에서의 트랜지스터들의 성능의 차이가 아니라, 칩들 (로트(lot)들) 간의 트랜지스터들의 성능의 차이에 관련된다. 즉, "변화"는 의도한 게이트 길이보다 더 긴 게이트 길이를 갖는 메모리 셀 트랜지스터 및 의도한 게이트 길이보다 더 짧은 게이트 길이를 갖는 메모리 셀 트랜지스터가 단일 칩 상에 혼합된 상태에 관한 것이 아니다. 그 보다, "변화"는, 게이트 길이의 차이가 단일 칩에서의 모든 메모리 셀 트랜지스터에 공통인 상태에 관련된다; 즉, "변화"는 단일 칩 상의 모든 트랜지스터들의 게이트 길이가 의도한 게이트 길이보다 길거나 짧은 상태에 관련된다. 이러한 상태는 제조 상태로 인해 각 칩마다 (각 로트마다) 발생된다.
기준 전압 발생 회로(20)의 예는 상기 주어지지 않았다. 이 회로는, N-채널 MOS 트랜지스터(52)를 구성하는 더미 셀 트랜지스터의 임계 전압을 Vt1으로 설정함으로써 기준 전압 발생 회로(50)와 유사한 회로로 구현될 수 있다. 이 경우, 더미 셀 트랜지스터의 소스 및 드레인 양단에 인가된 전압은 T1V (= 1.7V - 1.8V)이다. 핫 캐리어에 의해 저하되지 않으므로, 소스 및 드레인 양단의 전압을 감소시키는 트랜지스터는 필요하지 않다.
상기한 바와 같이, 본 발명은, 메모리 셀 트랜지스터의 임계 전압에서의 변화에 어떤 영향도 끼치지 않는 더미 셀 트랜지스터의 소스 및 드레인 양단의 전압을 감소시켜, 안정하고 긴 수명을 갖는 기준 전압 발생 회로(10)를 구비하는 반도체 기억 장치를 이용가능하게 한다.
본 발명이 바람직한 실시예를 참조하여 특히 도시되고 설명되었지만, 본 기술 분야의 숙련자라면, 본 발명의 사상 및 범위에서 벗어나지 않으면서 형태 및 세부를 다양하게 변경할 수 있다는 것을 이해할 것이다. 예를 들어, 상기 실시예에서 기준 전압 발생 회로(20 및 10)가 기준 전압 T1V 및 T2V를 발생시키고, 부스터 회로(22)가 기준 전압 T3V을 발생시키지만, 만일 전원 전위 Vcc가 상대적으로 높으면 기준 전압 발생 회로도 또한 기준 전압 T3V을 발생시킨다. 이 경우, 기준 전압 T3V을 발생시키기 위한 더미 셀 트랜지스터의 임계 전압은 Vt3으로 설정된다. 그러나, 이 경우 더미 셀 트랜지스터의 소스 및 드레인 양단에 인가된 전압이 T3V (= 4.3V)이므로 트랜지스터들이 핫 캐리어에 의해 저하되지 않기 때문에, 더미 셀 트랜지스터가, 기준 전압 발생 회로(10)와 마찬가지로 소스 및 드레인 양단의 전압을 감소시키기 위해 제공되어야 한다.
단일 메모리 셀 트랜지스터에 4-비트 데이터를 기억시키는 마스크 ROM에 본 발명을 적용하기 위해서는, 기준 전압을 발생시키기 위한 회로에 더미 셀 트랜지스터보다 낮은 임계치를 갖는 더미 셀 트랜지스터가 본 발명에 따라 접속되어, 더미 셀 트랜지스터의 소스 및 드레인 양단의 전압을 감소시키는 것이 요구된다.
상기한 바와 같이, 본 발명은, 더미 셀 트랜지스터의 소스 및 드레인 양단의 전압이 메모리 셀 트랜지스터의 임계 전압의 변화에 영향받지 않으면서 감소될 수 있기 때문에 안정하고 긴 수명을 갖는 기준 전압 발생 회로를 구비하는 반도체 기억 장치를 제공한다.

Claims (6)

  1. 출력 단자에서 발생된 전압을 워드선에 공급하는 반도체 기억 장치에 있어서,
    제1 전원 단자 및 상기 출력 단자 사이에 접속되는 저항기 수단; 및
    제2 전원 단자 및 상기 출력 단자 사이에 직렬로 접속되는 제1 및 제2 더미 셀 트랜지스터
    를 포함하되, 상기 제1 더미 셀 트랜지스터 및 상기 제2 더미 셀 트랜지스터는 동일한 제조 공정으로 제조되는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 더미 셀 트랜지스터의 게이트들은 상기 출력 단자에 접속되는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 제1 더미 셀 트랜지스터의 임계 전압 및 상기 제2 더미 셀 트랜지스터의 임계 전압은 서로 다른 반도체 기억 장치.
  4. 반도체 기억 장치에 있어서,
    다수의 메모리 셀 트랜지스터로 구성되는 메모리 셀 어레이;
    상기 다수의 메모리 셀 트랜지스터 중 하나를 각각 선택하는 다수의 워드선;
    어드레스 신호에 응답하여 상기 다수의 워드선 중의 선정된 워드선을 활성화시키는 X 디코더; 및
    상기 활성화된 선정된 워드선에 기준 전압을 공급하기 위한 수단
    을 포함하되,
    상기 기준 전압 공급 수단은:
    제1 전원 단자 및 출력 단자 사이에 접속되는 저항기 수단;
    제2 전원 단자 및 상기 출력 단자 사이에 직렬로 접속되는 제1 및 제2 더미 셀 트랜지스터; 및
    상기 출력 단자에서 발생된 상기 전압을 상기 활성화된 선정된 워드선에 공급하기 위한 수단
    을 포함하고,
    상기 제1 더미 셀 트랜지스터 및 제2 더미 셀 트랜지스터는 동일한 제조 공정으로 제조되는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 메모리 셀 트랜지스터 각각은 임계 전압을 갖는 적어도 2-비트로 된 데이터를 내부에 기억하되, 상기 제1 더미 셀 트랜지스터의 임계 전압은 상기 메모리 셀 트랜지스터에 기억된 선정된 데이터에 대응하는 임계 전압과 실질적으로 동일하고, 상기 제2 더미 셀 트랜지스터의 임계 전압은 상기 선정된 데이터와 다른 데이터의 임계 전압과 실질적으로 동일한 반도체 기억 장치.
  6. 제4항에 있어서, 메모리 셀 트랜지스터에 전원 전압의 범위를 초과하는 다수의 임계치를 설정하기 위해 제조 공정 시 이온 주입이 수행되는 반도체 기억 장치.
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