JP4040772B2

JP4040772B2 - 異なるワードライン電圧を発生する回路を備えた半導体メモリ装置

Info

Publication number: JP4040772B2
Application number: JP33478798A
Authority: JP
Inventors: 秉淳崔; 瀛湖林
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-11-25
Filing date: 1998-11-25
Publication date: 2008-01-30
Anticipated expiration: 2018-11-25
Also published as: US6137726A; JPH11232889A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するものであり、より詳しくはマルチ−ビットデータを貯蔵する半導体メモリ装置で使用するためのワードライン電圧発生回路に関するものである。
【０００２】
【従来の技術】
例えば、読み出し専用メモリ（ｒｅａｄ−ｏｎｌｙｍｅｍｏｒｙ）（以後、ＲＯＭと称する）のメモリセルアレーは、複数の行と複数の列で配列された複数のメモリセルを含む。複数のワードラインは、メモリセルの行に沿って伸長し、複数のビットラインは、メモリセルの列に沿って伸長する。各メモリセルは、対応するワードラインに連結されたゲート、接地されたソース、そして対応するビットラインに連結されたドレーンを有する。アドレスされた（又は選択された）メモリセルからデータを読み出しするためには、アドレスされたメモリセルに連結されたビットラインが選択され、アドレスされたメモリセルに連結されたワードラインがワードライン電圧で設定される。
【０００３】
一般的に、１−ビットデータを貯蔵するメモリセルは、１つのトランジスタを有する。トランジスタのスレショルド電圧は、メモリセルがデータを貯蔵するように、高又は低レベル（ｈｉｇｈｏｒｌｏｗｌｅｖｅｌ）で設定される。しかし、メモリセルは、１回に１ビットのデータを貯蔵する。多くの量のデータを貯蔵するため、メモリセルアレーは、貯蔵されるデータの量に比例してもっと多くのメモリセルを有さなければならないし、これはチップサイズを不可避に増加させる原因になる。
【０００４】
チップサイズの増加なしに、多くの量のデータを貯蔵するメモリデバイスを製造するため、最近、２ビットのデータを１つのメモリセルに貯蔵することが提案されてきた。そのようなメモリセルは、“マルチ−レベルメモリ”又は“マルチ−ビットメモリ”と呼ばれる。いろいろな種類のマルチ−レベルメモリが提供される。１つのタイプにおいて、各メモリセルトランジスタのゲート長さ、又はゲート幅のメモリセルが選択されるとき、流れる電流が多様な値で設定されるように変化する。他のタイプにおいて、ＭＯＳトランジスタのスレショルド電圧が多様な値に変化されるように、各メモリセルのＭＯＳトランジスタに注入される不純物イオンの量が変化される。マルチ−レベルメモリ装置の各メモリセルは、２又はそれより多くの状態で設定されるとき、２又はそれより多くのビットが貯蔵できる。その故、マルチ−レベルメモリ装置の貯蔵能力が増加する。
【０００５】
図１は、１つのメモリセルが２−ビットのデータを貯蔵する場合、マルチ−レベルデータ状態によるワードライン電圧とスレショルド電圧分布との関系を示す。マルチ−ビットＲＯＭの各メモリセルは、４つの異なるスレショルド電圧Ｖｔｈ１−Ｖｔｈ４のうち、１つを有する。スレショルド電圧Ｖｔｈ１−Ｖｔｈ４は、Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３＜Ｖｔｈ４の関係を有する。スレショルド電圧Ｖｔｈ１を有するメモリセルは、メモリセルＭ００に判別され、スレショルド電圧Ｖｔｈ２を有するメモリセルは、メモリセルＭ０１に判別され、スレショルド電圧Ｖｔｈ３を有するメモリセルは、メモリセルＭ１０に判別され、スレショルド電圧Ｖｔｈ４を有するメモリセルは、メモリセルＭ１１に判別されるはずである。メモリセルＭ００、Ｍ０１、Ｍ１０、そしてＭ１１が“００”、“０１”、“１０”、そして“１１”を、各々貯蔵すると仮定してみる。
【０００６】
図２は、データ読み出し動作の間、ワードラインに印加される電圧変化を示す図面である。図１及び図２を参照して、２ビットのデータを貯蔵するメモリセルのデータ読み出し動作が、以下説明される。
【０００７】
まず、２−ビットデータを貯蔵する選択されたメモリセルに連結されたワードラインは、第１ワードライン電圧ＷＬ０に駆動され、その次に選択されたメモリセルを通して電流が流れるかの可否が、図３の感知増幅器回路１７によって判別される。その次に、第１ワードライン電圧ＷＬ０より高い第２ワードライン電圧ＷＬ１が選択されたメモリセルに関連されたワードラインに印加された後、セル電流がメモリセルを通して流れるかの可否がそれによって判別される。最後に、第１及び第２ワードライン電圧ＷＬ０及びＷＬ１より高い第３ワードライン電圧ＷＬ２がワードラインに印加され、その次にセル電流がメモリセルを通して流れるかの可否が判別される。
【０００８】
前述のように、メモリセルが２−ビットデータ（即ち、“００”、“０１”、“１０”、そして“１１”のうち、１つ）を貯蔵する場合において、異なるワードライン電圧ＷＬ０、ＷＬ１、そしてＷＬ２を利用して３回のセンシング動作が順次的に行われ、その次にそのようにセンシングされた結果が論理的に組み合わせ、その結果データ読み出し動作が完了する。データ読み出し動作の間、図２に図示されるように、そのような他のレベルを有するワードライン電圧が要求されるレベルに正確に制御されることがマルチ−ビットデータを貯蔵するメモリデバイスで、非常に重要である。マルチ−ビットデータを貯蔵する従来半導体メモリ装置１でワードライン電圧を制御するスキムが図３に図示されている。
【０００９】
図３を参照すると、半導体メモリ装置１は、図面には、図示されないが、複数のワードライン、複数のビットライン、ワードラインとビットラインの交差点に配列され、各々２、又はそれより多くのビットデータを貯蔵する複数のメモリセルで構成されるメモリセルアレー１０とを含む。ワードラインのうち、１つはアドレスＡｉによって行プリデコーダ回路１１及びブロックデコーダ回路１２によって選択され、ワードライン電圧発生回路１３は、電圧ＶＰを発生し、データ読み出し動作の間、回路１１及び１２を通して電圧ＶＰを選択されたワードラインに供給する。
【００１０】
電圧ＶＰは、図２に図示されるように他の電圧レベルＷＬ０、ＷＬ１、そしてＷＬ２を有する。装置１が低い電源電圧下で、動作するとき、ワードライン電圧発生回路１３は、電源電圧としてワードライン電圧源１４からの電圧ＶＣＣ、又は電圧ＶＣＣより高電圧ＶＰＰを受けて、電圧源１４は、高電圧発生器であり、その次にワードライン電圧ＶＰとして他の電圧を発生する。選択されたメモリセルに連結されたビットラインは、列デコーダ回路１５及び列パスゲート回路１６を通して選択され、その次に感知増幅器回路１７は、セル電流が選択されたビットラインに連結されたメモリセルを通して流れるかの可否を判別する。
【００１１】
従来技術による図３の半導体メモリ装置１で、使用するためのワードライン電圧回路１３は、図４に詳細に図示されている。ワードライン電圧発生回路１３は、“ＡＰＰＡＲＡＴＵＳａｎｄＭＥＴＨＯＤＦＯＲＲＥＡＤＩＮＧＭＵＬＴＩ−ＢＩＴＤＡＴＡＳＴＯＲＥＤＩＮＡＳＥＭＩＣＯＮＤＵＣＴＯＲＭＥＭＯＲＹ”という題目にＵ．Ｓ．Ａ．Ｐａｔ．公報第５４５７６５０号に掲載された。
【００１２】
図４に図示されたように、ワードライン電圧発生回路１３は、３つのダミーセルＭ０１、Ｍ１０、そしてＭ１１を有し、各々がＮＭＯＳトランジスタを含む。ダミーセルＭ０１、Ｍ１０、そしてＭ１は、各々のスレショルド電圧Ｖｔｈ２、Ｖｔｈ３、そしてＶｔｈ４を有する。ダミーセルＭ０１、Ｍ１０、そしてＭ１１は、接地されたソース及びドレーン、そして抵抗ＲＭ１１、ＲＭ２２及びＲＭ３３を通してＰＭＯＳトランジスタ４７に連結されたゲートを有する。
【００１３】
トランジスタ４７は、信号ＣＥＢを受けるように連結されたゲート及び図３のワードライン電圧原１４からの電源電圧ＶＣＣ／ＶＰＰに連結されたソースを有する。ダミーセルＭ０１、Ｍ１０、そしてＭ１１のドレーンは、各々ＮＭＯＳトランジスタ４１、４２、そして４３のゲートに連結される。トランジスタ４１、４２、そして４３のソースは、抵抗ＲＭ４４を通して接地される。
【００１４】
トランジスタ４１、４２、そして４３のドレーンはＰＭＯＳトランジスタ４４、４５、そして４６のドレーンに各々連結される。トランジスタ４４、４５、そして４６は、信号ＮＯ＿ＡＣＴ１、ＮＯ＿ＡＣＴ２、そしてＮＯ＿ＡＣＴ３を受けるように連結されたゲートを有し、それらのソースは、電源電圧ＶＣＣ／ＶＰＰに連結される。出力電圧ＶＰは、トランジスタ４１、４２、そして４３のソースが抵抗ＲＭ４４に連結されたノードから印加される。
【００１５】
抵抗ＲＭ１１、ＲＭ２２、そしてＲＭ３３は、大きい抵抗値を有する。トランジスタ４１、４２、そして４３は、ほとんど０Ｖに近いスレショルド電圧を有する増加型トランジスタ（ｅｎｈａｎｃｅｍｅｎｔ−ｔｙｐｅｔｒａｎｓｉｓｔｏｒｓ）である。ＰＭＯＳトランジスタ４７のゲートに供給される信号ＣＥＢが低レベルであるとき、ノード４Ｂの電圧は、２つの理由のため殆どスレショルド電圧Ｖｔｈ２である。
【００１６】
第一、抵抗ＲＭ１１が大きい抵抗値を有するため、電流がダミーセルＭ０１を通してほとんど流れない。第二、ダミーセルＭ０１のゲート及びドレーンが互いに連結されているため、ノード４Ｂの電圧がダミーセルＭ０１のスレショルド電圧Ｖｔｈ２以上に増加するとき、急に電流がダミーセルＭ０１に流れる。電源電圧が変わるとき、ノード４Ｂの電圧、又はＶｔｈ２である。これはノード４Ｂの電圧がＶｔｈ２以上に増加するとき、ダミーセルＭ０１を通して流れる電流のためである。
【００１７】
類似な理由のため、ノード４Ｃの電圧がダミーセルＭ１０のスレショルド電圧Ｖｔｈ３と同一であり、ノード４Ｄの電圧がダミーセルＭ１１のスレショルド電圧Ｖｔｈ４と同一である。トランジスタ４１、４２、そして４３は、前述したように０Ｖと殆ど同一のスレショルド電圧を有する増加型トランジスタであり、抵抗ＲＭ４４は、大きい値を有する。それ故、出力電圧ＶＰは、信号ＮＯ＿ＡＣＴ１が低レベルであるとき、Ｖｔｈ２（ノード４Ｂの電圧と殆ど同一）、信号ＮＯ＿ＡＣＴ２が低レベルであるとき、Ｖｔｈ３（ノード４Ｃの電圧と殆ど同一）、そして信号ＮＯ＿ＡＣＴ３が低レベルであるとき、Ｖｔｈ４（ノード４Ｄの電圧と殆ど同一）である。
【００１８】
ワードライン電圧発生回路１３の出力電圧ＶＰは、行プリデコーダ回路１１に印加される。それ故、ワードライン電圧は、信号ＮＯ＿ＡＣＴ１が低レベルであるとき、Ｖｔｈ２であり、ワードライン電圧は、信号ＮＯ＿ＡＣＴ２が低レベルであるとき、Ｖｔｈ３であり、ワードライン電圧は、信号ＮＯ＿ＡＣＴ３が低レベルであるとき、Ｖｔｈ４である。
【００１９】
従来技術による、前述されたワードライン電圧発生回路１３は、出力電圧ＶＰがもっと高める場合、出力電圧ＶＰがそのように増加されたレベルほど、抵抗ＲＭ４４を通して、より低めるように設計された。反面、出力電圧ＶＰが要求されるワードライン電圧より低める場合、出力電圧ＶＰが増加されうようにことが不可能である。これはダミーセルＭ０１、Ｍ１０、そしてＭ１１のスレショルド電圧Ｖｔｈ２、Ｖｔｈ３、そしてＶｔｈ４とトランジスタ４１、４２、そして４３のシュレショルド電圧が固定されたためである。その上に、トランジスタ４１、４２、そして４３のスレショルド電圧が工程変化のため変わるとき、出力電圧ＶＰ、即ちワードライン電圧は、もっと変化するはずである。
【００２０】
ＮＭＯＳトランジスタ４１、４２、そして４３のソース電圧が変化すると、それのスレショルド電圧は、この分野でよく知られたボーディ効果によって変わる。ソース電圧が各センシング動作で違うため、各トランジスタ４１、４２、そして４３のスレルド電圧変化量も違う。このため、選択されたメモリセルのゲート−ソース電圧Ｖｇｓが各センシング区間で違う。それ故、選択されたメモリセルを通して流れるセル電流は、各センシング有漢で違い、その結果選択されたメモリセルのセンシングマージンが減少するはずである。即ち、データ読み出し動作の信頼性がより悪化され、最悪の場合、データ読み出し動作が失敗する。それ故、各メモリセルのゲート−ソース電圧を一定に維持させる半導体メモリ装置のワードライン電圧発生回路が要求される。
【００２１】
【発明が解決しようとする課題】
従って、本発明の目的は、１つのメモリセルにマルチ−ビットデータを貯蔵する、向上した信頼性を有する半導体メモリ装置を提供することである。
【００２２】
本発明の他の目的は、工程変化に関係なしに、メモリセルのゲート−ソース電圧が一定に維持できるワードライン電圧発生回路を備えたマルチ−ビット半導体メモリ装置を提供することである。
【００２３】
【課題を解決するための手段】
上述のような目的を達成するための本発明の１特徴によると、本発明の半導体メモリ装置は、複数のスレショルド電圧のうち、１つのスレショルド電圧を有し、マルチ−ビットデータを貯蔵する少なくとも１つのメモリセル、メモリセルに連結された少なくとも１つのワードライン、そしてデータ読み出し動作の間、メモリセルからデータが読み出されるとき、ワードラインに印加される異なるワードライン電圧を順次的に発生するワードライン電圧発生回路とを含む。
【００２４】
このような半導体メモリ装置によると、異なるワードライン電圧はメモリセルのスレショルド電圧、又は異なるワードライン電圧が変化するとき、メモリセルのゲート−ソース電圧が一定に維持されるようにワードライン電圧発生回路によって自動的に調整される。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態が参照図面に基づいて、詳細に説明される。
【００２６】
図５は、本発明の望ましい第１実施形態によるマルチ−ビットデータを貯蔵する半導体メモリ装置１で、使用するためのワードライン電圧発生回路１３−１を示す回路図である。第１実施形態において、回路１３−１が図３の半導体メモリ装置１に具現されることは、この分野に通常的な知識を持っている者には自明のため、他の構成要素の説明は省略する。図５に図示されるように、ワードライン電圧発生回路１３−１は、電源電圧が変化しても、又はメモリセルが設計された特性と他の特性を有してもデータを読み出すための最適のワードライン電圧ＶＰを発生するため、スレショルド電圧Ｖｔｈ１、Ｖｔｈ２、そしてＶｔｈ３を有する３つのダミーセルＭ００、Ｍ０１、そしてＭ１０を使用する。
【００２７】
図５に関連して、回路１３−１は、リファレンス電圧発生器６２及び第１乃至第３ワードライン電圧発生器１００ａ、１００ｂ、そして１００ｃを含む。リファレンス電圧発生器６２は電源電圧変化に関係なしに一定のレベル、例えば、２Ｖのリファレンス電圧Ｖｒｅｆを発生し、リファレンス電圧Ｖｒｅｆを第１乃至第３ワードライン電圧発生器１００ａ、１００ｂ、そして１００ｃに供給する。第１乃至第３ワードライン電圧発生器１００ａ、１００ｂ、そして１００ｃは、電圧ＶＰ、即ちワードライン電圧を出力するためのノードＮＤ１に連結される。
【００２８】
発生器１００ａ、１００ｂ、そして１００ｃ、各々は電源電圧として、図３のワードライン電圧原１４からの電圧ＶＣＣ／ＶＰＰを受ける。その上に、ノードＮＤ１はデータ読み出し動作前後に信号ＳＴＧによってスイッチオン／オフされるＮＭＯＳトランジスタ５９を通して放電される。第１ワードライン電圧発生器１００ａは、第１センシング動作が行われるとき、図２の第１ワードライン電圧ＷＬ０レベルの電圧ＶＰを発生し、第２ワードライン電圧発生器１００ｂは、第２センシング動作が行われるとき、図２の第２ワードライン電圧ＷＬ１レベルの電圧ＶＰを発生し、第３ワードライン電圧発生器１００ｃは、第３センシング動作が行われるとき、図２の第３ワードライン電圧ＷＬ２レベルの電圧ＶＰを発生する。
【００２９】
第１ワードライン電圧発生器１００ａは、検出回路１１０ａ、ダミーセルＭ００、ＰＭＯＳトランジスタ５４、ＮＭＯＳトランジスタ５８及びキャパシタ６０で構成される。検出回路１１０ａは、３つのＰＭＯＳトランジスタ５１、５２、そして５３、２つのＮＭＯＳトランジスタ５６及び５７からなる。ＰＭＯＳトランジスタ５１及び５３は、電流ミラー回路として機能する。ゲートが信号ＮＯ＿ＡＣＴ１を受けるＰＭＯＳトランジスタ５１は、図３の電圧源１４からの電圧ＶＣＣ／ＶＰＰを受ける１電流電極とノード５Ｃに連結された別の電流電極を有する。
【００３０】
信号ＮＯ＿ＡＣＴ１は第１センシング動作が行われる区間の間、高レベルに活性化される。ＰＭＯＳトランジスタ５２は、電圧ＶＣＣ／ＶＰＰとノード５Ｃの間に形成される電流通路及びノード５Ｃ、即ちドレーンに連結されたゲートを有する。ゲートがノード５Ｃに連結されたＰＭＯＳトランジスタ５３は、電圧ＶＣＣ／ＶＰＰとノードＮＤ１との間に形成された電流通路を有する。電流通路がノード５Ｃと接地との間に直列に形成されるＮＭＯＳトランジスタ５６及び５７は、各々ノード５Ａに連結され、信号ＮＯ＿ＡＣＴ１を受けるゲートを有する。
【００３１】
ダミーセルＭ００は、スレショルド電圧Ｖｔｈ１を有するように設定され、キャパシタ６０の一端に連結されたゲートを有する。セルＭ００の１電流電極は接地され、セルＭ００の別の電流電極は、ゲートが接地されたＰＭＯＳトランジスタ５４を通してリファレンス電圧発生器６２に連結される。キャパシタ６０の他端は、ノードＮＤ１に連結される。ゲートが信号ＳＴＧを供給されるＮＭＯＳトランジスタ５８は、ノード５Ｂ、即ちダミーセルＭ００のゲートと接地との間に形成される電流通路を有する。
【００３２】
第１実施形態において、ＰＭＯＳトランジスタ５４の電流駆動能力は、ダミーセルＭ００の電流駆動能力より小さい。即ちＰＭＯＳトランジスタ５４は、ノード５Ａをプリチャージするトランジスタとして機能する。信号ＳＴＧは、データ読み出し動作が行われる前後に高レベルに活性化され、信号ＮＯ＿ＡＣＴ１は、第１センシング動作（又は区間）を示す。
【００３３】
第２及び第３ワードライン電圧発生器１００ｂ及び１００ｃにおいて、第１ワードライン電圧発生器１００ａのそれと同一の構成要素は、同一の参照番号に併記される。便宜上、そのような構成要素に対する説明は、反復しない。第２ワードライン電圧発生器１００ｂは、ダミーセルＭ０１がダミーセルＭ００のスレショルド電圧より高いスレショルド電圧Ｖｔｈ２を有するという点が第１ワードライン電圧発生器１００ａとは異なる。
【００３４】
それ故、信号ＮＯ＿ＡＣＴ２が活性化されるとき、即ち第２センシング区間の間に、電圧ＶＰＰは、第１センシング区間よりもっと高まる。そして、第３ワードライン電圧発生器１００ｃは、ダミーセルＭ１０がダミーセルＭ００及びＭ０１のスレショルド電圧より高いスレショルド電圧Ｖｔｈ３を有するという点が第１及び第２ワードライン電圧発生器１００ａ及び１００ｂとは異なる。それ故、信号ＮＯ＿ＡＣＴ３が活性化されるとき、即ち第３センシング区間の間に、電圧ＶＰＰは、第２センシング区間よりもっと高まる。
【００３５】
図６は、本発明の望ましい第１実施形態によるワードライン電圧発生回路１３−１の動作を説明するためのタイミング図である。ワードライン電圧発生回路１３−１の動作が図５及び図６に基づいて、以下説明される。
【００３６】
電圧ＶＰ、即ち選択されたメモリセルに供給されるワードライン電圧がワードライン電圧発生回路１３−１から発生されない時、図６に図示されたように、信号ＳＴＧは、高レベルの状態であり、信号ＮＯ＿ＡＣＴ１、ＮＯ＿ＡＣＴ２、そしてＮＯ＿ＡＣＴ３は、低レベルの状態にある。これは、トランジスタ５１及び５６を導電させ、トランジスタ５７を導電させないし、その結果ノード５Ｃは、ＰＭＯＳトランジスタ５１を通して電圧ＶＣＣ／ＶＰＰまで充電される。
【００３７】
結果的に、ＰＭＯＳトランジスタ５３の電流通路が発生しない。この時、ダミーセルＭ００、Ｍ０１、そしてＭ１０のゲートは信号ＳＴＧによってスイッチオンされたＮＭＯＳトランジスタ５８を通して低レベル、即ち０Ｖに初期化される。第１実施形態において、データ読み出し動作が行われない時、ワードライン電圧発生器１００ａ、１００ｂ、そして１００ｃによって消耗される電流はなく、これはトランジスタ５７の電流通路が形成されないためである。
【００３８】
データ読み出し動作が始まると、図６に図示されたように、信号ＳＴＧは、高レベルから低レベルになり、信号ＮＯ＿ＡＣＴ１は高レベルになる。これと同時に、信号ＮＯ＿ＡＣＴ２及びＮＯ＿ＡＣＴ３は続いて低レベルで維持される。これは第１ワードライン電圧発生器１００ａを活性化させ、第２及び第３ワードライン電圧発生器１００ｂ及び１００ｃを非活性化させる。第１ワードライン電圧発生器１００ａのＰＭＯＳトランジスタ５１は非活性化され、第１ワードライン電圧発生器のＮＭＯＳトランジスタ５７は、活性化された信号ＮＯ＿ＡＣＴ１によって活性化され、その結果ノード５Ｃは、ＮＭＯＳトランジスタ５６及び５７を通して放電される。
【００３９】
ＰＭＯＳトランジスタ５３のゲート電位が接地電圧になるとき、ノードＮＤ１の電位は要求されるワードライン電圧に少しずつ増加する。ノードＮＤ１電位が増加することによってダミーセルＭ００のゲート電位もブースティングキャパシタ６０によって高める。即ち、ゲートキャパシタンスとキャパシタ６０キャパシタンスとの間のカップリング比率に比例する電圧ＶｇがダミーセルＭ００のゲートに印加される。そのように高まった電圧Ｖｇは、次のように表現される。
【００４０】
【数１】

【００４１】
ここで、記号Ｃｃａｐは、キャパシタ６０のキャパシタンスを示し、記号ＣｃｅｌはダミーセルＭ００のゲートキャパシタンスを示す。
【００４２】
ノードＮＤ１電位が続いて高まることによって、ダミーセルＭ００のゲート電圧Ｖｇは、ダミーセルＭ００のスレショルド電圧Ｖｔｈ１になり、その結果ダミーセルＭ００がターン−オンする。リファレンス電圧Ｖｒｅｆを有するノード５ＡはダミーセルＭ００を通してＮＭＯＳトランジスタ５６のスレショルド電圧以下まで放電され、これはＮＭＯＳトランジスタ５６をターン−オフさせる。ノード５ＣはＶＣＣ／ＶＰＰ−Ｖｔｐ（Ｖｔｐは、トランジスタ５２のスレショルド電圧）の電圧になり、その次にＰＭＯＳトランジスタ５３がターン−オフされる。
【００４３】
即ち、検出回路１１０ａは、ダミーセルＭ００を通して電流が流れるか、否かを検出し、その次に検出結果によって電流をノードＮＤ１に供給する。結果的に電圧ＶＰ、即ちワードライン電圧ＷＬ０は、Ｖｔｈ１＋Ｖｏｆｆｓｅｔの電圧に設定される。電圧Ｖｏｆｆｓｅｔは、メモリセルのゲート−ソース電圧Ｖｇｓとしてセンシングマージンを意味する。電圧Ｖｏｆｆｓｅｔはカップリング比率によって決定され、一定に維持される。
【００４４】
続いて、信号ＮＯ＿ＡＣＴ１が低レベルに非活性化される反面、信号ＮＯ＿ＡＣＴ２は、図６に図示されたように高レベルに活性化される。第２及び第３ワードライン電圧発生器１００ｂ及び１００ｃは、Ｖｔｈ２＋Ｖｏｆｆｓｅｔ及びＶｔｈ３＋Ｖｏｆｆｓｅｔの電圧を発生する。説明の重複を避けるため、発生器１００ｂ及び１００ｃの動作説明は省略する。３回のセンシング動作が完了した後、信号ＳＴＧは、低レベルから高レベルになる。これはノードＮＤ１が接地電圧０Ｖになるようにし、その結果ワードライン電圧発生回路１３−１は非活性化される。
【００４５】
第１実施形態において、各ワードライン電圧発生器１００ａ、１００ｂ、そして１００ｃには、各々スレショルド電圧Ｖｔｈ１、Ｖｔｈ２、そしてＶｔｈ３で設定されたダミーセルＭ００、Ｍ０１、そしてＭ１０が提供される。このため、メモリセルのスレショルド電圧が工程変化のため変化しても、ダミーセルのスレショルド電圧も同一に変化される。特に電圧ＶＰ、即ちワ−ドライン電圧がＶｔｈ１／２／３＋Ｖｏｆｆｓｅｔ）の電圧で維持されなければならない。これはメモリセルのゲート−ソース電圧Ｖｇｓが各センシング動作の間、電圧Ｖｏｆｆｓｅｔで固定されることを意味する（セル電流がメモリセルを通して一定に流れることを意味する）。それ故、データ読み出し動作を信頼性を持って行うことができる。
【００４６】
しかも、第１実施形態において、第１乃至第３ワードライン電圧発生器１００ａ、１００ｂ、そして１００ｃ内のキャパシタ６０のキャパシタンスは、センシングマージンが各センシング動作の間、互いに同一であるように設定される。しかし、キャパシタ６０の値を異なって設定することによって、各センシング動作でセンシングマージンが異なって設定されることは、この分野に通常的な知識を持っている者に自明である。
【００４７】
図７は、本発明の望ましい第２実施形態による図３の半導体メモリ装置１で使用するためのワードライン電圧発生回路１３−２の回路図である。図７で、図５の構成要素と同一の構成要素は同一の参照番号で併記される。
【００４８】
図７に図示されるように、ワードライン電圧発生回路１３−２は、リファレンス電圧発生器６２及び電圧ＶＰ、即ちワードライン電圧を出力するためのノードＮＤ２に共通に連結された３つのワードライン電圧発生器１２０ａ、１２０ｂ、そして１２０ｃで構成される。第２実施形態は、図５のカップリングキャパシタ６０が除去されたという点で、そして各発生器１２０ａ、１２０ｂ、そして１２０ｃのＰＭＯＳトランジスタ６１がプリチャージトランジスタの代わりに抵抗素子として機能するという点で第１実施形態とは違う。図５の回路１３−１と同じように、ワードライン電圧発生回路１３−２も図６のタイミング図によって動作する。
【００４９】
電圧ＶＰ、即ち選択されたメモリセルに供給されるワードライン電圧がワードライン電圧発生回路１３−２で発生しない時、図６に図示されるように、信号ＳＴＧは高レベルの状態であり、信号ＮＯ＿ＡＣＴ１、ＮＯ＿ＡＣＴ２、そしてＮＯ＿ＡＣＴ３は低レベルの状態にある。これはトランジスタ５１及び５６を導電させ、トランジスタ５７を導電させない。その結果ノード５ＥはＰＭＯＳトランジスタ５１を通して電圧ＶＣＣ／ＶＰＰまで充電される。
【００５０】
結果的に、ＰＭＯＳトランジスタ５３の電流通路が形成されない。この時、ノードＮＤ２は信号ＳＴＧによってスイッチオンされたＮＭＯＳトランジスタ５９を通して低レベル、即ち０Ｖに初期化される。第１実施形態のように、データ読み出し動作が行われない時、ワードライン電圧発生器１２０ａ、１２０ｂ、そして１２０ｃによって消耗される電流はなく、これはトランジスタ５７の電流通路が形成されないためである。
【００５１】
データ読み出し動作が始まると、図６に図示されるように、信号ＳＴＧは、高レベルから低レベルになり、信号ＮＯ＿ＡＣＴ１は高レベルになる。これと同時に信号ＮＯ＿ＡＣＴ２及びＮＯ＿ＡＣＴ３は続いて低レベルで維持される。これは第１ワードライン電圧発生器１２０ａを活性化させ、第２及び第３ワードライン電圧発生器１２０ｂ及び１２０ｃを非活性化させる。第１ワードライン電圧発生器１２０ａのＰＭＯＳトランジスタ５１は非活性化され、第１ワードライン電圧発生器１２０ａのＮＭＯＳトランジスタ５７は、活性化された信号ＮＯ＿ＡＣＴ１によって活性化され、その結果ノード５Ｅは、ＮＭＯＳトランジスタ５６及び５７を通して放電される。
【００５２】
所定時間が経過した後、即ちＰＭＯＳトランジスタ５３のゲート電位が接地電圧になるとき、ノードＮＤ２の電位は、要求されるワードライン電圧まで少しずつ増加する。ノードＮＤ２電位が増加することによってダミーセルＭ００のゲート電位もノードＮＤ２電位まで高め、その結果ダミーセルＭ００はターン−オンする。ＰＭＯＳトランジスタ６１の電流駆動能力がダミーセルＭ００の電流駆動能力より大きいため、ノード５Ｄ電圧は続いてトランジスタ５６のスレショルド電圧より高い電圧で維持される。
【００５３】
ノードＮＤ２電位が続いて高まることによって、ダミーセルＭ００のゲート電圧は、ダミーセルＭ００のスレショルド電圧Ｖｔｈ１より高め、その結果ノード５Ｄ電圧がトランジスタ５６のスレショルド電圧以下に下がる。結果的にＮＭＯＳトランジスタ５６がターン−オフされ、ノード５ＥはＶＣＣ／ＶＰＰ−Ｖｔｐ（Ｖｔｐは、トランジスタ５２のスレショルド電圧）の電圧になり、ＰＭＯＳトランジスタ５３がターン−オフされる。
【００５４】
即ち、検出回路１３０ａは、ダミーセルＭ００を通して電流が流れるか否かを検出し、その次に検出結果によって電流をノードＮＤ２に供給する。それ故、電圧ＶＰ、即ちワードライン電圧ＷＬ０は、Ｖｔｈ１＋Ｖｏｆｆｓｅｔの電圧で設定される。電圧Ｖｏｆｆｓｅｔは、メモリセルのゲート−ソース電圧Ｖｇｓとしてセンシングマージンを意味する。電圧ＶｏｆｆｓｅｔはＰＭＯＳトランジスタ６１とダミーセルＭ００のターン−オン抵抗比率によって決定され、一定に維持される。
【００５５】
続いて、信号ＮＯ＿ＡＣＴ１が低レベルに非活性化される反面、信号ＮＯ＿ＡＣＴ２は、図６に図示されたように高レベルに活性化される。第２及び第３ワードライン電圧発生器１２０ｂ及び１２０ｃは、第１ワードライン電圧発生器１２０ａと同一の方法で動作し、各々がＶｔｈ２＋Ｖｏｆｆｓｅｔ及びＶｔｈ３＋Ｖｏｆｆｓｅｔの電圧を発生する。説明の重複を避けるため、発生器１００ｂ及び１００ｃの動作説明は省略される。３回のセンシング動作が完了された後、信号ＳＴＧは、低レベルから高レベルになる。これはノードＮＤ２が接地電圧０Ｖになるようにし、その結果ワードライン電圧発生回路１３−２は非活性化される。
【００５６】
ここで、電圧ＶＰ、即ち、ワードライン電圧がＶｔｈ１／２／３＋Ｖｏｆｆｓｅｔの電圧として維持しなければならない、これはメモリセルのゲートーソース電圧が各センシング動作の間に電圧Ｖｏｆｆｓｅｔとして固定されることを意味する（セル電流がメモリセルを通じて一定に流れることを意味する）。というわけで、データ読み出し動作が信頼性にあるように遂行できる。
【００５７】
上述した第２実施形態において、第１ないし第３ワードライン電圧発生器１２０ａ、１２０ｂ及び１２０ｃ内の各ＰＭＯＳトランジスタ６１の抵抗値はセンシングマージンがセンシング動作の間に互いに同一に設定される。しかしながら、ＰＭＯＳトランジスタ６１の各ターン−オン抵抗値を異なって設定されることによって、各センシング動作でセンシングマージンが異なって設定されられることは、本分野に熟練された者には明らかである。
【００５８】
図８は、本発明の望ましい第３実施形態に従う図３の半導体メモリ装置１に使用するためのワードライン電圧発生回路１３−３の回路図である。図８において、図５の構成要素と同一な構成要素には同一な参照番号で表記される。第３実施形態は図５の各発生器１００ａ、１００ｂ及び１００ｃのキャパシタが、各々が図８に図示されたように、連結された２つの抵抗Ｒ０、Ｒ１と、Ｒ０、Ｒ２と、そしてＲ０、Ｒ３と、１つのＮＭＯＳトランジスタ６２で構成される電圧分配器１６０ａ、１６０ｂ、そして１６０ｃに対置される点が第１実施形態とは違う。
【００５９】
電圧分配器１６０ａ、１６０ｂ、そして１６０ｃの各ＮＭＯＳトランジスタ６２は、対応する信号ＮＯ＿ＡＣＴ１、ＮＯ＿ＡＣＴ２、そしてＮＯ＿ＡＣＴ３によってスイッチオン／オフされる。第３実施形態において、各電圧分配器１６０ａ、１６０ｂ、そして１６０ｃの抵抗Ｒ０は同一の値を有し、抵抗Ｒ１、Ｒ２、そしてＲ３は、別の抵抗値を有する。図５の回路１３−１のように、ワードライン電圧発生回路１３−３も、図６タイミング図によって動作する。
【００６０】
第３実施形態によるワードライン電圧発生回路１３−３の動作が図６及び図８に基づいて、以下説明される。
【００６１】
電圧ＶＰ、即ち選択されたメモリセルに供給されるワードライン電圧がワードライン電圧発生回路１３−３から発生されない時、図６に図示されたように、信号ＳＴＧは高レベルの状態であり、信号ＮＯ＿ＡＣＴ１、ＮＯ＿ＡＣＴ２、ＮＯ＿ＡＣＴ３は低レベルの状態にある。これはトランジスタ５１及び５６を導電させ、トランジスタ５７を導電させないし、その結果ノード５ＨはＰＭＯＳトランジスタ５１を通して電圧ＶＣＣ／ＶＰＰまで充電される。
【００６２】
結果的にＰＭＯＳトランジスタ５３の電流通路が形成されない。この時、ノードＮＤ３は信号ＳＴＧによってスイッチオンされたＮＭＯＳトランジスタ５９を通して低レベル、即ち０Ｖに初期化される。第１実施形態のように、データ読み出し動作が行われない時、ワードライン電圧発生器１４０ａ、１４０ｂ、そして１４０ｃによって消耗される電流はなく、これはトランジスタ５７の電流通路が形成されないためである。
【００６３】
データ読み出し動作が開始されると、図６に示したように、信号ＳＴＧは高レベルから低レベルになり、信号ＮＯ＿ＡＣＴ１は高レベルになる。これと共に、信号ＮＯ＿ＡＣＴ２及びＮＯ−ＡＣＴ３は続けて低レベルに維持される。これは第１ワードライン電圧発生器１４０ａが活性化され、第２及び第３ワードライン電圧発生器１４０ｂ及び１４０ｃが非活性化される。第１ワードライン電圧発生器１４０ａのＰＭＯＳトランジスタ５１は非活性化され、そのＮＭＯＳトランジスタ５７は活性化された信号ＮＯ＿ＡＣＴ１に従って活性化される。その結果、ノード５ＨはＮＭＯＳトランジスタ５６及び５７を通じて放電される。
【００６４】
所定時間が経過した後、即ち、ＰＭＯＳトランジスタ５３のゲート電位が接地電圧になるとき、ノードＮＤ３の電位は要求されたワードライン電圧まで少しづつ増加する。ノードＮＤ３の電位が増加することによってダミーセルＭ００のゲート電位も電圧分配器１６０ａを通じてノードＮＤ３電位まで高くなる。しかしながら、分配器１６０ａの出力電圧がノードＮＤ３の電圧よりも低いので、ノードＮＤ３電圧がダミーセルＭ００のスレショルド電圧Ｖｔｈ１に到達してもダミーセルＭ００は導電されない。
【００６５】
ノードＮＤ３電位が高くなることによって、ダミーセルＭ００のゲート電圧はダミーセルＭ００のスレショルド電圧Ｖｔｈ１と同一もしくは高くなり、その結果、ノード５Ｆ電圧がトランジスタ５６のスレショルド電圧以下に低くなる。結果的にＮＭＯＳトランジスタ５６がターン−オフされ、ノード５ＨはＶＣＣ／ＶＰＰ−Ｖｔｐ（Ｖｔｐはトランジスタ５２のスレショルド電圧である）の電圧になり、ＰＭＯＳトランジスタ５３がタンーオフされる。
【００６６】
即ち、検出回路１５０ａはダミーセルＭ００を通じて電流か流れるか否かを検出し、その次に、検出結果に従って電流をノードＮＤ３に供給する。従って、電圧ＶＰ、即ち、ワードライン電圧ＷＬ０はＶｔｈ１＋Ｖｏｆｆｓｅｔの電圧で設定される。電圧Ｖｏｆｆｓｅｔはメモリセットのゲート−ソース電圧Ｖｇｓとしてセンシングマージンを意味する。Ｖｏｆｆｓｅｔは抵抗Ｒ０及びＲ１の間の抵抗比率によって決定され、一定に維持される。
【００６７】
続いて、信号ＮＯ＿ＡＣＴ１が低レベルに非活性化される反面、信号ＮＯ＿ＡＣＴ２は図６に示したように高レベルに活性化される。第２及び第３ワードライン電圧発生器１４０ｂ及び１４０ｃは第１ワードライン電圧発生器１４０ａと同一な方法として、動作するし、各々Ｖｔｈ２＋Ｖｏｆｆｓｅｔ及びＶｔｈ３＋Ｖｏｆｆｓｅｔの電圧を発生する。説明の反複を避けるため、発生器１４０ｂ及び１４０ｃの動作の説明は省略する。三つのセンシングの動作が完了した後、信号ＳＴＧは低レベルから高レベルになる。これはノードＮＤ３が接地電圧０Ｖになり、その結果、ワードライン電圧発生回路１３−３は非活性化される。
【００６８】
ここで、電圧ＶＰ、即ち、ワードライン電圧がＶｔｈ１＋２／３／＋Ｖｏｆｆｓｅｔの電圧として維持されなければならない。これはメモリセルのゲートーソース電圧Ｖｓｇが各センシング動作の間に、電圧Ｖｏｆｆｓｅｔとして固定されることを意味する（セル電流がメモリセルを通じて一定に流れることを意味する）。というわけで、データ読み出し動作が信頼性を持って遂行できる。
【００６９】
上述した第３実施形態において、第２ないし第３ワードライン電圧発生器１４０ａ、１４０ｂ、１４０ｃ内の各抵抗Ｒ１、Ｒ２及びＲ３の値はセンシングマージンが各センシング動作の間互いに同一であるように設定される。しかしながら、抵抗Ｒ１、Ｒ２及びＲ３の抵抗値を変化させることによって、各センシング動作でセンシングマージンが異なって設定されることは本分野に熟練した者には明らかである。
【００７０】
ここで、例示的に示した実施形態を利用して本発明を説明したが、本発明の範囲は開示された実施形態に限定されることではなく、多様な変形例及び類似な構成を含む請求の範囲に開示されたもののみに限定される。従って、請求の範囲はそのような変形例と類似な構成を含むことで解釈しなければならない。
【００７１】
【発明の効果】
上述したように、ワードライン電圧Ｖｔｈ１／２／３＋Ｖｏｆｆｓｅｔの電圧で維持されることによって、メモリセルのゲートーソース電圧が各センシング動作の間に電圧Ｖｏｆｆｓｅｔとして固定される。即ち、セル電流がメモリセルを通じて一定に流れる。従って、データ読み出し動作が信頼性を持って遂行できる。
【図面の簡単な説明】
【図１】１つのメモリセルが２−ビットデータを貯蔵する場合、マルチ−レベルデータ状態によるワードライン電圧及びスレショルド電圧分布の間の間系を示す図面である。
【図２】データ読み出し動作の間、ワードラインに印加される電圧変化を示す図面である。
【図３】ワードライン電圧発生回路を備えた従来半導体メモリ装置のブロック回路を示す図面である。
【図４】従来技術による図３の半導体メモリ装置のワードライン電圧発生回路を示す図面である。
【図５】本発明の望ましい第１実施形態による図３の半導体メモリ装置のワードライン電圧発生回路を示す図面である。
【図６】図５のワードライン電圧発生回路の動作を説明するためのタイミング図である。
【図７】本発明の望ましい第２実施形態による図３の半導体メモリ装置のワードライン電圧発生回路を示す図面である。
【図８】本発明の望ましい第２実施形態による図３の半導体メモリ装置のワードライン電圧発生回路を示す図面である。
【符号の説明】
１０：メモリセルアレー
１１：行プリデコーダ
１２：ブロックデコーダ回路
１３：ワードライン電圧発生回路
１４：ワードライン電圧原
１５：列デコーダ回路
１６：列パスゲーティング
１７：感知増幅器回路

Claims

複数のスレショルド電圧のうち、１つのスレショルド電圧を有し、マルチービットデータを貯蔵する少なくとも１つのメモリセルと、
前記メモリセルに連結された１つのワードラインと、
データ読み出し動作の間、前記メモリセルからデータが読み出されるとき、前記ワードラインに印加される異なるワードライン電圧を順次的に発生する手段とを含み、
前記メモリセルのスレショルド電圧、又は異なるワードライン電圧が変化されるとき、各センシング動作の間、オフセット電圧を一定に維持して、前記異なるワードライン電圧が前記手段によって自動的に調整され、
ワードライン電圧は、オフセット電圧とスレショルド電圧との和であることを特徴とする半導体メモリ装置。
前記手段は、前記異なるワードライン電圧を出力するための出力端子と、前記出力端子に共通に連結され、メモリセルが導電状態であるとき、前記メモリセルを通して流れる電流が一定に維持されるように前記異なるワードライン電圧を発生する複数のワードライン電圧発生器とを含むことを特徴とする請求項１に記載の半導体メモリ装置。
前記手段は、前記出力端子と接地電圧との間に連結されたリセットトランジスタを付加的に含み、前記リセットトランジスタは、前記データ読み出し動作前後に、スイッチオンされることを特徴とする請求項２に記載の半導体メモリ装置。
前記各ワードライン電圧発生器は、
前記出力端子に連結されたゲート、接地された１電流電極及びリファレンス電圧を受ける別の電流電極を有し、前記メモリセルのスレショルド電圧のうち、１つで設定されるダミーセルと、
前記ダミーセルのゲートと前記出力端子との間に連結されたカップリングキャパシタと、
前記ダミーセルの１電流電極に連結され、前記ダミーセルが導電されたかの可否を検出して検出結果によって前記出力端子に電流を供給する検出回路と
を含むことを特徴とする請求項２に記載の半導体メモリ装置。
前記各ワードライン電圧発生器は、前記ダミーセルのゲート及び接地電圧の間に連結され、前記データ読み出し動作前後にスイッチオンされるリセットトランジスタとを付加的に含むことを特徴とする請求項４に記載の半導体メモリ装置。
前記各ワードライン電圧発生器は、接地されたゲート、前記基準電圧を受ける１電流電極及び前記ダミーセルの他の電流電極に連結された別の電流電極を有するＰＭＯＳトランジスタを付加的に含むことを特徴とする請求項５に記載の半導体メモリ装置。
前記ＰＭＯＳトランジスタの電流駆動能力は、前記ダミーセルの電流駆動能力より小さいことを特徴とする請求項６に記載の半導体メモリ装置。
前記メモリセルのセル電流量が前記データ読み出し動作の各センシング区間の間、互いに同一であるように、前記ワードライン電圧発生器のカップリングキャパシタの値は、同一に設定されることを特徴とする請求項４に記載の半導体メモリ装置。
前記メモリセルのセル電流量が前記データ読み出し動作の各センシング区間の間、相違うように、前記ワードライン電圧発生器のカップリングキャパシタの値は、異なって設定されることを特徴とする請求項４に記載の半導体メモリ装置。
前記各ワードライン電圧発生器は、前記出力端子に連結されたゲート、接地された１電流電極及びリファレンス電圧を受ける別の電流電極を有し、前記メモリセルのスレショルド電圧のうち、１つで設定されるダミーセルと、
前記ダミーセルの別の電流電極と前記基準電圧との間に連結された抵抗素子と、
前記ダミーセルの別の電流電極及び前記抵抗素子の一端に連結され、前記ダミーセルが導電されたかの可否を検出して検出結果によって前記出力端子に電流を供給する検出回路と
を含むことを特徴とする請求項２に記載の半導体メモリ装置。
前記抵抗素子は、前記リファレンス電圧と前記ダミーセルの別の電流電極との間に形成される電流通路及び接地されたゲートを有するＰＭＯＳトランジスタで構成されることを特徴とする請求項１０に記載の半導体メモリ装置。
前記ダミーセルの電流駆動能力は、前記ＰＭＯＳトランジスタの電流駆動能力より小さいことを特徴とする請求項１１に記載の半導体メモリ装置。
前記メモリセルのセル電流量が前記データ読み出し動作の各センシング区間の間、互いに同一であるように、前記ワードライン電圧発生器の抵抗素子の値は、同一に設定されることを特徴とする請求項１２に記載の半導体メモリ装置。
前記メモリセルのセル電流量が前記データ読み出し動作の各センシング区間の間、相違うように、前記ワードライン電圧発生器の抵抗素子の値は、異なって設定されることを特徴とする請求項１２に記載の半導体メモリ装置。
前記各ワードライン電圧発生器は、
前記出力端子に連結されたゲート、接地された１電流電極及びリファレンス電圧を受ける別の電流電極を有し、前記メモリセルのスレショルド電圧のうち１つで設定されるダミーセルと、
前記ダミーセルのゲートと前記出力端子との間に連結され、前記出力端子の電圧を分配して、前記分配された電圧を前記ダミーセルのゲートに供給する電圧分配器と、
前記ダミーセルの別の電流電極に連結され、前記ダミーセルが導電されたかの可否を検出して検出結果によって前記出力端子に電流を供給する検出回路と
を含むことを特徴とする請求項２に記載の半導体メモリ装置。
前記各ワードライン電圧発生器は、接地されたゲート、前記リファレンス電圧を受ける１電流電極及び前記ダミーセルの他の電流電極に連結された別の電極電極を有するＰＭＯＳトランジスタを付加的に含むことを特徴とする請求項１５に記載の半導体メモリ装置。
前記ＰＭＯＳトランジスタ電流駆動能力は、前記ダミーセルの電流駆動能力より小さいことを特徴とする請求項１６に記載の半導体メモリ装置。
前記電圧分配器は、
前記出力端子に連結された一端と、前記ダミーセルのゲートに連結された他の端を有する第１抵抗素子と、
前記ダミーセルのゲート及び前記第１抵抗素子の他の端に連結された一端と接地された他の端を有する第２抵抗素子とを含むことを特徴とする請求項１６に記載の半導体メモリ装置。
前記各ワードライン電圧発生器の第１抵抗素子は、互いに同一の値を有し、第２抵抗素子は、相違う値を有することを特徴とする請求項１８に記載の半導体メモリ装置。
前記電圧分配器は、前記第２抵抗素子の他の端と接地電圧との間に連結され、対応するセンシング区間の間ばかり、スイッチオンされるトランジスタを付加的に含むことを特徴とする請求項１９に記載の半導体メモリ装置。
前記検出回路は、
電源電圧に連結されたソースと互いに連結されたゲート及びドレーンを有する第１ＰＭＯＳトランジスタと、
前記電源電圧に連結されたソース、前記第１ＰＭＯＳトランジスタのゲートに連結されたゲート及び前記出力端子に連結されたドレーンを有する第２ＰＭＯＳトランジスタと、
前記電源電圧に連結されたソース、前記第１ＰＭＯＳトランジスタのドレーンに連結されたドレーン及び選択信号を受けるゲートを有する第３ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレーンに連結されたドレーン、前記リファレンス電圧と前記ダミーセルの別の電流電極に連結されたゲート及びソースを有する第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソースに連結されたドレーン、接地されたソース及び前記選択信号を受けるゲートを有する第２ＮＭＯＳトランジスタとを含み、
前記第１及び第２ＰＭＯＳトランジスタを電流ミラー回路として機能することを特徴とする請求項４、１１、又は１５のいずれかに記載の半導体メモリ装置。
各々が少なくとも２ビットの情報を示すマルチ−ビットデータを貯蔵し、ゲート及び電流通路を有する行と列に配列された複数のメモリセルと、
前記メモリセルのゲートに連結された複数のワードラインと、
前記ワードラインに連結され、アドレス信号によって前記ワードラインのうち、１つを選択する行デコーダ回路と、
前記行デコーダ回路に連結され、データ読み出し動作の間、選択されたメモリセルからデータが読み出されるとき、前記選択されたワードラインに印加される異なるワードライン電圧を発生するワードライン電圧発生回路とを含み、
前記メモリセルのスレショルド電圧、又は異なるワードライン電圧が変化されるとき、各センシング動作の間、オフセット電圧を一定に維持して、前記異なるワードライン電圧が前記手段によって自動に調整され、
前記ワードライン電圧発生回路は、前記異なるワードライン電圧を出力するための出力端子と、前記異なるワードライン電圧を各々発生する複数のワードライン電圧発生器と、前記各ワードライン電圧発生器に共通に連結されたリファレンス電圧発生器と、前記出力端子と接地電圧に連結され、データ読み出し動作前後にスイッチオンされる第１リセットトランジスタで構成され、
ワードライン電圧は、オフセット電圧とスレショルド電圧との和であることを特徴とする半導体メモリ装置。
前記各ワードライン電圧発生器は、
前記出力端子に連結されたゲート、接地された１電流電極及び前記リファレンス電圧発生器に連結された別の電流電極を有し、前記各メモリセルのスレショルド電圧のうち１つで設定されるダミーセルと、
前記ダミーセルのゲートと前記出力端子との間に連結されたカップリングキャパシタと、
前記ダミーセルの別の電流電極に連結され、前記ダミーセルが導電されたかの可否を検出して検出結果によって前記出力端子に電流を供給する検出回路と、
前記ダミーセルのゲートと接地電圧との間に連結され、前記データ読み出し動作前後にスイッチオンされる第２リセットトランジスタとを含むことを特徴とする請求項２２に記載の半導体メモリ装置。
前記各ワードライン電圧発生器は、接地されたゲート、前記リファレンス電圧発生器に連結された１電流電極及び前記ダミーセルの別の電流電極に連結された他の電流電極を有するＰＭＯＳトランジスタを付加的に含み、前記ＰＭＯＳトランジスタ電流駆動能力は、前記ダミーセルの電流駆動能力より小さいことを特徴とする請求項２３に記載の半導体メモリ装置。
前記メモリセルのセル電流量が前記データ読み出し動作の各センシング区間の間、互いに同一であるように、前記ワードライン電圧発生器のカップリングキャパシタの値は、同一に設定されることを特徴とする請求項２４に記載の半導体メモリ装置。
前記メモリセルのセル電流量が前記データ読み出し動作の各センシング区間の間、相違うように、前記ワードライン電圧発生器のカップリングキャパシタの値は、異なって設定されることを特徴とする請求項２４に記載の半導体メモリ装置。
前記各ワードライン電圧発生器は、
前記出力端子に連結されたゲート、接地された１電流電極及び前記リファレンス電圧発生器に連結された別の電流電極を有し、前記各メモリセルのスレショルド電圧のうち１つで設定されるダミーセルと、
前記ダミーセルの別の電流電極と、前記リファレンス電圧発生器との間に連結された抵抗素子と、
前記ダミーセルの別の電流電極と前記抵抗素子に連結され、前記ダミーセルが導電されたかの可否を検出して検出結果によって前記出力端子に電流を供給する検出回路とを含むことを特徴とする請求項２２に記載の半導体メモリ装置。
前記抵抗素子は、前記リファレンス電圧発生器と前記ダミーセルの別の電流電極との間に形成される電流通路及び接地されたゲートを有するトランジスタで構成され、前記ダミーセルの電流駆動能力は、前記トランジスタの電流駆動能力より小さいことを特徴とする請求項２７に記載の半導体メモリ装置。
前記メモリセルのセル電流量が前記データ読み出し動作の各センシング区間の間、互いに同一であるように、前記ワードライン電圧発生器の抵抗素子の値は、同一に設定されることを特徴とする請求項２８に記載の半導体メモリ装置。
前記メモリセルのセル電流量が前記データ読み出し動作の各センシング区間の間、相違うように、前記ワードライン電圧発生器の抵抗素子の値は、異なって設定されることを特徴とする請求項２８に記載の半導体メモリ装置。
前記各ワードライン電圧発生器は、
前記出力端子に連結されたゲート、接地された１電流電極及び前記リファレンス電圧発生器に連結された別の電流電極を有し、前記各メモリセルのスレショルド電圧のうち１つで設定されるダミーセルと、
前記ダミーセルのゲートと前記出力端子との間に連結され、前記出力端子の電圧を分配して、前記分配された電圧を前記ダミーセルのゲートに供給する電圧分配器と、
前記ダミーセルの別の電流電極に連結され、前記ダミーセルが導電されたかの可否を検出して検出結果によって前記出力端子に電流を供給する検出回路とを含むことを特徴とする請求項２２に記載の半導体メモリ装置。
前記各ワードライン電圧発生器は、接地されたゲート、前記リファレンス電圧発生器に連結された１電流電極及び前記ダミーセルの別の電流電極に連結された他の電流電極を有するＰＭＯＳトランジスタを付加的に含み、前記ＰＭＯＳトランジスタ電流駆動能力は、前記ダミーセルの電流駆動能力より小さいことを特徴とする請求項３１に記載の半導体メモリ装置。
前記電圧分配器は、
前記出力端子に連結された一端と、前記ダミーセルのゲートに連結された他の端を有する第１抵抗素子と、
前記ダミーセルのゲート及び前記第１抵抗素子の他の端に連結された一端と接地された他の端を有する第２抵抗素子と、
前記第２抵抗素子の他の端と接地電圧との間に連結され、対応するセンシング区間の間ばかり、スイッチオンされるＮＭＯＳトランジスタとを含むことを特徴とする請求項３２に記載の半導体メモリ装置。
前記各ワードライン電圧発生器の第１抵抗素子は、互いに同一の値を有し、第２抵抗素子は、相違う値を有することを特徴とする請求項３３に記載の半導体メモリ装置。
前記検出回路は、電源電圧に連結されたソースと互いに連結されたゲート及びドレーンを有する第１ＰＭＯＳトランジスタと、前記電源電圧に連結されたソース、前記第１ＰＭＯＳトランジスタのゲートに連結されたゲート及び前記出力端子に連結されたドレーンを有する第２ＰＭＯＳトランジスタと、前記電源電圧に連結されたソース、前記第１ＰＭＯＳトランジスタのドレーンに連結されたドレーン及び選択信号を受けるゲートを有する第３ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレーンに連結されたドレーン、前記リファレンス電圧と前記ダミーセルの別の電流電極に連結されたゲート及びソースを有する第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタのソースに連結されたドレーン、接地されたソース及び前記選択信号を受けるゲートを有する第２ＮＭＯＳトランジスタを含み、前記第１及び第２ＰＭＯＳトランジスタを電流ミラー回路として機能することを特徴とする請求項２３、２７、又は３１のいずれかに記載の半導体メモリ装置。
各々が少なくとも２ビットの情報を示すマルチ−ビットデータを貯蔵し、ゲート及び電流通路を有する行と列で配列された複数のメモリセルと、
前記メモリセルのゲートに連結された複数のワードラインと、
前記ワードラインに連結され、アドレス信号によって前記ワードラインのうち、１つを選択する行ディコーダ回路と、
前記行ディコーダ回路に連結され、データ読み出し動作の間、選択されたメモリセルからデータが読み出されるとき、前記選択されたワードラインに印加される異なるワードライン電圧を発生するワードライン電圧発生回路とを含み、
前記ワードライン電圧発生回路は、前記異なるワードライン電圧を出力するための出力端子と、前記異なるワードライン電圧を各々発生する複数のワードライン電圧発生器と、前記出力端子と接地電圧に連結され、データ読み出し動作前後にスイッチオンされる第１リセットトランジスタで構成され、
前記各ワードライン電圧発生器は、前記出力端子に連結されたゲート、接地された１電流電極及び前記リファレンス電圧を受ける別の電流電極を有し、前記各メモリセルのスレショルド電圧のうち１つで設定されるダミーセルと、前記ダミーセルのゲートと前記出力端子との間に連結されたカップリングキャパシタと、前記ダミーセルの別の電流電極に連結され、前記ダミーセルが導電されたかの可否を検出して検出結果によって前記出力端子に電流を供給する検出回路と、前記ダミーセルのゲートと接地電圧との間に連結され、前記データ読み出し動作前後にスイッチオンされる第２リセットトランジスタとを含むことを特徴とする半導体メモリ装置。
前記各ワードライン電圧発生器は、接地されたゲート、前記リファレンス電圧を受ける１電流電極及び前記ダミーセルの別の電流電極に連結された他の電極を有するＰＭＯＳトランジスタを付加的に含み、前記ＰＭＯＳトランジスタ電流駆動能力は、前記ダミーセルの電流駆動能力より小さいことを特徴とする請求項３６に記載の半導体メモリ装置。
前記メモリセルのセル電流量が前記データ読み出し動作の各センシング区間の間、互いに同一であるように、前記ワードライン電圧発生器のカップリングキャパシタの値は、同一に設定されることを特徴とする請求項３７に記載の半導体メモリ装置。
前記メモリセルのセル電流量が前記データ読み出し動作の各センシング区間の間、相違うように、前記ワードライン電圧発生器のカップリングキャパシタの値は、異なって設定されることを特徴とする請求項３７に記載の半導体メモリ装置。
各々が少なくとも２ビットの情報を示すマルチ−ビットデータを貯蔵し、ゲート及び電流通路を有する行と列で配列された複数のメモリセルと、
前記メモリセルのゲートに連結された複数のワードラインと、
前記ワードラインに連結され、アドレス信号によって前記ワードラインのうち、１つを選択する行ディコーダ回路と、
前記行ディコーダ回路に連結され、データ読み出し動作の間、選択されたメモリセルからデータが読み出しされるとき、前記選択されたワードラインに印加される異なるワードライン電圧を発生するワードライン電圧発生回路を含み、
前記ワードライン電圧発生回路は、前記異なるワードライン電圧を出力するための出力端子と、前記異なるワードライン電圧を各々発生する複数のワードライン電圧発生器と、前記出力端子と接地電圧に連結され、データ読み出し動作前後にスイッチオンされる第１リセットトランジスタで構成され、
前記各ワードライン電圧発生器は、前記出力端子に連結されたゲート、接地された１電流電極及び前記リファレンス電圧を受ける別の電流電極を有し、前記各メモリセルのスレショルド電圧のうち１つで設定されるダミーセルと、前記ダミーセルのゲートと前記出力端子との間に連結されたカップリングキャパシタと、前記ダミーセルの別の電流電極に連結され、前記ダミーセルが導電されたかの可否を検出して検出結果によって前記出力端子に電流を供給する検出回路と、前記ダミーセルのゲートと接地電圧との間に連結され、前記データ読み出し動作前後にスイッチオンされる第２リセットトランジスタとを含むことを特徴とする半導体メモリ装置。
前記リファレンス電圧と前記ダミーセルの別の電流電極の間に形成される電流通路及び接地されたゲートを有するトランジスタで構成された抵抗素子を具備し、前記ダミーセルの電流駆動能力は、前記トランジスタの電流駆動能力より小さいことを特徴とする請求項４０に記載の半導体メモリ装置。
前記メモリセルのセル電流量が前記データ読み出し動作の各センシング区間の間、互いに同一であるように、前記ワードライン電圧発生器の抵抗素子の値は、同一に設定されることを特徴とする請求項４１に記載の半導体メモリ装置。
前記メモリセルのセル電流量が前記データ読み出し動作の各センシング区間の間、相違うように、前記ワードライン電圧発生器の抵抗素子の値は、異なって設定されることを特徴とする請求項４１に記載の半導体メモリ装置。
各々が少なくとも２ビットの情報を示すマルチ−ビットデータを貯蔵し、ゲート及び電流通路を有する行と列で配列された複数のメモリセルと、
前記メモリセルのゲートに連結された複数のワードラインと、
前記ワードラインに連結され、アドレス信号によって前記ワードラインのうち、１つを選択する行ディコーダ回路と、
前記行ディコーダ回路に連結され、データ読み出し動作の間、選択されたメモリセルからデータが読み出されるとき、前記選択されたワードラインに印加される異なるワードライン電圧を発生するワードライン電圧発生回路を含み、
前記ワードライン電圧発生回路は、前記異なるワードライン電圧を出力するための出力端子と、前記異なるワードライン電圧を各々発生する複数のワードライン電圧発生器と、前記出力端子と接地電圧に連結され、データ読み出し動作前後にスイッチオンされる第１リセットトランジスタで構成され、
前記各ワードライン電圧発生器は、前記出力端子に連結されたゲート、接地された１電流電極及び前記リファレンス電圧を受ける別の電流電極を有し、前記各メモリセルのスレショルド電圧のうち１つで設定されるダミーセルと、前記ダミーセルのゲートと前記出力端子との間に連結され、前記出力端子の電圧を分配して前記分配された電圧を前記ダミーセルのゲートに供給する電圧分配器と、前記ダミーセルの別の電流電極に連結され、前記ダミーセルが導電されたかの可否を検出して検出結果によって前記出力端子に電流を供給する検出回路で構成されることを特徴とする半導体メモリ装置。
前記各ワードライン電圧発生器は、接地されたゲート、前記リファレンス電圧を受ける１電流電極及び前記ダミーセルの別の電流電極に連結された他の電極を有するＰＭＯＳトランジスタを付加的に含み、前記ＰＭＯＳトランジスタ電流駆動能力は、前記ダミーセルの電流駆動能力より小さいことを特徴とする請求項３１に記載の半導体メモリ装置。
前記電圧分配器は、前記出力端子に連結された前記ダミーセルのゲートに連結された他の端を有する第１抵抗素子と、前記ダミーセルのゲート及び前記第１抵抗素子の他の端に連結された一端と接地された他端を有する第２抵抗素子と、前記第２抵抗素子の他端と接地電圧との間に連結され、対応するセンシング区間の間ばかり、スイッチオンされるトランジスタを含むことを特徴とする請求項３２に記載の半導体メモリ装置。
前記各ワードライン電圧発生器の第１抵抗素子は、互いに同一の値を有し、第２抵抗素子は相違う値を有することを特徴とする請求項４６に記載の半導体メモリ装置。