JPH10239357A - 負電圧検知回路及び不揮発性半導体記憶装置 - Google Patents
負電圧検知回路及び不揮発性半導体記憶装置Info
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- JPH10239357A JPH10239357A JP4224397A JP4224397A JPH10239357A JP H10239357 A JPH10239357 A JP H10239357A JP 4224397 A JP4224397 A JP 4224397A JP 4224397 A JP4224397 A JP 4224397A JP H10239357 A JPH10239357 A JP H10239357A
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Abstract
(57)【要約】
【課題】検知レベルが電源電圧、ＭＯＳトランジスタの
しきい値電圧に依存しない負電圧検知回路を提供するこ
と。 【解決手段】チャージポンプ（Ｃ．Ｐ）1 の出力電圧Ｖ
ＢＢを負電圧検知回路2により所望の電圧かどうかを検
知し、信号ＳＶＢＢを出力する。この発明の負電圧検知
回路2 は、負電圧を−（１／ｎ）倍（ｎは自然数）した
電圧が、正の内部基準電圧Ｖref と一致するか否かによ
り負電圧を検知する。ＶＢＢが所望の電圧より低下した
場合、チャージポンプ1 の動作を停止させ、そうでない
場合はチャージポンプ1 を動作させる制御信号ＳＶＢＢ
を生成し、フィードバック制御により所望の負電圧（Ｖ
ＢＢ）に制御する。
しきい値電圧に依存しない負電圧検知回路を提供するこ
と。 【解決手段】チャージポンプ（Ｃ．Ｐ）1 の出力電圧Ｖ
ＢＢを負電圧検知回路2により所望の電圧かどうかを検
知し、信号ＳＶＢＢを出力する。この発明の負電圧検知
回路2 は、負電圧を−（１／ｎ）倍（ｎは自然数）した
電圧が、正の内部基準電圧Ｖref と一致するか否かによ
り負電圧を検知する。ＶＢＢが所望の電圧より低下した
場合、チャージポンプ1 の動作を停止させ、そうでない
場合はチャージポンプ1 を動作させる制御信号ＳＶＢＢ
を生成し、フィードバック制御により所望の負電圧（Ｖ
ＢＢ）に制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、負電圧をチップ
内部でチャージポンプなどにより発生し、その電圧を内
部で制御する信号を発生する負電圧検知回路及びこれを
用いた不揮発性半導体記憶装置に関する。
内部でチャージポンプなどにより発生し、その電圧を内
部で制御する信号を発生する負電圧検知回路及びこれを
用いた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】例えば、負電圧ゲート消去方式のフラッ
シュメモリでは、チャージポンプ（チャージポンプ回
路）によりチップ内部で−５Ｖ〜−１１Ｖ程度の負電圧
を発生させている。この負電圧は消去速度、素子耐圧、
信頼性の面で、精度良く制御しなければならない。
シュメモリでは、チャージポンプ（チャージポンプ回
路）によりチップ内部で−５Ｖ〜−１１Ｖ程度の負電圧
を発生させている。この負電圧は消去速度、素子耐圧、
信頼性の面で、精度良く制御しなければならない。
【０００３】図１３は、チャージポンプと負電圧検知回
路の関係を示す一般的な回路図である。チャージポンプ
（Ｃ．Ｐ）111 の出力電圧ＶＢＢを負電圧検知回路112
により所望の電圧であるかどうかを検知し、信号ＳＶＢ
Ｂを出力する。ＶＢＢが所望の電圧より低下した場合、
チャージポンプを止め、そうでない場合はチャージポン
プ111 を動作させる制御信号ＳＶＢＢを生成し、フィー
ドバック制御により所望の負電圧（ＶＢＢ）に制御する
回路構成である。
路の関係を示す一般的な回路図である。チャージポンプ
（Ｃ．Ｐ）111 の出力電圧ＶＢＢを負電圧検知回路112
により所望の電圧であるかどうかを検知し、信号ＳＶＢ
Ｂを出力する。ＶＢＢが所望の電圧より低下した場合、
チャージポンプを止め、そうでない場合はチャージポン
プ111 を動作させる制御信号ＳＶＢＢを生成し、フィー
ドバック制御により所望の負電圧（ＶＢＢ）に制御する
回路構成である。
【０００４】図１４は、従来の負電圧検知回路の一例を
示す回路図である。電源電圧ＶＤＤと、インバータＩＶ
の入力電圧ＶＧの端子の間に、ゲートが接地電位に接続
されたＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）の電
流通路が接続され、ＶＧの端子と負電圧ＶＢＢとの間に
電流通路が直列に接続された複数のＮＭＯＳトランジス
タ（ＮＭＯＳ１〜ｎ）が設けられている。複数のＮＭＯ
Ｓトランジスタに関し、ＶＧにソースが直接接続される
ＮＭＯＳトランジスタは、そのゲートに接地電位が与え
られ、それ以外のＮＭＯＳトランジスタの各ゲートはそ
れぞれのソースに接続される。
示す回路図である。電源電圧ＶＤＤと、インバータＩＶ
の入力電圧ＶＧの端子の間に、ゲートが接地電位に接続
されたＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）の電
流通路が接続され、ＶＧの端子と負電圧ＶＢＢとの間に
電流通路が直列に接続された複数のＮＭＯＳトランジス
タ（ＮＭＯＳ１〜ｎ）が設けられている。複数のＮＭＯ
Ｓトランジスタに関し、ＶＧにソースが直接接続される
ＮＭＯＳトランジスタは、そのゲートに接地電位が与え
られ、それ以外のＮＭＯＳトランジスタの各ゲートはそ
れぞれのソースに接続される。
【０００５】上記回路は、ＮＭＯＳトランジスタのしき
い値電圧Ｖthと、そのトランジスタの個数ｎにより、Ｖ
Ｇを次の式で表わせる。 ＶＧ＝ＶＢＢ＋ｎ×Ｖth（ＶＢＢ＋ｎ×Ｖth＜ＶＤＤのとき）…(2) ＶＧ＝ＶＤＤ （ＶＢＢ＋ｎ×Ｖth≧ＶＤＤのとき）…(3) この図１４の回路では、信号ＳＶＢＢが反転するＶＢＢ
の領域では(2) 式が成り立つ。トランジスタＮＭＯＳ１
のソースが、−Ｖthより下がると、このＮＭＯＳ１はオ
ンし、ＶＧは急激に下がる。よって、この回路はＶＧの
振幅を大きくとれるので、インバータＩＶのしきい値電
圧には影響されにくい。
い値電圧Ｖthと、そのトランジスタの個数ｎにより、Ｖ
Ｇを次の式で表わせる。 ＶＧ＝ＶＢＢ＋ｎ×Ｖth（ＶＢＢ＋ｎ×Ｖth＜ＶＤＤのとき）…(2) ＶＧ＝ＶＤＤ （ＶＢＢ＋ｎ×Ｖth≧ＶＤＤのとき）…(3) この図１４の回路では、信号ＳＶＢＢが反転するＶＢＢ
の領域では(2) 式が成り立つ。トランジスタＮＭＯＳ１
のソースが、−Ｖthより下がると、このＮＭＯＳ１はオ
ンし、ＶＧは急激に下がる。よって、この回路はＶＧの
振幅を大きくとれるので、インバータＩＶのしきい値電
圧には影響されにくい。
【０００６】しかしながら、上記構成では一般的にＭＯ
Ｓトランジスタのしきい値電圧Ｖthを利用しているた
め、プロセスばらつき、温度依存性などがあり、またト
ランジスタの個数によってしか検知レベルを変えること
ができず、精度良い検知ができなかった。
Ｓトランジスタのしきい値電圧Ｖthを利用しているた
め、プロセスばらつき、温度依存性などがあり、またト
ランジスタの個数によってしか検知レベルを変えること
ができず、精度良い検知ができなかった。
【０００７】
【発明が解決しようとする課題】従来の負電圧検知回路
は、ＭＯＳトランジスタのしきい値電圧を利用した構成
をとって検知レベルを得ているため、ＭＯＳトランジス
タのプロセスばらつき、温度依存性などが原因で精度良
い検知ができないという問題がある。
は、ＭＯＳトランジスタのしきい値電圧を利用した構成
をとって検知レベルを得ているため、ＭＯＳトランジス
タのプロセスばらつき、温度依存性などが原因で精度良
い検知ができないという問題がある。
【０００８】この発明は上記のような事情を考慮し、そ
の課題は検知レベルが電源電圧、ＭＯＳトランジスタの
しきい値電圧に依存しない負電圧検知回路及びこれを用
いた不揮発性半導体記憶装置を提供することにある。
の課題は検知レベルが電源電圧、ＭＯＳトランジスタの
しきい値電圧に依存しない負電圧検知回路及びこれを用
いた不揮発性半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】この発明の負電圧検知回
路は、負電圧を実質的に−（１／ｎ）倍（ｎは自然数）
した電圧が正の基準電圧と一致したとき前記負電圧が所
望のレベルであることを検知することを特徴としてい
る。
路は、負電圧を実質的に−（１／ｎ）倍（ｎは自然数）
した電圧が正の基準電圧と一致したとき前記負電圧が所
望のレベルであることを検知することを特徴としてい
る。
【００１０】また、この負電圧検知回路は、前記基準電
圧によりバイアスされるカレントミラー回路を含み、こ
のカレントミラー回路の出力が前記負電圧を−（１／
ｎ）倍した電圧に比べて大きいか否かにより前記負電圧
を検知することを特徴とする。
圧によりバイアスされるカレントミラー回路を含み、こ
のカレントミラー回路の出力が前記負電圧を−（１／
ｎ）倍した電圧に比べて大きいか否かにより前記負電圧
を検知することを特徴とする。
【００１１】さらに、この発明は、複数の不揮発性メモ
リセルと、消去時に前記不揮発性メモリセルのゲート電
極に対して供給される負電圧を生成する昇圧回路とを具
備する不揮発性半導体記憶装置において、前記昇圧回路
は、前記負電圧を発生する昇圧手段と、前記昇圧手段の
発生した負電圧が所望のレベルであることを検知する上
記いずれかの特徴の負電圧検知回路を含むことを特徴と
する。
リセルと、消去時に前記不揮発性メモリセルのゲート電
極に対して供給される負電圧を生成する昇圧回路とを具
備する不揮発性半導体記憶装置において、前記昇圧回路
は、前記負電圧を発生する昇圧手段と、前記昇圧手段の
発生した負電圧が所望のレベルであることを検知する上
記いずれかの特徴の負電圧検知回路を含むことを特徴と
する。
【００１２】この発明では、負電圧のレベルを検知する
にあたって、検知レベルが電源電圧、ＭＯＳトランジス
タのしきい値に依存しないようカレントミラー回路構成
の中で、基準電圧と比較する電圧レベルの検知を行う。
にあたって、検知レベルが電源電圧、ＭＯＳトランジス
タのしきい値に依存しないようカレントミラー回路構成
の中で、基準電圧と比較する電圧レベルの検知を行う。
【００１３】
【発明の実施の形態】図１は、この発明の第１の実施形
態を示す回路ブロック図であり、この発明の負電圧検知
回路をチャージポンプと関係させた構成を示している。
チャージポンプ（Ｃ．Ｐ）1 の出力電圧ＶＢＢを負電圧
検知回路2 により所望の電圧かどうかを検知し、信号Ｓ
ＶＢＢを出力する。この発明の負電圧検知回路2 は、負
電圧を−（１／ｎ）倍（ｎは自然数）した電圧が、正の
内部基準電圧Ｖref と一致するか否かにより負電圧を検
知する。ＶＢＢが所望の電圧より低下した場合、チャー
ジポンプ1 の動作を停止させ、そうでない場合はチャー
ジポンプ1 を動作させる制御信号ＳＶＢＢを生成し、フ
ィードバック制御により所望の負電圧（ＶＢＢ）に制御
する。
態を示す回路ブロック図であり、この発明の負電圧検知
回路をチャージポンプと関係させた構成を示している。
チャージポンプ（Ｃ．Ｐ）1 の出力電圧ＶＢＢを負電圧
検知回路2 により所望の電圧かどうかを検知し、信号Ｓ
ＶＢＢを出力する。この発明の負電圧検知回路2 は、負
電圧を−（１／ｎ）倍（ｎは自然数）した電圧が、正の
内部基準電圧Ｖref と一致するか否かにより負電圧を検
知する。ＶＢＢが所望の電圧より低下した場合、チャー
ジポンプ1 の動作を停止させ、そうでない場合はチャー
ジポンプ1 を動作させる制御信号ＳＶＢＢを生成し、フ
ィードバック制御により所望の負電圧（ＶＢＢ）に制御
する。
【００１４】図２は、この発明の第２の実施形態を示す
回路ブロック図であり、この発明の負電圧検知回路が組
み込まれるメモリデバイスの構成を示すブロック図であ
る。このメモリデバイスは、不揮発性半導体記憶装置で
あり、例えば負電圧ゲート消去方式のフラッシュメモリ
である。上記負電圧検知回路2 は、負電圧を発生させる
昇圧手段としてのチャージポンプ（Ｃ．Ｐ）1 と共にメ
モリの消去用の負電圧を生成する昇圧回路3 内に構成さ
れる。
回路ブロック図であり、この発明の負電圧検知回路が組
み込まれるメモリデバイスの構成を示すブロック図であ
る。このメモリデバイスは、不揮発性半導体記憶装置で
あり、例えば負電圧ゲート消去方式のフラッシュメモリ
である。上記負電圧検知回路2 は、負電圧を発生させる
昇圧手段としてのチャージポンプ（Ｃ．Ｐ）1 と共にメ
モリの消去用の負電圧を生成する昇圧回路3 内に構成さ
れる。
【００１５】図２において、複数の不揮発性メモリセル
がマトリクス状に集積されたメモリセルアレイ11内に
は、それぞれ複数のビット線ＢＬ及びワード線ＷＬ（そ
れぞれ１本のみ図示）と、それぞれのフローティングゲ
ートＦＧ、コントロールゲートＣＧ、ソースＳ及びドレ
インＤを有し、フローティングゲートＦＧに電子を注入
することでコントロールゲートＣＧからみたしきい値電
圧が変化することによってデータのプログラム（書き込
み）が行われ、データ消去が電気的に行われる複数のメ
モリセル（フラッシュセル；１個のみ図示）ＭＣが設け
られている。なお、各メモリセルＭＣのコントロールゲ
ートＦＧは複数のワード線ＷＬのうちの一つに接続され
ている。また、各メモリセルＭＣのソースＳは、例えば
ビット線単位、ワード線単位もしくはブロック単位で共
通のソース線（図示せず）に接続されている。
がマトリクス状に集積されたメモリセルアレイ11内に
は、それぞれ複数のビット線ＢＬ及びワード線ＷＬ（そ
れぞれ１本のみ図示）と、それぞれのフローティングゲ
ートＦＧ、コントロールゲートＣＧ、ソースＳ及びドレ
インＤを有し、フローティングゲートＦＧに電子を注入
することでコントロールゲートＣＧからみたしきい値電
圧が変化することによってデータのプログラム（書き込
み）が行われ、データ消去が電気的に行われる複数のメ
モリセル（フラッシュセル；１個のみ図示）ＭＣが設け
られている。なお、各メモリセルＭＣのコントロールゲ
ートＦＧは複数のワード線ＷＬのうちの一つに接続され
ている。また、各メモリセルＭＣのソースＳは、例えば
ビット線単位、ワード線単位もしくはブロック単位で共
通のソース線（図示せず）に接続されている。
【００１６】入出力制御回路12は、外部からのアドレス
信号を受けて内部アドレス信号を発生し、この内部アド
レス信号をロウデコーダ13、カラムデコーダ14、制御回
路15に供給すると共に、データの書き込み時に外部から
供給されるデータをデータレジスタ／センスアンプ16に
供給し、データ読み出し時にデータレジスタ／センスア
ンプ16でセンスされるデータを外部に出力する。制御回
路15は、入出力制御回路12から内部アドレス信号を受
け、書き込み／消去／読み出しに応じてメモリセルの各
ノードが所定の電位関係となるように制御する。
信号を受けて内部アドレス信号を発生し、この内部アド
レス信号をロウデコーダ13、カラムデコーダ14、制御回
路15に供給すると共に、データの書き込み時に外部から
供給されるデータをデータレジスタ／センスアンプ16に
供給し、データ読み出し時にデータレジスタ／センスア
ンプ16でセンスされるデータを外部に出力する。制御回
路15は、入出力制御回路12から内部アドレス信号を受
け、書き込み／消去／読み出しに応じてメモリセルの各
ノードが所定の電位関係となるように制御する。
【００１７】上記ロウデコーダ13は上記内部アドレス信
号（内部ロウアドレス信号）に基いて、上記メモリセル
アレイ11内の複数のワード線ＷＬを選択する。カラムゲ
ート17は上記カラムデコーダ14からのデコード出力に基
いて、上記メモリセルアレイ11内の複数のビット線ＢＬ
を選択する。データレジスタ／センスアンプ16は、デー
タの書き込み時に上記メモリセルアレイ11内の選択され
たメモリセルに対して書き込みデータを供給してデータ
を書き込み、データの読み出し時に、上記メモリセルア
レイ11内の選択されたメモリセルからの読み出しデータ
をセンスする。
号（内部ロウアドレス信号）に基いて、上記メモリセル
アレイ11内の複数のワード線ＷＬを選択する。カラムゲ
ート17は上記カラムデコーダ14からのデコード出力に基
いて、上記メモリセルアレイ11内の複数のビット線ＢＬ
を選択する。データレジスタ／センスアンプ16は、デー
タの書き込み時に上記メモリセルアレイ11内の選択され
たメモリセルに対して書き込みデータを供給してデータ
を書き込み、データの読み出し時に、上記メモリセルア
レイ11内の選択されたメモリセルからの読み出しデータ
をセンスする。
【００１８】図３は、この発明の第３の実施形態を示す
回路図であり、この発明の負電圧検知回路を実現する第
１の具体的回路を示している。ＰチャネルＭＯＳトラン
ジスタＴＰ1 とＴＰ2 に関し、サイズは同等のものを用
いる。また同様にＮチャネルＭＯＳトランジスタＴＮ1
〜4 も同等のサイズを用いる。トランジスタＴＰ1 とＴ
Ｐ2 は、その共通ゲートがＴＰ1 のドレインに接続さ
れ、カレントミラー回路を構成している。トランジスタ
ＴＮ1 は、その電流通路がＴＰ1 のドレインと接地電位
との間に接続される。トランジスタＴＮ2 〜ＴＮ4 は、
電流通路を直列接続にして、トランジスタＴＰ2 のドレ
インと負電圧ＶＢＢとの間に接続される。トランジスタ
ＴＮ1 とＴＮ2 の共通ゲートには内部基準電圧Ｖref が
与えられる。トランジスタＴＮ3 ＴＮ4 それぞれは、そ
のゲート，ドレイン間が接続されており、ダイオード接
続構成である。トランジスタＴＰ2 とＴＮ2 の共通ドレ
インのノードＶＧは、インバータＩＶ1 の入力であり、
インバータＩＶ1 の出力は制御信号ＳＶＢＢとなる。
回路図であり、この発明の負電圧検知回路を実現する第
１の具体的回路を示している。ＰチャネルＭＯＳトラン
ジスタＴＰ1 とＴＰ2 に関し、サイズは同等のものを用
いる。また同様にＮチャネルＭＯＳトランジスタＴＮ1
〜4 も同等のサイズを用いる。トランジスタＴＰ1 とＴ
Ｐ2 は、その共通ゲートがＴＰ1 のドレインに接続さ
れ、カレントミラー回路を構成している。トランジスタ
ＴＮ1 は、その電流通路がＴＰ1 のドレインと接地電位
との間に接続される。トランジスタＴＮ2 〜ＴＮ4 は、
電流通路を直列接続にして、トランジスタＴＰ2 のドレ
インと負電圧ＶＢＢとの間に接続される。トランジスタ
ＴＮ1 とＴＮ2 の共通ゲートには内部基準電圧Ｖref が
与えられる。トランジスタＴＮ3 ＴＮ4 それぞれは、そ
のゲート，ドレイン間が接続されており、ダイオード接
続構成である。トランジスタＴＰ2 とＴＮ2 の共通ドレ
インのノードＶＧは、インバータＩＶ1 の入力であり、
インバータＩＶ1 の出力は制御信号ＳＶＢＢとなる。
【００１９】直列接続のトランジスタＴＮ2 〜4 が五極
管領域で使用されている場合、各ゲート，ソース間電圧
はＶｂ＝Ｖｃ＝Ｖｄとなる。Ｖｂが基準電圧Ｖref より
小さい場合、トランジスタＴＮ2 に流れる電流はＴＮ1
より小さいので、カレントミラー回路によりノードＶＧ
はハイレベルとなる。また、ＶｂがＶref より大きい場
合には、ノードＶＧはローレベルとなる。このＶＧの電
圧がインバータで波形整形され、ＳＶＢＢ信号を出力す
る。
管領域で使用されている場合、各ゲート，ソース間電圧
はＶｂ＝Ｖｃ＝Ｖｄとなる。Ｖｂが基準電圧Ｖref より
小さい場合、トランジスタＴＮ2 に流れる電流はＴＮ1
より小さいので、カレントミラー回路によりノードＶＧ
はハイレベルとなる。また、ＶｂがＶref より大きい場
合には、ノードＶＧはローレベルとなる。このＶＧの電
圧がインバータで波形整形され、ＳＶＢＢ信号を出力す
る。
【００２０】上記回路構成の場合の検知レベルは−２・
Ｖref となる。すなわち、トランジスタＴＮ2 の下の直
列トランジスタの数をｎ個にすれば−ｎ・Ｖref の検知
レベルになる。このように同等のトランジスタによるカ
レントミラー回路構成を利用して、検知レベルが電源電
圧やＭＯＳトランジスタのしきい値電圧に依存しない、
基準電圧により検知レベルが決まる負電圧検知回路が構
成される。
Ｖref となる。すなわち、トランジスタＴＮ2 の下の直
列トランジスタの数をｎ個にすれば−ｎ・Ｖref の検知
レベルになる。このように同等のトランジスタによるカ
レントミラー回路構成を利用して、検知レベルが電源電
圧やＭＯＳトランジスタのしきい値電圧に依存しない、
基準電圧により検知レベルが決まる負電圧検知回路が構
成される。
【００２１】このような構成によれば、基準電圧Ｖref
を変化させることによって検知レベルを変化させること
ができる。Ｖref は、温度依存性、電源電圧依存性の少
ないものを用いることが望ましく、特に、図８に示され
るような一般的なバンドギャップレファレンス回路ＢＧ
Ｒを用いるとよい特性が得られる。
を変化させることによって検知レベルを変化させること
ができる。Ｖref は、温度依存性、電源電圧依存性の少
ないものを用いることが望ましく、特に、図８に示され
るような一般的なバンドギャップレファレンス回路ＢＧ
Ｒを用いるとよい特性が得られる。
【００２２】図４は、この発明の第４の実施形態を示す
回路図であり、この発明の負電圧検知回路を実現する第
２の具体的回路を示している。図３の構成に比べて更に
精度を向上させたものである。図３の場合、ノードＶＧ
の信号をそのままインバータＩＶ1 で受けていたが、こ
の図４では、負電圧ＶＢＢに対する増幅度を更に上げる
ため、ノードＶ１の電圧とノードＶ２の電圧を差動増幅
器ＡＭＰで受け、２段増幅としている。その他の個所は
図３と同様である。図５は、図４の差動増幅器ＡＭＰの
回路図を示している。
回路図であり、この発明の負電圧検知回路を実現する第
２の具体的回路を示している。図３の構成に比べて更に
精度を向上させたものである。図３の場合、ノードＶＧ
の信号をそのままインバータＩＶ1 で受けていたが、こ
の図４では、負電圧ＶＢＢに対する増幅度を更に上げる
ため、ノードＶ１の電圧とノードＶ２の電圧を差動増幅
器ＡＭＰで受け、２段増幅としている。その他の個所は
図３と同様である。図５は、図４の差動増幅器ＡＭＰの
回路図を示している。
【００２３】図６は、この発明の第５の実施形態を示す
回路図であり、この発明の負電圧検知回路を実現する第
３の具体的回路を示している。図４の構成に比べて、差
動増幅器ＡＭＰとしての動作を損なわないように、トラ
ンジスタ個数を少なくした。つまり、図５のような２段
目の差動段を省略しつつ、ノードＶ2 の電位がゲートに
与えられるＰチャネルＭＯＳトランジスタＴＰ5 と、Ｖ
ref がゲートに与えられるＮチャネルＭＯＳトランジス
タＴＮ7 を、電源ＶＤＤと接地電位との間に直列に接続
し、これらの共通ドレインより信号ＳＶＢＢを得る構成
となっている。
回路図であり、この発明の負電圧検知回路を実現する第
３の具体的回路を示している。図４の構成に比べて、差
動増幅器ＡＭＰとしての動作を損なわないように、トラ
ンジスタ個数を少なくした。つまり、図５のような２段
目の差動段を省略しつつ、ノードＶ2 の電位がゲートに
与えられるＰチャネルＭＯＳトランジスタＴＰ5 と、Ｖ
ref がゲートに与えられるＮチャネルＭＯＳトランジス
タＴＮ7 を、電源ＶＤＤと接地電位との間に直列に接続
し、これらの共通ドレインより信号ＳＶＢＢを得る構成
となっている。
【００２４】図７は、この発明の第６の実施形態を示す
回路図であり、この発明の負電圧検知回路を実現する第
４の具体的回路を示している。ＰチャネルＭＯＳトラン
ジスタＴＰ1 とＴＰ2 に関し、サイズは同等のものを用
いる。また同様にＮチャネルＭＯＳトランジスタＴＮ11
〜13も同等のサイズを用いる。トランジスタＴＰ1 とＴ
Ｐ2 は、その共通ゲートがＴＰ1 のドレインに接続さ
れ、カレントミラー回路を構成している。トランジスタ
ＴＮ11，ＴＮ12は、その電流通路が直列にＴＰ1のドレ
インと負電圧ＶＢＢとの間に接続される。トランジスタ
ＴＮ11のゲートは接地電位に接続され、トランジスタＴ
Ｎ12のゲート，ドレイン間は接続され、ダイオード接続
構成となっている。トランジスタＴＮ13は、その電流通
路がトランジスタＴＰ2 のドレインと接地電位の間に接
続され、またゲート，ドレイン間が接続されている。ト
ランジスタＴＰ2 とＴＮ13の共通ドレインは差動増幅器
ＡＭＰの非反転入力端子に接続されている。差動増幅器
ＡＭＰの反転入力端子には内部基準電圧Ｖref が与えら
れる。差動増幅器ＡＭＰの出力は制御信号ＳＶＢＢとな
る。
回路図であり、この発明の負電圧検知回路を実現する第
４の具体的回路を示している。ＰチャネルＭＯＳトラン
ジスタＴＰ1 とＴＰ2 に関し、サイズは同等のものを用
いる。また同様にＮチャネルＭＯＳトランジスタＴＮ11
〜13も同等のサイズを用いる。トランジスタＴＰ1 とＴ
Ｐ2 は、その共通ゲートがＴＰ1 のドレインに接続さ
れ、カレントミラー回路を構成している。トランジスタ
ＴＮ11，ＴＮ12は、その電流通路が直列にＴＰ1のドレ
インと負電圧ＶＢＢとの間に接続される。トランジスタ
ＴＮ11のゲートは接地電位に接続され、トランジスタＴ
Ｎ12のゲート，ドレイン間は接続され、ダイオード接続
構成となっている。トランジスタＴＮ13は、その電流通
路がトランジスタＴＰ2 のドレインと接地電位の間に接
続され、またゲート，ドレイン間が接続されている。ト
ランジスタＴＰ2 とＴＮ13の共通ドレインは差動増幅器
ＡＭＰの非反転入力端子に接続されている。差動増幅器
ＡＭＰの反転入力端子には内部基準電圧Ｖref が与えら
れる。差動増幅器ＡＭＰの出力は制御信号ＳＶＢＢとな
る。
【００２５】上記構成では、ＴＮ11〜13が五極管領域で
使用されている場合、各ＮチャネルＭＯＳトランジスタ
のゲート，ソース間電圧はＶａ＝Ｖｂ＝Ｖｃとなり、こ
こでＶｃ＝（−ＶＢＢ）／２となる。ＶｃとＶref を差
動増幅器ＡＭＰで比較することにより負電圧レベルを検
知する。
使用されている場合、各ＮチャネルＭＯＳトランジスタ
のゲート，ソース間電圧はＶａ＝Ｖｂ＝Ｖｃとなり、こ
こでＶｃ＝（−ＶＢＢ）／２となる。ＶｃとＶref を差
動増幅器ＡＭＰで比較することにより負電圧レベルを検
知する。
【００２６】図９は、この発明の第７の実施形態を示す
回路図であり、この発明の負電圧検知回路の検知レベル
を可変とする回路を示している。上述したように、この
発明の負電圧検知回路は、基準電圧Ｖref を変化させる
ことによって検知レベルを可変とすることが容易にでき
る。すなわち、安定した内部電圧Ｖint を抵抗分割し、
それを基準電圧Ｖref とする。このとき、トランスファ
ーゲートＴＲ1 〜3 いずれかを導通させることにより抵
抗分割比を可変とする。
回路図であり、この発明の負電圧検知回路の検知レベル
を可変とする回路を示している。上述したように、この
発明の負電圧検知回路は、基準電圧Ｖref を変化させる
ことによって検知レベルを可変とすることが容易にでき
る。すなわち、安定した内部電圧Ｖint を抵抗分割し、
それを基準電圧Ｖref とする。このとき、トランスファ
ーゲートＴＲ1 〜3 いずれかを導通させることにより抵
抗分割比を可変とする。
【００２７】図１０、図１１、図１２はそれぞれ、上記
図９の回路構成中の安定した内部電圧Ｖint を生成する
回路を示している。図１０は、内部の昇圧回路ＢＳＴ
（またはＶＤＤでもよい）からの電圧を、ＰチャネルＭ
ＯＳトランジスタの導通制御と抵抗Ｒで安定させ、バン
ドギャップレファレンス回路ＢＧＲの作るＶref と比較
し監視ながら、内部電圧Ｖint を供給する。このバンド
ギャップレファレンス回路ＢＧＲは、温度特性がないよ
うに設計すると、その出力は約１．３Ｖであり、これは
可変とならない。その出力Ｖint を図９のような回路に
供給してＶref を得ることにすれば基準電圧Ｖref を変
化させることができ、検知レベルを可変とすることがで
きる。
図９の回路構成中の安定した内部電圧Ｖint を生成する
回路を示している。図１０は、内部の昇圧回路ＢＳＴ
（またはＶＤＤでもよい）からの電圧を、ＰチャネルＭ
ＯＳトランジスタの導通制御と抵抗Ｒで安定させ、バン
ドギャップレファレンス回路ＢＧＲの作るＶref と比較
し監視ながら、内部電圧Ｖint を供給する。このバンド
ギャップレファレンス回路ＢＧＲは、温度特性がないよ
うに設計すると、その出力は約１．３Ｖであり、これは
可変とならない。その出力Ｖint を図９のような回路に
供給してＶref を得ることにすれば基準電圧Ｖref を変
化させることができ、検知レベルを可変とすることがで
きる。
【００２８】図１１は、ツェナダイオードＺＤを低電圧
素子として用い、安定した内部電圧Ｖint を生成する回
路である。また、図１２は、図１３と同様なフィードバ
ック制御を構成して安定させた内部電圧Ｖint を供給す
る。
素子として用い、安定した内部電圧Ｖint を生成する回
路である。また、図１２は、図１３と同様なフィードバ
ック制御を構成して安定させた内部電圧Ｖint を供給す
る。
【００２９】上記したこの発明の実施の形態は、電源電
圧ＶＤＤに依存しない検知レベルが得られる。もし、外
部電源の低電圧化が進み、回路動作マージンがなくなる
場合、電源電圧ＶＤＤは、外部電圧以外に内部昇圧電圧
を使用することができる。
圧ＶＤＤに依存しない検知レベルが得られる。もし、外
部電源の低電圧化が進み、回路動作マージンがなくなる
場合、電源電圧ＶＤＤは、外部電圧以外に内部昇圧電圧
を使用することができる。
【００３０】
【発明の効果】以上説明したようにこの発明によれば、
カレントミラー回路を利用して、電源電圧、トランジス
タのしきい値電圧のばらつき、温度依存性を相殺し、与
えられた内部基準電圧と、電圧設定に関係するトランジ
スタの数によって、検知レベルが決まるので精度良くレ
ベル検知できる。また、トランジスタの数のみならず、
内部基準電圧を可変にすれば、容易に検知レベルが変え
られるので、複数の検知レベルが要求される場合有効で
ある。この結果、メモリデバイス等の負電圧の制御に寄
与する負電圧検知回路及び不揮発性半導体記憶装置を提
供することができる。
カレントミラー回路を利用して、電源電圧、トランジス
タのしきい値電圧のばらつき、温度依存性を相殺し、与
えられた内部基準電圧と、電圧設定に関係するトランジ
スタの数によって、検知レベルが決まるので精度良くレ
ベル検知できる。また、トランジスタの数のみならず、
内部基準電圧を可変にすれば、容易に検知レベルが変え
られるので、複数の検知レベルが要求される場合有効で
ある。この結果、メモリデバイス等の負電圧の制御に寄
与する負電圧検知回路及び不揮発性半導体記憶装置を提
供することができる。
【図１】この発明の第１の実施形態を示す回路ブロック
図であり、この発明の負電圧検知回路をチャージポンプ
と関係させた構成を示している。
図であり、この発明の負電圧検知回路をチャージポンプ
と関係させた構成を示している。
【図２】この発明の第２の実施形態を示す回路ブロック
図であり、この発明の負電圧検知回路が組み込まれるメ
モリデバイスの構成を示している。
図であり、この発明の負電圧検知回路が組み込まれるメ
モリデバイスの構成を示している。
【図３】この発明の第３の実施形態を示す回路図であ
り、この発明の負電圧検知回路を実現する第１の具体的
回路を示している。
り、この発明の負電圧検知回路を実現する第１の具体的
回路を示している。
【図４】この発明の第４の実施形態を示す回路図であ
り、この発明の負電圧検知回路を実現する第２の具体的
回路を示している。
り、この発明の負電圧検知回路を実現する第２の具体的
回路を示している。
【図５】図４の差動増幅器の回路図。
【図６】この発明の第５の実施形態を示す回路図であ
り、この発明の負電圧検知回路を実現する第３の具体的
回路を示している。
り、この発明の負電圧検知回路を実現する第３の具体的
回路を示している。
【図７】この発明の第６の実施形態を示す回路図であ
り、この発明の負電圧検知回路を実現する第４の具体的
回路を示している。
り、この発明の負電圧検知回路を実現する第４の具体的
回路を示している。
【図８】バンドギャップレファレンス回路の構成を示す
回路図。
回路図。
【図９】この発明の第７の実施形態を示す回路図であ
り、この発明の負電圧検知回路の検知レベルを可変とす
る回路を示している。
り、この発明の負電圧検知回路の検知レベルを可変とす
る回路を示している。
【図１０】図９の構成中の安定した内部電圧Ｖint を生
成する回路を示す第１の回路ブロック図。
成する回路を示す第１の回路ブロック図。
【図１１】図９の構成中の安定した内部電圧Ｖint を生
成する回路を示す第２の回路ブロック図。
成する回路を示す第２の回路ブロック図。
【図１２】図９の構成中の安定した内部電圧Ｖint を生
成する回路を示す第３の回路ブロック図。
成する回路を示す第３の回路ブロック図。
【図１３】チャージポンプと負電圧検知回路の関係を示
す一般的な回路図。
す一般的な回路図。
【図１４】従来の負電圧検知回路の一例を示す回路図。
1…チャージポンプ（Ｃ．Ｐ） 2…負電圧検知回路 ＴＰ1 ，ＴＰ2 …ＰチャネルＭＯＳトランジスタ ＴＮ1 〜ＴＮ4 …ＮチャネルＭＯＳトランジスタ ＩＶ1 …インバータ
Claims (13)
- 【請求項１】 負電圧を実質的に−（１／ｎ）倍（ｎは
自然数）した電圧が正の基準電圧と一致したとき前記負
電圧が所望のレベルであることを検知することを特徴と
した負電圧検知回路。 - 【請求項２】 前記基準電圧はこの負電圧検知回路が組
み込まれるデバイス内部で生成されることを特徴とする
請求項１記載の負電圧検知回路。 - 【請求項３】 前記基準電圧によりバイアスされるカレ
ントミラー回路を含み、このカレントミラー回路の出力
が前記負電圧を−（１／ｎ）倍した電圧に比べて大きい
か否かにより前記負電圧を検知することを特徴とする請
求項１記載の負電圧検知回路。 - 【請求項４】 基準電圧が制御端子に印加され、電流通
路がそれぞれ接地電位、負電圧源に結合される第１、第
２のトランジスタと、 前記第２のトランジスタと負電圧源との間に直列に結合
するダイオード接続のｎ個のトランジスタと、 前記第１、第２のトランジスタに対し共通の電源として
構成されるカレントミラー回路とを具備し、前記第２の
トランジスタの電流通路の電位により前記負電圧源の負
電圧レベルを検知することを特徴とする負電圧検知回
路。 - 【請求項５】 前記第２のトランジスタの電流通路の電
位に対し、前記第１のトランジスタの電流通路の電位を
比較対照として差動的に検知する回路を具備することを
特徴とする請求項４記載の負電圧検知回路。 - 【請求項６】 カレントミラー回路と、 前記カレントミラー回路を電源とし、それぞれの電流通
路が負電圧源、接地電位に結合され、それぞれの制御端
子がオン電圧にバイアスされる第１、第２のトランジス
タと、 前記第１のトランジスタと前記負電圧源との間に直列に
結合するダイオード接続のｎ個のトランジスタと、 前記第２のトランジスタの電流通路の電位と基準電圧を
比較する差動増幅回路とを具備し、 前記差動増幅回路の出力により前記負電圧源の負電圧レ
ベルを検知することを特徴とする負電圧検知回路。 - 【請求項７】 前記基準電圧を生成するバンドギャップ
レファレンス回路を具備することを特徴とする請求項
１、４、６いずれか記載の負電圧検知回路。 - 【請求項８】 前記基準電圧は可変であることを特徴と
する請求項１、４、６いずれか記載の負電圧検知回路。 - 【請求項９】 電気的書き込み及び消去可能なメモリデ
バイスにおける負電圧を生成する昇圧回路に組み込まれ
ることを特徴とする請求項１、４、６いずれか記載の負
電圧検知回路。 - 【請求項１０】 前記負電圧のレベル検知は所望の負電
位を得るための負電圧を発生する昇圧手段の動作制御に
用いられることを特徴とする請求項１、４、６いずれか
記載の負電圧検知回路。 - 【請求項１１】 前記カレントミラー回路に用いられる
電源は、この負電圧検知回路が組み込まれるデバイスに
おける電源電圧であることを特徴とする請求項４、６い
ずれか記載の負電圧検知回路。前記負電圧検知回路。 - 【請求項１２】 前記カレントミラー回路に用いられる
電源は、この負電圧検知回路が組み込まれるデバイスに
おける内部昇圧電圧であることを特徴とする請求項４、
６いずれか記載の前記負電圧検知回路。 - 【請求項１３】 複数の不揮発性メモリセルと、消去時
に前記不揮発性メモリセルのゲート電極に対して供給さ
れる負電圧を生成する昇圧回路とを具備する不揮発性半
導体記憶装置において、 前記昇圧回路は、前記負電圧を発生する昇圧手段と、前
記昇圧手段の発生した負電圧が所望のレベルであること
を検知する請求項１ないし請求項１２いずれか記載の負
電圧検知回路を含むことを特徴とする不揮発性半導体記
憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04224397A JP3450629B2 (ja) | 1997-02-26 | 1997-02-26 | 負電圧検知回路及び不揮発性半導体記憶装置 |
| TW087101943A TW376580B (en) | 1997-02-26 | 1998-02-12 | Negative voltage detector and nonvolatile semiconductor memory |
| US09/028,275 US6031397A (en) | 1997-02-26 | 1998-02-24 | Negative voltage detection circuit offsetting fluctuation of detection level |
| KR1019980005925A KR100313686B1 (ko) | 1997-02-26 | 1998-02-25 | 부전압검지회로및불휘발성반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04224397A JP3450629B2 (ja) | 1997-02-26 | 1997-02-26 | 負電圧検知回路及び不揮発性半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH10239357A true JPH10239357A (ja) | 1998-09-11 |
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Family
ID=12630599
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04224397A Expired - Fee Related JP3450629B2 (ja) | 1997-02-26 | 1997-02-26 | 負電圧検知回路及び不揮発性半導体記憶装置 |
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|---|---|
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| JP (1) | JP3450629B2 (ja) |
| KR (1) | KR100313686B1 (ja) |
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| JP2008283513A (ja) * | 2007-05-11 | 2008-11-20 | New Japan Radio Co Ltd | 映像回路 |
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| US7479820B2 (en) | 2004-11-17 | 2009-01-20 | Renesas Technology Corp. | Semiconductor device including detector circuit capable of performing high-speed operation |
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- 1997-02-26 JP JP04224397A patent/JP3450629B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-12 TW TW087101943A patent/TW376580B/zh not_active IP Right Cessation
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