CN113110684B - 用于磁传感的电源电压输出集成电路 - Google Patents
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Abstract
本发明涉及一种用于磁传感的电源电压输出集成电路，时钟信号输入端与MP1、MP2、MP3、MN1、MN2、MNi1和MNi2的栅极以及MP4的漏极分别连接；接地端与MN1、MN2和MP3的源极和衬底以及MP4的源极、衬底和栅极分别连接；电压输入端与MP1的衬底和漏极连接，MP1的源极与第一充放电存储器的一端及MN1的漏极连接，第一充放电存储器的另一端与MP2及MNi1的漏极分别连接；MP2的衬底和源极连接后与MN2的漏极及第二充放电存储器的一端分别连接，第二充放电存储器的另一端与MP3和MNi2的漏极分别连接；电压输出端与MNi1和MNi2的源极和衬底分别连接,接地端和电压输出端之间串接有电容；仅仅八个有源器件集成,工作条件仅仅输入一个驱动时钟，节省面积和功耗，电路简洁,集成度高。
Description
技术领域
本发明涉及集成电路领域，尤其涉及一种用于磁传感的电源电压输出集成电路。
背景技术
随着半导体技术的发展，器件的工作电压越来越低，对于存储器来说，其工作所需的电源电压不断缩小到如2.5V、1.8V以下。但是，存储器的编程和擦除电压会远大于电源电压，这时通常需要采用电荷泵电路来将电源电压变换到所需的编程电压或擦除电压。在集成电路中，可能需要用到负电压。
在集成电路中，电路的面积越小，芯片的集成度越高，成本越低，所以在现有电荷泵电路的基础上降低电路面积是目前需要关注的问题。
发明内容
本发明针对现有技术中存在的技术问题，提供一种用于磁传感的电源电压输出集成电路，解决现有技术中电荷泵集成电路的电路面积大的问题。
本发明解决上述技术问题的技术方案如下：一种用于磁传感的电源电压输出集成电路，包括：四个pmos FET、四个nmos FET、两个电能存储量相等的充放电存储器、时钟信号输入端CLK、电压输入端VDD、接地端VSS和电压输出端VOUT；四个所述pmos FET为MP1、MP2、MP3和MP4，四个所述nmos FET为MN1、MN2、MNi1和MNi2；
所述时钟信号输入端CLK与所述MP1、MP2、MP3、MN1、MN2、MNi1和MNi2的栅极以及所述MP4的漏极分别连接；
所述接地端VSS与所述MN1、MN2和MP3的源极和所述MN1、MN2和MP3的衬底以及所述MP4的源极、衬底和栅极分别连接；
所述电压输入端VDD与所述MP1的衬底和漏极连接，所述MP1的源极与所述第一充放电存储器的一端及所述MN1的漏极连接，所述第一充放电存储器的另一端与所述MP2及MNi1的漏极分别连接；
所述MP2的衬底和源极连接后与所述MN2的漏极及第二充放电存储器的一端分别连接，所述第二充放电存储器的另一端与所述MP3和MNi2的漏极分别连接；
所述电压输出端VOUT与所述MNi1和MNi2的源极和所述MNi1、MNi2的衬底分别连接,所述接地端VSS和电压输出端VOUT之间串接有电容COUT。
本发明的有益效果是：本发明提供的一种用于磁传感的电源电压输出集成电路，基于标准负0.5倍电源电压开关电荷泵拓扑结构，结合标准cmos工艺制造设计出该集成电路实现；输出电压在负载为0时VOUT＝-0.5*(VDD-VSS)；仅仅八个有源器件集成(不包括电容),电路简洁,集成度高；工作条件仅仅输入一个驱动时钟，无需无交叠时钟的额外设计，节省面积和功耗，在轻载时候效率较普通设计高；使用输入时钟进行电路关断，无需额外关断信号控制；该设计容易作为IP使用,并结合不同的输入时钟周期相位,设计出不同驱动能力和输出纹波的组合电路。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步，所述时钟信号输入端CLK输入低电平时，所述MP1、MP2和MP3处于开启状态，所述MN1、MN2、MNi1和MNi2处于关断状态；所述第一充放电存储器、第二充放电存储器、电压输入端VDD和接地端VSS组成充电回路。
进一步，所述时钟信号输入端CLK输入高电平时，所述MP1、MP2和MP3处于关断状态，所述MN1、MN2、MNi1和MNi2处于开启状态；
所述第一充放电存储器、第二充放电存储器与所述电容COUT互相并联，所述电容COUT两端电压经过若干周期后所述电压输出端VOUT输出电压最终等于负0.5倍的VDD-VSS。
进一步，所述第一充放电存储器和第二充放电存储器为pmos FET或电容。
进一步，所述时钟信号输入端CLK与所述MNi1、MNi2、MP3和MP4的连接线之间串接有电容Cc。
进一步，所有的所述pmos FET和nmos FET的衬底偏置均处于反向偏置或者零偏置。
采用上述进一步方案的有益效果是：驱动能力可以很方便根据不同设计指标，对输入时钟频率和Flying电容值进行设计更改，可移植性强；所有的所述pmos FET和nmosFET的衬底偏置均处于反向偏置或者零偏置，寄生二极管无正向导通风险。
附图说明
图1为本发明实施例提供的一种用于磁传感的电源电压输出集成电路的电路原理图；
图2为本发明实施例提供的一种电源电压输出集成电路处于充电状态的等效电路图；
图3为本发明实施例提供的一种电源电压输出集成电路处于放电状态的等效电路图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图1所示为本发明实施例提供的一种用于磁传感的电源电压输出集成电路的电路原理图，结合图1可知，该电源电压输出集成电路包括：四个pmos FET(positivechannel-Metal-Oxide Semiconductor Field Effect Transistor，P型金属氧化物半导体场效应晶体管)、四个nmos FET(Negative channel-Metal-Oxide-Semiconductor FieldEffect Transistor，N型金属氧化物半导体场效应晶体管)、两个电能存储量相等的充放电存储器、时钟信号输入端CLK、电压输入端VDD、接地端VSS和电压输出端VOUT；四个pmos FET为MP1、MP2、MP3和MP4，四个nmos FET为MN1、MN2、MNi1和MNi2。
时钟信号输入端CLK与MP1、MP2、MP3、MN1、MN2、MNi1和MNi2的栅极以及MP4的漏极分别连接。
接地端VSS与MN1、MN2和MP3的源极和MN1、MN2和MP3的衬底以及MP4的源极、衬底和栅极分别连接。
电压输入端VDD与MP1的衬底和漏极连接，MP1的源极与第一充放电存储器的一端及MN1的漏极连接，第一充放电存储器的另一端与MP2及MNi1的漏极分别连接。
MP2的衬底和源极连接后与MN2的漏极及第二充放电存储器的一端分别连接，第二充放电存储器的另一端与MP3和MNi2的漏极分别连接。
电压输出端VOUT与MNi1和MNi2的源极和MNi1、MNi2的衬底分别连接,接地端VSS和电压输出端VOUT之间串接有电容COUT。
本发明提供的一种用于磁传感的电源电压输出集成电路，基于标准负0.5倍电源电压开关电荷泵拓扑结构，结合标准cmos工艺制造设计出该集成电路实现；输出电压在负载为0时VOUT＝-0.5*(VDD-VSS)；仅仅八个有源器件集成(不包括电容),电路简洁,集成度高；工作条件仅仅输入一个驱动时钟，无需无交叠时钟的额外设计，节省面积和功耗，在轻载时候效率较普通设计高；驱动能力可以很方便根据不同设计指标，对输入时钟频率和Flying电容值进行设计更改，可移植性强；使用输入时钟进行电路关断，无需额外关断信号控制；该设计容易作为IP使用,并结合不同的输入时钟周期相位,设计出不同驱动能力和输出纹波的组合电路。
实施例1
本发明实施例1提供的一种用于磁传感的电源电压输出集成电路的实施例，结合图1可知，该电源电压输出集成电路的实施例包括：
四个pmos FET、四个nmos FET、两个电能存储量相等的充放电存储器、时钟信号输入端CLK、电压输入端VDD、接地端VSS和电压输出端VOUT；四个pmos FET为MP1、MP2、MP3和MP4，四个nmos FET为MN1、MN2、MNi1和MNi2。
时钟信号输入端CLK与MP1、MP2、MP3、MN1、MN2、MNi1和MNi2的栅极以及MP4的漏极分别连接。
接地端VSS与MN1、MN2和MP3的源极和MN1、MN2和MP3的衬底以及MP4的源极、衬底和栅极分别连接。
电压输入端VDD与MP1的衬底和漏极连接，MP1的源极与第一充放电存储器的一端及MN1的漏极连接，第一充放电存储器的另一端与MP2及MNi1的漏极分别连接。
MP2的衬底和源极连接后与MN2的漏极及第二充放电存储器的一端分别连接，第二充放电存储器的另一端与MP3和MNi2的漏极分别连接。
电压输出端VOUT与MNi1和MNi2的源极和MNi1、MNi2的衬底分别连接,接地端VSS和电压输出端VOUT之间串接有电容COUT。
具体的，如图2和图3所示分别为本发明实施例提供的一种电源电压输出集成电路处于充电状态和放电状态的等效电路图，结合图2和图3可知，时钟信号输入端CLK输入低电平时，电源电压输出集成电路处于充电状态，MP1、MP2和MP3处于开启状态，MN1、MN2、MNi1和MNi2处于关断状态；第一充放电存储器、第二充放电存储器、电压输入端VDD和接地端VSS组成充电回路。
第一充放电存储器和第二充放电存储器并入串联结构由电源电压(VDD-VSS)充电,电荷平衡后第一充放电存储器和第二充放电存储器两端电压均为0.5(VDD-VSS)。
时钟信号输入端CLK输入高电平时，荷泵集成电路处于放电状态时，MP1、MP2和MP3处于关断状态，MN1、MN2、MNi1和MNi2处于开启状态。
第一充放电存储器、第二充放电存储器与电容COUT互相并联，并入并联结构由电源电压(VDD-VSS)充电,电容COUT抽走电荷到接地端VSS，电荷平衡后，电容COUT两端电压经过若干周期后电压输出端VOUT输出电压最终等于负0.5倍的VDD-VSS。
优选的，该电源电压输出集成电路的Flying电容很灵活，可以使用芯片外接，也可以芯片内集成电容，另外也可以使用pmos FET替代集成电容。具体的，第一充放电存储器和第二充放电存储器为pmos FET或电容。
图1-图3给出的实施例中该第一充放电存储器和第二充放电存储器为电容值相等的电容Cfly1和电容Cfly2。
进一步的，时钟信号输入端CLK与MNi1、MNi2、MP3和MP4的连接线之间串接有电容Cc。
所有的pmos FET和nmos FET的衬底偏置均处于反向偏置或者零偏置，寄生二极管无正向导通风险。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种用于磁传感的电源电压输出集成电路，其特征在于，所述电源电压输出集成电路包括：四个pmos FET、四个nmos FET、两个电能存储量相等的充放电存储器、时钟信号输入端CLK、电压输入端VDD、接地端VSS和电压输出端VOUT；四个所述pmos FET为MP1、MP2、MP3和MP4，四个所述nmos FET为MN1、MN2、MNi1和MNi2；
所述时钟信号输入端CLK与所述MP1、MP2、MP3、MN1、MN2、MNi1和MNi2的栅极以及所述MP4的漏极分别连接；
所述接地端VSS与所述MN1、MN2和MP3的源极和所述MN1、MN2和MP3的衬底以及所述MP4的源极、衬底和栅极分别连接；
所述电压输入端VDD与所述MP1的衬底和漏极连接，所述MP1的源极与第一充放电存储器的一端及所述MN1的漏极连接，所述第一充放电存储器的另一端与所述MP2及MNi1的漏极分别连接；
所述MP2的衬底和源极连接后与所述MN2的漏极及第二充放电存储器的一端分别连接，所述第二充放电存储器的另一端与所述MP3和MNi2的漏极分别连接；
所述电压输出端VOUT与所述MNi1和MNi2的源极和所述MNi1、MNi2的衬底分别连接,所述接地端VSS和电压输出端VOUT之间串接有电容COUT。
2.根据权利要求1所述的电源电压输出集成电路，其特征在于，所述时钟信号输入端CLK输入低电平时，所述MP1、MP2和MP3处于开启状态，所述MN1、MN2、MNi1和MNi2处于关断状态；所述第一充放电存储器、第二充放电存储器、电压输入端VDD和接地端VSS组成充电回路。
3.根据权利要求1所述的电源电压输出集成电路，其特征在于，所述时钟信号输入端CLK输入高电平时，所述MP1、MP2和MP3处于关断状态，所述MN1、MN2、MNi1和MNi2处于开启状态；
所述第一充放电存储器、第二充放电存储器与所述电容COUT互相并联，所述电容COUT两端电压经过若干周期后所述电压输出端VOUT输出电压最终等于负0.5倍的VDD-VSS。
4.根据权利要求1所述的电源电压输出集成电路，其特征在于，所述第一充放电存储器和第二充放电存储器为pmos FET或电容。
5.根据权利要求1所述的电源电压输出集成电路，其特征在于，所述时钟信号输入端CLK与所述MNi1、MNi2、MP3和MP4的连接线之间串接有电容Cc。
6.根据权利要求1所述的电源电压输出集成电路，其特征在于，所有的所述pmos FET和nmos FET的衬底偏置均处于反向偏置或者零偏置。
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