JPH0991976A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0991976A
JPH0991976A JP27484395A JP27484395A JPH0991976A JP H0991976 A JPH0991976 A JP H0991976A JP 27484395 A JP27484395 A JP 27484395A JP 27484395 A JP27484395 A JP 27484395A JP H0991976 A JPH0991976 A JP H0991976A
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Abstract

(57)【要約】 【課題】正常動作可能な電源電圧の最小値ＶCC(min)が
低く、プロセスパラメータのバラツキに対しスピードの
劣化が少ない半導体装置を提供する。 【解決手段】ダミーセル（ＭB11，ＭB12，…，ＭB1K）
に流れる電流で出力電圧が制御されるバイアス回路（Ｂ
ＩＡＳ1）を有し、電源とセンスアンプ回路の出力の間
に接続され、ゲート電極がバイアス回路の出力に接続さ
れたＭＯＳＦＥＴ ＱS3を有し、電源と基準電圧発生回
路の出力の間に接続され、ゲート電極がバイアス回路の
出力に接続されたＭＯＳＦＥＴ ＱR3を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴを主
要な構成要素とする半導体記憶装置に関し、特に低電源
電圧（例えば３Ｖ）で好適に用いられる半導体記憶装置
に関する。
【０００２】
【従来の技術】図８に、従来の半導体記憶装置の一例と
して、ＮＡＮＤ型セルを用いた読み出し専用記憶装置の
読み出し回路の構成を説明するためのブロック図を示
す。
【０００３】図９を参照して、メモリマトリクス（Ｍ
Ｘ）は、複数のメモリセルＭ111，Ｍ112，…，Ｍ11nが
直列に接続されてなるメモリセル列Ｋ11，…、複数のメ
モリセルＭ1m1，Ｍ1m2，…，Ｍ1mnが直列に接続されて
なるメモリセル列Ｋ1m，…、複数のメモリセルＭl11，
Ｍl12，…，Ｍl1nが直列に接続されてなるメモリセル列
Ｋl1，…、及び複数のメモリセルＭlm1，Ｍlm2，…，Ｍ
lmnが直列に接続されてなるメモリセル列Ｋlm、から構
成される。
【０００４】図９において、Ｑp11はメモリセル列Ｋ11
を選択するＸブロック選択用のＮチャネル型エンハンス
メント型ＭＯＳＦＥＴ（以下「ＮＥ−ＭＯＳＦＥＴ」と
いう）、Ｑp1mはメモリセル列Ｋ1mを選択するＸブロッ
ク選択用のＮＥ−ＭＯＳＦＥＴ、Ｑpl1はメモリセル列
Ｋl1を選択するＸブロック選択用のＮＥ−ＭＯＳＦＥ
Ｔ、Ｑplmはメモリセル列Ｋlmを選択するＸブロック選
択用のＮＥ−ＭＯＳＦＥＴ、ＱY1はセンスアンプ回路
（ＳＡ）の入力節点ＳＣとディジット線ＤL1の間に接続
されたＹアドレス選択用のＮＥ−ＭＯＳＦＥＴ、ＱYlは
センスアンプ回路（ＳＡ）の入力節点ＳＣとディジット
線ＤLlとの間に接続されたＹアドレス選択用のＮＥ−Ｍ
ＯＳＦＥＴをそれぞれ示す。
【０００５】Ｘ1，Ｘ2，…，ＸnはＸアドレス信号線、
Ｘp1，…，ＸpmはＸブロックアドレス信号線、Ｙ1，
…，ＹlはＹアドレス信号線をそれぞれ示す。
【０００６】ＳＡは、節点ＳＣの電圧変化を増幅し、節
点ＳＯに出力するセンスアンプ回路である。
【０００７】ＲＣＥＬＬ1はダミーセル列を示し、ＱYD1
はＱY1，…，ＱYlと同一のゲート幅／ゲート長（＝チャ
ネル幅（Ｗ）／チャネル長（Ｌ）、以下「Ｗ／Ｌ」とい
う）を持つＮＥ−ＭＯＳＦＥＴ、ＱpD1はＱp11，…，Ｑ
p1m，…，Ｑpl1，…，Ｑplmと同一のＷ／Ｌを持つＮＥ
−ＭＯＳＦＥＴ、ＭD1，ＭD2，…，ＭDnはメモリセルと
同一の構造をもち同一のＷ／Ｌを持つリファレンスセル
（以下「ダミーセル」という）であり、それぞれのゲー
ト電極には電源（ＣＣ）が接続されている。
【０００８】ＲＡは基準電圧発生回路であり、節点ＲＣ
を入力として、出力ＲＥＦに、所定の基準電圧を出力す
るものである。
【０００９】また、ＤＡは比較検出器を示し、センスア
ンプ回路ＳＡの出力端である節点ＳＯの電圧（ＶSO）
と、基準電圧発生回路ＲＡの出力端である節点ＲＥＦの
電圧（ＶREF）の差を比較して増幅する。
【００１０】例えば次式(1)が成り立つ時、比較検出器
ＤＡの出力ＤＯには“Ｈ”レベルが出力され、一方、次
式(2)が成り立つ時には出力ＤＯには“Ｌ”レベルが出
力される。
【００１１】ＶSO≦ＶREF−α …(1)
【００１２】ＶSO≧ＶREF＋α …(2)
【００１３】上式(1)、(2)において、αは、比較検出器
ＤＡが検出できる最小の電圧差を表し、ここでは、α＝
0.2Ｖとして説明する。
【００１４】Ｏは出力バッファ回路であり、比較検出器
ＤＡの出力を不図示の出力端子に出力するものである。
【００１５】各メモリセルに、そのゲートに所定の電圧
が与えられた時に電流が流れるか又は流れないかで、
“１”又は“０”のデータを記憶するように構成されて
おり、エンハンスメント型あるいはディプレッション型
を成している。
【００１６】ここでは、メモリセルがディプレッション
型の場合“０”を記憶、エンハンスメント型の場合
“１”を記憶しているものとする。
【００１７】例えば、メモリセルＭ111が選択された場
合、Ｘアドレス信号線（ワード線）Ｘ1を０Ｖとし、
Ｘ2，，…，Ｘnを電源電圧に設定することにより、も
し、メモリセルＭ111がエンハンスメント型ならば、メ
モリセルＭ111が非導通になり、節点ＳＣは充電され、
センスアンプ回路ＳＡの出力である節点ＳＯの電圧（Ｖ
SO(off)）は高電位とされ基準電圧ＶREFの値より高くな
り（ＶSO＞ＶREF）、比較検出器ＤＡの出力ＤＯは
“Ｌ”レベル、出力バッファ回路Ｏの出力ＯＵＴには
“Ｈ”レベルが出力されることになる。
【００１８】一方、メモリセルＭ111がディプレッショ
ン型ならば、上記メモリセルトランジスタのゲート電圧
設定条件下で、メモリセルＭ111が導通し、節点ＳＣは
放電され、センスアンプ回路ＳＡの出力である節点ＳＯ
の電圧節点ＳＯの電圧（ＶSO(on)）は、基準電圧ＶREF
の値より低くなり（ＶSO＜ＶREF）、比較検出器ＤＡの
出力ＤＯは“Ｈ”レベル、出力バッファ回路Ｏの出力Ｏ
ＵＴには“Ｌ”レベルが出力されることになる。
【００１９】以下、説明を簡単にするために、ＮＥ−Ｍ
ＯＳＦＥＴのしきい値電圧ＶTNをすべて同一の0.7Ｖと
し、Ｐチャネル型エンハンスメント型ＭＯＳＦＥＴのし
きい値電圧ＶTPをすべて同一の−1.0Ｖとする。また、
メモリセルＭ111はディプレッション型に設定され、メ
モリセルＭ11nはエンハンスメント型に設定されている
として説明する。
【００２０】図１０（Ａ）は、従来技術の読み出し回路
のセンスアンプ回路（ＳＡ11）の構成の一例を示し、図
１０（Ｂ）は基準電圧発生回路（ＲＡ11）の構成の一例
を示したものである。
【００２１】図１０（Ａ）に示すセンスアンプ回路ＳＡ
11において、ＱS11はＰＥ−ＭＯＳＦＥＴ、ＱS12はＮＥ
−ＭＯＳＦＥＴ、ＩS1は入力が節点ＳＣに、出力がＱ
S12のゲート電極に接続されたインバータを示す。入力
節点ＳＣが充電されて高電位の時、ＭＯＳＦＥＴ Ｑ
S12は、ゲート電極がインバータＩS1を介して低電位
（“Ｌ”レベル）とされて非導通状態となり、出力ＳＯ
11は高電位とされ、また入力節点ＳＣが低電位（例えば
メモリセルが導通してディジット線が低電位）の時、Ｍ
ＯＳＦＥＴ ＱS12は導通状態となり出力ＳＯ11は低電
位とされる。なお、ソースが電源端子ＣＣに接続され、
ゲートとドレインとが互いに接続されて出力端に接続さ
れたＭＯＳＦＥＴ ＱS11は負荷ＭＯＳを構成する。
【００２２】また、図１０（Ｂ）に示す基準電圧発生回
路ＲＡ11において、ＱR11はＰＥ−ＭＯＳＦＥＴ、ＱR12
はＮＥ−ＭＯＳＦＥＴ、ＩR1は入力が節点ＲＣに、出力
がＱR12のゲート電極に接続されたインバータである。
なお、図１０（Ｂ）に示すように、基準電圧発生回路の
構成は、図１０（Ａ）に示すセンスアンプ回路の構成と
基本的に同様とされる。
【００２３】そして、基準電圧発生回路ＲＡ11のＮＥ−
ＭＯＳＦＥＴ ＱR12のＷ／Ｌ（チャネル幅／チャネル
長）は、センスアンプ回路ＳＡ11のＮＥ−ＭＯＳＦＥＴ
ＱS12のＷ／Ｌと同一に設計され、基準電圧発生回路
ＲＡ11のインバータＩR1の入出力特性は、センスアンプ
回路ＳＡ11のインバータＩS1の入出力特性と同一に設定
されている。
【００２４】また、基準電圧発生回路ＲＡ11のＰＥ−Ｍ
ＯＳＦＥＴ ＱR11のＷ／Ｌは出力電圧ＶREF11が、
“１”が記憶されたメモリセルが選択された場合のセン
スアンプ回路ＳＡ11の出力ＳＯ11の電圧ＶSO11(off)
と、“０”が記憶されたメモリセルが選択された場合の
センスアンプ回路ＳＡ11の出力ＳＯ11の電圧ＶSO11(on)
の中間付近に設定するために、センスアンプ回路ＳＡ11
のＰＥ−ＭＯＳＦＥＴ ＱS11のＷ／Ｌに比べて大きく
設計される。
【００２５】例えばＭＯＳＦＥＴ ＱS11，ＱS12，Ｑ
R11，ＱR12のＷ／Ｌは、それぞれ５／４，20／1.0，５
／２，20／1.0に設計される。
【００２６】図９から図１１を参照して、従来技術のセ
ンスアンプ回路の設計方法について説明する（但し、電
源電圧ＶCC＝５Ｖの時）。
【００２７】図１１（Ａ）は、ディジット線ＤL1から見
たセンスアンプ回路ＳＡ11の負荷電流ＩLS11と、ディジ
ット線ＤL1の電圧が変化した時のメモリセル電流ＩMCの
変化と、ダミーセルＲＣＥＬＬ1内の節点ＲＤ（図９参
照）から見た基準電圧発生回路ＲＡ11の負荷電流ＩLR11
と、節点ＲＤの電圧が変化した時のリファレンス電流Ｉ
REFの変化をそれぞれ示したものである。この場合、リ
ファレンス電流ＩREFの電流値は、メモリセル電流ＩMC
とほぼ同等になるように、ダミーセルＲＣＥＬＬ1が構
成されている。
【００２８】図１１（Ｂ）は、ディジット線ＤL1の電圧
が変化した時のセンスアンプ回路ＳＡ11の出力電圧Ｖ
SO11の変化（曲線ＶSA11）と、節点ＲＤが変化した時の
基準電圧発生回路ＲＡ11の出力電圧ＶREF11の変化（曲
線ＶRA11）をそれぞれ示したものである。
【００２９】負荷電流ＩLS11の特性は、センスアンプ回
路ＳＡ11のＭＯＳＦＥＴ ＱS11，ＱS12の電流駆動能力
と、インバータＩS1の入出力特性と、により主に決定さ
れるが、ＭＯＳＦＥＴ ＱS12のゲート電極はインバー
タＩS1の出力により制御されているため、負荷電流Ｉ
LS11の特性は、ＭＯＳＦＥＴ ＱS12のＷ／Ｌと、イン
バータＩS1の入出力特性とにより決定される。
【００３０】前述したように、ＭＯＳＦＥＴ ＱR12と
ＱS12とはＷ／Ｌが互いに等しく、基準電圧発生回路Ｒ
Ａ11のインバータＩR1の入出力特性は、センスアンプ回
路ＳＡ11のインバータＩS1の入出力特性と等しく設計さ
れているため、ＩLS11とＩLR11の特性は等しくなる。
【００３１】また、前述したように、基準電圧発生回路
ＲＡ11のＭＯＳＦＥＴ ＱR11のＷ／Ｌはセンスアンプ
回路ＳＡ11のＭＯＳＦＥＴ ＱS11のＷ／Ｌよりも大き
く設計されているため、図１１（Ｂ）に示すように、デ
ィジット線ＤL1の電位ＶDL1とダミーセルＲＣＥＬＬ1内
の節点ＲＤの電圧ＶRDが等しい時のセンスアンプ回路Ｓ
Ａ11の出力ＶSO11と基準電圧ＶREF11の値を比較する
と、ＶREF11の値の方が、ＶSO11の値よりも高くなる。
【００３２】すなわち、曲線ＶRA11の入力電圧に対する
変化の割合は、曲線ＶSA11に比べ小さくなる。ＶSO11の
値、ＶREF11の値の下限は、それぞれ節点ＳＣの電圧
値、節点ＲＣの電圧値で制限されるのはもちろんであ
る。
【００３３】（１）“１”が記憶されたメモリセルが選
択された場合のセンスアンプ回路ＳＡ11の出力ＶSO11の
値に関して以下に説明する。
【００３４】選択されたメモリセルに電流が流れないた
め、ディジット線の電圧ＤL1の値は点Ｒ3で平衡し、こ
の時のＶSO11の値（ＶSO11(off)）は次式(3)で表わされ
る。負荷電流ＩLS11の起点である点Ｒ3（図１１（Ａ）
参照）は、インバータＩS11の論理しきい値とほぼ等し
くなる。
【００３５】ＶSO11(off)＝ＶCC−｜ＶTP｜ …(3)
【００３６】（２）“０”が記憶されたメモリセルが選
択された場合のセンスアンプ回路ＳＶSO11の値に関して
以下に説明する。
【００３７】選択されたメモリセルに電流が流れ、ディ
ジタル線ＤL1の値は点Ｐ3で平衡し、この時のＶSO11の
値は点Ｐ4で平衡することになり、この時のＶSO11の値
（ＶSO11(on)）は次式(4)で表わされる。
【００３８】 ＶSO11(on)＝ＶCC−｜ＶTP｜−β1＞ＶINV …(4)
【００３９】ここで、β1はＩMCの値及びＱS11の電流駆
動能力で決定される。また、ＶINVはインバータＩS1，
ＩR1の論理しきい値である。
【００４０】（３）リファレンス電圧ＶREF11の値に関
して以下に説明する。
【００４１】リファレンスセルには常に電流が流れてい
るため、節点ＲＤの電圧は、点Ｑ3で平衡し、この時の
ＶSO11の値は点Ｑ4で平衡することになり、この時のＶ
REF11の値は次式(5)で表わされる。
【００４２】ＶREF11＝ＶCC−｜ＶTP｜−γ1 …(5)
【００４３】ここで、γ1はＩREFの値及びＱR11の電流
駆動能力で決定される。
【００４４】以上説明したように、ＶSO11(off)，Ｖ
SO11(on)，及びＶREF11の値がそれぞれ設定される。
【００４５】例えば電源電圧ＶCC＝５Ｖの時、ＶSO11(o
ff)＝４Ｖ、ＶSO11(on)＝２Ｖ、ＶREF11＝３Ｖに設定さ
れる。
【００４６】この場合、ＶSO11(off)−ＶREF11＝１Ｖ、
ＶREF11−ＶSO11(on)＝１Ｖとなり、この値は、比較検
出器ＤＡが検出できる最小の電圧差（α＝0.2Ｖ）以上
であることから、この半導体記憶装置（マスクＲＯＭ）
は正常動作することになる。
【００４７】図１２は、前述のようにセンスアンプ回
路、基準電圧発生回路が設計された場合において、電源
電圧ＶCC＝３Ｖの時のセンスアンプ回路ＳＡ11、基準電
圧発生回路ＲＡ11のＤＣ特性を示した図である。図１２
（Ａ）は図１１（Ａ）に、図１２（Ｂ）は図１１（Ｂ）
にそれぞれ対応する。
【００４８】電源電圧ＶCC＝３Ｖの時、メモリセル電流
ＩMC，リファレンス電流ＩREFの値は、ＶCC＝５Ｖの時
に比べ、減少する。
【００４９】また、ＩLS11で表わす曲線の基点Ｒ5は、
電源電圧ＶCC＝３Ｖの時、インバータＩS1，ＩR1の論理
しきい値は、電源電圧ＶCC＝５Ｖの時に比べ、少し低下
するため、図１１に示す起点Ｒ3より少し低下する。
【００５０】図１２から明らかなように、電源電圧ＶCC
＝３Ｖの時、“１”が記憶されたメモリセルが選択され
た場合のディジット線ＤL1の値は、点Ｒ5で平衡し、こ
の時のセンスアンプ回路ＳＡ11の出力ＶSO11の値は上式
(3)から2.0Ｖになる。
【００５１】同様に、“０”が記憶されたメモリセルが
選択された場合のディジット線ＤL1の電圧は点Ｐ6で平
衡し（図１２（Ｂ）参照）、この時のセンスアンプ回路
ＳＡ11の出力ＶSO11の値は図１２（Ｂ）より約1.2Ｖに
なる。
【００５２】また、基準電圧発生回路ＲＡ11において
は、節点ＲＤの電圧は点Ｑ5で平衡し（図１２（Ａ）参
照）、この時の基準電圧ＶREF11の値は図１２（Ｂ）よ
り約1.5Ｖになる。
【００５３】
【発明が解決しようとする課題】以上説明したように、
従来のセンスアンプ回路においては、“１”が記憶され
たメモリセルが選択された場合の出力電圧は、上式(3)
で表わされるため、電源電圧ＶCCからしきい値電圧｜Ｖ
TP｜分低下した値で上限が制限され、さらに“０”が記
憶されたメモリセルが選択された場合の出力電圧は、上
式(4)で表わされるため、論理しきい値ＶINV（略１Ｖ）
で下限が制限される。
【００５４】従って、電源電圧ＶCC＝３Ｖの時、｛Ｖ
SO11(off)−ＶSO11(on)｝の値は約１Ｖになり、ＶREF11
の値をセンターに挿入しても、｛ＶSO11(off)−
ＶREF11｝の値、｛ＶREF11−ＶSO11(on)｝の値がそれぞ
れ0.5Ｖとなり、ノイズマージン及びプロセスパラメー
タのバラツキに対するマージンが小さい。
【００５５】図１３は、図１０（Ａ）及び図１０（Ｂ）
に示すセンスアンプ回路ＳＡ11、基準電圧発生回路ＲＡ
11において、電源電圧ＶCCが変化した時の、ＶSO11(of
f)，ＶSO11(on)，ＶREF11の値を示したものである。
【００５６】この従来技術の場合、センスアンプ回路の
出力電圧のＶSO11の上限と下限が上述したように決定さ
れているため、比較検出器ＤＡが正常動作する電源電圧
の最小値ＶCC(min)が約2.75Ｖとなり、低電源電圧の半
導体記憶装置には適さない。
【００５７】図１４は、従来技術の読み出し回路を用い
た半導体記憶装置の動作波形を示したものである（電源
電圧ＶCC＝３Ｖ）。図１４において、各波形に付した記
号は、図９に示す各節点（ノード）のものに対応する。
【００５８】上述したように、センスアンプ回路ＳＡ、
基準電圧発生回路ＲＡは設計されており、この結果、Ｖ
SO11(off)＝2.0Ｖ、ＶSO11(on)＝1.2Ｖ、ＶREF11＝1.5
Ｖに設計されている。
【００５９】上記設計条件において、“１”が記憶され
たメモリセルが選択された時のスピード（アドレスが入
力されてからデータが出力されるまでの時間；アクセス
タイム）は、図１４を参照して、ＴCH2で表わされ、
“０”が記憶されたメモリセルが選択された時のスピー
ドはＴDIS2で表される。
【００６０】この時、プロセスパラメータがバラツキ、
基準電圧出力がＶREF12＝1.4Ｖになったとすると、｛Ｖ
REF−ＶSO11(on)｝＝0.2Ｖとなり、比較検出器ＤＡが正
常動作するぎりぎりの値となり、比較検出器ＤＡの出力
ＤＯ12，出力バッファ回路Ｏの出力ＯＵＴ12に示すよう
に、比較検出器の出力、出力バッファ回路の出力のスピ
ードは遅くなり、この結果、“０”が記憶されたメモリ
セルが選択された時のスピード（アクセスタイム）はＴ
DIS3となる。
【００６１】すなわち、上記従来技術においては、プロ
セスパラメータがバラツキ、基準電圧ＶREF11の値が低
下すると、電源電圧ＶCC＝３Ｖの時、基準電圧ＶREF11
とセンスアンプ回路の出力ＶSO11(on)の差電位が、比較
検出器が検出できる最小の電圧差（α）に近くなるた
め、“０”が記憶されたメモリセルが選択された場合の
スピードが急激に遅くなるという問題がある。
【００６２】上記の如く、図９及び図１０を参照して説
明した、上記従来の半導体記憶装置は以下のような問題
点を有する。
【００６３】第１の問題点は、従来技術において正常動
作する電源電圧の最小値ＶCC(min)が約2.75Ｖと高く、
低電源電圧（３Ｖ）の半導体記憶装置に適さないことで
ある。
【００６４】その理由は、“１”が記憶されたメモリセ
ルが選択された場合のセンスアンプ回路の出力ＶSO11(o
ff)が｛ＶCC−｜ＶTP｜｝となるため、ＶSO11(off)と
“０”が記憶されたメモリセルが選択された場合のセン
スアンプ回路の出力ＶSO11(on)の差が小さいからであ
る。
【００６５】第２の問題点は、低電源電圧（３Ｖ）で動
作させた場合、プロセスパラメータがバラツキ、Ｖ
REF11の値が設計値より低くなると読み出しスピードが
大幅に遅くなることである。
【００６６】その理由は、電源電圧ＶCC＝３Ｖの時、Ｖ
REF11の値と、“０”が記憶されたメモリセルが選択さ
れた場合のセンスアンプ回路の出力ＶSO11(on)の差が小
さいからである。
【００６７】従って、本発明の目的は、上記従来技術の
問題点を解消し、正常動作する電源電圧の最小値ＶCC(m
in)の低い半導体記憶装置を提供することにある。
【００６８】また、本発明の別の目的は、電源電圧が例
えばＶCC＝３Ｖで動作させる時にも、プロセスパラメー
タがバラツキ、リファレンス電圧が設計値より低下して
もスピードの劣化が少ない半導体記憶装置を提供するこ
とにある。
【００６９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、一端を接地電位に接続し、選択状態にあ
るとき、メモリセル自体に電流を流し得るか否かで記憶
情報が決定されるメモリセルが、複数個マトリクス状に
配置されてなるメモリセルマトリクスと、前記メモリセ
ルマトリクスの出力端と電源端との間に接続され、前記
記憶情報を検出する第１の検出器と、前記電源端と前記
第１の検出器の出力端との間に接続され、ゲート電極が
第１の節点に接続された第１のＭＯＳＦＥＴと、を含む
センスアンプ回路と、前記メモリセルと同一の構造と略
同等の特性をもつダミーセルと、を含む第１のダミーセ
ル列と、前記第１のダミーセル列の出力端と前記電源端
との間に接続され、前記第１のダミーセル列に流れる電
流に応じた所定の電圧を出力端に発生する第２の検出器
と、前記電源端と前記第２の検出器の前記出力端との間
に接続され、ゲート電極が前記第１の節点に接続された
第２のＭＯＳＦＥＴからなる基準電圧発生回路と、ダミ
ーセルで構成される第２のダミーセル列と、前記第２の
ダミーセル列に流れる電流に応じた所定の電圧を出力端
に発生させ、該出力端が前記第１の節点に接続されたバ
イアス回路と、前記センスアンプ回路の出力端と前記基
準電圧発生回路の出力端とが、第１及び第２の入力端に
それぞれ接続されてなる比較検出器と、前記比較検出器
の出力が入力に接続され、出力が出力端子に接続されて
なる出力バッファ回路と、を有することを特徴とする半
導体記憶装置を提供する。
【００７０】
【作用】本発明のセンスアンプ回路においては、“１”
が記憶されたメモリセルが選択された場合のセンスアン
プ回路の出力電圧ＶSO1(off)が電源電圧［ＶCC］に設定
されるので、“０”が記憶されたメモリセルが選択され
た場合のセンスアンプ回路の出力電圧ＶSO1(on)との差
｛ＶSO1(off)−ＶSO1(on)｝が前記従来例よりも大きく
とれる。
【００７１】このため、本発明によれば、低電源電圧に
なっても、前記従来技術よりも｛ＶSO1(off)−
ＶREF1｝，｛ＶREF1−ＶSO1(on)｝の値が大きくとれる
ことから、前記従来技術よりも、正常動作する電源電圧
の最小値ＶCC(min)が低い半導体記憶装置を提供でき、
ＶREF1が設計値より低下しても、従来技術よりもスピー
ドの劣化が少ない（すなわちアクセスタイムの劣化を抑
止した）半導体装置を提供できる。
【００７２】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
【００７３】図１は、本発明の第１の実施形態の構成を
示す回路図である。図１において、前記従来技術の説明
で参照した図９及び図１０と同一又は同等の機能を有す
る要素には同一の参照符号が付されている。なお、メモ
リセルアレイＭＸの内部構成は省略されている。また、
前記従来技術との説明の重複を避けるため同一部分の説
明は省略し、以下では、前記従来技術との相違点を主に
説明する。
【００７４】図１を参照して、ＳＡ1は、本実施形態に
係る、読み出し回路のセンスアンプ回路である。
【００７５】センスアンプ回路ＳＡ1において、ＱS1は
ＰＥ−ＭＯＳＦＥＴであり、電源ＣＣと出力節点ＳＯ1
との間に接続され、ゲート電極が出力節点ＳＯ1に接続
され、第１の負荷ＭＯＳとして機能する。ＱS3はＰＥ−
ＭＯＳＦＥＴであり、電源ＣＣと出力節点ＳＯ1の間に
接続され、ゲート電極がバイアス回路ＢＩＡＳ1の出力
節点ＢＯ1に接続され、第２の負荷ＭＯＳとして機能す
る。なお、ＭＯＳＦＥＴＱS12と、入力が節点ＳＣに接
続され出力がＱS12のゲート電極に接続されるインバー
タＩS1の構成は前記従来例と同様である。
【００７６】また、図１を参照して、ＲＡ1は、本実施
形態に係る、読み出し回路の基準電圧発生回路である。
【００７７】基準電圧発生回路ＲＡ1において、ＱR1は
ＰＥ−ＭＯＳＦＥＴであり、電源端子ＣＣと出力節点Ｒ
ＥＦ1の間に接続され、ゲート電極が出力節点ＲＥＦ1に
接続され、第１の負荷ＭＯＳとして機能する。ＱR3はＰ
Ｅ−ＭＯＳＦＥＴであり、電源ＣＣと出力節点ＲＥＦ1
の間に接続され、ゲート電極がバイアス回路ＢＩＡＳ1
の出力節点ＢＯ1に接続され、第２の負荷ＭＯＳとして
機能する。なお、ＭＯＳＦＥＴ ＱR12と入力が節点Ｓ
Ｃに接続され出力がＱR12のゲート電極に接続されるイ
ンバータＩR1の構成は前記従来例と同様である。
【００７８】図１を参照して、ＢＩＡＳ1はバイアス回
路である。
【００７９】バイアス回路ＢＩＡＳ1において、ＱB11は
電源端子ＣＣと出力節点ＢＯ1の間に接続され、ゲート
電極が出力節点ＢＯ1に接続されたＰＥ−ＭＯＳＦＥ
Ｔ、ＭB11，ＭB12，…，ＭB1kは、ダミーセルで、ディ
プレッション型であり、ゲート電極には接地電位が接続
される。
【００８０】基準電圧発生回路ＲＡ1のＭＯＳＦＥＴ
ＱR1のＷ／Ｌは、前記従来技術と同様に、センスアンプ
回路ＳＡ1のＭＯＳＦＥＴ ＱS1のＷ／Ｌよりも大きく
設計される。
【００８１】また、本実施形態では、センスアンプ回路
ＳＡ1のＭＯＳＦＥＴ ＱS3と基準電圧発生回路ＲＡ1の
ＭＯＳＦＥＴ ＱR3のＷ／Ｌはともにバイアス回路ＢＡ
ＩＡＳ1のＭＯＳＦＥＴ ＱB11のＷ／Ｌと等しく設計さ
れているものとする。
【００８２】例えば、ＭＯＳＦＥＴ ＱS1，ＱS3，
ＱR1，ＱR3，ＱB11のＷ／Ｌはそれぞれ、５／４，５／
５，５／２，５／５，５／５に設計される。
【００８３】図１を参照して、本実施形態において、Ｍ
ＯＳＦＥＴ ＱB11と、ＱR3，ＱS3とはカレントミラー
回路を構成し、ＱS3，ＱR3に流れる電流は、バイアス回
路ＢＩＡＳ1の負荷ＭＯＳ ＱB11に流れる電流に等しく
なる。
【００８４】図１から図３を参照して、本実施形態にお
けるセンスアンプ回路の設計方法について説明する（電
源電圧ＶCC＝５Ｖの時）。
【００８５】図２（Ａ）は、図１に示すセンスアンプ回
路ＳＡ1から、ＭＯＳＦＥＴ ＱS1とＱS3を切り出し、
センスアンプ回路の出力である節点ＳＯ1の電圧が変化
した時のＭＯＳＦＥＴ ＱS1に流れる電流ＩQS1の変化
（曲線Ｂ）、ＭＯＳＦＥＴＱS3に流れる電流ＩQS3の変
化（曲線Ａ）、ＱS1とＱS3に流れる電流の和ＩSTの変化
（曲線Ｃ）をそれぞれ示したものである。なお、横軸は
節点ＳＯ1の電圧ＶSO1、縦軸は電流（μＡ単位）を示
す。
【００８６】本実施形態では、ＭＯＳＦＥＴ ＱS1の他
に定電流負荷回路として機能するＭＯＳＦＥＴ ＱS3を
有しているので、出力電圧ＶSO1が｛ＶCC−｜ＶTP｜｝
以上になり、ＱS1が非導通になっても、ＱS3が導通して
いるため、出力ＳＯ1は最大電源電圧［ＶCC］まで上昇
する。
【００８７】図２（Ｂ）は、図１に示す基準電圧発生回
路ＲＡ1から、ＭＯＳＦＥＴ ＱR1とＱR3を切り出し、
基準電圧発生回路の節点ＲＥＦ1の電圧ＶREF1が変化し
た時のＭＯＳＦＥＴ ＱR1に流れる電流ＩQR1の変化
（曲線Ｅ）、ＭＯＳＦＥＴ ＱR3に流れる電流ＩQR3の
変化（曲線Ｄ）、ＭＯＳＦＥＴ ＱR1とＱR3に流れる電
流の和ＩRTの変化（曲線Ｆ）を示したものである。な
お、横軸は節点ＲＥＦ1の電圧ＶREF1、縦軸は電流（μ
Ａ単位）を示す。
【００８８】本実施形態では、ＭＯＳＦＥＴ ＱR3のＷ
／Ｌは、ＱS3のＷ／Ｌと同一に設計されているため、Ｑ
S3に流れる電流ＩQS3の変化を示す曲線Ａ（図２（Ａ）
参照）と、ＱR3に流れる電流ＩQR3の変化を示す曲線Ｄ
（図２（Ｂ）参照）は一致する。
【００８９】また、ＭＯＳＦＥＴ ＱR1のＷ／ＬはＱS1
のＷ／Ｌに比べ大きく設計されているため、図２（Ｂ）
にＥで示す曲線は、図２（Ａ）にＢで示す曲線に比べ傾
きは急峻になる。
【００９０】図３（Ａ）は、本実施形態のセンスアンプ
回路において、ディジット線ＤL1から見たセンスアンプ
回路ＳＡ1の負荷電流ＩLSと、ディジット線ＤL1の電圧
が変化した時のメモリセル電流ＩMCの変化、ダミーセル
ＲＣＥＬＬ内の節点ＲＤから見た基準電圧発生回路ＲＡ
1の負荷電流ＩLR1と、節点ＲＤの電圧が変化した時のリ
ファレンス電流ＩREFの変化をそれぞれ示したものであ
る。
【００９１】前記従来例で説明したように、本実施形態
においても、負荷電流ＩLS，ＩLR1は、ＭＯＳＦＥＴ
ＱS12のＷ／ＬとインバータＩS1の入出力特性、ＭＯＳ
ＦＥＴ ＱR12のＷ／ＬとインバータＩR1の入出力特性
で決定されるため、図３（Ａ）の特性は、前記従来技術
の説明で参照した図１１（Ａ）の特性と等しくなる。
【００９２】図３（Ｂ）は、本実施形態のセンスアンプ
回路において、ディジット線ＤL1の電圧が変化した時の
センスアンプ回路ＳＡ1の出力電圧ＶSO1の変化（曲線Ｖ
SA1）、節点ＲＤが変化した時の基準電圧発生回路ＲＡ1
の出力電圧ＶREF1の変化（曲線ＶRA）を示したものであ
る。
【００９３】“１”が記憶されたメモリセルが選択され
た場合、メモリセルは非導通となり、ディジット線ＤL1
は充電され、図３（Ａ）の点Ｒ1で平衡することにな
る。この時、ＭＯＳＦＥＴ ＱS12は非導通になり、出
力節点ＳＯ1はＱS1とＱS3により充電される。
【００９４】本実施形態は、定電流を供給する第２の負
荷ＭＯＳとして機能する、ＭＯＳＦＥＴ ＱS3を有して
いるので、この時のセンスアンプ回路の出力節点ＳＯ1
の電圧ＶSO1(off)の値は、次式(6)で表わされる。
【００９５】ＶSO1(off)＝ＶCC …(6)
【００９６】“０”が記憶されたメモリセルが選択され
た場合、メモリセルは導通となり、ディジット線ＤL1は
放電され、ＶSO1(on)の値は、メモリセル電流と、ＭＯ
ＳＦＥＴ ＱS1とＱS3の電流駆動能力で決定されること
となり、本実施形態の場合、点Ｐ2（図３（Ｂ）参照）
で平衡する。
【００９７】この時のセンスアンプ回路の出力節点ＳＯ
1の電圧ＶSO1(on)の値は次式(7)で表わされる。
【００９８】ＶSO1(on)＝ＶCC−β2＞ＶINV …(7)
【００９９】ここで、β2はＩMCの値及びＱS1とＱS3の
電流駆動能力で決定される。また、ＶINVはインバータ
ＩS1，ＩR1の論理しきい値を示す。
【０１００】また、基準電圧発生回路ＲＡ1において
は、ＭＯＳＦＥＴ ＱR1のＷ／Ｌは、センスアンプ回路
ＳＡ1のＭＯＳＦＥＴ ＱS1のＷ／Ｌに比べ大きく設計
されているため、ダミーセルＲＥＣＥＬＬ1の節点ＲＤ
の電圧ＶRDの値が低下した時の基準電圧ＶREF1の値の低
下率は、ディジット線ＤL1の電圧ＶDL1の値が低下した
時のセンスアンプ回路ＳＡ1の出力電圧ＶSO1の値の低下
率に比べて小さくなり、本実施形態の場合、点Ｑ2で平
衡する（図３（Ｂ）参照）。
【０１０１】基準電圧ＶREF1の値は次式(8)で表わされ
る。
【０１０２】ＶREF1＝ＶCC−γ2 …(8)
【０１０３】ここで、γ2は基準電流ＩREFの値及びＱR1
の電流駆動能力で決定される。
【０１０４】以上説明したように、ＶSO1(off)，Ｖ
SO1(on)，ＶREF1がそれぞれ設定される。
【０１０５】例えばＶCC＝５Ｖの時、ＶSO1(off)＝５
Ｖ，ＶSO1(on)＝３Ｖ，ＶREF1＝４Ｖに設定される。
【０１０６】図４は、本実施形態に係るセンスアンプ回
路が、前述のように設計された場合において、電源電圧
ＶCC＝３Ｖの時のセンスアンプ回路ＳＡ1、基準電圧発
生回路ＲＡ1のＤＣ特性を示した図である。図４（Ａ）
は図３（Ａ）に、図４（Ｂ）は図３（Ｂ）にそれぞれ対
応する。
【０１０７】電源電圧ＶCC＝３Ｖの時、“１”が記憶さ
れたメモリセルが選択された場合、ディジット線ＤL1の
電圧は、図４（Ａ）の点Ｒ11で平衡することになり、こ
の時のセンスアンプ回路ＳＡ1の出力は、図４（Ｂ）の
点Ｒ12で平衡する。この結果、ＶSO1(off)＝３Ｖが得ら
れる。
【０１０８】また、“０”の記憶されたメモリセルが選
択された場合、ディジット線ＤL1の電圧は、図４（Ａ）
の点Ｐ11で平衡することになり、この時のセンスアンプ
回路の出力は、図４（Ｂ）の点Ｐ12で平衡する。この結
果、センスアンプ回路ＳＡ1の出力電圧ＶSO1(on)＝1.5
Ｖが得られる。
【０１０９】また、基準電圧発生回路ＲＡ1において
は、節点ＲＤの電圧は、点Ｑ11で平衡することになり、
この時の基準電圧発生回路の出力は、図４（Ｂ）の点Ｑ
12で平衡する。この結果、ＶREF1＝2.2Ｖが得られる。
【０１１０】以上説明したように、本実施形態に係るセ
ンスアンプ回路は、電源電圧ＶCC＝５Ｖの時、センスア
ンプ回路の出力電圧と基準電圧発生回路の出力電圧の差
を１Ｖと、前記従来例と同一に設計した場合において、
電源電圧ＶCC＝３Ｖの時｛Ｖ SO1(off)−ＶREF1｝＝0.8
Ｖ、｛ＶREF1−ＶSO1(on)｝＝0.7Ｖとなり、前記従来例
よりも値を大きく設定することができる。
【０１１１】この結果、前記従来技術よりも、正常動作
可能な電源電圧の最小電圧ＶCC(min)の値を低くするこ
とができ、ノイズマージン及びプロセスパラメータのバ
ラツキに対するマージンを大きくすることができる。
【０１１２】図５は、本実施形態に係る、センスアンプ
回路、基準電圧発生回路において、電源電圧（ＶCC）が
変化した時の、センスアンプ回路ＳＡ1ＶSO1(off)，Ｖ
SO1(on)，基準電圧ＶREF1の値を示したものである。
【０１１３】本実施形態においては、センスアンプ回路
の出力電圧ＶSO1の上限が［ＶCC］となるので、リファ
レンス電圧（基準電圧）ＶREF1とセンスアンプ回路ＳＡ
1の入力節点ＳＣの電圧ＶSCの差を、前記従来技術に比
べて大きくすることができる。
【０１１４】従って、低電源電圧になっても、センスア
ンプ回路の出力電圧（メモリセルがオン時）ＶSO1(on)
の値をＶREF1に対して、従来技術よりもマージンをもっ
て設計できる。この結果、本実施形態においては、正常
動作可能な電源電圧の最小電圧はＶCC(min)＝1.9Ｖとな
る。
【０１１５】図６は、本実施形態に係るセンスアンプ回
路を用いた半導体記憶装置の動作波形を示したものであ
る（電源電圧ＶCC＝３Ｖ）。各波形に付した符号は、図
１に示す各節点（ノード）に対応する。
【０１１６】本実施形態の動作波形を示した図６を、前
記従来技術の動作波形である図１４と比較すると、本実
施形態では、センスアンプ回路ＳＡ1の出力ＳＯ1の電圧
及び基準電圧発生回路ＲＡ1の出力ＲＥＦ1の電圧が、前
記従来技術よりも高く設定されており、ＳＯ1の電圧と
ＲＥＦ1の電圧の差が、上述したように、前記従来技術
よりも大きく設定されていることが分かる。
【０１１７】このため、プロセスパラメータがバラツ
キ、基準電圧発生回路ＲＡ1の出力がＲＥＦ2で示すよう
に電圧がＶREF2＝2.1Ｖになったとしても、｛ＶREF2−
ＶSO1(on)｝＝0.6Ｖとなり、比較検出器ＤＡは余裕をも
って正常動作する。この結果、比較検出器ＤＡの出力Ｄ
Ｏ、出力バッファ回路Ｏの出力は、それぞれ図６のＤＯ
2，ＯＵＴ2に示すような動作波形となる。
【０１１８】そして、本実施形態においては、“０”が
記憶されたメモリセルが選択された場合のスピード（例
えばアドレス入力からデータ出力までの時間；アクセス
タイム）はＴDIS2で表わされ（図６参照）、スピードの
劣化は、前記従来技術に比べ少なくなる。
【０１１９】定電流負荷ＭＯＳＦＥＴ ＱR3に流れる電
流値は、バイアス回路ＢＡＩＡＳ1におけるＭB11，Ｍ
B12，…，ＭB1Kで構成されるダミーセルの段数（Ｋ）で
決定される。
【０１２０】ここでダミーセルを用いる理由は、メモリ
セル電圧ＩMCがバラツキ、ＶSO1(on)の値がばらついて
も、それに連動して、リファレンス電流ＩREFがバラツ
キ、ＶREF1の値がＶSO1(on)の値と連動して変化させる
ことができるからである。
【０１２１】これにより、プロセスパラメータがばらつ
いても読み出し回路を安定に動作させることができる。
【０１２２】図７に、本発明の第２の実施形態に係る、
読み出し回路に用いられるバイアス回路の構成を示す。
【０１２３】図７において、ＱB41はＰＥ−ＭＯＳＦＥ
Ｔ、ＱB42，ＱB43はＮＥ−ＭＯＳＦＥＴであり、
ＱB41，ＱB42，ＱB43により、定電圧発生回路（ＣＯ
Ｎ）が構成されている。
【０１２４】ＭＯＳＦＥＴ ＱB41の電流駆動能力は、
ＭＯＳＦＥＴ ＱB42及びＱB43の電流駆動能力に比べ充
分小さく設計されている。このため、節点ＣＯの電圧の
電源電圧依存性はほとんどなく、節点ＣＯの電圧ＶCOは
次式(9)で表わされる。
【０１２５】
【数１】
【０１２６】また、ＭＯＳＦＥＴ ＱB21は電源端子Ｃ
Ｃと出力節点ＢＯ2の間に接続され、ゲート電極が出力
節点ＢＯ2に接続されたＰＥ−ＭＯＳＦＥＴであり、Ｍ
B21，ＭB22，…，ＭB2Kはダミーセルでエンハンスメン
ト型であり、ゲート電極には定電圧発生回路（ＣＯＮ）
の出力節点ＣＯが接続されている。
【０１２７】本実施形態に係るバイアス回路ＢＩＡＳ2
においては、その出力ＢＯ2が、図１の、ＭＯＳＦＥＴ
ＱS3及びＱR3のゲート電極に接続され、前記第１の実
施形態で説明したように、ＱS3及びＱR3は定電流負荷回
路として機能する。
【０１２８】本実施形態に係る半導体記憶装置の動作
は、ＩB2（図７参照）の値を、前記第１の実施形態のＩ
B1（図１参照）と等しく設計すれば、前記第１の実施形
態と同様の動作とされるため、説明を省略する。
【０１２９】図８に、本発明の第３の実施形態に係る、
読み出し回路に用いられるバイアス回路の構成を示す。
図８において、図７に示す要素と同一の要素には同一の
符号が付されている。
【０１３０】図８において、ＱB31は電源ＣＣと出力節
点ＢＯ3の間に接続され、ゲート電極が出力節点ＢＯ3に
接続されたＰＥ−ＭＯＳＦＥＴであり、ＭB31，ＭB3Kは
ダミーセルでディプレッション型であり、ゲート電極に
は接地電位が接続される。
【０１３１】ＭB32，…，ＭB3(K-1)はダミーセルでエン
ハンスメント型であり、ゲート電極には定電圧発生回路
（ＣＯＮ）の出力節点ＣＯが接続される。
【０１３２】本実施形態では、バイアス回路ＢＩＡＳ3
の出力ＢＯ3が、図１に示すセンスアンプ回路ＳＡ1と基
準電圧発生回路ＲＡ1のＭＯＳＦＥＴ ＱS3及びＱR3の
ゲート電極に接続され、前記第１の実施形態で説明した
ように、ＭＯＳＦＥＴ ＱS3及びＱR3は、定電流負荷回
路として機能する。
【０１３３】本実施形態の動作は、ＩB3（図８参照）の
値を前記第１の実施形態のバイアス回路ＢＩＡＳ1のＩ
B1（図１）と等しく設計すれば、前記第１の実施形態と
同一の動作になるため、その説明を省略する。
【０１３４】図８において、ＭB21とＭB3Kをディプレッ
ション型とし、その他のメモリセルをエンハンスメント
型としたが、ディプレッション型の個数及びエンハンス
メント型の個数は、目標とするＩB3を実現するために任
意に設定できることはもちろんである。
【０１３５】本実施形態では、半導体記憶装置として、
マスクＲＯＭを例に説明したが、電気的に書き込み消去
可能な記憶装置（ＥＥＰＲＯＭ）、本実施形態は電気的
に書き込み可能な記憶装置（ＥＰＲＯＭ）に対しても同
様にして適用できる。
【０１３６】また、上記実施形態は、直接接続されたダ
ミーセルの個数をＫ個としたが、個数に制限はない。本
発明は上記実施形態にのみ限定されるものでなく、本発
明の原理に準ずる各種形態を含むことは勿論である。
【０１３７】
【発明の効果】以上詳述した本発明は、下記記載の効果
を有する。
【０１３８】本発明の第１の効果は、正常動作する電源
電圧の最小値ＶCC(min)を、従来技術よりも低くでき、
低電源電圧（３Ｖ）の半導体装置に適する。
【０１３９】その理由は、“１”が記憶されたメモリセ
ルが選択された場合のセンスアンプ回路の出力ＶSO1(of
f)が電源電圧［ＶCC］となるので、ＶSO1(off)と“０”
が記憶されたメモリセルが選択された場合のセンスアン
プ回路の出力ＶSO1(on)の差が従来例よりも大きくとれ
るからである。
【０１４０】本発明の第２の効果は、低電源電圧（３
Ｖ）で動作させた場合、プロセスパラメータがバラツ
キ、リファレンス電圧ＶREF1の値が設計値より低くなっ
てもスピードの劣化が従来技術よりも少なくなる。
【０１４１】その理由は、電源電圧ＶCC＝３Ｖの時、Ｖ
REF1とＶSO1(on)の差が従来技術よりも大きくなるから
である。
【０１４２】このように、本発明は低電源電圧（例えば
３Ｖ）に好適な半導体記憶装置を提供する。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る読み出し回路の構成
を示す図である。
【図２】（Ａ）本発明の一実施形態に係るセンスアンプ
回路の負荷特性を示す図である。 （Ｂ）本発明の一実施形態に係るセ基準電圧発生回路の
負荷特性を示す図である。
【図３】（Ａ）本発明の一実施形態に係るセンスアンプ
回路のＤＣ特性を示す図である（電源電圧ＶCC＝５
Ｖ）。 （Ｂ）本発明の一実施形態に係る基準電圧発生回路のＤ
Ｃ特性を示す図である（電源電圧ＶCC＝５Ｖ）。
【図４】（Ａ）本発明の一実施形態に係るセンスアンプ
回路のＤＣ特性を示す図である（電源電圧ＶCC＝３
Ｖ）。 （Ｂ）本発明の一実施形態に係る基準電圧発生回路のＤ
Ｃ特性を示す図である（電源電圧ＶCC＝３Ｖ）。
【図５】本発明の一実施形態に係るセンスアンプ回路お
よび基準電圧発生回路の出力電圧の電源電圧依存性を示
す図である。
【図６】本発明の一実施形態に係る読み出し回路の各節
点の動作波形を示す図である。
【図７】本発明の第２の実施形態に係るバイアス回路の
構成を示す図である。
【図８】本発明の第３の実施形態に係るバイアス回路の
構成を示す図である。
【図９】従来の半導体記憶装置の読み出し回路の構成を
説明するためのブロック図である。
【図１０】（Ａ）従来のセンスアンプ回路の構成を示す
図である。 （Ｂ）従来の基準電圧発生回路の構成を示す図である。
【図１１】（Ａ）従来のセンスアンプ回路のＤＣ特性を
示す図である（ＶCC＝５Ｖ）。 （Ｂ）従来の基準電圧発生回路のＤＣ特性を示す図であ
る（ＶCC＝５Ｖ）。
【図１２】（Ａ）従来のセンスアンプ回路のＤＣ特性を
示す図である（ＶCC＝３Ｖ）。 （Ｂ）従来の基準電圧発生回路のＤＣ特性を示す図であ
る（ＶCC＝３Ｖ）。
【図１３】従来のセンスアンプ回路及び基準電圧発生回
路の出力電圧の電源電圧依存性を示す図である。
【図１４】従来の読み出し回路の各節点の動作波形を示
す図である。
【符号の説明】
ＳＡ1，ＳＡ11 センスアンプ回路 ＲＡ1，ＲＡ11 基準電圧発生回路 ＢＩＡＳ1，ＢＩＡＳ2，ＢＩＡＳ3 バイアス回路 ＤＡ 比較検出器 ＭＸ メモリセルマトリクス ＲＣＥＬＬ リファレンスセル Ｏ 出力バッファ回路 Ｍ111，Ｍ112，…，Ｍ11n，Ｍ1m1，Ｍ1m2，…，Ｍ1mn，
Ｍl11，Ｍl12，…，Ｍl1n，Ｍlm1，Ｍlm2，…，Ｍlmn
メモリセル Ｘ1，Ｘ2，…，Ｘn Ｘアドレス信号線 Ｘp1，…，Ｘpm Ｘブロックアドレス信号線 Ｙ1，…，Ｙl Ｙアドレス信号線

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】一端を接地電位に接続し、選択状態にある
    とき、メモリセル自体に電流を流し得るか否かで記憶情
    報が決定されるメモリセルが、複数個マトリクス状に配
    置されてなるメモリセルマトリクスと、 前記メモリセルマトリクスの出力端と電源端との間に接
    続され、前記記憶情報を検出する第１の検出器と、前記
    電源端と前記第１の検出器の出力端との間に接続され、
    ゲート電極が第１の節点に接続された第１のＭＯＳＦＥ
    Ｔと、を含むセンスアンプ回路と、 前記メモリセルと同一の構造と略同等の特性をもつダミ
    ーセルからなる第１のダミーセル列と、前記第１のダミ
    ーセル列の出力端と前記電源端との間に接続され、前記
    第１のダミーセル列に流れる電流に応じた所定の電圧を
    出力端に発生する第２の検出器と、前記電源端と前記第
    ２の検出器の前記出力端との間に接続され、ゲート電極
    が前記第１の節点に接続された第２のＭＯＳＦＥＴと、
    を含む基準電圧発生回路と、 ダミーセルで構成される第２のダミーセル列と、前記第
    ２のダミーセル列に流れる電流に応じた所定の電圧を出
    力端に発生させ、該出力端が前記第１の節点に接続され
    たバイアス回路と、 前記センスアンプ回路の出力端と前記基準電圧発生回路
    の出力端とが、第１及び第２の入力端にそれぞれ接続さ
    れてなる比較検出器と、 前記比較検出器の出力が入力に接続され、出力が出力端
    子に接続されてなる出力バッファ回路と、を有すること
    を特徴とする半導体記憶装置。
  2. 【請求項２】前記第１の検出器が、ソースが前記電源端
    に接続され、ゲートとドレインとが前記第１の検出器の
    出力に接続された第１のＰチャネル型エンハンスメント
    型ＭＯＳＦＥＴと、 前記第１の検出器の出力と前記メモリセルマトリクスの
    出力端とのに接続された第１のＮチャネル型エンハンス
    メント型ＭＯＳＦＥＴと、 入力端が前記メモリセルマトリクスの出力端に接続さ
    れ、出力端が前記第１のＮチャネル型エンハンスメント
    型ＭＯＳＦＥＴのゲート電極に接続された第１の反転増
    幅器と、 を含むことを特徴とする請求項１記載の半導体記憶装
    置。
  3. 【請求項３】前記第２の検出器が、ソースが前記電源端
    に接続され、ゲートとドレインとが前記第２の検出器の
    出力に接続された第２のＰチャネル型エンハンスメント
    型ＭＯＳＦＥＴと、 前記第２の検出器の出力と前記第１のダミーセル列の出
    力端に接続された第２のＮチャネル型エンハンスメント
    型ＭＯＳＦＥＴと、 入力端が前記ダミーセル列の出力端に接続され、出力端
    が前記第２のＮチャネル型エンハンスメント型ＭＯＳＦ
    ＥＴのゲート電極に接続された第２の反転増幅器と、 を含むことを特徴とする請求項１又は２記載の半導体記
    憶装置。
  4. 【請求項４】前記バイアス回路の第２のダミーセル列を
    構成するダミーセルが、ディプレッション型とされ、ゲ
    ート電極が共に前記接地電位に接続されたことを特徴と
    する請求項１から３のいずれか一に記載の半導体記憶装
    置。
  5. 【請求項５】前記バイアス回路の第２のダミーセル列を
    構成するダミーセルが、エンハンスメント型とされ、ゲ
    ート電極が定電圧発生回路の出力に接続されたことを特
    徴とする請求項１から３のいずれか一に記載の半導体記
    憶装置。
  6. 【請求項６】前記バイアス回路の第２のダミーセル列を
    構成するダミーセルがディプレッション型又はエンハン
    スメント型とされ、ディプレッション型のダミーセルは
    ゲート電極が前記接地電位に、エンハンスメント型のダ
    ミーセルはゲート電極が定電圧発生回路の出力に接続さ
    れたことを特徴とする請求項１から３のいずれか一に記
    載の半導体記憶装置。
  7. 【請求項７】マトリクス状に配置された複数のメモリセ
    ルを含むメモリセルアレイの選択線のデータを検出して
    電圧出力するセンスアンプ回路と、 ダミーセルを備え該ダミーセルに流れる電流に基づき所
    定のリファレンス電圧を出力する基準電圧発生回路と、 前記センスアンプ回路と前記基準電圧発生回路の出力差
    電圧を比較増幅する手段と、 を少なくとも含み、該比較結果から読み出しデータを出
    力する半導体記憶装置において、 ダミーセルに流れる電流で出力電圧が制御されるバイア
    ス回路を備え、 前記センスアンプ回路が、負荷用ＭＯＳＦＥＴとともに
    電源端と出力端との間に接続され、ゲート電極が前記バ
    イアス回路の出力端に接続されてなる第１のＭＯＳＦＥ
    Ｔを備え、 前記基準電圧発生回路が、負荷用ＭＯＳＦＥＴとともに
    前記電源端と出力端の間に接続され、ゲート電極が前記
    バイアス回路の出力端に接続された第２のＭＯＳＦＥＴ
    を備え、 前記バイアス回路の負荷用ＭＯＳＦＥＴと前記第１及び
    第２のＭＯＳＦＥＴとがカレントミラー回路を構成して
    なることを特徴とする半導体記憶装置。
  8. 【請求項８】前記ダミーセルが、前記メモリセルと略同
    等の電気的特性を有することを特徴とする請求項７記載
    の半導体記憶装置。
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