JP3706135B2 - 不揮発性半導体メモリのためのセンス増幅器 - Google Patents
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Description
本発明は、2つの論理状態のうちの特定の1つを保持するメモリセル、及びこのセルの特定の論理状態を判定するセンス手段とを具えた電子回路に関するものである。
本発明は、特に不揮発性半導体メモリに関するものであるが、これに限定されるものではない。
〔発明の背景〕
半導体メモリシステムのための重要な設計問題は、メモリの各セルに記憶されたメモリ状態のセンス(読出し時のメモリ状態の検出)を行うために使用される支援回路である。
特に、現在では、プログラムコードを記憶するために使用される、UV消去可能型(EPROM)、電気的消去可能型(EEPROM)或いはFLASH型の不揮発性メモリ(NVM)チップが重要である。
従来の一般的なEPROMにおいては、セルは、水平ワードライン間の行と、垂直ビットライン間の列とに接続される。
1個の電流センス増幅器が、セルの各列に近接した各ビットラインに接続される。
ワードラインの電圧を変化させることによって、このワードラインに関連するすべての行のセルが、その電荷状態に応じて、関連するビットラインに電流を発生する。
この電流は、ビットラインに接続されたセンス増幅器によって検出されて、ワード及びビットラインの交点のセルに記憶された、プログラムされた状態(以下、プログラム状態と称し、一般に“0”)あるいはプログラムされていない状態(以下、非プログラム状態と称し、一般に“1”)に応じた電圧が、センス増幅器の出力端に発生する。
チップ当たりのメモリサイズを増大するために、セルのサイズが縮小されると共に、センス電流も減少する。感度を増大するために、非プログラム或いはON或いは“1”の状態にある基準セルを同時にセンスすること、及び基準セルからの基準電流、及び状態を判定すべきメモリセル(以下「センスされるセル」または「センスセル」と称することがある)からのセンス電流を入力する差動増幅器を使用することが、一般に行われている。
センスされるセルが逆にプログラムされた(OFF)状態にあれば、差動増幅器は1の値を出力する。
センスされるセルが同じ非プログラム(ON)状態にあれば、差動増幅器は逆の値(即ち0の値)を出力する。
〔発明の目的〕
本発明の目的は、従来のものに比べて、電源電圧の広い範囲に亘って、動作可能な電子回路を提供することにある。
本発明の他の目的は、従来のものに比べて、電源電圧の広い範囲に亘って適正な動作が可能なセンス回路を提供することにある。
〔発明の概要〕
本発明は、特許請求の範囲の前文に記載の電子回路において、前記センス手段の感度を前記電子回路に供給される電源電圧に応じて制御して、前記電源電圧がより高ければ前記感度をより低くすべく動作するバイアス手段を具えていることを特徴とする。
本発明は、プログラムセル(プログラムされたセル)と非プログラムセル(プログラムされていないセル)、利用可能な電源電圧、及びプログラム・メモリセルまたは非プログラム・メモリセルを適正にセンスするために必要なセンス手段の電流感度の相互間に特定の関係が存在するとの認識に基づいている。
本発明のセンス手段は、利用可能な電源電圧に対応するセンス増幅器の感度の制御を自動的に行ない、もって電源電圧の広い範囲に亘って正確な回路動作を行うことができる。
第1の好適例では、前記センス手段が、前記メモリセルにセンス電流を供給してセンス電圧を発生するためのセンス負荷、及び基準電流から基準電圧を発生するための基準手段を具えている。
前記センス手段は、さらに、前記メモリセル及び前記基準手段に結合された入力を有し、前記センス電圧と前記基準電圧とを比較して、特定の論理状態の出力信号を発生する比較器を具えている。
前記バイアス手段は、少なくとも前記センス負荷または前記基準手段に制御信号を供給して、センス電流と基準電流との比率を制御すべく動作する。
この好適例では、前記センス電流の前記基準電流に対する比率を制御することによって、感度を電源電圧に適応させる。
他の好適例では、前記基準手段が、特定の論理状態を保持する基準セル、及び、基準ノードを介して前記基準セルに結合され、前記基準電流を供給して、前記ノードに前記基準電圧を発生させるための基準負荷とを具えている
従って、前記センス手段は、前記基準セルと前記メモリセルとの差分センスを利用する。
このことは、セルが一様になり、従って、例えば温度変化、プロセスパラメータの広がり等の影響を一様に受けるので、精度を向上させる。
前記基準負荷及び前記センス負荷が、それぞれカレントミラーの入力分岐及び出力分岐を構成することが望ましい。このカレントミラーは、入力分岐と出力分岐との間に電流増幅率を有する。
前記バイアス手段は、電源電圧に応じて増幅率を制御すべく動作する。
この構成は、さらに精度を向上させ、その動作は、負荷比センス(検出)方式、特に可変負荷比センス方式に基づいて行なわれる。
センス手段などを有する一般的なEPROMでは、非プログラムセルは、前記基準セルの如きONセルであり、プログラムセルはOFFセルである。各NVMセルは、セルの状態がOFF状態からON状態へ切り換え可能であれば、固有のターンオン閾値Vtを有する。
本発明の好適例では、基準セル・センス回路、例えばカレントミラーの入力分岐がサイズXを有し、メモリセル・センス回路、例えばカレントミラーの出力分岐は、アナログ制御トランジスタに直列接続されて、Xの何分の一か(即ち1より小さい)のサイズを有する。前記基準セル・センス回路は、サイズXのサイズに相当するA個の並列接続されたトランジスタ(ここにA>3)を具え、メモリセル・センス回路は、B個の並列接続されたトランジスタ(ここにB≧1)を具えて、これらB個のトランジスタに直列接続されたアナログ制御トランジスタを伴うことが望ましい。
前記バイアス手段が電源電圧に接続されて、電源電圧に応じて変化する信号を前記アナログ制御トランジスタの制御電極に供給して、この制御トランジスタがON状態である度合いを制御して、これにより、センス回路内のB個の並列トランジスタのうちの有効なトランジスタ数Sを設定し、数Sは1からBまで連続的に変化し得る。
このことは、A:Sの比が、A:1とA:Bの間で変化することを可能にし、これにより、電源電圧が例えば1Vから8Vまで変化すると共に、センス回路の感度が変化する。
〔実施例の詳細な説明〕
以下、本発明を、図面を参照した実施例により詳細に説明する。
これらの図面を通して、同じ参照番号または符号は同じ構成要素を示す。
図1に、3列に配列された2行のメモリセル10を具えた一般的なICメモリを示すが、1K或いはそれ以上の大抵のメモリは、ずっと多くの行及び多くの列を有することは明らかである。
各メモリセルは、ワードラインWL及びビットラインBLに接続されている。
各ビットラインは、センス増幅器SAに接続されている。
Vccは、電源電圧を表している。
ワードラインが指定されると、これに接続されたメモリセルは、このセルに接続されたビットラインの電流をセンス増幅器SAに供給する。
図2に示すように、感度を改善するために、センス増幅器SAの出力は、差動増幅器12の第1入力に接続されている。差動増幅器12の第2入力は、基準増幅器RAに接続され、基準増幅器RAは基準セルRCに接続されている。
基準セルRCは非プログラム(ON)であり、ワードラインが指定される毎に、固定の基準電流Irefを生ずる。
固定の基準電流(メモリセルRC ON)は、差動増幅器の1つの入力に基準電圧を確立する。
この電圧は、増幅器のトリップ点(Trip point)になる。メモリセル10のセンス電流は、差動増幅器の他方の入力への電圧に変換される。
この電圧は、セルの記憶メモリ状態(プログラムまたは非プログラム)に応じて、増幅器のトリップ点の上または下に振れる。これにより、差動増幅器を、論理値ロー(“0”)の出力信号と論理値ハイ(“1”)の出力信号との間で切り換えて、これらの論理値はメモリセルの記憶状態を表す
図3に、従来の負荷電流型のセンス増幅器を示し、これは、固定感度を有し、即ち、基準NVMセルとセンスされるNVMセルとの電流比が固定である。
基準電流Iref用の負荷14は、例えば、各々が幅と長さの比10:4を有する7個のp−MOSトランジスタ15によって提供される。
各基準トランジスタ(図3には示していない)は非プログラムであり、この例では、常にONシンキング(Iref)である(即ち、ON状態であり、シンク電流Irefが流れている)ことを意味する。
これとは対照的に、センスメモリセル用の負荷16は、同じ幅と長さの比を有する単一のp−MOSトランジスタ17によって形成されている。
従って、この例では、固定負荷カレントミラー方式を用いた固定負荷比の方法では、ミラーの基準部分が7個のp−MOSトランジスタ負荷から成り、乗算器部分は、1個のp−MOS負荷から成る。
これにより、理想的には固定のセンス電流が生じ、即ち、全ての電源電圧のもとで1:7或いは基準電流の1/7となる。一般に、この比率(比の値)が小さいほど、電流感度が大きくなる。
固定負荷比の方法の問題は、全電源電圧範囲に亘り感度が固定されていることである。
電源電圧が減少して(低い電源電圧範囲)、NVMセンスセル(不揮発メモリのセンスされるセル)の固有の閾値Vtに近づくと、非プログラムセル(ONセル)をセンスするためには、センス増幅器の電流感度を増加させることが必要になる。
低電圧範囲で動作中に、プログラムセル(OFFセル)をセンスすることは、問題ではない、というのは、NVMセル技術は、低い動作電源電圧をはるかに超えたVtシフト(プログラムメカニズム)を有するセルを製作することができるからである。
結果的に、プログラム・デバイスは、低い電源電圧でもOFF状態に留まる。
電源電圧が増加すると共に(即ち、より高い電源電圧範囲では)、電源電圧は、NVMセルのプログラムされたVtに近づく。この状態では、プログラムセルをセンスするために、センス増幅器の電流感度を減少させる必要がある。
高電圧範囲での動作中は、非プログラムセルをセンスすることは問題ではない。何故ならば、電源電圧は、非プログラムセルをターンオンするのに必要な電圧をはるかに超えているからである。
本発明による電圧範囲を拡張した不揮発性メモリのセンス増幅器は、プログラムセル及び非プログラムセルと電源電圧とのこうした関係を、上記問題を解決するために利用する。
本発明による電圧範囲を拡張したNVMセンス増幅器は、可変比負荷電流センス方式を採用している。比負荷の可変性は、電源電圧の関数である。
図4に、本発明に係る回路の一実施例を示す。
この実施例では、基準負荷トランジスタ15の数は同じ7個のままである。
しかし、乗算器負荷20は、2個の制御可能或いは可変負荷トランジスタ21及び1個の固定負荷トランジスタ22を、ミラーの乗算器部分に具えている。
2個の可変トランジスタ21は直列接続されたp−MOSトランジスタ24によって制御される。
トランジスタ24はバイアス発生回路25によって制御され、バイアス発生回路25はノード26にバイアス電圧を発生させて、このバイアス電圧は、電源電圧が増加すると共にその増加割合だけ減少する。
図4の実施例では、低い電源電圧動作のもとでは、高いバイアス電圧がトランジスタ24をカットオフして、これにより両トランジスタ21を絶縁分離して、結果として、ミラーの乗算器部分は、単一のp−MOSトランジスタ22と同じサイズになる。
このことは、電流比1:7を生じさせて、これは固定比負荷カレントミラーと同じである(図3)。
しかし、高い電源電圧動作のもとでは、バイアスが減少して、両トランジスタ21は完全にONになって、3個のp−MOSトランジスタ21、21、22を含む乗算器部分ができる。
従って、この高い電源電圧動作条件のもとでは、電流比が3:7となり、これによりセンス増幅器の電流感度を減少させる。
このシステムの動作は、次の説明により明確にされ、参考文献として、P.E.Allen著、“CMOS Analog Circuit Design”Holt, Rinehart & Winston Inc. Orlando, FL (1987)発行があり、負荷比センス方式を詳細に説明している。
一般的なセンス増幅器の原理に従って、センス増幅器のトリップ点(DC)は、次の一次式で表わされる。
Vttrip=(M−1/M)(Vcc)+Vtref/M ・・・(1)
ここに、Vttripは、センスセルの閾値電圧
Vccは、電源電圧
Vtrefは、基準セルの閾値電圧
Mは、センスセル電流に対する基準セル電流の比率(前述したA:B)を表わす。図6に、式(1)のグラフを示す。
Vccをパラメータにして、縦座標にとった電流IDSを、横座標にとったEPROMのVtの関数としてプロットしたIDS特性を有する、フローティング(浮動、浮遊)ゲート型の一般的なEPROMについて示す。
Vtref=2.0V,
M=2,3,6
Vcc=3.0V,4.0V,6.0V
M=2については、Vttrip(センスセルについてのVtによって表わされる)が、Vcc=3.0V時の2.5VからVcc=6.0時の4.0Vまでの範囲をとり、1.5V(4.0−2.5)のデルタ(Δ=変分)となる。
M=6については、VttripがVcc=3.0V時の2.83VからVcc=6.0V時の5.33Vまでの範囲をとり、2.5Vのデルタとなる。
Vttripの範囲の意義は、次のように説明することができる。
Vcc(min)(上例では3.0V)時のVttripは、与えられた電源電圧範囲について、非プログラムセルの最大センスセルVtを表わす。
Vcc(max)(上例では6.0V)時のVttripは、与えられた電源電圧範囲について、プログラムセルの最小センスセルVtを表す。
この2つの数の間のデルタ電圧は、指定された電源電圧範囲についてセンスセルのVtが“使用不可能”である範囲を表わす。
さらに、M=2については、不揮発性セルのプログラム中に、Vcc=3.0V時に結果的なセルVt=3.5Vであれば、セルはプログラムセルとしてセンスされる。
しかし、Vcc=6.0V時には、セルは非プログラムセルとしてセンスされる。
図6より、2つの重要なDC効果が見られる。
第1には、Mが2から6に増加すると、センスセルVtの使用不可能な範囲もそのように増加する。
これは、望ましくない効果である。何故ならば、プログラムセルの使用可能なVtの範囲を減少させるからである(Vcc(max)時のVttripが最大プログラムセルVtになる)。
第2には、Mが2から6に増加すると、Vtref(上記実施例ではVtref=2.0V)とVcc(min)時のVttripとの間のデルタ(変分)もそのように増加する。
これは望ましい効果である。何故ならば非プログラムセルのVtの範囲が広がるからである。
センス増幅器設計の他の重要な点は、動作のスピードである。これは、比負荷カレントミラーの比を調整することによって制御される。
一般に、Mが増加すると、増幅器入力の放電(非プログラムセルをセンスする)のスピートが増加する。この関係は、次式によって表わされる。
dt=(M/M−1)(C/I)dv ・・・(2)
ここに、dvはセンスに要求される増幅器入力の電圧の変化分
Cは、増幅器入力の内部キャパシタンス
Iは、基準電流
Mは、カレントミラー比
を表している。
逆に、Mが増加すれば、増幅器入力の充電のスピードが減少する。この関係は、次式によって表わされる。
dt=(M)(C/I)|dv| ・・・(3)
ここに、dvは、センスに要求される増幅器入力の電圧の変化分
Cは、増幅器入力の内部キャパシタンス
Iは、基準電流
Mは、電流ミラー比
を表わす。
従って、式(2)および(3)は、Mに関して、それぞれ下限値及び上限値を与える。
式(2)及び(3)は図8より導出され、図8に、電流を電圧に変換して増幅器を駆動する比負荷カレントミラーの概略図を示す。
本発明に係る可変比負荷電流センス方式は、Mを電源電圧の関数として調整することを可能にする。この可変性は、広い電源電圧範囲に亘っての最適設計を可能にする。
図7に、改良された方式を示す。
図7は、図6について前述した3つの固定比M=2、M=3及びM=6について示す。さらに、可変比を符号30で示す。可変比については、電源電圧3.0Vで、M=6;電源電圧6.0VでM=2である。
2つの重要な改良点について説明する。
第1に、低い電源電圧動作(実施例では3.0V)において、メモリセルが駆動電流を減少させるので、センス増幅器のスピードが最適化される。
従って、Mについての最適値は、低電流動作についての式(2)及び(3)の制約を用いて決定される。
これに加えて、DCトリップ点が増加して、基準セルと非プログラムセルの最大センスセルVtとの間に追加的なマージンをもたらす。
第2に、高い電源電圧動作(実施例では6.0V)において、DCトリップ点が最適化される。M=2で、プログラムセルの最小センスセルVtが減少する。センスセルVtの使用不可能な範囲(デルタ)について、固定比と可変比(M=2についてデルタ=1.5V、M=6について2.5V、M=可変について1.15V)とを比較すると、可変比の方が使用不能範囲をより小さくする。
高い電源電圧動作において、メモリ−セルは駆動電流を増加させて、Mを用いてセンス増幅器スピードを最適化する必要性を減少させる。
図4に示す実施例では、2つの出力DIFIN1及びDIFIN2を示す。出力増幅器が差動増幅器である際には、DIFIN1及びDIFIN2は、増幅器への2入力を表わす。しかし、差動増幅器であることは重要ではない。
シングルエンド増幅器を用いることができ、この場合DIFIN2のみを、シングルエンド増幅器の入力及び出力として用いる。電圧バイアス発生器25は、カレントミラーとして接続したp−MOSトランジスタで構成した分圧器31を具えて、そのノード32から、p−MOSトランジスタ34,35に直列に接続したp−MOSトランジスタ33を制御する電圧を導出して、ノード26からトランジスタ24のゲートのバイアス電圧を導出する。Vccが変化すると、バイアス電圧も逆向きに変化して、2つのトランジスタ21によって表わされる可変乗算器負荷を連続的に制御する。こうして、Vccの増加は、ノード26におけるバイアス電圧の減少を生じさせる。この場合におけるトランジスタ24は可変抵抗器として作用する。
図5に、図4に示すセンス増幅器を、メモリ及び幾つかの追加的な従来の回路に接続した様子を示す。多くのメモリセルのうち数個のみを40で示し、多くの基準セルのうち数個のみを41で示す。各ワードラインは、指定されると、基準セル41、及びメモリセル40の行を活性化する。42〜45で示すブロックは、従来型のEPROMメモリである。
制御入力46は、図4におけるバイアス制御入力に相当し、ICのパワーダウンモードにおいてシステムをオフ状態にする機能を果たす。図5には、2つの出力AMPIN2(DIFIN1に相当する)とAMPIN1(DIFIN2に相当する)も示す。差動増幅器48を使用する際には、AMPIN2及びAMPIN1は、図5のように接続する。シングルエンド増幅器49を使用する際には、単一のAMPIN1出力を図5のように接続する。
本発明のキーとなる概念は、カレントミラーの可変性にある。一般的意味では、可変カレントミラーは、4つの構成要素から成り、即ち、基準負荷、固定乗算器負荷、可変乗算器負荷、及び電圧バイアス発生器であり、電圧バイアス発生器は、電源電圧が増加すると共にその増加割合だけ減少するバイアス電圧を発生することによって、可変乗算器負荷を制御する。バイアス電圧の減少は、Isenceの増加、及び比Mの減少を意味する。
3つの負荷素子間の一般的な関係は、発展させることができる。Xが、基準負荷のサイズを単位寸法のトランジスタ数で表わし、Yが、固定乗算器負荷のサイズを単位寸法のトランジスタ数で表わし、Zが、可変乗算器負荷のサイズを単位寸法のトランジスタ数で表わすものとすれば、Y及びZには、次式のような制約がある。
(X−1)≧(Y+Z)≧2 ・・・(4)
最低バイアス電圧を供給して、可変乗算器負荷が、固定乗算器負荷に相当する最低のIsenseを供給することを保証するものとすれば、
Yも1以上であることが好ましいが、Y=0とすることもできる。
この状況では、Zを3に選定して、図4の回路と同じ動作をさせる。
また、この発明は、例えば基準負荷用の幅(W1)を有する単一のMOSトランジスタ、及び例えば乗算器負荷のための幅(W2)を有する単一のMOSトランジスタによって実現することができ、それぞれのトランジスタのサイズはこれら2つの幅によって決まり、これらの幅は、本明細書に教示する原理に従って選定する。
この実施例では構成要素のサイズを与えているが、この値は厳密なものではなく、他の構成要素のサイズを用いることもできる。
また、電源電圧の動作範囲も与えているが、厳密なものではない。同様に、上記p−MOSトランジスタは、n−MOSトランジスタ、或いは電源電圧極性を適宜変更できるバイポーラトランジスタで置き換えることができる。出力電圧を電源電圧の関数として供給する他の種類のバイアス発生器を代用することができる。
また、式(4)から明らかなように、基準負荷トランジスタの数は7個に、乗算器負荷のトランジスタ数は3個に限定されるものではない。
明確にするために、各図面中で、MOSトランジスタの矢印はトランジスタのドレイン電極を示す。
【図面の簡単な説明】
図1は、一般的な半導体メモリのブロック図である。
図2は、半導体メモリの差動増幅器への一般的な接続を示す図である。
図3は、固定負荷比センス方式を利用した、従来の不揮発性メモリにおけるセンス増幅器の回路図である。
図4は、本発明に係る、可変負荷比センス方式を採用したセンス増幅器の一形態の回路図である。
図5は、図4のセンス増幅器をメモリ回路に接続した回路図である。
図6及び図7は、本発明に係る回路の動作を、従来技術と対比して示すグラフである。
図8は、本発明を説明するために用いる図である。
Claims (5)
- 2つの論理状態のうちの特定の1つを保持するメモリセルと;
前記セルの前記特定論理状態を判定するためのセンス手段とを具えた電子回路であって、
前記電子回路が、前記センス手段の感度を前記電子回路に供給される電源電圧に応じて制御して、前記電源電圧がより高ければ前記感度をより低くすべく動作するバイアス手段を具えて、
前記センス手段が、
センス電流を前記メモリセルに供給して、センス電圧を発生させるためのセンス負荷と;
基準電流から基準電圧を発生する基準手段と;
前記メモリセル及び前記基準手段に結合された入力を有し、前記センス電圧を前記基準電圧と比較して、前記特定論理状態を示す出力信号を供給する比較器とを具えた電子回路において、
前記バイアス手段が、前記基準電流対前記センス電流の比率を制御するための制御信号を、少なくとも前記センス負荷または前記基準手段に供給すべく動作することを特徴とする電子回路。 - 前記基準手段が、
特定の論理状態を保持する基準セルと;
基準ノードを介して前記基準セルに結合され、前記基準電流を供給して、前記ノードに前記基準電圧を発生させるための基準負荷と
を具えていることを特徴とする請求項1に記載の電子回路。 - 前記基準負荷及び前記センス負荷が、カレントミラーのそれぞれの入力分岐及び出力分岐を形成し、前記カレントミラーが、前記入力分岐と前記出力分岐との間に電流増幅率を有し、前記バイアス手段が、前記増幅率を電源電圧に応じて制御すべく動作することを特徴とする請求項2に記載の電子回路。
- 前記基準負荷が、並列接続された第1の複数のトランジスタを具えて、前記複数のトランジスタが、互いに接続され、かつ前記基準ノードに接続された制御電極を有し、
前記センス負荷が、第1トランジスタ、及び少なくとも1つの第2トランジスタを具えて、これらのトランジスタが、互いに並列にして前記メモリセルに結合された導電チャネル、及び互いに接続され、かつ前記基準ノードに接続された制御電極とを有し、
前記センス負荷が第3トランジスタを具えて、該第3トランジスタが、前記第2トランジスタの前記導電チャネルと前記メモリセルとの間の導電チャネル、及び前記バイアス手段に接続された制御電極を有することを特徴とする請求項3に記載の電子回路。 - 2つの論理状態のうちの特定の1つを保持するメモリセルと;
センス電流を供給して、前記メモリセルの両端にセンス電圧を発生させるためのセンス負荷と;
特定の論理状態を保持する基準セルと;
基準電流を供給して、前記基準セルの両端に基準電圧を発生させるための基準負荷と;
前記メモリセル及び前記基準セルに結合され、前記センス電圧及び前記基準電圧を受け取る差動増幅器と
を具えた電子回路において、
前記基準電流対前記センス電流の比率を、前記電子回路に供給される電源電圧に応じて制御すべく動作する手段を具えていることを特徴とする電子回路。
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