KR20000066116A - 불휘발성 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 다양한 전원 전압이 인가되는 불휘발성 반도체 메모리 장치에 관한 것이다. 상기 불휘발성 반도체 메모리 장치는 데이터를 저장하는 적어도 하나의 메모리 셀과; 상기 메모리 셀의 데이터를 감지하는 감지 회로와; 상기 메모리 셀과 연결된 소스, 상기 감지 회로와 연결된 드레인 및 소정의 바이어스 전압을 받아들이는 게이트를 갖는 트랜지스터 및; 일단이 상기 트랜지스터의 드레인과 연결되고 타단이 상기 트랜지스터의 소스와 연결되고, 상기 전원 전압이 고전압일 때 상기 트랜지스터의 드레인으로 인가되는 전압을 상기 메모리 셀로 바이패스하는 수단을 포함한다. 따라서, 다양한 전원전압이 인가되는 불휘발성 반도체 메모리 장치에 고전압 또는 저전압이 인가될 때 상기 메모리 장치의 특성이 저하되는 것을 방지할 수 있다.

Description

불휘발성 반도체 메모리 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 다양한 전원 전압에 의해 동작하는 EEPROM(Electrically Erasable Programmable Read-Only Memory) 장치에 관한 것이다.

EEPROM 셀의 플로팅 게이트(floating gate)에 음의 전하가 축적되어 있는 오프-셀(off-cell) 상태에서 독출 전압(read voltage)을 여러 번 계속해서 인가할 때, 상기 셀 트랜지스터의 문턱 전압(threshold voltage)의 감소를 유도하는 콜드 전자 터널링(즉, Fowler-Nordheim 터널링)이 야기된다. 따라서, 상기 플로팅 게이트에 축적된 음의 전하가 플로팅 게이트와 반도체 기판 사이의 얇은 절연막을 통해 소스(source)로 이동한다. 이러한 경우, 상기 EEPROM 셀은 오프-셀 상태에서 온-셀(on-cell) 상태로 변화된다. 이와 같이, 독출 동작을 반복함에 따른 스트레스로 인해 불량(fail)이 발생되기까지의 독출 횟수를 EEPROM 장치의 독출 가능 횟수(read retention)라 하는데, 이는 EEPROM 장치의 신뢰성 측정에 중요한 항목이다.

도 1은 종래 기술에 따른 EEPROM 장치의 회로 구성을 보여주는 도면이다.

도 1을 참조하면, 상기 EEPROM 장치는 전류원(10), 감지 회로(20), 정전압 발생회로(30), NMOS 트랜지스터들(40, 50), 메모리 셀 그리고 소스 선택 트랜지스터(70)를 포함한다. 상기 전류원(10)은 상기 감지 회로(20)와 상기 트랜지스터(40)의 접속점에 형성된 노드(N1)와 전원 전압(Vcc) 사이에 연결되며, 프리챠지 동작 동안에 신호(bpre)의 제어에 의해 대응하는 비트 라인(B/L)과 상기 감지 회로(20)를 소정의 전압 레벨로 프리챠지(precharge)시키기 위해 상기 전원 전압(Vcc)에 상응하는 전류를 노드(N1)로 공급한다. 상기 감지 회로(20)는 독출 동작시 상기 메모리 셀로부터 출력되는 데이터를 감지하여 증폭한다.

상기 트랜지스터(40)는 상기 노드(N1)와 상기 트랜지스터(50) 사이에 연결되며, 상기 정전압 발생회로(30)로부터 발생되는 소정의 정전압(Vg)에 의해 제어된다. 상기 트랜지스터(50)는 열 디코더(미 도시됨)로부터 인가되는 열 선택 신호(Yi)에 의해 제어된다. 상기 메모리 셀(60)은 상기 열 선택 신호(Yi) 및 행 선택 신호(X)에 의해 선택된다.

다양한 전원전압(예를 들어, 3V, 5.5V 등)에 의해 동작하는 EEPROM 장치에서, 독출 바이어스 전압을 승압하지 않고도 EEPROM 셀을 동작시키기 위해, 그리고 오프-셀의 문턱 전압 마진을 확보하기 위해서는 전원전압과 독립적인 감지 라인(sense line) 전압을 형성하는 것이 중요하다. 이에 따라 고전압에서 감지 라인(S/L) 전압을 2V 이내로 조절할 경우, 트랜지스터들(40, 50)에 의해 전압 강하(voltage drop)가 발생하여 비트 라인(B/L) 전압이(Vcc - 2Vth) 만큼 인가되므로, 전원전압(Vcc) 5.5V에서는 3.0V 이상의 전압이 감지 라인과 비트 라인 사이에 인가될 수 있다. 이는 독출 가능 횟수를 감소시키는 요인이 되며, 특히 개서 횟수가 증가할수록 특성 열화가 심해진다.

상기 트랜지스터(40)에 의해 고전압에서의 비트 라인 전압을 낮추게 되면, 저전압에서의 비트 라인 전압도 낮아지므로 독출 시간이 길어지는 문제가 발생한다. 따라서, 가장 바람직한 방법은 고전압에서의 비트 라인 전압을 낮게 유지하면서 저전압에서 전원전압이 바이패스(bypass)되도록 하는 것이다. 그러나, 메모리 주변 회로 설계시 사용 가능한 고전압 소자가 CMOS인 경우에는 문제가 없으나, NMOS 일 경우에는 새로운 방법이 필요하다.

따라서, 본 발명의 목적은 다양한 전원전압이 인가되는 불휘발성 반도체 메모리 장치에 고전압 또는 저전압이 인가될 때 상기 메모리 장치의 특성이 저하되는 것을 방지하는 불휘발성 반도체 메모리 장치를 제공하는데 있다.

도 1은 종래 기술에 따른 EEPROM 장치의 회로 구성을 보여주는 도면; 그리고

도 2는 본 발명의 바람직한 실시예에 따른 EEPROM 장치의 회로 구성을 보여주는 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

10, 110 : 전류원 20, 120 : 감지 회로

30, 130 : 정전압 발생 회로 60, 160 : 메모리 셀

180 : 바이패스 회로 184 : 전원전압 레벨 검출회로

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의해면, 제 1 전압레벨과 상기 제 1 전압레벨보다 높은 제 2 전압레벨을 갖는 전원전압에서 동작하는 불휘발성 반도체 메모리 장치는: 데이터를 저장하는 적어도 하나의 메모리 셀과; 상기 메모리 셀의 데이터를 감지하는 감지 회로와; 상기 메모리 셀과 연결된 소스, 상기 감지 회로와 연결된 드레인 및 소정의 바이어스 전압을 받아들이는 게이트를 갖는 트랜지스터 및; 일단이 상기 트랜지스터의 드레인과 연결되고 타단이 상기 트랜지스터의 소스와 연결되고, 상기 전원전압이 상기 제 1 전압레벨일 때, 상기 트랜지스터의 드레인으로 인가되는 전압을 상기 메모리 셀로 바이패스하는 수단을 포함한다.

바람직한 실시예에 있어서, 상기 바이패스 수단은, 상기 전원전압의 레벨이 상기 제 1 전압 레벨인 지를 검출하는 전원전압 레벨 검출 수단과; 상기 트랜지스터의 드레인과 상기 메모리 셀 사이에 연결되고, 상기 전원전압 레벨 검출회로의 출력 신호를 받아들여 온/오프되는 PMOS 트랜지스터를 포함한다.

이와 같은 장치에 의해서, 다양한 전원전압이 인가되는 불휘발성 반도체 메모리 장치에 고전압 또는 저전압이 인가될 때 상기 메모리 장치의 특성이 저하되는 것을 방지할 수 있다.

(실시예)

이하 본 발명에 따른 실시예를 첨부된 도면 도 2를 참조하여 상세히 설명한다.

도 2는 본 발명의 바람직한 실시예에 따른 EEPROM 장치의 회로 구성을 보여주는 도면이다.

도 2를 참조하면, 상기 EEPROM 장치는 전류원(110), 감지 회로(120), 정전압 발생회로(130), NMOS 트랜지스터들(140, 150), 메모리 셀(160) 소스 선택 트랜지스터(170) 그리고 바이패스 회로(180)를 포함한다. 상기 전류원(110)은 상기 감지 회로(120)와 상기 트랜지스터(140)의 접속점에 형성된 노드(N1)와 전원 전압(Vcc) 사이에 연결되며, 프리챠지 동작 동안에 신호(bpre)의 제어에 의해 대응하는 비트 라인(B/L)과 상기 감지 회로(20)를 소정의 전압 레벨로 프리챠지(precharge)시키기 위해 상기 전원 전압(Vcc)에 상응하는 전류를 노드(N1)로 공급한다. 상기 감지 회로(120)는 독출 동작시 상기 메모리 셀로부터 출력되는 데이터를 감지하여 증폭한다.

상기 트랜지스터(140)는 상기 노드(N1)와 상기 트랜지스터(150) 사이에 연결되며, 상기 정전압 발생회로(130)로부터 발생되는 소정의 정전압(Vg)에 의해 제어된다. 상기 트랜지스터(150)는 열 디코더(미 도시됨)로부터 인가되는 열 선택 신호(Yi)에 의해 제어된다. 상기 메모리 셀(160)은 상기 열 선택 신호(Yi) 및 행 선택 신호(X)에 의해 선택된다.

상기 바이패스 회로(180)는 PMOS 트랜지스터(182) 및 전원전압 레벨 검출회로(184)를 포함한다. 상기 전원전압 레벨 검출회로(184)는 전원전압(Vcc)의 레벨을 검출하여, 상기 전원전압(Vcc)이 저전압(예를 들어 3.3V)일 때 상기 트랜지스터(182)를 턴온시키기 위한 로우 레벨(접지 전압)의 신호를 출력한다. 상기 PMOS 트랜지스터(182)는 상기 트랜지스터(140)의 드레인과 상기 트랜지스터(150)의 드레인 사이에 연결되고, 상기 전원전압 레벨 검출회로(184)의 출력 신호에 제어된다. 즉, 상기 트랜지스터(182)는 상기 전원전압 레벨 검출회로(184)가 전원전압(Vcc)이 저전압임을 감지할 때 턴온되어, 그것의 드레인으로 인가되는 전압을 상기 트랜지스터(150)의 드레인으로 바이패스한다. 상기 PMOS 트랜지스터(182)에 의한 전압 강하는 0V에 가깝다.

상기 전원전압 레벨 검출회로(184)는 전원전압(Vcc)이 고전압임을 감지할 때 하이 레벨(전원 전압(Vcc))을 출력하고, 상기 트랜지스터(182)는 턴 오프된다. 따라서, 상기 전원전압(Vcc)이 고전압일 때에는 상기 트랜지스터(140)의 문턱 전압만큼의 전압 강하가 발생하여 비트 라인(BL)의 전압 레벨을 낮출 수 있다.

상술한 바와 같이, 본 발명의 불휘발성 반도체 메모리 장치는 전원전압이 고전압(예를 들어, 5V)일 때 메모리 셀과 연결된 비트 라인의 전압 레벨을 낮게 유지하고, 상기 전원전압이 저전압일 때에는 감지 라인의 전압을 상기 비트라인으로 바이패스한다. 따라서, 다양한 전원 전압이 인가되는 불휘발성 반도체 메모리 장치에 고전압 또는 저전압이 인가될 때 특성이 저하되는 것을 방지할 수 있다.

예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.

이상과 같은 본 발명에 의하면, 다양한 전원전압이 인가되는 불휘발성 반도체 메모리 장치에 고전압 또는 저전압이 인가될 때 상기 메모리 장치의 특성이 저하되는 것을 방지할 수 있다.

Claims (2)

1. 제 1 전압레벨과 상기 제 1 전압레벨보다 높은 제 2 전압레벨을 갖는 전원전압에서 동작하는 불휘발성 반도체 메모리 장치에 있어서:

   데이터를 저장하는 적어도 하나의 메모리 셀과;

   상기 메모리 셀의 데이터를 감지하는 감지 회로와;

   상기 메모리 셀과 연결된 소스, 상기 감지 회로와 연결된 드레인 및 소정의 바이어스 전압을 받아들이는 게이트를 갖는 트랜지스터 및;

   일단이 상기 트랜지스터의 드레인과 연결되고 타단이 상기 트랜지스터의 소스와 연결되고, 상기 전원전압이 상기 제 1 전압레벨일 때 상기 트랜지스터의 드레인으로 인가되는 전압을 상기 트랜지스터의 소스로 바이패스하는 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 바이패스 수단은,

   상기 전원전압의 레벨이 상기 제 1 전압 레벨인 지를 검출하는 전원전압 레벨 검출 수단과;

   상기 트랜지스터의 드레인과 상기 메모리 셀 사이에 연결되고, 상기 전원전압 레벨 검출회로의 출력 신호를 받아들여 온/오프되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.