JP2005530298A - メモリデバイスのプログラミングに使用される行デコーダ回路 - Google Patents

Abstract

メモリデバイスをプログラミングするのに使用される行デコーダ回路（１４）。本行デコーダ回路は、プログラミングされるべきメモリセルのワード線を選択するための手段（１３）と、プログラミングされるべきメモリセルのワード線と、ワード線駆動回路（１００）とを含む。上記ワード線駆動回路（１００）は、プログラミング電圧（Ｖプログラミング）を供給する第１の電源線（１８）と、読出／ベリファイ電圧（Ｖベリファイ）を供給する第２の電源線（１６）との間で切換を行ない（１５，１９）、ワード線（１７）にある選択されたメモリセルのゲートにプログラミング電圧または読出／ベリファイ電圧のいずれかを供給する。このようにプログラミング電圧と読出／ベリファイ電圧とで切換を行なう結果、選択されたメモリセルをプログラミングするために用いられるプログラミングパルスが得られる。この発明によれば、より短いプログラミングパルスが使用可能となり、メモリセルのプログラミング全体が高速化される。

Description

技術分野
この発明は半導体メモリデバイスに関し、より特定的には、メモリデバイスのプログラミングに使用される行デコーダ回路に関するものである。

背景技術
従来におけるセル当たり単一ビット型（single bit per cell）のメモリデバイスにおいては、メモリセルは２つの情報記憶状態、すなわちオン状態かオフ状態かのうち一方を取る。このオンかオフかの組合せが情報の１ビットを規定する。２レベル型メモリにおいては、セルはその読出動作の際に閾値電圧Ｖｔについての異なる２つの値を取り得るのみであるため、必要となるのは、アドレス指定されたトランジスタが導通しているかどうかを検知することだけである。これを行なうには、一般的に、所定のドレイン−ソース間およびゲート−ソース間電圧でバイアスをかけられたメモリトランジスタを流れる電流と、同じバイアス条件下にある基準トランジスタのそれとを比較する。これは電流モードの検知を通じて直接に、または電圧モードの検知を通じて電流−電圧変換の後に行なわれる。

典型的なフラッシュメモリセルをプログラミングする際、セルの制御ゲートに高い電位（たとえばおよそ３〜１２ボルトなど）が印加され、ソース端子が接地され、ドレイン端子が約５ボルトの電圧と接続される。アレイの中でこの動作を実行する場合、制御ゲート同士を接続するワード線に選択的にパルスを印加し、それからドレイン同士を接続するビット線にバイアスをかけるというやり方がある。これは当業界において、フラッシュメモリセルをプログラミングする方法であるホットエレクトロン注入法として一般的に知られている。ホットエレクトロン注入法は、電荷を浮遊ゲートの中に動かして浮遊ゲートトランジスタの閾値電圧を変化させるために用いられる。上記高い電圧を制御ゲートに印加すると、これによって電子が生成されてチャネル内に流れ、ホットエレクトロンの一部が浮遊ゲートに注入されて浮遊ゲートの電位をより負となるよう変化させる。したがって注入は飽和する傾向にあり、浮遊ゲートトランジスタの閾値電圧は同じ傾向に従う。メモリセルトランジスタの状態を読出すまたは検知するには、その制御ゲートに動作電圧（たとえばおよそ４〜６ボルト）を印加し、ドレインにはおよそ０．５〜１．０ボルトを印加して、ソースおよびドレイン間に流れる電流のレベルを検出することにより当該セルがどのメモリ状態にあるかを判断する。

しかし、多レベル型メモリデバイスについてのプログラミングおよび検知方式はこれより複雑で、典型的には２ⁿ−１個の電圧基準が必要であり、ここでｎはセル内に格納されるビットの数である。図５を参照して、先行技術の多レベル型メモリデバイスの一例として、４つのメモリレベルに対応するセル当たり２ビットの例が示され、これは３つの電圧基準を有する。二進数１１で表わされる第１のメモリレベル３２１はメモリセルに電荷がない状態である。メモリセルが完全に充電されたメモリレベル３２４は二進数００で表わされる。（「電荷なし」および「完全に充電」という用語は、ここにおいておよびこの議論全体を通じ説明を目的として使用されるものであり、限定を意図したものではない。たとえば、（１１）状態でもわずかな量の電荷が存在する場合があり、（００）状態でも絶対最大量未満の電荷しかないこともあるだろう。）非充電状態（１１）３２１と完全充電状態（００）３２４との間には、メモリセルが少量の電荷を有する第１の中間レベル３２２（二進数１０で表わされる）と、メモリセルが１０状態よりも多くの電荷を有しているが完全には充電されていない第２の中間レベル３２３（二進数０１で表わされる）とが存在する。メモリセルにおける各々のメモリ状態の間に示してある閾値電圧（Ｖｔ）は、メ
モリセル状態間での遷移に必要な閾値電圧を表わす。４つのメモリレベルを有する２ビットセルについて述べたように、電圧基準としては３１１，３１２，３１３の３つがある。たとえば２．５ボルトの閾値電圧では、メモリ状態は基準レベル３１１にあり、ここでセルの状態は１１状態から１０状態へ遷移することになる。電圧閾値Ｖｔ＝３．５ボルトでは、メモリセルは基準レベル３１２にあり、ここでセルの状態は１０状態から０１状態へ遷移することになる。そして電圧閾値Ｖｔ＝４．５ボルトでは、メモリセルは基準レベル３１３にあり、ここでセルの状態は０１状態から００状態へ遷移する。図５に示す閾値電圧の値は単に例示のためのものであり、実際のＶｔの値はメモリセルの構成に依存する。

多レベル型不揮発性メモリセルを実現する際における主な問題点の１つとして、セルを正確にプログラミングできるかどうか、すなわちセルトランジスタの浮遊ゲートに対し、閾値電圧の目標値を得るために必要とされる電荷量だけを与えることができるかどうか、というものがある。先行技術において、正確に電荷を与えることの問題と取組むために用いられる一般的なやり方は、セルごとにプログラミングしてベリファイするという手法を用いることである。このプログラミング・ベリファイ手法においては、プログラミング動作は或る数の部分的なステップに分割され、各々のステップの後にセルが検知されて目標閾値電圧が達成されたかどうかが判断され、そうでなければプログラミングが続行される。プログラミングの際には各々のセルが独立して制御されるため、この技術によれば、１バイト全体あるいは数バイトにわたり同時プログラミングが可能である。この手順により、有限プログラミングステップを用いることに内在する量子化により可能な正確さで確実に目標値Ｖｔに達することができる。しかしこのプロセスは非常に長時間にわたることがあり、さらにオンチップ論理回路による制御が必要である。

図６に典型的なプログラミング・ベリファイ技術を例示する。図６に示すように、メモリセルのプログラミングは、一連の交替する電圧パルスのプログラミングおよびベリファイにより実現される。各々のプログラミングパルスの電圧３３０は、所望の目標電圧に達するまで時間３３２に対して増分的に増加する。ベリファイパルスの電圧レベルはプログラミングプロセス全体にわたって一定に留まる。たとえば、図示のように、第１のベリファイパルス３５１の後、第１のプログラミングパルス３４１が実行され、これに第２のベリファイパルス３５２が続く。それから、増分的に増加した電位である次のプログラミングパルス３４２が印加され、これにベリファイパルス３５３が続き、それから、先のプログラミングパルス３５２より電圧増加した第３のプログラミングパルス３４３が続き、これに第３のベリファイパルス３５４が続く。そして、最後のプログラミングパルス３４７が印加されてセルが所望のメモリ状態の閾値電圧に達し得るまで上記の手順を行なう。図６に見て取ることができるように、グラフの形状は階段に類似しており、このプログラミング方法は一般的に当業界において階段状ゲート電圧ランプ（ｒａｍｐ）プログラミングとして知られている。この階段式の方法は多くの特許に記載されており、これにはたとえば米国特許第５，０４３，９４０号、第５，２６８，８７０号、第５，２９３，５６０号、および第５，４３４，８２５号などが含まれる。

メモリセルの各々は、行（ワード線）および列（ビット線）でメモリアレイとして配置される。典型的に、フラッシュタイプのメモリアレイにおいては、１行におけるセルのゲート端子はすべて同じワード線に接続され、１列におけるセルのドレインはすべて同じビット線に接続される。セクタにあるセルすべてのソースは共通のソース線に接続される。この配置は典型的に８回または１６回繰返され、バイトまたはワード出力が得られる。他のビット長の出力もまた可能である。メモリアレイ内のメモリセルにあるデータをアドレス指定するためには、行デコーダ（ｘデコーダとも称される）回路および列デコーダ（ｙデコーダ）回路を用いて所望のメモリセルを選択する。

上述のように、セル当たり単一ビット型および多レベル型の両方のメモリセルをプログラミングする際のプログラミングおよびベリファイ（読出）ステップは、セルの制御ゲートに対してプログラミングパルスまたはベリファイ（読出）パルスを印加することによって実行される。セルの制御ゲートはメモリアレイのワード線に接続されるため、ワード線は、プログラミングまたはベリファイ電圧を供給するための電源線に接続される。図４を参照して、ワード線２１７は、メモリアレイの特定の行にあるメモリセルの各々についての制御ゲート（図示せず）に接続される。行デコーダ２１４内のワード線選択回路２１３に選択信号２１２が供給され、この特定のワード線２１７に接続されるメモリセルが選択される。電圧電源線２２５がワード線選択回路２１３に接続され、これによりメモリセルをプログラミングするためのプログラミングパルスまたはベリファイパルスが供給される。上述のように、プログラミング電圧（およそ３〜１２ボルト）は一般にベリファイ（読出）電圧（およそ５〜６ボルト）と異なる。したがって、電源線２２５の電圧は、プログラミング電圧とベリファイ電圧との間で往復して変更される必要がある。しかし、電源線の電圧が切換えられることによって、持続時間の短いプログラミングパルスおよびベリファイパルスをもたらす能力が制限され、したがってプログラミング全体の速度が制約を受ける。これに加え、多レベルの手法においては、電源線の電圧が切換えられることにより、プログラミングアルゴリズムを正確に制御する能力が制限される。

この発明の目的は、メモリセルのプログラミング中に電源線の電圧を変化させる必要がなくなったメモリセル用の行デコーダ回路を提供することである。

発明の概要
上記の目的は、行デコーダ回路であって、プログラミングされるべきメモリセルのワード線を選択する手段を有し、さらに、ワード線に接続された別個の電源線の対から電圧を受けるワード線駆動回路を有し、プログラミング電圧を供給する第１の電源線と、読出／ベリファイ電圧を供給する第２の電源線とを含む、行デコーダ回路により達成される。行デコーダのワード線駆動回路は、上記２本の電源線間で切換を行なって上記電圧のうちの１つを上記ワード線に与えるための手段を含む。この回路においては、単一の電源線の電圧を変更することが必要とされるのではなく、２本の電源線間で切換が行なわれるため、これによってより短いプログラミングパルスおよび読出／ベリファイパルスが使用可能となり、全体的により速いプログラミングのスループットが可能である。この行デコーダ回路によればさらに、多レベル型メモリセルのプログラミングにおいてより良好な制御が可能となり、さらに、先行技術の行デコーダ回路に一般的に見られる寄生電圧がなくされるので、電力の節約も可能となる。

発明を実施するための最良の形態
図１を参照して、行デコーダ１４の出力部は、メモリアレイの特定の行にあるメモリセルの各々についての制御ゲート（図示せず）に接続されたワード線１７である。行デコーダ１４のワード線選択回路１３に選択信号１２が供給され、プログラミングされるべきメモリセルに接続されたワード線１７が選択される。行デコーダ１４の中に設けられたワード線駆動回路１００は１対の電源線１６，１８から電圧を受ける。第１の電源線１８はプログラミング電圧を供給し、第２の電源線１６は読出／ベリファイ電圧を供給する。ワード線駆動回路１００は、プログラミング電圧電源線１８または読出／ベリファイ電圧電源線１６のいずれかにワード線１７を接続するための切換手段１５を含む。切換手段１５は切換制御線１９で切換制御信号を受ける。上述のように、読出／ベリファイ電圧電源線１６はおよそ５〜６ボルトの読出／ベリファイ電圧を供給し、プログラミング電源線１８はおよそ３〜１２ボルトのプログラミング電圧を供給する。先行技術においては電源線が１
本しかなく、プログラミング電圧および読出／ベリファイ電圧をワード線に与えるためには上記電源線の電圧を切換える必要があったが、これとは対照的にこの発明においては、プログラミング電源線および読出／ベリファイ電源線は適当な電圧レベルに固定され、ワード線は上記２本の電源線の間で切換えられる。

この発明に従う行デコーダ回路１４の第１の実施例を図２に示す。行デコーダ回路１４はいくつかの異なる態様で実現可能であり、図２に示す回路は例示のものである。内部動作の間、メモリアレイにおける１行以上からなる群が選択される。一実施例においては、選択される群は８行のメモリセルを含む。或る群が選択されるためには、信号ＢＡＮＫ ＳＥＬＥＣＴ＊２１が「真」である必要がある（図２の回路では「真」はロウまたは論理０条件である）。ＢＡＮＫ ＳＥＬＥＣＴ＊信号は、ｐ型ＭＯＳトランジスタ５１とｎ型ＭＯＳトランジスタ５２とからなる論理インバータの入力部２１で供給される。図２に示すように構成されたトランジスタ５３，５４，５５，５６，５７，５８，５９，６０はダブルハイ電圧レベルシフタ回路７２を形成する。この回路は、ＢＳＥＬ線３４およびＢＳＥＬ＊線３６において論理選択信号を正および負の高電圧信号に変換するために用いられる。ＶＭＰ信号端子２２は行デコーダの正の電圧供給ＶＭＰを受け、ＶＭＮ信号端子２３は負の電圧供給ＶＭＮを受ける。一般にこれら電圧ＶＭＰ，ＶＭＮは内部電荷ポンピングによって得られる。入力部２１におけるＢＡＮＫ ＳＥＬＥＣＴ＊信号が真（ロウ）のとき、ＢＳＥＬ線３４はダブルハイ電圧レベルシフタ回路７２を介してＶＭＰ線２２に接続され、ＢＳＥＬ＊線３６はトランジスタ６０，５４を介してＶＭＮ線２３に接続される。ＢＡＮＫ ＳＥＬＥＣＴ＊信号が１つの群を選択するとき、ワード線駆動回路１００に接続された行のすべては、プログラミング電源線１８および読出／ベリファイ電源線１６の電圧レベルに基づく選択の対象となる。ＢＡＮＫ ＳＥＬＥＣＴ信号が偽（ハイ）のとき、ＢＳＥＬ線３４はダブルハイ電圧レベルシフタ回路７２を介してＶＭＮ線２３に接続され、ＢＳＥＬ＊線３６はＶＭＰ２２線に接続される。こうして、ワード線駆動回路により駆動される行の群は非選択状態にされる。下でさらに説明するように、非選択の行はいずれもＶＢＩＡＳ電圧に接続される。

ワード線駆動回路１００にはいくつかの制御信号および電圧線が接続される。一般に、プログラミング電源線１８は３〜１２ボルトの電圧を有し、メモリセルをプログラミングするのに用いられるプログラミングパルスを供給するために使用される電圧である。読出／ベリファイ電圧線１６は約５〜６ボルトの電圧を有し、メモリセルのプログラミングに用いられる読出／ベリファイパルスを生成するために用いられる。ＸＢＩＡＳｅｎ＊信号線２６は、当該群がバンク選択信号により選択されていないときに非選択の行にバイアス電圧を通すために用いられる。ＶＢＩＡＳ線２８はバイアス電圧を非選択の群に供給、または選択された群の中の非選択の行に供給する。プログラミング制御（Ｘｐｇ）信号３２および読出／ベリファイ制御（Ｘｒｖ）信号３３は、ワード線１７の接続を、プログラミング電源線１８か読出／ベリファイ電源線１６かに切換えるための制御信号である。これらの線についてのより詳細な議論は後に図３を参照して記載される。Ｘｄｉｓ３１の線は選択行の放電のために使用される。ＶＭ１線２７は、ＮＴ素子のｎウェル分離打込のために使用される。トランジスタ５４，６０は三重ウェルデバイスであり、ＶＭ１により供給される別個のバイアス電圧を必要とする。最後に、ワード線１７はワード線駆動回路１００の出力部であり、選択行にあるメモリセルの制御ゲートに接続される。

図３を参照して、ワード線駆動回路１００が示される。第１のｎ型トランジスタ１０２は、消去以外の動作中、たとえばプログラミングおよび読出／ベリファイの動作中に、非選択行にバイアス電圧２８を通すために用いられる。ｐ型トランジスタ１０３は、消去動作中に選択群にある非選択行のワード線にバイアス電圧２８を通すために用いられる。ｐ型トランジスタ１０１は、消去動作中に非選択群にある行のワード線にバイアスをかけるために用いられる。トランジスタ１０６，１０８は、選択行のための接地への放電経路を
もたらすために用いられる。プログラミング制御（Ｘｐｇ＊）信号３２はｐ型トランジスタ１０９およびｎ型トランジスタ１１０からなる高電圧インバータを駆動する。読出／ベリファイ制御（Ｘｒｖ＊）信号３３は、ｐ型トランジスタ１１２およびｎ型トランジスタ１１３からなる高電圧インバータを駆動する。プログラミング制御信号３２と読出／ベリファイ制御信号３３とは常に反対の論理状態にある。両方のインバータはＢＳＥＬ線３４とＶＭＮ線２３との間に接続される。１対のｎ型トランジスタ１１６，１１８のゲート端子はインバータ１０９，１１０および１１２，１１３の出力部にそれぞれ接続され、それぞれプログラミングおよび読出／ベリファイ電圧を通すかまたはブロックする。トランジスタ１１１，１１４は、当該の群が選択されていない場合にインバータをオフにするために用いられる。プログラミング制御信号３２が真（ロウ）であれば、これによって当該インバータの出力部にハイの信号が与えられ、これがｎ型トランジスタ１１６のゲートに供給される。これによってトランジスタ１１６がオンになってプログラミング電圧をプログラミング電圧線１８からワード線１７へ通す。この場合、プログラミング制御信号がロウであれば、読出／ベリファイ制御信号３３はハイであり、これによりｎ型トランジスタ１１８のゲートにおけるインバータ１１２，１１３の出力部にロウの出力がもたらされる。これによってトランジスタ１１８はオフになり、読出／ベリファイ電圧１６はワード線に至らない。

読出／ベリファイパルスを生成するには、制御信号３２，３３の値が切換えられる。この場合、読出／ベリファイ制御信号３３はロウになり、トランジスタ１１８のゲートにハイの出力をもたらす。これによってトランジスタ１１８はオンになり、ワード線１７に読出／ベリファイ電圧１６が供給される。読出／ベリファイ動作中にはプログラミング制御信号３２はオフ（またはハイ）であり、これによりトランジスタ１１６をオフにしてプログラミング電圧１８がワード線１７に至ることを防ぐ。

このように、行デコーダ内のワード線駆動回路１００は、プログラミング電圧線１８と読出／ベリファイ電圧線１６との間で切換えてワード線１７への接続を行なうための手段を提供し、メモリセルをプログラミングするのに必要な読出／ベリファイパルスおよびプログラミングパルスが得られる。また、切換がより高速に実行可能であるため、これによってより短いプログラミングおよびベリファイパルスが使用可能であり、こうしてプログラミング動作全体の速さが増加し、電力が節約され、多レベル型メモリセルのプログラミングにおける制御性が向上される。

この発明の行デコーダ回路の概略図である。 この発明の行デコーダ回路の一実施例を示す電気的概略図である。 図２の行デコーダのワード線駆動回路を示す電気的概略図である。 先行技術で公知の行デコーダ回路の概略図である。 先行技術で公知である、４つのメモリ状態を有する２ビットメモリセルを代表的に示す図である。 先行技術で公知である、階段式プログラミング方法のプログラミングおよびベリファイパルスステップについての電圧対時間の関係を示すグラフである。

Claims (11)

1. 複数のメモリセルを有するメモリアレイにおける行デコーダ回路であって、前記メモリセルの各々は複数のメモリ状態を有し、かつ、選択されたメモリセルのゲートに電気的に結合されたワード線に少なくとも１つのプログラミングパルスが印加されることにより前記メモリ状態のうちの１つにプログラミングされ、前記メモリセルの前記メモリ状態は少なくとも１つの読出／ベリファイパルスが前記ワード線に印加されることによりベリファイされ、前記行デコーダ回路は、
   前記選択されたメモリセルに電気的に結合されたワード線を選択する手段と、
   第１の電源線からプログラミング電圧を、そして第２の電源線から読出／ベリファイ電圧を受けるワード線駆動回路とを備え、前記ワード線駆動回路はさらに、前記ワード線に前記少なくとも１つのプログラミングパルスおよび前記少なくとも１つの読出／ベリファイパルスを供給するように前記プログラミング電圧と前記読出／ベリファイ電圧との間で切換える手段を含み、これにより前記選択されたメモリセルがプログラミングされる、行デコーダ回路。
2. 前記切換える手段は制御信号の対を含み、前記制御信号の各々は互いに反対の論理状態にあり、前記制御信号の対のうちの第１の制御信号は、第１のパストランジスタのゲートに出力部が接続された第１のインバータの入力部で受取られ、前記第１のパストランジスタは、前記第１の電源線に接続されたドレインと、前記ワード線に接続されたソースを有し、前記制御信号の対のうちの第２の制御信号は、第２のパストランジスタのゲートに出力部が接続された第２のインバータの入力部で受取られ、前記第２のパストランジスタは、前記第２の電源線に接続されたドレインと、前記ワード線に接続されたソースとを有する、請求項１に記載の行デコーダ回路。
3. さらに、前記ワード線が選択されていないときに前記ワード線にバイアス電圧をかける手段を備える、請求項１に記載の行デコーダ回路。
4. 前記ワード線が選択されていないときに前記ワード線にバイアス電圧をかける前記手段は、プログラミングまたは読出／ベリファイ動作中に、ゲート端子にある相補的な選択信号のうちの第１の選択信号を受けかつ選択されていない行のワード線に前記バイアス電圧を通すための第１のバイアストランジスタと、消去動作中に、ゲート端子にある相補的な選択信号のうちの第２の選択信号を受けかつ選択された群にある選択されていない行のワード線に前記バイアス電圧を通す第２のバイアストランジスタと、消去動作中に、ゲート端子にあるバイアス可能化信号を受けかつ選択されていない群にある行のワード線にバイアス電圧を通す第３のバイアストランジスタとを含む、請求項３に記載の行デコーダ回路。
5. 前記ワード線を選択する前記手段は、行選択信号を入力部で受け反転した行選択信号を出力部で生成する選択インバータと、前記行選択信号および前記反転した行選択信号を受け相補的な選択信号の対を生成するシフタ回路とを含む、請求項１に記載の行デコーダ回路。
6. 前記相補的な選択信号の対が前記ワード線駆動回路に供給される、請求項５に記載の行デコーダ回路。
7. 前記ワード線駆動回路は制御信号の対を受け、前記制御信号の各々は互いに反対の論理状態にあり、前記ワード線駆動回路は、前記制御信号の対のうちの第１の制御信号を受ける入力部と、第１のパストランジスタのゲートに接続された出力部とを有する第１のインバータを含み、前記第１のパストランジスタは、前記第１の電源線に接続されたドレイン
   と、前記ワード線に接続されたソースとを有し、前記ワード線駆動回路はさらに、前記制御信号の対のうちの第２の制御信号を受ける入力部と、第２のパストランジスタのゲートに接続された出力部とを有する第２のインバータを含み、前記第２のパストランジスタは、前記第２の電源線に接続されたドレインと、前記ワード線に接続されたソースとを有する、請求項６に記載の行デコーダ回路。
8. 前記プログラミング電圧は実質的に３ボルトから１２ボルトの範囲にある、請求項１に記載の行デコーダ回路。
9. 前記読出／ベリファイ電圧は実質的に５ボルトから６ボルトの範囲にある、請求項１に記載の行デコーダ回路。
10. 前記ワード線を選択する前記手段は、前記ワード線駆動回路に駆動されるべき８行からなる群を選択する、請求項１に記載の行デコーダ回路。
11. 前記複数のメモリセルは多レベル型メモリセルであり、前記多レベル型メモリセルのそれぞれのメモリ状態は、選択されたメモリセルのゲートに電気的に結合されたワード線に一連の交替するプログラミングおよび読出／ベリファイパルスが印加されることによってプログラミングおよびベリファイされる、請求項１に記載の行デコーダ回路。

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