JPH1069791A - 多値不揮発性メモリ用レファレンス回路 - Google Patents
多値不揮発性メモリ用レファレンス回路Info
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- JPH1069791A JPH1069791A JP22847896A JP22847896A JPH1069791A JP H1069791 A JPH1069791 A JP H1069791A JP 22847896 A JP22847896 A JP 22847896A JP 22847896 A JP22847896 A JP 22847896A JP H1069791 A JPH1069791 A JP H1069791A
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Abstract
(57)【要約】
【課題】メモリセルの書込データをさらに多値化するこ
とを可能にする。 【解決手段】３種類以上の閾値電圧からデータとして選
択される閾値電圧に設定される浮遊ゲートトランジスタ
ＭＣでメモリセルが構成され、ベリファイモードで段階
的に変化するベリファイ電圧をトランジスタＭＣの制御
ゲートおよびドレイン間に供給し、トランジスタＭＣの
ドレイン電流と各段階のベリファイ電圧に対応する基準
電流との差からデータを判定する多値不揮発性メモリに
おいて、ダミーセルを構成する浮遊ゲートトランジスタ
ＤＣ１，ＤＣ２をそれぞれ含み、各段階のベリファイ電
圧がトランジスタＤＣ１，ＤＣ２の制御ゲートおよびド
レイン間に供給されたときに基準電流として互いに異な
るドレイン電流を発生する基準電流発生部１３０Ａ，１
３０Ｂを設け、トランジスタＤＣ１，ＤＣ２にチャネル
不純物濃度差によって決定された互いに異なる閾値電圧
を持たせる。
とを可能にする。 【解決手段】３種類以上の閾値電圧からデータとして選
択される閾値電圧に設定される浮遊ゲートトランジスタ
ＭＣでメモリセルが構成され、ベリファイモードで段階
的に変化するベリファイ電圧をトランジスタＭＣの制御
ゲートおよびドレイン間に供給し、トランジスタＭＣの
ドレイン電流と各段階のベリファイ電圧に対応する基準
電流との差からデータを判定する多値不揮発性メモリに
おいて、ダミーセルを構成する浮遊ゲートトランジスタ
ＤＣ１，ＤＣ２をそれぞれ含み、各段階のベリファイ電
圧がトランジスタＤＣ１，ＤＣ２の制御ゲートおよびド
レイン間に供給されたときに基準電流として互いに異な
るドレイン電流を発生する基準電流発生部１３０Ａ，１
３０Ｂを設け、トランジスタＤＣ１，ＤＣ２にチャネル
不純物濃度差によって決定された互いに異なる閾値電圧
を持たせる。
Description
【０００１】
【発明の属する技術分野】本発明は各メモリセルが３値
以上のデータを保持する多値不揮発性メモリに関し、特
にメモリセルに保持されたデータをベリファイするため
に多値不揮発性メモリに組み込まれるレファレンス回路
に関する。
以上のデータを保持する多値不揮発性メモリに関し、特
にメモリセルに保持されたデータをベリファイするため
に多値不揮発性メモリに組み込まれるレファレンス回路
に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭのような不揮発性メモリで
は、各メモリセルが一般に浮遊ゲートトランジスタで構
成される。この浮遊ゲートトランジスタは、例えば半導
体基板上に形成されるソースおよびドレイン電極、この
基板内においてソースおよびドレイン電極間に形成され
るチャネル領域、このチャネル領域上にトンネル絶縁膜
を介して形成される浮遊ゲート電極、およびこの浮遊ゲ
ート電極上に層間絶縁膜を介して形成される制御ゲート
電極を有する。ＭＯＳトランジスタの閾値電圧は浮遊ゲ
ート電極に電荷を注入したときに上昇し、浮遊ゲート電
極の電荷を引き抜いたときに低下する。メモリセルは例
えば高閾値電圧および低閾値電圧をデータ”１”およ
び”０”として保持する。メモリセルの内容は高閾値電
圧と低閾値電圧との中間レベルに設定されるベリファイ
電圧を制御ゲート電極およびドレイン電極間に供給して
浮遊ゲートトランジスタのドレイン電流を調べることに
より判定される。
は、各メモリセルが一般に浮遊ゲートトランジスタで構
成される。この浮遊ゲートトランジスタは、例えば半導
体基板上に形成されるソースおよびドレイン電極、この
基板内においてソースおよびドレイン電極間に形成され
るチャネル領域、このチャネル領域上にトンネル絶縁膜
を介して形成される浮遊ゲート電極、およびこの浮遊ゲ
ート電極上に層間絶縁膜を介して形成される制御ゲート
電極を有する。ＭＯＳトランジスタの閾値電圧は浮遊ゲ
ート電極に電荷を注入したときに上昇し、浮遊ゲート電
極の電荷を引き抜いたときに低下する。メモリセルは例
えば高閾値電圧および低閾値電圧をデータ”１”およ
び”０”として保持する。メモリセルの内容は高閾値電
圧と低閾値電圧との中間レベルに設定されるベリファイ
電圧を制御ゲート電極およびドレイン電極間に供給して
浮遊ゲートトランジスタのドレイン電流を調べることに
より判定される。
【０００３】近年では、上述のメモリセルに３値以上の
データを保持させる技術が提案されている。この技術で
は、書込時に制御ゲート電極およびドレイン電極間に供
給される書込電圧をデータに応じたレベルに調整するこ
とにより３種類以上の閾値電圧がメモリセルのＭＯＳト
ランジスタに選択的に設定される。ベリファイ時には、
ベリファイ電圧が制御ゲート電極およびドレイン電極間
に供給され、メモリセルのＭＯＳトランジスタに選択的
に設定される閾値電圧の各々に対応して段階的に変化す
るよう制御される。不揮発性メモリが例えば高速センス
アンプ方式である場合、ダミーセルの浮遊ゲートトラン
ジスタがメモリセルの浮遊ゲートトランジスタに対応し
て設けられ、これら浮遊ゲートトランジスタのドレイン
電流がデータを判定するためにセンスアンプによって比
較される。
データを保持させる技術が提案されている。この技術で
は、書込時に制御ゲート電極およびドレイン電極間に供
給される書込電圧をデータに応じたレベルに調整するこ
とにより３種類以上の閾値電圧がメモリセルのＭＯＳト
ランジスタに選択的に設定される。ベリファイ時には、
ベリファイ電圧が制御ゲート電極およびドレイン電極間
に供給され、メモリセルのＭＯＳトランジスタに選択的
に設定される閾値電圧の各々に対応して段階的に変化す
るよう制御される。不揮発性メモリが例えば高速センス
アンプ方式である場合、ダミーセルの浮遊ゲートトラン
ジスタがメモリセルの浮遊ゲートトランジスタに対応し
て設けられ、これら浮遊ゲートトランジスタのドレイン
電流がデータを判定するためにセンスアンプによって比
較される。
【０００４】
【発明が解決しようとする課題】ところで、メモリセル
の浮遊ゲートトランジスタにデータとして設定される閾
値電圧およびこのデータを判定するため段階的に変化す
るベリファイ電圧は周辺温度、電源電圧、および製造プ
ロセスに依存した回路特性のばらつきにより変動する。
閾値電圧の変動幅は０．５Ｖ程度（リテンションを含
む）であり、ベリファイ電圧の変動幅は０．６Ｖ程度で
ある。ベリファイの信頼性を損なわないためには、違う
値のデータに割り当てられる閾値電圧相互の間隔はこれ
ら変動幅を考慮して予め決定される必要がある。最大ベ
リファイ電圧が例えば３．３Ｖである場合、４種類の閾
値電圧が図５に示す間隔に設定されるため、各メモリセ
ルはこれら閾値電圧に対応して４値のデータしか保持で
きない。上述の変動の低減には限界があるため、メモリ
セルに書込まれるデータを与えられた最大ベリファイ電
圧の下でさらに多値化することは極めて困難であった。
の浮遊ゲートトランジスタにデータとして設定される閾
値電圧およびこのデータを判定するため段階的に変化す
るベリファイ電圧は周辺温度、電源電圧、および製造プ
ロセスに依存した回路特性のばらつきにより変動する。
閾値電圧の変動幅は０．５Ｖ程度（リテンションを含
む）であり、ベリファイ電圧の変動幅は０．６Ｖ程度で
ある。ベリファイの信頼性を損なわないためには、違う
値のデータに割り当てられる閾値電圧相互の間隔はこれ
ら変動幅を考慮して予め決定される必要がある。最大ベ
リファイ電圧が例えば３．３Ｖである場合、４種類の閾
値電圧が図５に示す間隔に設定されるため、各メモリセ
ルはこれら閾値電圧に対応して４値のデータしか保持で
きない。上述の変動の低減には限界があるため、メモリ
セルに書込まれるデータを与えられた最大ベリファイ電
圧の下でさらに多値化することは極めて困難であった。
【０００５】本発明の目的は、与えられた最大ベリファ
イ電圧の下でメモリセルの書込データをさらに多値化す
ることが可能な多値不揮発性メモリ用レファレンス回路
を提供することにある。
イ電圧の下でメモリセルの書込データをさらに多値化す
ることが可能な多値不揮発性メモリ用レファレンス回路
を提供することにある。
【０００６】
【課題を解決するための手段】この目的は、３種類以上
の閾値電圧からデータとして選択される閾値電圧に設定
される浮遊ゲートトランジスタでメモリセルが構成さ
れ、ベリファイモードにおいて段階的に変化するベリフ
ァイ電圧をメモリセルの浮遊ゲートトランジスタの制御
ゲートおよびドレイン間に供給し、この浮遊ゲートトラ
ンジスタのドレイン電流と各段階のベリファイ電圧に対
応する基準電流との差からデータを判定する多値不揮発
性メモリ用のレファレンス回路であって、メモリセルと
等価なダミーセルを構成する浮遊ゲートトランジスタを
それぞれ含み、各段階のベリファイ電圧がこれら浮遊ゲ
ートトランジスタの制御ゲートおよびドレイン間に供給
されたときに基準電流として互いに異なるドレイン電流
を発生する複数の基準電流発生手段を備え、これらダミ
ーセルの浮遊ゲートトランジスタがチャネル不純物濃度
差によって決定された互いに異なる閾値電圧を持つこと
を特徴とする多値不揮発性メモリ用レファレンス回路に
より達成される。
の閾値電圧からデータとして選択される閾値電圧に設定
される浮遊ゲートトランジスタでメモリセルが構成さ
れ、ベリファイモードにおいて段階的に変化するベリフ
ァイ電圧をメモリセルの浮遊ゲートトランジスタの制御
ゲートおよびドレイン間に供給し、この浮遊ゲートトラ
ンジスタのドレイン電流と各段階のベリファイ電圧に対
応する基準電流との差からデータを判定する多値不揮発
性メモリ用のレファレンス回路であって、メモリセルと
等価なダミーセルを構成する浮遊ゲートトランジスタを
それぞれ含み、各段階のベリファイ電圧がこれら浮遊ゲ
ートトランジスタの制御ゲートおよびドレイン間に供給
されたときに基準電流として互いに異なるドレイン電流
を発生する複数の基準電流発生手段を備え、これらダミ
ーセルの浮遊ゲートトランジスタがチャネル不純物濃度
差によって決定された互いに異なる閾値電圧を持つこと
を特徴とする多値不揮発性メモリ用レファレンス回路に
より達成される。
【０００７】この多値不揮発性メモリ用レファレンス回
路では、互いに異なる基準電流が各段階のベリファイ電
圧の下で複数の基準電流発生手段から得られる。これら
基準電流をメモリセルの浮遊ゲートトランジスタから得
られるドレイン電流と比較すれば、各基準電流毎に別の
閾値電圧をデータとして判定できる。ここで、ダミーセ
ルの浮遊ゲートトランジスタの閾値電圧は現行技術の不
純物注入プロセスで０．２Ｖ（すなわち±０．１Ｖ）程
度しか変動しないため、これがメモリセルの浮遊ゲート
トランジスタにデータとして設定される閾値電圧相互の
間隔を縮小する余裕をもたらす。従って、与えられた最
大ベリファイ電圧の下でメモリセルの書込データをさら
に多値化することが可能となる。
路では、互いに異なる基準電流が各段階のベリファイ電
圧の下で複数の基準電流発生手段から得られる。これら
基準電流をメモリセルの浮遊ゲートトランジスタから得
られるドレイン電流と比較すれば、各基準電流毎に別の
閾値電圧をデータとして判定できる。ここで、ダミーセ
ルの浮遊ゲートトランジスタの閾値電圧は現行技術の不
純物注入プロセスで０．２Ｖ（すなわち±０．１Ｖ）程
度しか変動しないため、これがメモリセルの浮遊ゲート
トランジスタにデータとして設定される閾値電圧相互の
間隔を縮小する余裕をもたらす。従って、与えられた最
大ベリファイ電圧の下でメモリセルの書込データをさら
に多値化することが可能となる。
【０００８】
【発明の実施の形態】以下、本発明の一実施形態に係る
フラッシュメモリを図面を参照して説明する。
フラッシュメモリを図面を参照して説明する。
【０００９】図１はこのフラッシュメモリの回路構成を
概略的に示し、図２は図１に示すフラッシュメモリの一
部を詳細に示す。このフラッシュメモリはメモリセルア
レイ１０、アドレスレジスタ２０、デコード回路３０、
列選択ゲート部４０、センスアンプ回路５０、入出力バ
ッファ６０、制御信号入力回路７０、コマンドレジスタ
８０、モード制御回路９０、書込／消去／ベリファイ電
圧発生回路１００、書込回路１１０、入力データレジス
タ１２０、およびレファレンス回路１３０を備える。メ
モリセルアレイ１０はマトリクス状に配列されるｍ×ｎ
個のメモリセル、第１から第ｎ行のメモリセルにそれぞ
れ接続されるｎ本のワード線ＷＬ、および第１列から第
ｍ列のメモリセルにそれぞれ接続されるｍ本のビット線
ＢＬを有する。
概略的に示し、図２は図１に示すフラッシュメモリの一
部を詳細に示す。このフラッシュメモリはメモリセルア
レイ１０、アドレスレジスタ２０、デコード回路３０、
列選択ゲート部４０、センスアンプ回路５０、入出力バ
ッファ６０、制御信号入力回路７０、コマンドレジスタ
８０、モード制御回路９０、書込／消去／ベリファイ電
圧発生回路１００、書込回路１１０、入力データレジス
タ１２０、およびレファレンス回路１３０を備える。メ
モリセルアレイ１０はマトリクス状に配列されるｍ×ｎ
個のメモリセル、第１から第ｎ行のメモリセルにそれぞ
れ接続されるｎ本のワード線ＷＬ、および第１列から第
ｍ列のメモリセルにそれぞれ接続されるｍ本のビット線
ＢＬを有する。
【００１０】アドレスレジスタ２０は外部から供給され
るアドレス信号をラッチし、一時的に格納する。このア
ドレス信号はデコード回路３０によってデコードされ
る。デコード回路３０はアドレス信号の上位所定数ビッ
トで構成される行アドレス信号をデコードする行デコー
ダ３０Ａおよびアドレス信号の下位所定数ビットで構成
される列アドレス信号をデコードする列デコーダ３０Ｂ
を有する。行デコーダ３０Ａは行アドレス信号によって
指定される１行を選択し、選択行のメモリセルＭを対応
ワード線ＷＬを介して駆動する。列デコーダ３０Ｂは列
アドレス信号によって指定される所定数の列を列選択信
号により選択し、これら選択列についてビット線ＢＬが
センスアンプ回路５０に電気的に接続されるよう列選択
ゲート部４０を駆動する。センスアンプ回路５０は列選
択ゲート部４０によって接続されるビット線ＢＬをそれ
ぞれ介して駆動メモリセルに保持されたデータを検出
し、入出力バッファ６０に供給する。入出力バッファ６
０は入出力データを一時的に格納する。書込モード、消
去モード、およびベリファイモード等の指定コマンドは
入出力バッファ６０を介してコマンドレジスタ７０に供
給され、さらにモード制御回路８０に供給される。他
方、チップイネーブル信号、書込イネーブル信号、出力
イネーブル信号等の制御信号は制御信号入力回路９０を
介してモード制御回路８０に供給される。モード制御回
路８０はこれら制御信号およびコマンドデータに基づい
て様々なコンポーネントを指定モードで動作させる制御
を行なう。書込／消去／ベリファイ電圧発生回路１００
はこのモード制御回路８０の制御により書込、消去、ベ
リファイ等に用いられる高電圧を発生する。これら高電
圧はデコード回路３０、メモリセルアレイ１０、および
書込回路１１０に供給される。入力データレジスタ１２
０はモード制御回路８０の制御により入出力バッファ６
０から供給されるデータを書込データとしてラッチす
る。書込回路１１０は入力データレジスタにラッチされ
た書込データに対応する時間だけ電圧を列選択ゲート部
４０によって選択された列のビット線ＢＬに供給する。
るアドレス信号をラッチし、一時的に格納する。このア
ドレス信号はデコード回路３０によってデコードされ
る。デコード回路３０はアドレス信号の上位所定数ビッ
トで構成される行アドレス信号をデコードする行デコー
ダ３０Ａおよびアドレス信号の下位所定数ビットで構成
される列アドレス信号をデコードする列デコーダ３０Ｂ
を有する。行デコーダ３０Ａは行アドレス信号によって
指定される１行を選択し、選択行のメモリセルＭを対応
ワード線ＷＬを介して駆動する。列デコーダ３０Ｂは列
アドレス信号によって指定される所定数の列を列選択信
号により選択し、これら選択列についてビット線ＢＬが
センスアンプ回路５０に電気的に接続されるよう列選択
ゲート部４０を駆動する。センスアンプ回路５０は列選
択ゲート部４０によって接続されるビット線ＢＬをそれ
ぞれ介して駆動メモリセルに保持されたデータを検出
し、入出力バッファ６０に供給する。入出力バッファ６
０は入出力データを一時的に格納する。書込モード、消
去モード、およびベリファイモード等の指定コマンドは
入出力バッファ６０を介してコマンドレジスタ７０に供
給され、さらにモード制御回路８０に供給される。他
方、チップイネーブル信号、書込イネーブル信号、出力
イネーブル信号等の制御信号は制御信号入力回路９０を
介してモード制御回路８０に供給される。モード制御回
路８０はこれら制御信号およびコマンドデータに基づい
て様々なコンポーネントを指定モードで動作させる制御
を行なう。書込／消去／ベリファイ電圧発生回路１００
はこのモード制御回路８０の制御により書込、消去、ベ
リファイ等に用いられる高電圧を発生する。これら高電
圧はデコード回路３０、メモリセルアレイ１０、および
書込回路１１０に供給される。入力データレジスタ１２
０はモード制御回路８０の制御により入出力バッファ６
０から供給されるデータを書込データとしてラッチす
る。書込回路１１０は入力データレジスタにラッチされ
た書込データに対応する時間だけ電圧を列選択ゲート部
４０によって選択された列のビット線ＢＬに供給する。
【００１１】レファレンス回路１３０は互いに異なるレ
ベルに設定される第１およひ第２基準電流をそれぞれ発
生する基準電流発生部１３０Ａおよび１３０Ｂを有す
る。これら基準電流発生部１３０Ａおよび１３０Ｂはモ
ード制御回路８０からの選択信号ＳＥＬ１およびＳＥＬ
２によって交互に第１および第２基準電流を発生するよ
う制御される。センスアンプ回路５０の動作はセンスイ
ネーブル信号ＳＥがモード制御回路８０から供給される
ときにこれら第１および第２基準電流の各々に基づいて
行なわれる。
ベルに設定される第１およひ第２基準電流をそれぞれ発
生する基準電流発生部１３０Ａおよび１３０Ｂを有す
る。これら基準電流発生部１３０Ａおよび１３０Ｂはモ
ード制御回路８０からの選択信号ＳＥＬ１およびＳＥＬ
２によって交互に第１および第２基準電流を発生するよ
う制御される。センスアンプ回路５０の動作はセンスイ
ネーブル信号ＳＥがモード制御回路８０から供給される
ときにこれら第１および第２基準電流の各々に基づいて
行なわれる。
【００１２】メモリセルアレイ１０の各メモリセルは図
２に示す浮遊ゲートトランジスタＭＣで構成される。こ
の浮遊ゲートトランジスタＭＣは従来と同様にＰ型半導
体基板上に形成されるソースおよびドレイン電極、この
基板内においてソースおよびドレイン電極間に形成され
るＮ型チャネル領域、このチャネル領域上にトンネル絶
縁膜を介して形成される浮遊ゲート電極、この浮遊ゲー
ト電極上に層間絶縁膜を介して形成される制御ゲート電
極、および制御ゲート電極および浮遊ゲート電極間に絶
縁して部分的に挿入される消去ゲート電極を有する。
（以下、”電極”を付加せずに、単純に浮遊ゲート、制
御ゲート、ソース、ドレインのように記述する。）第１
から第ｎ行の浮遊ゲートトランジスタＭＣの制御ゲート
はｎ本のワード線ＷＬにそれぞれ接続され、これら浮遊
ゲートトランジスタＭＣの各々は対応するワード線ＷＬ
を介して選択的に駆動される。各列では、ｎ個の浮遊ゲ
ートトランジスタＭＣのソースドレインパスが列選択ゲ
ート部４０に設けられ列デコーダからの列選択信号に応
答して導通するＮチャネルＭＯＳトランジスタＴＧのソ
ースと電源端子ＶＳＳとの間においてビット線ＢＬによ
り直列に接続される。（図２では、第２から第ｎ行のメ
モリセルの浮遊ゲートトランジスタＭＣが複雑化を避け
るために省略されている。）各メモリセルＭＯＳトラン
ジスタＴＧのドレインはビット線ＢＬを介して書込回路
１１０に接続されると共に、ＮチャネルＭＯＳトランジ
スタＴＢおよびＴＬのソースドレインパスを介して電源
端子ＶＣＣに接続される。ＭＯＳトランジスタＴＬはゲ
ートおよびドレインが互いに接続された負荷トランジス
タである。ＭＯＳトランジスタＴＢはこのＭＯＳトラン
ジスタＴＢのソースおよびゲート間に接続されるＣＭＯ
ＳインバータＩＢと共にフィードバック型ビット線バイ
アス回路を構成する。
２に示す浮遊ゲートトランジスタＭＣで構成される。こ
の浮遊ゲートトランジスタＭＣは従来と同様にＰ型半導
体基板上に形成されるソースおよびドレイン電極、この
基板内においてソースおよびドレイン電極間に形成され
るＮ型チャネル領域、このチャネル領域上にトンネル絶
縁膜を介して形成される浮遊ゲート電極、この浮遊ゲー
ト電極上に層間絶縁膜を介して形成される制御ゲート電
極、および制御ゲート電極および浮遊ゲート電極間に絶
縁して部分的に挿入される消去ゲート電極を有する。
（以下、”電極”を付加せずに、単純に浮遊ゲート、制
御ゲート、ソース、ドレインのように記述する。）第１
から第ｎ行の浮遊ゲートトランジスタＭＣの制御ゲート
はｎ本のワード線ＷＬにそれぞれ接続され、これら浮遊
ゲートトランジスタＭＣの各々は対応するワード線ＷＬ
を介して選択的に駆動される。各列では、ｎ個の浮遊ゲ
ートトランジスタＭＣのソースドレインパスが列選択ゲ
ート部４０に設けられ列デコーダからの列選択信号に応
答して導通するＮチャネルＭＯＳトランジスタＴＧのソ
ースと電源端子ＶＳＳとの間においてビット線ＢＬによ
り直列に接続される。（図２では、第２から第ｎ行のメ
モリセルの浮遊ゲートトランジスタＭＣが複雑化を避け
るために省略されている。）各メモリセルＭＯＳトラン
ジスタＴＧのドレインはビット線ＢＬを介して書込回路
１１０に接続されると共に、ＮチャネルＭＯＳトランジ
スタＴＢおよびＴＬのソースドレインパスを介して電源
端子ＶＣＣに接続される。ＭＯＳトランジスタＴＬはゲ
ートおよびドレインが互いに接続された負荷トランジス
タである。ＭＯＳトランジスタＴＢはこのＭＯＳトラン
ジスタＴＢのソースおよびゲート間に接続されるＣＭＯ
ＳインバータＩＢと共にフィードバック型ビット線バイ
アス回路を構成する。
【００１３】センスアンプ回路５０はｍ本のビット線Ｂ
Ｌにそれぞれ割り当てられたｍ個センスアンプＳＡを有
する。各センスアンプＳＡは図２に示すように接続され
たＰチャネルＭＯＳトランジスタＴＡ１およびＴＡ２お
よびＮチャネルＭＯＳトランジスタＴＡ３−ＴＡ５で構
成されるカレントミラー型差動アンプである。ＭＯＳト
ランジスタＴＡ１およびＴＡ２はカレントミラー負荷を
構成し、ＭＯＳトランジスタＴＡ３−ＴＡ４は差動対を
構成し、ＭＯＳトランジスタＴＡ５はモード制御回路８
０からのセンスイネーブル信号ＳＥに応答して導通する
スイッチを構成する。
Ｌにそれぞれ割り当てられたｍ個センスアンプＳＡを有
する。各センスアンプＳＡは図２に示すように接続され
たＰチャネルＭＯＳトランジスタＴＡ１およびＴＡ２お
よびＮチャネルＭＯＳトランジスタＴＡ３−ＴＡ５で構
成されるカレントミラー型差動アンプである。ＭＯＳト
ランジスタＴＡ１およびＴＡ２はカレントミラー負荷を
構成し、ＭＯＳトランジスタＴＡ３−ＴＡ４は差動対を
構成し、ＭＯＳトランジスタＴＡ５はモード制御回路８
０からのセンスイネーブル信号ＳＥに応答して導通する
スイッチを構成する。
【００１４】レファレンス回路１３０は第１および第２
基準電流発生部１３０Ａおよび１３０Ｂから得られる第
１および第２基準電流を選択的にｍ個のセンスアンプＳ
Ａの各々に供給する。第１基準電流発生部１３０Ａはメ
モリセルと等価なダミーセルを構成するｎ個の浮遊ゲー
トトランジスタＤＣ１およびＭＯＳトランジスタＴＧに
対応して設けられるＮチャネルＭＯＳトランジスタＴＳ
１を有する。ｎ個の浮遊ゲートトランジスタＤＣ１のソ
ースドレインパスはＭＯＳトランジスタＴＳ１のソース
と電源端子ＶＳＳとの間においてダミービット線ＤＢＬ
により直列に接続される。これら浮遊ゲートトランジス
タＤＣ１の制御ゲートはｎ本のワード線ＷＬにそれぞれ
接続され、これら浮遊ゲートトランジスタＤＣ１の各々
は対応するワード線ＷＬを介して選択的に駆動される。
ＭＯＳトランジスタＴＳ１はモード制御回路８０からゲ
ートに供給される選択信号ＳＥＬ１に応答して導通す
る。第２基準電流発生部１３０Ｂは第１基準電流発生部
１３０Ａと同様にメモリセルと等価なダミーセルを構成
するｎ個の浮遊ゲートトランジスタＤＣ２およびＭＯＳ
トランジスタＴＧに対応して設けられるＮチャネルＭＯ
ＳトランジスタＴＳ２を有する。ｎ個の浮遊ゲートトラ
ンジスタＤＣ２のソースドレインパスはＭＯＳトランジ
スタＴＳ２のソースと電源端子ＶＳＳとの間においてダ
ミービット線ＤＢＬにより直列に接続される。これら浮
遊ゲートトランジスタＤＣ２の制御ゲートはｎ本のワー
ド線ＷＬにそれぞれ接続され、これら浮遊ゲートトラン
ジスタＤＣ２の各々は対応するワード線ＷＬを介して選
択的に駆動される。ＭＯＳトランジスタＴＳ２はモード
制御回路８０からゲートに供給される選択信号ＳＥＬ２
に応答して導通する。（図２では、第２から第ｎ行のダ
ミーセルの浮遊ゲートトランジスタＤＣ１およびＤＣ２
が複雑化を避けるために省略されている。）ＭＯＳトラ
ンジスタＴＳ１およびＴＳ２のドレインはＮチャネルＭ
ＯＳトランジスタＴＢのソースドレインパス並びにＮチ
ャネルＭＯＳトランジスタＴＬＡおよびＴＬＢのソース
ドレインパスの各々を介して電源端子ＶＣＣに接続され
る。ＭＯＳトランジスタＴＬＡおよびＴＬＢはゲートお
よびドレインが互いに接続された負荷トランジスタであ
り、ＭＯＳトランジスタＴＬに対応して設けられる。Ｍ
ＯＳトランジスタＴＢ１はこのＭＯＳトランジスタＴＢ
１のソースおよびゲート間に接続されるＣＭＯＳインバ
ータＩＢ１と共にフィードバック型ビット線バイアス回
路を構成し、ＭＯＳトランジスタＴＢおよびインバータ
ＩＢで構成されるフィードバック型ビット線バイアス回
路に対応して設けられる。
基準電流発生部１３０Ａおよび１３０Ｂから得られる第
１および第２基準電流を選択的にｍ個のセンスアンプＳ
Ａの各々に供給する。第１基準電流発生部１３０Ａはメ
モリセルと等価なダミーセルを構成するｎ個の浮遊ゲー
トトランジスタＤＣ１およびＭＯＳトランジスタＴＧに
対応して設けられるＮチャネルＭＯＳトランジスタＴＳ
１を有する。ｎ個の浮遊ゲートトランジスタＤＣ１のソ
ースドレインパスはＭＯＳトランジスタＴＳ１のソース
と電源端子ＶＳＳとの間においてダミービット線ＤＢＬ
により直列に接続される。これら浮遊ゲートトランジス
タＤＣ１の制御ゲートはｎ本のワード線ＷＬにそれぞれ
接続され、これら浮遊ゲートトランジスタＤＣ１の各々
は対応するワード線ＷＬを介して選択的に駆動される。
ＭＯＳトランジスタＴＳ１はモード制御回路８０からゲ
ートに供給される選択信号ＳＥＬ１に応答して導通す
る。第２基準電流発生部１３０Ｂは第１基準電流発生部
１３０Ａと同様にメモリセルと等価なダミーセルを構成
するｎ個の浮遊ゲートトランジスタＤＣ２およびＭＯＳ
トランジスタＴＧに対応して設けられるＮチャネルＭＯ
ＳトランジスタＴＳ２を有する。ｎ個の浮遊ゲートトラ
ンジスタＤＣ２のソースドレインパスはＭＯＳトランジ
スタＴＳ２のソースと電源端子ＶＳＳとの間においてダ
ミービット線ＤＢＬにより直列に接続される。これら浮
遊ゲートトランジスタＤＣ２の制御ゲートはｎ本のワー
ド線ＷＬにそれぞれ接続され、これら浮遊ゲートトラン
ジスタＤＣ２の各々は対応するワード線ＷＬを介して選
択的に駆動される。ＭＯＳトランジスタＴＳ２はモード
制御回路８０からゲートに供給される選択信号ＳＥＬ２
に応答して導通する。（図２では、第２から第ｎ行のダ
ミーセルの浮遊ゲートトランジスタＤＣ１およびＤＣ２
が複雑化を避けるために省略されている。）ＭＯＳトラ
ンジスタＴＳ１およびＴＳ２のドレインはＮチャネルＭ
ＯＳトランジスタＴＢのソースドレインパス並びにＮチ
ャネルＭＯＳトランジスタＴＬＡおよびＴＬＢのソース
ドレインパスの各々を介して電源端子ＶＣＣに接続され
る。ＭＯＳトランジスタＴＬＡおよびＴＬＢはゲートお
よびドレインが互いに接続された負荷トランジスタであ
り、ＭＯＳトランジスタＴＬに対応して設けられる。Ｍ
ＯＳトランジスタＴＢ１はこのＭＯＳトランジスタＴＢ
１のソースおよびゲート間に接続されるＣＭＯＳインバ
ータＩＢ１と共にフィードバック型ビット線バイアス回
路を構成し、ＭＯＳトランジスタＴＢおよびインバータ
ＩＢで構成されるフィードバック型ビット線バイアス回
路に対応して設けられる。
【００１５】浮遊ゲートトランジスタＤＣ１およびＤＣ
２はイオン注入プロセスにより互いに異なる第１および
第２チャネル不純物濃度に設定され、これら第１および
第２チャネル不純物濃度の差によって決定された互いに
異なる第１および第２閾値電圧を持つ。各行の浮遊ゲー
トトランジスタＤＣ１およびＤＣ２は共通ワード線ＷＬ
を介して対応行の浮遊ゲートトランジスタＭＣと同時に
駆動される。各センスアンプＳＡのＭＯＳトランジスタ
ＴＡ３はＭＯＳトランジスタＴＧの導通により流れる浮
遊ゲートトランジスタＭＣのドレイン電流に対応するゲ
ート電位に設定される。他方、各センスアンプＳＡのＭ
ＯＳトランジスタＴＡ４はＭＯＳトランジスタＴＳ１の
導通により第１基準電流として流れる浮遊ゲートトラン
ジスタＤＣ１のドレイン電流に対応するゲート電位に設
定され、ＭＯＳトランジスタＴＳ２の導通により第２基
準電流として流れる浮遊ゲートトランジスタＤＣ２のド
レイン電流に対応するゲート電位に設定される。各セン
スアンプＳＡはこれらＭＯＳトランジスタＴＡ３および
ＴＡ４の動作により浮遊ゲートトランジスタＭＣのドレ
イン電流と第１または第２基準電流との差を検出し、こ
の検出結果に対応するデータを直列接続された３個のＣ
ＭＯＳインバータＳＶを介して出力する。
２はイオン注入プロセスにより互いに異なる第１および
第２チャネル不純物濃度に設定され、これら第１および
第２チャネル不純物濃度の差によって決定された互いに
異なる第１および第２閾値電圧を持つ。各行の浮遊ゲー
トトランジスタＤＣ１およびＤＣ２は共通ワード線ＷＬ
を介して対応行の浮遊ゲートトランジスタＭＣと同時に
駆動される。各センスアンプＳＡのＭＯＳトランジスタ
ＴＡ３はＭＯＳトランジスタＴＧの導通により流れる浮
遊ゲートトランジスタＭＣのドレイン電流に対応するゲ
ート電位に設定される。他方、各センスアンプＳＡのＭ
ＯＳトランジスタＴＡ４はＭＯＳトランジスタＴＳ１の
導通により第１基準電流として流れる浮遊ゲートトラン
ジスタＤＣ１のドレイン電流に対応するゲート電位に設
定され、ＭＯＳトランジスタＴＳ２の導通により第２基
準電流として流れる浮遊ゲートトランジスタＤＣ２のド
レイン電流に対応するゲート電位に設定される。各セン
スアンプＳＡはこれらＭＯＳトランジスタＴＡ３および
ＴＡ４の動作により浮遊ゲートトランジスタＭＣのドレ
イン電流と第１または第２基準電流との差を検出し、こ
の検出結果に対応するデータを直列接続された３個のＣ
ＭＯＳインバータＳＶを介して出力する。
【００１６】浮遊ゲートトランジスタＤＣ１およびＤＣ
２の第１および第２閾値電圧は、メモリセルの浮遊ゲー
トトランジスタＭＣの制御ゲートおよびドレイン間に供
給されるベリファイ電圧が段階的に変化する毎にセンス
アンプＳＡが浮遊ゲートトランジスタＭＣのドレイン電
流を第１および第２基準電流と比較することより２値分
のデータを判定できるようにそれぞれ設定される。
２の第１および第２閾値電圧は、メモリセルの浮遊ゲー
トトランジスタＭＣの制御ゲートおよびドレイン間に供
給されるベリファイ電圧が段階的に変化する毎にセンス
アンプＳＡが浮遊ゲートトランジスタＭＣのドレイン電
流を第１および第２基準電流と比較することより２値分
のデータを判定できるようにそれぞれ設定される。
【００１７】次に上述のフラッシュメモリの書込モード
およびベリファイモードの動作を説明する。
およびベリファイモードの動作を説明する。
【００１８】書込モードでは、書込電圧が浮遊ゲートト
ランジスタＭＣに制御ゲートおよびドレイン間の電位差
として供給される。すなわち、この書込電圧は、浮遊ゲ
ートトランジスタＭＣの制御ゲートをワード線ＷＬを介
して約１２Ｖの高電位に設定し浮遊ゲートトランジスタ
ＭＣのドレインを書込データに対応する約８Ｖの電位に
設定することにより得られる。浮遊ゲートトランジスタ
ＭＣの閾値電圧はこの書込電圧の供給時間に対応して例
えば図３に示すようにデータ０，１，２，３，４，およ
び５にそれぞれ割り当てられる６種類の閾値電圧のいず
れかに設定される。ちなみに、これら閾値電圧の数およ
び間隔はメモリセルの浮遊ゲートトランジスタＭＣの閾
値電圧の変動幅が０．５Ｖ程度で、ダミーセルの浮遊ゲ
ートトランジスタＤＣ１およびＤＣ２の閾値電圧の変動
幅が０．２Ｖ程度であることを考慮して予め決められて
いる。
ランジスタＭＣに制御ゲートおよびドレイン間の電位差
として供給される。すなわち、この書込電圧は、浮遊ゲ
ートトランジスタＭＣの制御ゲートをワード線ＷＬを介
して約１２Ｖの高電位に設定し浮遊ゲートトランジスタ
ＭＣのドレインを書込データに対応する約８Ｖの電位に
設定することにより得られる。浮遊ゲートトランジスタ
ＭＣの閾値電圧はこの書込電圧の供給時間に対応して例
えば図３に示すようにデータ０，１，２，３，４，およ
び５にそれぞれ割り当てられる６種類の閾値電圧のいず
れかに設定される。ちなみに、これら閾値電圧の数およ
び間隔はメモリセルの浮遊ゲートトランジスタＭＣの閾
値電圧の変動幅が０．５Ｖ程度で、ダミーセルの浮遊ゲ
ートトランジスタＤＣ１およびＤＣ２の閾値電圧の変動
幅が０．２Ｖ程度であることを考慮して予め決められて
いる。
【００１９】ベリファイモードでは、ベリファイ電圧が
浮遊ゲートトランジスタＭＣの制御ゲートおよびドレイ
ン間の電位差として供給される。すなわち、このベリフ
ァイ電圧は、浮遊ゲートトランジスタＭＣのドレインを
１．５Ｖの電位に設定し浮遊ゲートトランジスタＭＣの
制御ゲートをワード線ＷＬを介して３Ｖから６Ｖの範囲
の電位に設定することにより得られる。浮遊ゲートトラ
ンジスタＭＣの制御ゲート電位は上述した６種類の閾値
電圧を２種類ずつ区分するよう設定され、ベリファイ電
圧を段階的に変化させる。センスアンプＳＡは各段階の
ベリファイ電圧毎に駆動され、ＭＯＳトランジスタＴ
Ｇ、ＴＢ、およびＴＬを介して流れる浮遊ゲートトラン
ジスタＭＣのドレイン電流をＭＯＳトランジスタＴＳ１
およびＴＳ２を介して交互に第１および第２基準電流と
して流れる浮遊ゲートトランジスタＤＣ１およびＤＣ２
のドレイン電流と比較し、これらドレイン電流の差から
浮遊ゲートトランジスタＭＣに閾値電圧として設定され
たデータ判定する。ここで、浮遊ゲートトランジスタＤ
Ｃ１のドレイン電流は図３に示すデータ０，２，および
４を判定するために用いられ、浮遊ゲートトランジスタ
ＤＣ２のドレイン電流はデータ１，３，および５を判定
するために用いられる。
浮遊ゲートトランジスタＭＣの制御ゲートおよびドレイ
ン間の電位差として供給される。すなわち、このベリフ
ァイ電圧は、浮遊ゲートトランジスタＭＣのドレインを
１．５Ｖの電位に設定し浮遊ゲートトランジスタＭＣの
制御ゲートをワード線ＷＬを介して３Ｖから６Ｖの範囲
の電位に設定することにより得られる。浮遊ゲートトラ
ンジスタＭＣの制御ゲート電位は上述した６種類の閾値
電圧を２種類ずつ区分するよう設定され、ベリファイ電
圧を段階的に変化させる。センスアンプＳＡは各段階の
ベリファイ電圧毎に駆動され、ＭＯＳトランジスタＴ
Ｇ、ＴＢ、およびＴＬを介して流れる浮遊ゲートトラン
ジスタＭＣのドレイン電流をＭＯＳトランジスタＴＳ１
およびＴＳ２を介して交互に第１および第２基準電流と
して流れる浮遊ゲートトランジスタＤＣ１およびＤＣ２
のドレイン電流と比較し、これらドレイン電流の差から
浮遊ゲートトランジスタＭＣに閾値電圧として設定され
たデータ判定する。ここで、浮遊ゲートトランジスタＤ
Ｃ１のドレイン電流は図３に示すデータ０，２，および
４を判定するために用いられ、浮遊ゲートトランジスタ
ＤＣ２のドレイン電流はデータ１，３，および５を判定
するために用いられる。
【００２０】上述した一実施形態のフラッシュメモリで
は、第１および第２基準電流が各段階のベリファイ電圧
の下で複数の基準電流発生部１３０Ａおよび１３０Ｂか
ら得られる。これら基準電流はメモリセルの浮遊ゲート
トランジスタＭＣから得られるドレイン電流と比較され
るため、各基準電流毎に別の閾値電圧をデータとして判
定できる。ここで、ダミーセルの浮遊ゲートトランジス
タＤＣ１およびＤＣ２の閾値電圧は現行技術の不純物注
入プロセスで０．２Ｖ（すなわち±０．１Ｖ）程度しか
変動しないため、これがメモリセルの浮遊ゲートトラン
ジスタＭＣにデータとして設定される閾値電圧相互の間
隔を縮小する余裕をもたらす。従って、与えられた最大
ベリファイ電圧の下でメモリセルの書込データをさらに
多値化することが可能となる。
は、第１および第２基準電流が各段階のベリファイ電圧
の下で複数の基準電流発生部１３０Ａおよび１３０Ｂか
ら得られる。これら基準電流はメモリセルの浮遊ゲート
トランジスタＭＣから得られるドレイン電流と比較され
るため、各基準電流毎に別の閾値電圧をデータとして判
定できる。ここで、ダミーセルの浮遊ゲートトランジス
タＤＣ１およびＤＣ２の閾値電圧は現行技術の不純物注
入プロセスで０．２Ｖ（すなわち±０．１Ｖ）程度しか
変動しないため、これがメモリセルの浮遊ゲートトラン
ジスタＭＣにデータとして設定される閾値電圧相互の間
隔を縮小する余裕をもたらす。従って、与えられた最大
ベリファイ電圧の下でメモリセルの書込データをさらに
多値化することが可能となる。
【００２１】尚、本発明は上述の実施形態に限定され
ず、その要旨を逸脱しない範囲で様々に変形可能であ
る。
ず、その要旨を逸脱しない範囲で様々に変形可能であ
る。
【００２２】上述の実施形態では、単一のセンスアンプ
ＳＡが各段階のベリファイ電圧毎に浮遊ゲートトランジ
スタＭＣのドレイン電流を第１および第２基準電流と交
互に比較する。しかし、例えば図４に示すように、各段
階のベリファイ電圧毎に浮遊ゲートトランジスタＭＣの
ドレイン電流を第１基準電流と比較する第１センスアン
プＳＡ１と、各段階のベリファイ電圧毎に浮遊ゲートト
ランジスタＭＣのドレイン電流を第２基準電流と比較す
る第２センスアンプＳＡ２とを各列毎に設けても良い。
この場合、２組のＭＯＳトランジスタＴＬＡ，ＴＬＢ，
ＴＢ１およびインバータＩＢ１が基準電流発生部１３０
Ａおよび１３０Ｂに対応して設けられ、ＭＯＳトランジ
スタＴＳ１およびＴＳ２のゲートがモード制御回路８０
からの選択信号ＳＥＬ１およびＳＥＬ２を受け取る代わ
りに電源端子ＶＣＣに接続される。この構成は、データ
の判定時間を短縮することができる。
ＳＡが各段階のベリファイ電圧毎に浮遊ゲートトランジ
スタＭＣのドレイン電流を第１および第２基準電流と交
互に比較する。しかし、例えば図４に示すように、各段
階のベリファイ電圧毎に浮遊ゲートトランジスタＭＣの
ドレイン電流を第１基準電流と比較する第１センスアン
プＳＡ１と、各段階のベリファイ電圧毎に浮遊ゲートト
ランジスタＭＣのドレイン電流を第２基準電流と比較す
る第２センスアンプＳＡ２とを各列毎に設けても良い。
この場合、２組のＭＯＳトランジスタＴＬＡ，ＴＬＢ，
ＴＢ１およびインバータＩＢ１が基準電流発生部１３０
Ａおよび１３０Ｂに対応して設けられ、ＭＯＳトランジ
スタＴＳ１およびＴＳ２のゲートがモード制御回路８０
からの選択信号ＳＥＬ１およびＳＥＬ２を受け取る代わ
りに電源端子ＶＣＣに接続される。この構成は、データ
の判定時間を短縮することができる。
【００２３】また、上述の実施形態では、２個の基準電
流発生部１３０Ａおよび１３０Ｂが第１および第２基準
電流を発生するために設けられた。しかし、より多数の
基準電流を発生するために３以上の基準電流発生部を設
けても良い。但し、これら基準電流発生部はこの場合で
も上述の実施形態と同様にメモリセルと等価なダミーセ
ルを構成すると共にチャネル不純物濃度差によって決定
された互いに異なる閾値電圧を持つ浮遊ゲートトランジ
スタをそれぞれ含む必要がある。基準電流発生部数が増
大すれば、与えられた最大ベリファイ電圧の下でメモリ
セルの書込データをさらに多値化することが可能とな
る。もし、書込データをさらに多値化する必要がなけれ
ば、基準電流発生部数を増大させることによってベリフ
ァイ電圧を変化させる段階数を減らすこともできる。
流発生部１３０Ａおよび１３０Ｂが第１および第２基準
電流を発生するために設けられた。しかし、より多数の
基準電流を発生するために３以上の基準電流発生部を設
けても良い。但し、これら基準電流発生部はこの場合で
も上述の実施形態と同様にメモリセルと等価なダミーセ
ルを構成すると共にチャネル不純物濃度差によって決定
された互いに異なる閾値電圧を持つ浮遊ゲートトランジ
スタをそれぞれ含む必要がある。基準電流発生部数が増
大すれば、与えられた最大ベリファイ電圧の下でメモリ
セルの書込データをさらに多値化することが可能とな
る。もし、書込データをさらに多値化する必要がなけれ
ば、基準電流発生部数を増大させることによってベリフ
ァイ電圧を変化させる段階数を減らすこともできる。
【００２４】
【発明の効果】以上のように本発明によれば、与えられ
た最大ベリファイ電圧の下でメモリセルの書込データを
さらに多値化することが可能な多値不揮発性メモリ用レ
ファレンス回路を提供することができる。
た最大ベリファイ電圧の下でメモリセルの書込データを
さらに多値化することが可能な多値不揮発性メモリ用レ
ファレンス回路を提供することができる。
【図１】本発明の一実施形態に係るフラッシュメモリの
回路構成を概略的に示すブロック図である。
回路構成を概略的に示すブロック図である。
【図２】図１に示すフラッシュメモリの一部を詳細に示
す図である。
す図である。
【図３】図１に示すフラッシュメモリにおいてメモリセ
ルを構成する浮遊ゲートトランジスタにデータに対応し
て設定される閾値電圧の分布を示すグラフである。
ルを構成する浮遊ゲートトランジスタにデータに対応し
て設定される閾値電圧の分布を示すグラフである。
【図４】２個のセンスアンプが第１および第２基準電流
に対応して設けられる図２に示す回路の変形例を示す図
である。
に対応して設けられる図２に示す回路の変形例を示す図
である。
【図５】従来において最大ベリファイ電圧が３．３Ｖで
ある場合にメモリセルを構成する浮遊ゲートトランジス
タに設定可能な閾値電圧の種類を説明するための図であ
る。
ある場合にメモリセルを構成する浮遊ゲートトランジス
タに設定可能な閾値電圧の種類を説明するための図であ
る。
１０…メモリセルアレイ、 ２０…アドレスレジスタ、 ３０…デコード回路、 ４０…列選択ゲート部、 ５０…センスアンプ回路、 ６０…入出力バッファ、 ７０…コマンドレジスタ、 ８０…モード制御回路、 ９０…制御信号入力回路、 １００…書込／消去／ベリファイ電圧発生回路、 １１０…書込回路、 １２０…入力データレジスタ、 １３０…レファレンス回路 １３０Ａ，１３０Ｂ…基準電流発生部、 ＭＣ…メモリセルの浮遊ゲートトランジスタ、 ＳＡ…センスアンプ、 ＤＣ１，ＤＣ２…ダミーセルの浮遊ゲートトランジス
タ。
タ。
Claims (1)
- 【請求項１】 ３種類以上の閾値電圧からデータとして
選択される閾値電圧に設定される浮遊ゲートトランジス
タでメモリセルが構成され、ベリファイモードにおいて
段階的に変化するベリファイ電圧を前記メモリセルの浮
遊ゲートトランジスタの制御ゲートおよびドレイン間に
供給し、この浮遊ゲートトランジスタのドレイン電流と
各段階のベリファイ電圧に対応する基準電流との差から
前記データを判定する多値不揮発性メモリ用のレファレ
ンス回路であって、前記メモリセルと等価なダミーセル
を構成する浮遊ゲートトランジスタをそれぞれ含み、各
段階のベリファイ電圧がこれら浮遊ゲートトランジスタ
の制御ゲートおよびドレイン間に供給されたときに前記
基準電流として互いに異なるドレイン電流を発生する複
数の基準電流発生手段を備え、これらダミーセルの浮遊
ゲートトランジスタがチャネル不純物濃度差によって決
定された互いに異なる閾値電圧を持つことを特徴とする
多値不揮発性メモリ用レファレンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22847896A JPH1069791A (ja) | 1996-08-29 | 1996-08-29 | 多値不揮発性メモリ用レファレンス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22847896A JPH1069791A (ja) | 1996-08-29 | 1996-08-29 | 多値不揮発性メモリ用レファレンス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1069791A true JPH1069791A (ja) | 1998-03-10 |
Family
ID=16877108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22847896A Pending JPH1069791A (ja) | 1996-08-29 | 1996-08-29 | 多値不揮発性メモリ用レファレンス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1069791A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386296B1 (ko) * | 2000-12-30 | 2003-06-02 | 주식회사 하이닉스반도체 | 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기위한 회로 및 그 방법 |
| JP2009111419A (ja) * | 2009-01-19 | 2009-05-21 | Fujitsu Microelectronics Ltd | 半導体記憶装置 |
-
1996
- 1996-08-29 JP JP22847896A patent/JPH1069791A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100386296B1 (ko) * | 2000-12-30 | 2003-06-02 | 주식회사 하이닉스반도체 | 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기위한 회로 및 그 방법 |
| JP2009111419A (ja) * | 2009-01-19 | 2009-05-21 | Fujitsu Microelectronics Ltd | 半導体記憶装置 |
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